KR102491576B1

KR102491576B1 - 비휘발성 메모리 장치

Info

Publication number: KR102491576B1
Application number: KR1020170148320A
Authority: KR
Inventors: 신지연; 임정돈; 정병훈; 박정준
Original assignee: 삼성전자주식회사
Priority date: 2017-11-08
Filing date: 2017-11-08
Publication date: 2023-01-25
Also published as: US20190139613A1; JP2019087296A; CN109754838A; JP7129312B2; US10770149B2; KR20190052548A; CN109754838B; DE102018127040A1

Abstract

본 개시의 기술적 사상의 일측면에 따른 데이터 신호를 출력하는 출력 드라이버를 포함하는 비휘발성 메모리 장치에 있어서, 출력 드라이버는, 복수의 P형 트랜지스터들로 구성되는 제1 풀업 드라이버 및 복수의 N형 트랜지스터들로 구성되는 제2 풀업 드라이버를 포함하는 풀업 드라이버, 및 복수의 N형 트랜지스터들을 포함하는 풀다운 드라이버를 포함하고, 풀업 드라이버는 서로 다른 전압 레벨을 갖는 복수의 전원 전압들 중에 일부가 선택적으로 인가되고, 제1 풀업 드라이버는 제1 전원 전압이 인가되고, 제2 풀업 드라이버는 제2 전원 전압이 인가될 수 있다.

Description

비휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}

본 개시의 기술적 사상은 비휘발성 메모리 장치에 관한 것으로, 보다 상세하게는 데이터 신호를 출력하는 출력 드라이버를 포함하는 비휘발성 메모리 장치에 관한 것이다.

메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치의 일 예로서, 플래쉬 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.

비휘발성 메모리 장치에서, 데이터 신호를 출력하는 출력 드라이버는 각각 복수의 트랜지스터들을 포함하는 풀업 드라이버 및 풀다운 드라이버를 포함한다.

본 개시의 기술적 사상은 비휘발성 메모리 장치에 관한 것으로서, 광범위한 전원 전압이 인가될 수 있는 출력 드라이버를 포함하는 비휘발성 메모리 장치를 제공한다.

본 개시의 기술적 사상의 일측면에 따른 비휘발성 메모리 장치는, 데이터 신호를 출력하는 출력 드라이버, 및 출력 드라이버를 구동시키는 복수의 구동 신호들을 생성하는 구동 신호 생성기를 포함하고, 출력 드라이버는, 복수의 P형 트랜지스터들로 구성되는 제1 풀업 드라이버 및 복수의 N형 트랜지스터들로 구성되는 제2 풀업 드라이버를 포함하는 풀업 드라이버, 및 복수의 N형 트랜지스터들을 포함하는 풀다운 드라이버를 포함하고, 풀업 드라이버는 서로 다른 전압 레벨을 갖는 복수의 전원 전압들 중에 일부가 선택적으로 인가될 수 있다.

본 개시의 기술적 사상의 일측면에 따른 비휘발성 메모리 장치는, 데이터 신호를 출력하는 출력 드라이버, 및 출력 드라이버를 구동시키는 복수의 구동 신호들을 생성하는 구동 신호 생성기를 포함하고, 출력 드라이버는, 복수의 P형 트랜지스터들로 구성되는 제1 풀업 드라이버 및 복수의 N형 트랜지스터들로 구성되는 제2 풀업 드라이버를 포함하는 풀업 드라이버, 및 복수의 P형 트랜지스터들로 구성되는 제1 풀다운 드라이버 및 복수의 N형 트랜지스터들로 구성되는 풀다운 드라이버를 포함할 수 있다.

본 개시에 따른 비휘발성 메모리 장치는, 풀업 드라이버에 P형 트랜지스터 및 N형 트랜지스터가 모두 포함되어, 풀업 드라이버에 광범위한 전원 전압이 인가될 수 있다. 또한, 비휘발성 메모리 장치는, 온저항의 크기가 일정할 수 있고, 풀업 드라이버에 포함된 P형 트랜지스터 및 N형 트랜지스터를 선택적으로 구동하여, 전력 소비가 감소될 수 있고, 데이터 신호의 신뢰성도 확보할 수 있다.

도 1은 본 개시의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 데이터 출력 회로의 일 실시예로서, 데이터 출력 회로를 보다 상세히 나타내는 블록도이다.
도 3은 도 2에 도시된 출력 드라이버의 일 실시예를 나타내는 회로도이다.
도 4a 및 도 4b는 전원 전압의 전압 레벨에 따라 풀업 드라이버의 구동 방식을 비교하여 설명하기 위한 회로도이다.
도 5는 데이터 출력 전압에 따른, 풀업 드라이버에 포함된 P형 트랜지스터들 및 N형 트랜지스터들로 흐르는 전류의 크기 변화를 나타내는 그래프이다.
도 6은 도 2에 도시된 출력 드라이버의 다른 일 실시예를 나타내는 회로도이다.
도 7은 데이터 출력 전압에 따른, 풀다운 드라이버에 포함된 P형 트랜지스터들 및 N형 트랜지스터들로 흐르는 전류의 크기 변화를 나타내는 그래프이다.
도 8은 도 1에 도시된 데이터 출력 회로의 다른 일 실시예로서, 데이터 출력 회로를 보다 상세히 나타내는 블록도이다.
도 9a 내지 도 12a은 도 6에 도시된 출력 드라이버를 4개의 등가 트랜지스터들로 나타낸 도면이다.
도 9b 내지 도 12b는 각각 도 9a 내지 도 12a의 출력 드라이버로 입력되는 구동 신호들을 나타내는 타이밍도이다.
도 13은 본 개시의 일 실시예에 따른 출력 드라이버의 동작을 설명하기 위한 도면으로, 동작 속도에 따른 데이터 신호들을 나타내는 타이밍도이다.
도 14는 본 개시의 예시적 실시예에 따른 메모리 블록을 나타내는 회로도이다.
도 15는 본 개시의 예시적 실시예들에 따른 메모리 셀 어레이에 포함된 메모리 블록의 다른 예(BLK0’)를 나타내는 회로도이다.
도 16은 도 15의 메모리 블록(BLK0')을 나타내는 사시도이다.
도 17은 본 개시의 본 개시의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 컴퓨팅 시스템 장치를 나타내는 도면이다.

도 1은 본 개시의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.

도 1을 참조하면, 비휘발성 메모리 장치(1)는 메모리 셀 어레이(20), 로우 디코더(30), 페이지 버퍼 회로(40), 전압 생성부(50), 데이터 입출력 회로(10) 및 제어 로직(60)을 포함할 수 있다. 그러나 비휘발성 메모리 장치(1)의 구성은 이에 한정되지 않으며, 다른 구성 요소를 더 포함할 수 있다.

비휘발성 메모리 장치(1)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노어 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory; RRAM), 상변화 메모리(Phase-Change Memory; PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory; MRAM), 강유전체 메모리(Ferroelectric Random Access Memory; FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory; STT-RAM) 등을 포함할 수 있다. 비휘발성 메모리 장치(1)는 3차원 어레이 구조로 구현될 수 있다. 이하에서 설명의 편의를 위해 비휘발성 메모리 장치(1)가 낸드 플래시 메모리 장치인 것을 가정하여 설명하겠지만, 이에 제한되지는 않을 것이다.

메모리 셀 어레이(20)는 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 1비트 데이터를 저장하는 싱글 레벨 셀(single level cell; SLC)이고, 다른 일부 메모리 셀들은 멀티 레벨 셀(multi level cell; MLC)일 수 있다.

메모리 셀 어레이(20)는 워드 라인들(WLs), 스트링 선택 라인(SSL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(30)에 연결될 수 있고, 비트 라인들(BLs)을 통해 페이지 버퍼 회로(40)에 연결될 수 있다. 메모리 셀 어레이(20)는 비트 라인들(BLs)에 연결된 스트링들을 포함할 수 있다. 여기서 스트링들 각각은 비트 라인과 공통 소스 라인(common source line; CSL) 사이에 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터를 포함할 수 있다. 스트링들 각각은 스트링 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나의 더미 셀과 접지 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나의 더미 셀을 더 포함할 수 있다. 메모리 셀 어레이(20)는 도 14 내지 도 16을 참조하여 더욱 상세하게 설명한다.

도 1을 참조하면, 비휘발성 메모리 장치(1)가 메모리 셀 어레이(20)를 하나 포함하는 것으로 도시하고 있지만, 이에 제한되지는 않는다. 예를 들어, 비휘발성 메모리 장치(1)는 복수의 메모리 셀 어레이(20)를 포함할 수 있다.

로우 디코더(30)는 로우 어드레스(X-ADDR)를 기초로 워드 라인들(WLs) 중 일부 워드 라인을 선택할 수 있다. 로우 디코더(30)는 워드 라인에 워드 라인 전압을 전달할 수 있다. 프로그램 동작시, 로우 디코더(30)는 선택된 워드 라인에 프로그램 전압과 검증 전압을, 비선택된 워드 라인에는 프로그램 인히빗(inhibit) 전압을 인가할 수 있다. 독출 동작시, 로우 디코더(30)는 선택 워드 라인에는 독출 전압을, 비선택된 워드 라인에는 독출 인히빗 전압을 인가할 수 있다. 또한, 로우 디코더(30)는 로우 어드레스(X-ADDR)를 기초로 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인 또는 접지 선택 라인들(GSL) 중 일부 접지 선택 라인을 선택할 수 있다.

페이지 버퍼 회로(40)는 비트 라인들(BLs)을 통해 메모리 셀 어레이(20)에 연결될 수 있고, 제어 로직(60)으로부터 수신한 페이지 버퍼 제어 신호(CTRL_PB)에 응답하여 프로그램 동작 또는 독출 동작을 수행할 수 있다. 페이지 버퍼 회로(40)는 디코딩된 컬럼 어드레스를 이용하여 비트 라인들(BLs)을 선택함으로써 데이터 라인들(DLs)에 연결할 수 있다.

페이지 버퍼 회로(40)는 프로그램 동작시 프로그램 될 데이터를 저장하거나, 독출 동작시 독출된 데이터를 저장하는 복수의 페이지 버퍼들을 포함할 수 있다. 복수의 페이지 버퍼들 각각은 복수의 래치들을 포함할 수 있다. 프로그램 동작시, 페이지 버퍼들에 저장된 데이터는 비트 라인들(BLs)을 통하여 선택된 메모리 블록에 대응하는 페이지에 프로그램될 수 있다. 독출 동작시, 선택 메모리 블록에 대응하는 페이지로부터 읽혀진 데이터는 비트 라인들(BLs)을 통하여 페이지 버퍼들에 저장될 수 있다. 한편, 페이지 버퍼 회로(40)는 메모리 셀 어레이(20)의 제1 영역으로부터 데이터를 읽고, 읽혀진 데이터를 메모리 셀 어레이(20)의 제2 영역으로 저장할 수도 있다. 예를 들어, 페이지 버퍼 회로(40)는 카피-백(copy-back)을 수행하도록 구현될 수 있다.

전압 생성부(50)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(20)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성부(50)는 워드 라인들(WLs)을 구동하기 위한 워드 라인 구동 전압(VWL)을 생성할 수 있다. 이 때, 워드 라인 구동 전압(VWL)은 프로그램 전압(또는 기입 전압), 독출 전압, 소거 전압, 인히빗 전압 또는 프로그램 검증(verify) 전압일 수 있다. 도시되지는 않았지만, 전압 생성부(50)는 복수의 스트링 선택 라인들(SSL)을 구동하기 위한 스트링 선택 라인 구동 전압(VSSL) 및 복수의 접지 선택 라인들(GSL)을 구동하기 위한 접지 선택 라인 구동 전압(VGSL)을 더 생성할 수 있다.

제어 로직(60)은 메모리 컨트롤러로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 메모리 셀 어레이(20)에 데이터를 저장하거나 메모리 셀 어레이(20)로부터 데이터를 독출하기 위한 각종 내부 제어 신호를 출력할 수 있다. 제어 로직(60)은 비휘발성 메모리 장치(1) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직(60)에서 출력된 각종 내부 제어 신호는 로우 디코더(30), 전압 생성부(50), 페이지 버퍼 회로(40) 및 데이터 입출력 회로(10)에 제공될 수 있다. 예를 들어, 제어 로직(60)은 로우 디코더(30)에 로우 어드레스(X-ADDR)를 제공할 수 있고, 전압 생성부(50)에 전압 제어 신호(CTRL_vol)를 제공할 수 있고, 페이지 버퍼 회로(40)에 페이지 버퍼 제어 신호(CTRL_PB)를 제공할 수 있다. 제어 로직(60)은 클럭 신호를 발생시키는 클럭 발생기를 더 포함할 수 있다.

제어 로직(60)은 데이터 입출력 회로(10)에 출력 제어 신호(CTRL_O)를 제공할 수 있다. 출력 제어 신호(CTRL_O)는 비휘발성 메모리 장치(1)에 사용되는 전원 전압의 레벨에 대한 정보 및 비휘발성 메모리 장치(1)의 동작 주파수에 대한 정보(예를 들어, 클럭 신호)를 포함할 수 있다.

데이터 입출력 회로(10)는 데이터 라인들(DLs)을 통해 적어도 하나의 페이지 버퍼 회로(40)에 연결될 수 있다. 데이터 독출 동작시, 데이터 입출력 회로(10)는 페이지 버퍼 회로(40)에 읽혀진 데이터를 데이터 라인들(DLs)을 통하여 외부로 출력할 수 있다.

데이터 입출력 회로(10)는 제어 로직(60)에서 출력된 출력 제어 신호(CTRL_O)에 따라 동작하는 데이터 출력 회로(100)를 포함할 수 있다. 데이터 출력 회로(100)는 메모리 컨트롤러로 데이터 신호(DQ)를 전송할 수 있으며, 상세한 구성과 동작은 도 2에 대한 설명에서 후술하겠다.

도 2는 도 1에 도시된 데이터 출력 회로의 일 실시예로서, 데이터 출력 회로를 보다 상세히 나타내는 블록도이다.

도 1 및 도 2를 참조하면, 데이터 출력 회로(100)는 출력 드라이버(110) 및 구동 신호 생성기(120)를 포함할 수 있다. 데이터 출력 회로(100)는 데이터 라인들(DLs)을 통해 내부 데이터(DATA)를 수신할 수 있고, 제어 로직(60)으로부터 클럭 신호(CLK)를 수신할 수 있다.

데이터 출력 회로(100)는 내부 데이터(DATA)를 입력 받아 제어 로직(60)의 제어에 따라 데이터 신호(DQ)를 출력할 수 있다. 데이터 신호(DQ)는 클럭 신호(CLK) 및 내부 데이터(DATA)에 따라 하이 레벨(high level)과 로우 레벨(low level)을 가질 수 있다. 데이터 신호(DQ)는 출력 하이 레벨 전압과 출력 로우 레벨 전압 사이에서 스윙(swing)하는 AC 형태의 신호일 수 있다.

출력 드라이버(110)는 풀업 구동 신호(OP_U)에 따라 결정되는 전류를 생성하는 풀업 드라이버(111)와 풀다운 구동 신호(OP_D)에 따라 결정되는 저항값을 갖는 풀다운 드라이버(113)를 포함할 수 있다. 풀업 드라이버(111)는 복수의 P형 트랜지스터들로 구성된 제1 풀업 드라이버 및 복수의 N형 트랜지스터들로 구성된 제2 풀업 드라이버를 포함할 수 있다. 풀다운 드라이버(113)는 복수의 N형 트랜지스터들로 구성된 풀다운 트랜지스터 부를 포함할 수 있다. 출력 드라이버(110)의 상세한 구성과 동작은 도 3을 참조하여 후술하겠다.

구동 신호 생성기(120)는 내부 데이터(DATA) 및 클럭 신호(CLK)를 기초로, 풀업 구동 신호(OP_U) 및 풀다운 구동 신호(OP_D)를 출력할 수 있다. 풀업 구동 신호(OP_U)는 출력 드라이버(110)의 풀업 드라이버(111)가 생성하는 전류를 변경하기 위한 코드이고, 풀다운 구동 신호(OP_D)는 출력 드라이버(110)의 풀다운 드라이버(113)으로 흐르는 전류의 양을 변경하기 위한 코드일 수 있다. 따라서, 구동 신호(OP_U) 및 풀다운 구동 신호(OP_D)에 따라서 출력 드라이버(110)의 온-저항이 조절될 수 있다.

풀업 드라이버(111)와 풀다운 드라이버(113)는 교대로 턴온될 수 있고, 풀업 드라이버(111)가 동작할 때에는 하이 레벨의 데이터 신호(DQ)가 출력되고, 풀다운 드라이버(113)가 동작할 때에는 로우 레벨의 데이터 신호(DQ)가 출력될 수 있다. 예를 들어, 구동 신호 생성기(120)는 풀업 드라이버(111)에 포함된 트랜지스터들을 모두 턴온시킬 수 있는 풀업 구동 신호(OP_U)를 생성하는 동시에, 풀다운 드라이버(113)에 포함된 트랜지스터들을 모두 턴오프시킬 수 있는 풀다운 구동 신호(OP_D)를 생성할 수 있다.

즉, 구동 신호 생성기(120)는 출력 드라이버(110)가 데이터 신호(DQ)를 출력할 때 풀업 드라이버(111) 및 풀다운 드라이버(113)로 흐르는 각각의 전류의 양을 조절하여 풀업 드라이버(111) 및 풀다운 드라이버(113)가 갖는 각각의 저항값을 결정할 수 있다.

도 3은 도 2에 도시된 출력 드라이버의 일 실시예를 나타내는 회로도이다.

도 2 및 도 3을 참조하면, 출력 드라이버(110)는 풀업 드라이버(111) 및 풀다운 드라이버(113)를 포함할 수 있다.

풀업 드라이버(111)는 제1 전원 전압(VDDQ_P)과 노드(N) 사이에 접속되는 제1 풀업 드라이버(PU) 및 제2 전원 전압(VDDQ_N)과 노드(N) 사이에 접속되는 제2 풀업 드라이버(NU)를 포함할 수 있다. 이 때, 제1 전원 전압(VDDQ_P) 및 제2 전원 전압(VDDQ_N)은 서로 동일한 레벨을 가질 수 있고, 또는, 서로 다른 레벨을 가질 수도 있다. 예를 들어, 제1 전원 전압(VDDQ_P)은 제2 전원 전압(VDDQ_N)보다 전압 레벨이 높을 수 있다.

제1 풀업 드라이버(PU)는 제0 풀업 트랜지스터 내지 제k 풀업 트랜지스터(PU0~PUk)를 포함할 수 있다. 이 때, k는 자연수이다. 제1 풀업 드라이버(PU)의 제0 풀업 트랜지스터 내지 제k 풀업 트랜지스터(PU0~PUk)는 각각 P형 트랜지스터로 구현될 수 있다.

제2 풀업 드라이버(NU)는 제0 풀업 트랜지스터 내지 제l 풀업 트랜지스터(NU0~NUl)를 포함할 수 있다. 이 때, l은 자연수이다. 제2 풀업 드라이버(NU)의 제0 풀업 트랜지스터 내지 제l 풀업 트랜지스터(NU0~NUl)는 각각 N형 트랜지스터로 구현될 수 있다.

풀다운 드라이버(113)는 접지 전압(VSS)과 노드(N) 사이에 접속되는 제0 풀다운 트랜지스터 내지 제n 풀다운 트랜지스터(ND0~NDm)를 포함할 수 있다. 이 때, m은 자연수이다. 각각의 제0 풀다운 트랜지스터 내지 제m 풀다운 트랜지스터(ND0~NDm)는 N형 트랜지스터로 구현될 수 있다.

풀업 드라이버(111)는 풀업 구동 신호(OP_U)에 따라 결정되는 전류를 생성할 수 있다. 제1 풀업 드라이버(PU) 및 제2 풀업 드라이버(NU)는 구동 신호 생성기(120)로부터 풀업 구동 신호(OP_U) 및 풀업 구동 신호(OP_U)를 전달받을 수 있고, 이에 따라 각각 k개 및 l개의 트랜지스터의 온과 오프 상태가 조절될 수 있다. 제1 풀업 드라이버(PU)에 포함된 k개의 트랜지스터들 및 제2 풀업 드라이버(NU)에 포함된 l개의 트랜지스터들 각각의 온오프 상태에 따라 통해 풀업 드라이버(111)로 흐르는 전류의 양이 조절될 수 있다.

풀업 구동 신호(OP_U)는 제1 풀업 드라이버(PU)의 제0 풀업 트랜지스터 내지 제k 풀업 트랜지스터(PU0~PUk)로 입력되는 복수의 제1 풀업 구동 신호들(OP_PU0~OP_PUk) 및 제2 풀업 드라이버(NU)의 제0 풀업 트랜지스터 내지 제l 풀업 트랜지스터(NU0~NUl)로 입력되는 복수의 제2 풀업 구동 신호들(OP_NU0~OP_NUl)을 포함할 수 있다.

복수의 제2 풀업 구동 신호들(OP_NU0~OP_NUl)이 하이 레벨일 때의 제2 풀업 구동 신호들(OP_NU0~OP_NUl) 각각의 전압 레벨은 제2 전원 전압(VDDQ_N)과 동일한 전압 레벨을 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 제2 풀업 구동 신호들(OP_NU0~OP_NUl)이 하이 레벨일 때의 제2 풀업 구동 신호들(OP_NU0~OP_NUl)의 전압 레벨 각각은 제2 전원 전압(VDDQ_N)보다 높은 전압 레벨을 가질 수 있다. 예를 들어, 복수의 제2 풀업 구동의 신호들(OP_NU0~OP_NUl)은 비휘발성 메모리 장치 내부의 전압 생성기(예를 들어, 도 1의 50)에서 생성된 전압을 부스팅한 전압을 기초로 하여 생성될 수 있고, 또는 외부(예를 들어, 메모리 컨트롤러)로부터 입력된 전압을 기초로 하여 생성될 수 있다.

풀다운 드라이버(113)로 입력되는 풀다운 구동 신호(OP_D)에 따라 m개의 트랜지스터들(ND0~NDm)들의 온, 오프가 조절될 수 있다. 풀다운 구동 신호(OP_D)는 제0 풀다운 트랜지스터 내지 제n 풀다운 트랜지스터(ND0~NDm)로 입력되는 복수의 풀다운 구동 신호들(OP_ND0~OP_NDm)을 포함할 수 있다. 또한 m개의 트랜지스터들 각각의 온오프 상태에 따라 풀다운 드라이버(113)에 흐르는 전류의 양이 조절될 수 있다. 따라서, 풀업 드라이버(111) 및 풀다운 드라이버(113)로 흐르는 각각의 전류가 조절됨에 따라, 출력 드라이버(110)는 상기 전류에 대응되는 특정 저항값을 가질 수 있고, DQ 패드(DQ pad)를 통해 데이터 신호(DQ)를 메모리 컨트롤러로 전송할 수 있다.

복수의 풀다운 구동 신호들(OP_ND0~OP_NDm)이 하이 레벨일 때의 풀다운 구동 신호들(OP_ND0~OP_NDm) 각각의 전압 레벨은 제1 전원 전압(VDDQ_P) 또는 제2 전원 전압(VDDQ_N)과 동일한 전압 레벨일 수 있다. 다만, 이에 한정되는 것은 아니며, 복수의 풀다운 구동 신호들(OP_ND0~OP_NDm)이 하이 레벨일 때의 풀다운 구동 신호들(OP_ND0~OP_NDm) 각각의 전압 레벨은 제1 전원 전압(VDDQ_P) 및 제2 전원 전압(VDDQ_N)보다 높은 전압 레벨을 가질 수 있다. 예를 들어, 복수의 풀다운 구동 신호들(OP_ND0~OP_NDm)은 비휘발성 메모리 장치 내부의 전압 생성기에서 생성된 전압을 부스팅한 전압을 기초로 하여 생성될 수 있고, 또는 외부(예를 들어, 메모리 컨트롤러)로부터 입력된 전압을 기초로 하여 생성될 수 있다.

본 개시의 일 실시예에 따른 비휘발성 메모리 장치에 포함된 풀업 드라이버(111)는 P형 트랜지스터들로 구성된 제1 풀업 드라이버(PU) 및 N형 트랜지스터들로 구성된 제2 풀업 드라이버(NU)를 포함하여, 풀업 드라이버(111)를 구동시키기 위해 사용 가능한 전원 전압(VCCQ)의 레벨의 범위가 넓어질 수 있다. 이후, 도 4a 및 도 4b의 설명에서 후술하겠다.

또한, 풀업 드라이버(111)는 P형 트랜지스터들 및 N형 트랜지스터들을 모두 포함하므로, P형 트랜지스터 및 N형 트랜지스터 각각의 특성으로 인해, 노드(N)와 연결되는 DQ 패드(DQ pad)의 데이터 출력 전압(VDQ)에 대해 풀업 드라이버(111)가 생성하는 전류가 선형성을 가질 수 있다. 이후, 도 5의 설명에서 후술하겠다.

도 4a 및 도 4b는 전원 전압의 전압 레벨에 따라 풀업 드라이버의 구동 방식을 비교하여 설명하기 위한 회로도이다.

도 4a를 참조하면, 풀업 드라이버(111)는 P형 트랜지스터들(PU0~PUk)로 구성되는 제1 풀업 드라이버(PU) 및 N형 트랜지스터들(NU0~NUl)로 구성되는 제2 풀업 드라이버(NU)를 포함할 수 있다. 제1 풀업 드라이버(PU) 및 제2 풀업 드라이버(NU)에는 동일한 전압 레벨을 갖는 로우 전원 전압(VDDQ1)이 각각 인가될 수 있다. 로우 전원 전압(VDDQ1)은 상대적으로 낮은 전압 레벨을 갖는 전원 전압을 의미할 수 있고, 구체적으로는 이 후 도 4b의 하이 전원 전압(VDDQ2)보다 낮은 전압 레벨을 가질 수 있다.

P형 트랜지스터들(PU0~PUk)이 턴온되기 위해서는, P형 트랜지스터의 특성으로 인하여, 로우 전원 전압(VDDQ1)과, P형 트랜지스터들(PU0~PUk)을 턴온시키기 위해 입력되는 제1 풀업 구동 신호들(OP_PU0~OP_PUk)의 전압 레벨(예를 들어, VSS)의 차이값이 P형 트랜지스터들(PU0~PUk) 각각의 문턱 전압보다 큰 값을 가져야 한다. P형 트랜지스터들(PU0~PUk) 각각의 문턱 전압은 P형 트랜지스터들(PU0~PUk) 각각을 제조하는 공정 조건에 따라 달라질 수 있고, P형 트랜지스터들(PU0~PUk)마다 서로 다를 수 있다. 따라서, 상대적으로 낮은 전압 레벨을 갖는 로우 전원 전압(VDDQ1)이 인가되는 경우에는, P형 트랜지스터들(PU0~PUk) 중 적어도 일부는 턴온되지 못할 수도 있다.

반면, N형 트랜지스터들(NU0~NUl)은 특정 레벨 이하의 값을 갖는 로우 전원 전압(VDDQ1)의 레벨이 인가되더라도, 턴온되기 위한 조건을 만족하므로, 정상적으로 턴온될 수있다.

따라서, 본 개시의 일실시예에 따른 비휘발성 메모리 장치에 포함된 풀업 드라이버(111)는 상대적으로 낮은 전원 전압(예를 들어, 로우 전원 전압(VDDQ1))이 인가되어, 제1 풀업 드라이버(PU)가 출력하는 전류(ID_PU1)가 충분하지 않더라도, 제2 풀업 드라이버(NU)가 출력하는 전류(ID_NU1)를 통해 보완될 수 있다.

도 4b를 참조하면, 풀업 드라이버(111)에는 상대적으로 높은 전압 레벨을 갖는 하이 전원 전압(VDDQ2)이 인가될 수 있다. 제1 풀업 드라이버(PU) 및 제2 풀업 드라이버(NU)에는 동일한 전압 레벨을 갖는 하이 전원 전압(VDDQ2)이 각각 인가될 수 있다. 하이 전원 전압(VDDQ2)은 상대적으로 높은 전압 레벨을 갖는 전원 전압을 의미할 수 있고, 구체적으로는 도 4a의 로우 전원 전압(VDDQ1)보다 높은 전압 레벨을 가질 수 있다.

N형 트랜지스터들(NU0~NUl)이 턴온되기 위해서는, N형 트랜지스터의 특성으로 인하여, N형 트랜지스터들(NU0~NUl)을 턴온시키기 위해 입력되는 제2 풀업 구동 신호들(OP_NU0~OP_NUl)의 전압 레벨과, 데이터 신호(DQ)의 전압 레벨의 차이값이 N형 트랜지스터들(NU0~NUl) 각각의 문턱 전압보다 큰 값을 가져야 한다. 상대적으로 높은 전압 레벨을 갖는 하이 전원 전압(VDDQ2)이 인가되는 경우에는, 상기 조건을 만족시키기 못하여, N형 트랜지스터들(NU0~NUl) 중 적어도 일부는 턴온되지 못할 수도 있다.

반면, P형 트랜지스터들(PU0~PUk)은 특정 레벨 이상의 값을 갖는 하이 전원 전압(VDDQ2)의 레벨이 인가되더라도, 턴온되기 위한 조건을 만족하므로, 정상적으로 턴온될 수있다.

따라서, 본 개시의 일실시예에 따른 비휘발성 메모리 장치에 포함된 풀업 드라이버(111)는 상대적으로 높은 전원 전압(예를 들어, 하이 전원 전압(VDDQ2))이 인가되어, 제2 풀업 드라이버(NU)가 출력하는 전류(ID_NU2)가 충분하지 않더라도, 제1 풀업 드라이버(PU)가 출력하는 전류(ID_PU2)를 통해 보완할 수 있다.

도 4a 및 도 4b에서는 제1 풀업 드라이버(PU) 및 제2 풀업 드라이버(NU)에 동일한 전압 레벨을 갖는 전원 전압들(VDDQ1, VDDQ2)을 인가하는 경우에 대해서만 설명하였으나, 이에 한정되는 것은 아니다. 제1 풀업 드라이버(PU) 및 제2 풀업 드라이버(NU)에는 각각 서로 다른 전압 레벨을 갖는 전원 전압이 인가될 수 있으며, 예를 들어, 제1 풀업 드라이버(PU)에는 하이 전원 전압(VDDQ2)이 인가되고, 제2 풀업 드라이버(NU)에는 로우 전원 전압(VDDQ1)이 인가될 수도 있다.

이 때, 풀업 드라이버(111)에 인가되는 로우 전원 전압(VDDQ1) 및 하이 전원 전압(VDDQ2)은 일 예시이며, 본 개시의 일실시예에 따른 비휘발성 메모리 장치에 포함된 풀업 드라이버(111)는, 상대적으로 낮은 전압레벨을 갖는 로우 전원 전압(VDDQ1) 및 상대적으로 높은 전압 레벨을 갖는 하이 전원 전압(VDDQ2)을 포함하는 넓은 범위의 전압 레벨의 전원 전압이 다양하게 사용될 수 있다.

도 5는 데이터 출력 전압에 따른, 풀업 드라이버에 포함된 P형 트랜지스터들 및 N형 트랜지스터들로 흐르는 전류의 크기 변화를 나타내는 그래프이다.

도 3 및 도 5를 참조하면, P형 트랜지스터들(PU0~PUk) 및 N형 트랜지스터들(NU0~NUl)은 서로의 특성 차이에 의해서, 데이터 신호(DQ)의 전압 레벨인 출력 전압(VDQ)에 따른, P형 트랜지스터들(PU0~PUk) 및 N형 트랜지스터들(NU0~NUl)로 각각 흐르는 전류(ID_PU, ID_NU)의 크기 변화 곡선이 다르게 나타날 수 있다.

풀업 드라이버(111)로 흐르는 전체 전류(ID_U)는 P형 트랜지스터들(PU0~PUk)로 흐르는 전류(ID_PU) 및 N형 트랜지스터들(NU0~NUl)로 흐르는 전류(ID_NU)를 더한 것이다. 풀업 드라이버(111)는 P형 트랜지스터들 및 N형 트랜지스터들을 모두 포함하므로, 출력 전압(VDQ)에 대해 풀업 드라이버(111)로 흐르는 전류(ID_U)가 선형성을 가질 수 있다. 따라서, 풀업 드라이버(111)를 포함하는 출력 드라이버(110)는 일정한 교류 온-저항 값을 가질 수 있다.

도 6은 도 2에 도시된 출력 드라이버의 다른 일 실시예를 나타내는 회로도이다. 도 7은 데이터 출력 전압에 따른, 풀다운 드라이버에 포함된 P형 트랜지스터들 및 N형 트랜지스터들로 흐르는 전류의 크기 변화를 나타내는 그래프이다. 도 3의 풀다운 드라이버(113)과 비교할 때, 풀다운 드라이버(113a)는 복수의 P형 트랜지스터들을 더 포함할 수 있다. 도 3에서와 중복되는 부호에 대해서는 중복 설명을 생략하겠다.

도 2 및 도 6을 참조하면, 출력 드라이버(110)는 풀업 드라이버(111) 및 풀다운 드라이버(113a)를 포함할 수 있다.

풀다운 드라이버(113a)는 접지 전압(VSS)과 노드(N) 사이에 접속되는 제1 풀다운 드라이버(PD) 및 제2 풀다운 드라이버(ND)를 포함할 수 있다. 제1 풀다운 드라이버(PD)는 제0 풀다운 트랜지스터 내지 제n 풀다운 트랜지스터(PD0~PDn)를 포함할 수 있다. 이 때, n는 자연수이다. 각각의 제0 풀다운 트랜지스터 내지 제n 풀다운 트랜지스터(PD0~PDn)는 P형 트랜지스터로 구현될 수 있다. 제2 풀다운 드라이버(ND)는 제0 풀다운 트랜지스터 내지 제m 풀다운 트랜지스터(ND0~NDm)를 포함할 수 있다. 이 때, m은 자연수이다. 각각의 제0 풀다운 트랜지스터 내지 제m 풀다운 트랜지스터(ND0~NDm)는 N형 트랜지스터로 구현될 수 있다.

내부 데이터(DATA)가 로우 레벨일 때 풀다운 드라이버(113a)는 풀다운 구동 신호(OP_D)를 기초하여, 특정한 저항값을 가질 수 있다.

풀다운 구동 신호(OP_D)는 제1 풀다운 드라이버(PD)의 제0 풀다운 트랜지스터 내지 제n 풀다운 트랜지스터(PD0~PDn)로 입력되는 복수의 제1 풀다운 구동 신호들(OP_PD0~OP_PDn) 및 제2 풀다운 드라이버(ND)의 제0 풀다운 트랜지스터 내지 제m 풀다운 트랜지스터(ND0~NDm)로 입력되는 복수의 제2 풀다운 구동 신호들(OP_ND0~OP_NDm)을 포함할 수 있다.

도 6 및 도 7를 참조하면, P형 트랜지스터들 및 N형 트랜지스터들은 각각의 특성 차이에 의해서, 출력 전압(VDQ)에 따른, P형 트랜지스터들(PD0~PDn)및 N형 트랜지스터들(ND0~NDm)로 각각 흐르는 전류(ID_PD, ID_ND)의 크기 변화 곡선이 다르게 나타날 수 있다.

풀다운 드라이버(113a)로 흐르는 전류(ID_D)는 P형 트랜지스터들(PD0~PDn)로 흐르는 전류(ID_PD) 및 N형 트랜지스터들(ND0~NDm)로 흐르는 전류(ID_ND)를 더한 것이다. 풀다운 드라이버(113a)는 P형 트랜지스터들 및 N형 트랜지스터들을 모두 포함하므로, 출력 전압(VDQ)에 대해 풀다운 드라이버(113a)로 흐르는 전류(ID_D)는 선형성을 가질 수 있다. 풀업 드라이버(111) 및 풀다운 드라이버(113a)를 포함하는 출력 드라이버(110a)는 일정한 교류 온-저항 값을 가질 수 있다.

도 8은 도 1에 도시된 데이터 출력 회로의 다른 일 실시예로서, 데이터 출력 회로를 보다 상세히 나타내는 블록도이다.

도 8을 참조하면, 데이터 출력 회로(100b)는 출력 드라이버(110b) 및 구동 신호 생성기(120b)를 포함할 수 있다. 데이터 출력 회로(100b)는 데이터 라인들(예를 들어, 도 1의 DLs)을 통해 내부 데이터(DATA)를 수신할 수 있고, 내부 데이터(DATA)를 입력 받아 제어 로직(예를 들어, 도 1의 60)의 제어에 따라 데이터 신호(DQ)를 출력할 수 있다.

출력 드라이버(110b)는 풀업 구동 신호(OP_PU, OP_NU)에 따라 결정되는 전류를 생성하는 풀업 드라이버(111b)와 풀다운 구동 신호(OP_PD, OP_ND)에 따라 결정되는 저항값을 갖는 풀다운 드라이버(113b)를 포함할 수 있다. 풀업 드라이버(111b)는 복수의 P형 트랜지스터들로 구성된 제1 풀업 드라이버 및 복수의 N형 트랜지스터들로 구성된 제2 풀업 드라이버를 포함할 수 있다. 풀다운 드라이버(113b)는 복수의 P형 트랜지스터들로 구성된 제1 풀다운 드라이버 및 복수의 N형 트랜지스터들로 구성된 제2 풀다운 드라이버를 포함할 수 있다. 출력 드라이버(110b)는 도 6의 출력 드라이버(110a)와 동일한 구성일 수 있으나, 이에 한정되는 것은 아니다.

구동 신호 생성기(120b)는 내부 데이터(DATA) 및 풀업 드라이버(111b)에 인가되는 전원 전압에 대한 정보(VCCQ MODE)를 기초로, 풀업 구동 신호(OP_PU, OP_NU) 및 풀다운 구동 신호(OP_PD, OP_ND)를 출력할 수 있다. 전원 전압에 대한 정보(VCCQ MODE)는 제어 로직(예를 들어, 도 1의 60)으로부터 제공된 출력 제어 신호(예를 들어, CTRL_O)에 포함될 수 있다.

풀업 구동 신호(OP_PU, OP_NU)는 제1 풀업 구동 신호(OP_PU) 및 제2 풀업 구동 신호(OP_NU)를 포함할 수 있다. 제1 풀업 구동 신호(OP_PU)는 제1 풀업 드라이버를 구동시키는 구동 신호이고, 제2 풀업 구동 신호(OP_NU)는 제2 풀업 드라이버를 구동시키는 구동 신호일 수 있다.

풀다운 구동 신호(OP_PD, OP_ND)는 제1 풀다운 구동 신호(OP_PD) 및 제2 풀다운 구동 신호(OP_ND)를 포함할 수 있다. 제1 풀다운 구동 신호(OP_PD)는 제1 풀다운 드라이버를 구동시키는 구동 신호이고, 제2 풀다운 구동 신호(OP_ND)는 제2 풀다운 드라이버를 구동시키는 구동 신호일 수 있다.

구동 신호 생성기(120b)는 풀업 드라이버(111b)에 포함된 제1 풀업 드라이버 및 제2 풀업 드라이버 중 하나를 선택적으로 턴오프시킬 수 있고, 이에 대응하는 풀업 구동 신호(OP_PU, OP_NU)를 생성할 수 있다. 또한, 구동 신호 생성기(120b)는 풀다운 드라이버(113b)에 포함된 제1 풀다운 드라이버 및 제2 풀다운 드라이버 중 하나를 선택적으로 턴 오프 시킬 수 있고, 이에 대응하는 풀다운 구동 신호(OP_PD, OP_ND)를 생성할 수 있다. 구동 신호 생성기(120b)의 동작 및 이에 따른 출력 드라이버(110b)의 동작에 대한 설명은 이하의 도면에서 후술하겠다.

도 9a은 도 6에 도시된 출력 드라이버를 4개의 등가 트랜지스터들로 나타낸 도면으로, 4개의 등가 트랜지스터들이 모두 구동되는 실시예를 설명하기 위한 것이다. 도 9b는 도 9a의 출력 드라이버로 입력되는 구동 신호들을 나타내는 타이밍도이다.

도 8, 도 9a 및 도 9b를 참조하면, 풀업 드라이버(111b)의 제1 풀업 드라이버(PU)는 하나의 등가 P형 트랜지스터로, 제2 풀업 드라이버(NU)는 하나의 등가 N형 트랜지스터로 나타낼 수 있다. 풀다운 드라이버(113b)의 제1 풀다운 드라이버(PD)는 하나의 등가 P형 트랜지스터로, 제2 풀다운 드라이버(ND)는 하나의 등가 N형 트랜지스터로 나타낼 수 있다.

구동 신호 생성기(120b)는 내부 데이터(DATA) 및 풀업 드라이버(111b)에 인가되는 전원 전압에 대한 정보(VCCQ MODE) 및 출력 드라이버(110b)에 관한 코드를 기초로, 풀업 구동 신호(OP_PU, OP_NU) 및 풀다운 구동 신호(OP_PD, OP_ND)를 출력할 수 있다.

일 실시예에서, 제1 풀업 드라이버(PU) 및 제2 풀업 드라이버(NU)로 각각 인가되는 전원 전압이, 제1 풀업 드라이버(PU) 및 제2 풀업 드라이버(NU)가 정상적으로 구동하기 위한 조건을 만족시키는 경우, 구동 신호 생성기(120b)는 내부 데이터(DATA)에 기초하여, 하이 레벨(H)과 로우 레벨(L) 사이에서 토글링하는 풀업 구동 신호(OP_PU, OP_NU)를 생성할 수 있다. 또한, 구동 신호 생성기(120b)는 하이 레벨(H)과 로우 레벨(L) 사이에서 토글링하는 풀다운 구동 신호(OP_PD, OP_ND)를 생성할 수 있다.

이에 따라, 출력 전압(VDQ)에 대한 풀업 드라이버(111b)로 흐르는 전류 및 풀다운 드라이버(113b)로 흐르는 전류가 선형성을 가질 수 있다.

이하의 도면에서는 구동 신호 생성기(120b)가 하이 레벨(H)과 로우 레벨(L) 사이에서 토글링하는 구동 신호를 생성할 때, 구동 신호 생성기(120b)가 토글링하는 구동 신호를 수신하는 풀업 드라이버(111b) 또는 풀다운 드라이버(113b)를 구동시키는 것으로 설명하겠다. 예를 들어, 구동 신호 생성기(120b)가 제1 풀업 드라이버(PU)에 포함된 복수의 P형 트랜지스터들 중 적어도 하나에 대해 하이 레벨(H)과 로우 레벨(L) 사이에서 토글링하는 구동 신호를 생성할 경우, 구동 신호 생성기(120b)는 제1 풀업 드라이버(PU)를 구동시킨다고 볼 수 있다. 제2 풀업 드라이버(NU), 제1 풀다운 드라이버(PD) 및 제2 풀다운 드라이버(ND)에도 동일한 설명이 적용될 수 있다.

도 10a는 도 6에 도시된 출력 드라이버를 4개의 등가 트랜지스터들로 나타낸 도면으로, 4개의 등가 트랜지스터들 중 일부가 구동되지 않는 일 실시예를 설명하기 위한 것이다. 도 10b는 도 10a의 출력 드라이버로 입력되는 구동 신호들을 나타내는 타이밍도이다.

도 8, 도 10a 및 도 10b를 참조하면, 구동 신호 생성기(120b)는 풀업 드라이버(111b)의 제1 풀업 드라이버(PU) 및 제2 풀업 드라이버(NU) 중에서 적어도 하나를 선택적으로 구동시킬 수 있다. 예를 들어, 구동 신호 생성기(120b)는 제1 풀업 드라이버(PU) 및 제2 풀업 드라이버(NU) 중 하나에 턴오프 되도록 풀업 구동 신호(OP_PU, OP_NU)를 출력할 수 있다.

또한, 구동 신호 생성기(120b)는 풀다운 드라이버(113b)의 제1 풀다운 드라이버(PD) 및 제2 풀다운 드라이버(ND) 중에서 적어도 하나를 선택적으로 구동시킬 수 있다. 예를 들어, 구동 신호 생성기(120b)는 제1 풀다운 드라이버(PD) 및 제2 풀다운 드라이버(ND) 중 하나에 대해서 턴오프 되도록 풀다운 구동 신호(OP_PD, OP_ND)를 출력할 수 있다.

제1 풀업 드라이버(PU) 및 제2 풀업 드라이버(NU)로 각각 인가되는 전원 전압이, 제1 풀업 드라이버(PU) 및 제2 풀업 드라이버(NU)가 정상적으로 구동하기 위한 조건을 만족시키는 경우, 구동 신호 생성기(120b)는 내부 데이터(DATA)에 기초하여, 하이 레벨(H)과 로우 레벨(L) 사이에서 토글링하는 풀업 구동 신호(OP_PU, OP_NU)를 생성할 수 있다.

구동 신호 생성기(120b)는 제1 풀다운 드라이버(PD) 및 제2 풀다운 드라이버(ND) 중에서, 제2 풀다운 드라이버(ND)만 정상적으로 구동시킬 수 있다. 구동 신호 생성기(120b)는 내부 데이터(DATA)에 기초하여, 하이 레벨(H)과 로우 레벨(L) 사이에서 토글링하는 제2 풀다운 구동 신호(OP_ND)를 생성하고, 하이 레벨(H)을 갖는 제1 풀다운 구동 신호(OP_PD)를 생성할 수 있다. 따라서, 출력 드라이버(110b)에서의 전력 소비가 감소될 수 있다.

다만, 이에 한정되는 것은 아니며, 경우에 따라, 구동 신호 생성기(120b)는 제1 풀다운 드라이버(PD) 및 제2 풀다운 드라이버(ND) 중에서, 제1 풀다운 드라이버(PD)만 정상적으로 구동시킬 수도 있다.

도 11a는 도 6에 도시된 출력 드라이버를 4개의 등가 트랜지스터들로 나타낸 도면으로, 4개의 등가 트랜지스터들 중 일부가 구동되지 않는 다른 실시예를 설명하기 위한 것이다. 도 11b는 도 11a의 출력 드라이버로 입력되는 구동 신호들을 나타내는 타이밍도이다.

도 8, 도 11a 및 도 11b를 참조하면, 제2 풀업 드라이버(NU)로 인가되는 전원 전압은 제2 풀업 드라이버(NU)가 정상적으로 구동하기 위한 조건을 만족하지만, 제1 풀업 드라이버(PU)에 인가되는 전원 전압이 제1 풀업 드라이버(PU)를 정상적으로 구동하기 위한 조건을 만족시키지 못할 수 있다. 예를 들어, 도 4a의 로우 전원 전압(VDDQ1)이 인가되는 경우를 가정할 수 있다. 구동 신호 생성기(120b)는 출력 드라이버(110b)에서의 제1 풀업 드라이버(PU) 및 제2 풀업 드라이버(NU) 중에서 제2 풀업 드라이버(NU)만 정상적으로 구동시킬 수 있다. 따라서, 구동 신호 생성기(120b)는 내부 데이터(DATA)에 기초하여, 하이 레벨(H)과 로우 레벨(L) 사이에서 토글링하는 제2 풀업 구동 신호(OP_NU)를 생성할 수 있고, 하이 레벨(H)을 갖는 제1 풀업 구동 신호(OP_PU)를 생성할 수 있다. 제2 풀업 드라이버(NU)만 정상적으로 구동시키므로, 출력 드라이버(110b)가 소비하는 전력이 감소할 수 있다.

다만, 이에 한정되는 것은 아니며, 제2 풀업 드라이버(NU)로 인가되는 전원 전압이 제2 풀업 드라이버(NU)가 정상적으로 구동하기 위한 조건을 만족하지 못하는 경우(예를 들어, 도 4b의 하이 전원 전압(VDDQ2)이 인가되는 경우)에는, 구동 신호 생성기(120b)는 내부 데이터(DATA)에 기초하여, 하이 레벨(H)과 로우 레벨(L) 사이에서 토글링하는 제1 풀업 구동 신호(OP_PU)를 생성할 수 있고, 로우 레벨(L)을 갖는 제2 풀업 구동 신호(OP_NU)를 생성할 수 있다.

또한, 구동 신호 생성기(120b)는 출력 전압(VDQ)에 대해 풀다운 드라이버(113b)로 흐르는 전류(ID_D)가 선형성을 갖도록 하기 위해, 하이 레벨(H)과 로우 레벨(L) 사이에서 토글링하는 풀다운 구동 신호(OP_PD, OP_ND)를 생성할 수 있다.

도 12a는 도 6에 도시된 출력 드라이버를 4개의 등가 트랜지스터들로 나타낸 도면으로, 4개의 등가 트랜지스터들 중 일부가 구동되지 않는 또 다른 실시예를 설명하기 위한 것이다. 도 12b는 도 12a의 출력 드라이버로 입력되는 구동 신호들을 나타내는 타이밍도이다.

도 8, 도 12a 및 도 12b를 참조하면, 구동 신호 생성기(120b)는 풀업 드라이버(111b)의 제1 풀업 드라이버(PU) 및 제2 풀업 드라이버(NU) 중에서 하나만 선택적으로 구동시킬 수 있다. 구동 신호 생성기(120b)는 풀다운 드라이버(113b)의 제1 풀다운 드라이버(PD) 및 제2 풀다운 드라이버(ND) 중에서 하나만 선택적으로 구동시킬 수 있다. 따라서, 구동 신호 생성기(120b)에서 소모되는 소비 전력을 감소시킬 수 있다.

일 실시예에서, 도 4a의 로우 전원 전압(VDDQ1)이 구동 신호 생성기(120b)에 인가되는 경우에는 구동 신호 생성기(120b)는 제2 풀업 드라이버(NU)만을 구동시킬 수 있고, 다른 실시예에서는, 도 4b의 하이 전원 전압(VDDQ2)이 구동 신호 생성기(120b)에 인가되는 경우에는 구동 신호 생성기(120b)는 제1 풀업 드라이버(PU)만을 구동시킬 수 있다.

도 9a 내지 도 12a 및 도 9b 내지 도 12b를 참조하면, 본 개시의 일 실시예에 따른 데이터 출력 회로는 출력 드라이버(110b)에 포함된 제1 풀업 드라이버(PU), 제2 풀업 드라이버(NU), 제1 풀다운 드라이버(PD) 및 제2 풀다운 드라이버(ND)를 선택적으로 구동시킬 수 있다. 이에 따라, 데이터 출력 전압(VDQ)에 따라 출력 드라이버(110b)에 흐르는 전류의 선형성을 확보하여 온저항의 크기를 일정하게 유지시킬 수 있고, 또는, 출력 드라이버(110b)에서 소모되는 전력을 감소시킬 수 있다. 경우에 따라 더 유리한 효과를 발생시키도록 출력 드라이버(110b)의 제1 풀업 드라이버(PU), 제2 풀업 드라이버(NU), 제1 풀다운 드라이버(PD) 및 제2 풀다운 드라이버(ND)가 선택적으로 구동될 수 있다.

도 9a 내지 도 12a 및 도 9b 내지 도 12b에서는, 제1 풀업 드라이버(PU), 제2 풀업 드라이버(NU), 제1 풀다운 드라이버(PD) 및 제2 풀다운 드라이버(ND)를 포함하는 출력 드라이버(110b)에 대해서 설명하였으나, 도 3에 도시된 출력 드라이버(110)에서도 유사한 설명이 적용될 수 있다.

도 13은 본 개시의 일 실시예에 따른 출력 드라이버의 동작을 설명하기 위한 도면으로, 동작 속도에 따른 데이터 신호들을 나타내는 타이밍도이다.

도 6 및 도 13을 참조하면, 데이터 신호(DQ_LF, DQ_HF)는 내부 데이터(DATA)에 따라 하이 레벨과 로우 레벨을 가질 수 있다. 데이터 신호(DQ_LF, DQ_HF)는 출력 하이 레벨 전압(VOH_LF, VOH_HF)과 출력 로우 레벨 전압(VOL_LF, VOL_HF) 사이에서 스윙하는 AC 형태의 신호일 수 있다. 데이터 신호(DQ_LF, DQ_HF)는 데이터 출력 회로(예를 들어, 도 2의 100 또는 도 8의 100b)의 동작 속도에 따라, 스윙하는 형태가 달라질 수 있다.

예를 들어, 상대적으로 높은 주파수를 갖는 클럭 신호가 제어 회로(예를 들어, 도 1의 60)로부터 데이터 출력 회로로 입력되는 경우에는, 데이터 신호(DQ_HF)가 충분히 스윙할 시간적 여유가 부족하므로, 스윙하는 형태가 불완전할 수 있다. 데이터 신호(DQ_HF)의 스윙이 불완전한 경우에는, 데이터 신호(DQ_HF)를 수신한 메모리 컨트롤러가 데이터 신호(DQ_HF)와 기준 전압을 비교하여, 수신된 데이터 값(0 또는 1)을 결정하는 것이 부정확해질 수 있다. 따라서, 데이터 신호(DQ_HF)의 스윙의 형태는 데이터 신호(DQ_HF)의 신뢰도 향상에 영향을 줄 수 있다. 높은 주파수를 갖는 데이터 신호(DQ_HF)의 스윙 형태를 완전하게 하기 위해 터미네이션(termination)을 적용할 수 있다.

N형 트랜지스터의 특성으로 인하여, 소스 전압의 레벨은 게이트로 인가되는 전압 레벨에서 N형 트랜지스터의 문턱 전압 레벨의 차이값보다 작거나 같은 값을 가질 수 있다. 따라서, 도 11a, 도 11b, 도 12a 및 도 12b에 도시된 바와 같이, 일 실시예에서는, 구동 신호 생성기(예를 들어, 도 8의 120b)는 제1 풀업 드라이버(PU) 및 제2 풀업 드라이버(NU) 중에서 제2 풀업 드라이버(NU)만 구동시킬 수 있다. 즉, 구동 신호 생성기는 내부 데이터에 기초하여, 하이 레벨 전압과 로우 레벨 전압 사이에서 토글링하는 제2 풀업 구동 신호(OP_NU)를 생성할 수 있고, 하이 레벨(H)을 갖는 제1 풀업 구동 신호(OP_PU)를 생성할 수 있다.

제2 풀업 드라이버(NU)만 구동되는 경우에는, 데이터 신호(DQ_HF)의 전압 레벨이 제2 풀업 구동 신호(OP_NU)의 전압 레벨과 등가 N형 트랜지스터의 문턱 전압(VTH)과의 차이값보다 작거나 같은 레벨을 가질 수 있다. 따라서, 구동 신호 생성기는 제2 풀업 구동 신호(OP_NU)가 하이 레벨일 때, 제2 풀업 구동 신호(OP_NU)를 제2 전원 전압(VDDQ_N)과 동일한 전압 레벨로 생성할 수 있고, 데이터 신호(DQ_HF)의 전압 레벨에서 문턱 전압(VTH) 레벨 이상 감소하는 터미네이션이 적용되는 효과가 발생될 수 있다.

반면, 상대적으로 낮은 주파수를 갖는 클럭 신호가 제어 회로로부터 데이터 출력 회로로 입력되어, 상대적으로 경우에는, 데이터 신호(DQ_LF)가 충분히 스윙할 수 있으므로, 도 9a, 도 9b, 도 10a 및 도 10b에 도시된 바와 같이, 구동 신호 생성기는 제1 풀업 드라이버(PU) 및 제2 풀업 드라이버(NU)를 모두 구동시킬 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 풀업 드라이버(PU) 및 제2 풀업 드라이버(NU) 중 하나만을 구동시킬 수도 있다.

본 도면에서는, 데이터 출력 회로의 동작 속도에 따라, 출력 드라이버(110b)가 구동 방식이 달라지는 것에 대해서만 설명하였으나, 이에 한정되는 것은 아니다. 데이터 신호의 전압 레벨에서 문턱 전압(VTH) 레벨 이상 감소시키는 효과(터미네이션)가 필요한 경우에도 본 개시에 따른 설명이 유사하게 적용될 수 있다.

본 개시의 일 실시예에 따른 데이터 출력 회로는, 데이터 출력 회로로 입력되는 클럭 신호의 주파수에 기초하여, 포함된 제1 풀업 드라이버(PU), 제2 풀업 드라이버(NU), 제1 풀다운 드라이버(PD) 및 제2 풀다운 드라이버(ND)를 선택적으로 구동시킬 수 있다. 이에 따라, 고속 동작이 필요한 경우에도, 데이터 신호의 신뢰성을 유지할 수 있다.

도 14는 본 개시의 예시적 실시예에 따른 메모리 블록을 나타내는 회로도이다.

도 14를 참조하면, 메모리 셀 어레이(예를 들어, 도 1의 20)는 수평 낸드 플래시 메모리의 메모리 셀 어레이일 수 있고, 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록(BLK0)은 비트 라인(BL0~BLm-1) 방향으로, 다수 개의 메모리 셀(MC)들이 직렬로 연결되는 m(m은 2 이상의 정수)개의 셀 스트링(STR)들을 포함할 수 있다.

도 14와 같은 구조를 갖는 낸드 플래시 메모리 장치는 블록 단위로 소거가 수행되고, 각 워드 라인(WL0-WLn-1)에 대응되는 페이지(PAGE) 단위로 프로그램을 수행한다. 도 14는 하나의 블록에 n개의 워드 라인들(WL1-WLn-1)에 대한 n개의 페이지들이 구비되는 예를 도시한다. 또한, 도 1의 비휘발성 메모리 장치(1)는 이상에서 설명된 메모리 셀 어레이(20)와 동일한 구조로 동일한 동작을 수행하는 복수의 메모리 셀 어레이들을 포함할 수도 있다.

도 15는 본 개시의 예시적 실시예들에 따른 메모리 셀 어레이에 포함된 메모리 블록의 다른 예(BLK0’)를 나타내는 회로도이다.

도 15를 참조하면, 메모리 셀 어레이(예를 들어, 도 1의 20)는 수직 낸드 플래시 메모리의 메모리 셀 어레이일 수 있고, 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록(BLK0')은 복수의 낸드 셀 스트링들(NS11-NS33), 복수의 워드 라인들(WL1-WL8), 복수의 비트 라인들(BL1-BL3), 복수의 그라운드 선택 라인들(GSL1-GSL3), 복수의 셀 스트링 선택 라인들(SSL1-SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 도 15은 하나의 블록에 8개의 워드 라인들(WL1-WL8)이 구비되는 예를 도시하였으나, 이에 한정되는 것은 아니며, 8개 이상의 워드 라인들이 구비될 수 있다. 여기서, 낸드 셀 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 셀 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.

제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 셀 스트링(예를 들면, NS11)은 직렬로 연결된 셀 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.

하나의 비트 라인에 공통으로 연결된 셀 스트링들은 하나의 칼럼을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 셀 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 셀 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 셀 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.

하나의 셀 스트링 선택 라인에 연결되는 셀 스트링들은 하나의 로우를 구성한다. 예를 들어, 제1 셀 스트링 선택 라인(SSL1)에 연결된 셀 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 셀 스트링 선택 라인(SSL2)에 연결된 셀 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 셀 스트링 선택 라인(SSL3)에 연결된 셀 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.

셀 스트링 선택 트랜지스터(SST)는 대응하는 셀 스트링 선택 라인(SSL1-SSL3)에 연결된다. 복수의 메모리 셀들(MC1-MC8)은 각각 대응하는 워드 라인(WL1-WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1-GSL3)에 연결된다. 셀 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1-BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.

동일 높이의 워드 라인(예를 들면, WL1)은 서로 공통으로 연결되어 있고, 셀 스트링 선택 라인들(SSL1-SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1-GSL3)도 서로 분리되어 있다. 예를 들어, 제 1 워드 라인(WL1)에 연결되어 있고 셀 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제1 워드 라인(WL1)과 제1 셀 스트링 선택 라인(SSL1)이 선택된다. 그라운드 선택 라인들(GSL1-GSL3)은 서로 공통으로 연결될 수도 있다.

도 16은 도 15의 메모리 블록(BLK0')을 나타내는 사시도이다.

도 16을 참조하면, 메모리 셀 어레이(예를 들어, 도 1의 20)에 포함된 각 메모리 블록은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 16에서는, 메모리 블록이 2개의 선택 라인들(GSL, SSL), 8개의 워드 라인들(WL1-WL8), 그리고 3개의 비트 라인들(BL1-BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.

기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, Y 방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, Z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.

인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.

인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1-WL8)과 같은 게이트 전극(GE)이 제공된다.

복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제2 방향(예를 들어, X 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1-BL3)이 제공된다.

도 17은 본 개시의 본 개시의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 컴퓨팅 시스템 장치를 나타내는 도면이다.

도 17을 참조하면, 컴퓨팅 시스템 장치(1000)는 버스(1060)에 전기적으로 연결된 CPU(1030), 사용자 인터페이스(1050), 그리고 메모리 컨트롤러(1012) 및 비휘발성 메모리 장치(1011)를 구비하는 비휘발성 메모리 시스템(1010)을 포함할 수 있다.

비휘발성 메모리 장치(1010)는 도 2 및 도 8에 도시된 데이터 출력 회로들(100, 100b), 및 도 3 및 도 6에 도시된 출력 드라이버들(110, 110b) 중 적어도 하나를 포함할 수 있다. 따라서, 비휘발성 메모리 장치(1010)는 온저항의 크기가 일정할 수 있고, 넓은 범위의 전압 레벨을 갖는 전원 전압이 선택적으로 출력 드라이버에 인가될 수 있으며, 전력 소비가 감소될 수 있다.

컴퓨팅 시스템 장치(1000)는 나아가, 램(1040) 및 파워 공급 장치(1020)를 더 구비할 수 있다.

컴퓨팅 시스템 장치(1000)가 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 컴퓨팅 시스템 장치(1000)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.

메모리 컨트롤러(1012)와 비휘발성 메모리 장치(1011)는, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 발명의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

10: 데이터 입출력 회로
100, 100b: 데이터 출력 회로
110, 110a, 110b: 출력 드라이버
120, 120b: 구동 신호 생성기
111, 111b: 풀업 드라이버
113, 113b: 풀다운 드라이버

Claims

데이터 신호를 출력하는 출력 드라이버를 포함하는 비휘발성 메모리 장치에 있어서,
상기 출력 드라이버는,
복수의 P형 트랜지스터들로 구성되는 제1 풀업 드라이버 및 복수의 N형 트랜지스터들로 구성되는 제2 풀업 드라이버를 포함하는 풀업 드라이버; 및
복수의 N형 트랜지스터들을 포함하는 풀다운 드라이버;를 포함하고,
상기 풀업 드라이버는 서로 다른 전압 레벨을 갖는 복수의 전원 전압들 중에 일부가 선택적으로 인가되고,
상기 제1 풀업 드라이버는 제1 풀업 구동 신호에 의해 구동되고, 상기 제2 풀업 드라이버는 제2 풀업 구동 신호에 의해 구동되고,
상기 제1 풀업 구동 신호 및 상기 제2 풀업 구동 신호는 클럭 신호에 기초하여 생성되고,
상기 제1 풀업 드라이버 및 상기 제2 풀업 드라이버는 상기 클럭 신호의 주파수에 기초하여 선택적으로 동작하고,
상기 제1 풀업 드라이버 및 상기 제2 풀업 드라이버에는 서로 동일한 전압 레벨의 전원 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 장치.
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제1 항에 있어서,
상기 출력 드라이버는,
상기 풀업 드라이버로 인가되는 전원 전압의 레벨에 기초하여, 상기 제1 풀업 드라이버 및 제2 풀업 드라이버 중 적어도 하나가 구동하는 것을 특징으로 하는 비휘발성 메모리 장치.
제4 항에 있어서,
상기 풀업 드라이버로 인가되는 전원 전압의 레벨에 기초하여, 상기 제1 풀업 드라이버의 복수의 P형 트랜지스터들은 턴오프되는 것을 특징으로 하는 비휘발성 메모리 장치.
삭제
제1 항에 있어서,
상기 클럭 신호의 주파수에 기초하여, 상기 제1 풀업 드라이버의 복수의 P형 트랜지스터들은 턴오프되는 것을 특징으로 하는 비휘발성 메모리 장치.
제1 항에 있어서,
상기 풀다운 드라이버는,
복수의 P형 트랜지스터들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
데이터 신호를 출력하는 출력 드라이버; 및
상기 출력 드라이버를 구동시키는 복수의 구동 신호들을 생성하는 구동 신호 생성기;를 포함하고,
상기 출력 드라이버는,
복수의 P형 트랜지스터들로 구성되는 제1 풀업 드라이버 및 복수의 N형 트랜지스터들로 구성되는 제2 풀업 드라이버를 포함하는 풀업 드라이버; 및
복수의 N형 트랜지스터들을 포함하는 풀다운 드라이버;를 포함하고,
상기 풀업 드라이버는 서로 다른 전압 레벨을 갖는 복수의 전원 전압들 중에 일부가 선택적으로 인가되고,
상기 구동 신호 생성기는 상기 제1 풀업 드라이버 및 상기 제2 풀업 드라이버에 각각 제공되는 전원 전압에 대한 정보를 수신하고, 상기 정보에 기초하여 상기 복수의 구동 신호들을 생성하고,
상기 제1 풀업 드라이버 및 상기 제2 풀업 드라이버에는 서로 동일한 전압 레벨의 전원 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 장치.
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제9 항에 있어서,
상기 구동 신호 생성기는,
상기 복수의 구동 신호들 중에서 상기 제1 풀업 드라이버로 전송되는 적어도 하나의 구동 신호를 하이 레벨과 로우 레벨 사이에서 토글링하도록 생성하고,
상기 복수의 구동 신호들 중에서 상기 제2 풀업 드라이버로 전송되는 적어도 하나의 구동 신호를 하이 레벨과 로우 레벨 사이에서 토글링하도록 생성하는 것을 특징으로 하는 비휘발성 메모리 장치.
제9 항에 있어서,
상기 구동 신호 생성기는,
상기 복수의 구동 신호들 중에서 상기 제1 풀업 드라이버에 포함된 복수의 P형 트랜지스터들로 각각 전송되는 구동 신호를 하이 레벨을 갖도록 생성하고,
상기 복수의 구동 신호들 중에서 상기 제2 풀업 드라이버로 전송되는 적어도 하나의 구동 신호를 하이 레벨과 로우 레벨 사이에서 토글링하도록 생성하고,
상기 제2 풀업 드라이버로 전송되는 적어도 하나의 구동 신호의 하이 레벨이 갖는 전압 레벨은, 상기 제2 풀업 드라이버에 인가되는 전원 전압의 레벨과 동일한 것을 특징으로 하는 비휘발성 메모리 장치.
제9 항에 있어서,
상기 구동 신호 생성기는 클락 신호를 수신하고,
상기 클락 신호의 주파수를 기초로, 상기 복수의 구동 신호들을 생성하는 것을 특징으로 하는 비휘발성 메모리 장치.
제14 항에 있어서,
상기 구동 신호 생성기는,
상기 복수의 구동 신호들 중에서 상기 제1 풀업 드라이버로 전송되는 적어도 하나의 구동 신호를 하이 레벨과 로우 레벨 사이에서 토글링하도록 생성하고,
상기 복수의 구동 신호들 중에서 상기 제2 풀업 드라이버로 전송되는 적어도 하나의 구동 신호를 하이 레벨과 로우 레벨 사이에서 토글링하도록 생성하는 것을 특징으로 하는 비휘발성 메모리 장치.
제9 항에 있어서,
상기 풀다운 드라이버는 복수의 P형 트랜지스터들을 더 포함하고,
상기 풀다운 드라이버의 복수의 P형 트랜지스터들은 제1 풀다운 드라이버를 구성하고, 상기 풀다운 드라이버의 복수의 N형 트랜지스터들은 제2 풀다운 드라이버를 구성하는 것을 특징으로 하는 비휘발성 메모리 장치.
데이터 신호를 출력하는 출력 드라이버; 및
상기 출력 드라이버를 구동시키는 복수의 구동 신호들을 생성하는 구동 신호 생성기;를 포함하고,
상기 출력 드라이버는,
복수의 P형 트랜지스터들로 구성되는 제1 풀업 드라이버 및 복수의 N형 트랜지스터들로 구성되는 제2 풀업 드라이버를 포함하는 풀업 드라이버; 및
복수의 P형 트랜지스터들로 구성되는 제1 풀다운 드라이버 및 복수의 N형 트랜지스터들로 구성되는 제2 풀다운 드라이버;를 포함하고,
상기 구동 신호 생성기는 입력되는 클록 신호의 주파수에 기초하여, 상기 제1 풀업 드라이버 및 상기 제2 풀업 드라이버를 선택적으로 구동시키고 상기 제 1 풀다운 드라이버 및 상기 제 2 풀다운 드라이버를 선택적으로 구동시키도록 상기 복수의 구동 신호들을 생성하는 것을 특징으로 하는 비휘발성 메모리 장치.
제17 항에 있어서,
상기 구동 신호 생성기는,
상기 제1 풀업 드라이버 및 상기 제2 풀업 드라이버 중 적어도 하나를 선택적으로 구동시키는 풀업 구동 신호를 생성하고, 상기 제1 풀다운 드라이버 및 상기 제2 풀다운 드라이버 중 적어도 하나를 선택적으로 구동시키는 풀다운 구동 신호를 생성하는 것을 특징으로 하는 비휘발성 메모리 장치.
제18 항에 있어서,
상기 구동 신호 생성기는,
상기 풀업 드라이버에 연결되는 전원 전압의 레벨을 기초로, 상기 제1 풀업 드라이버 및 상기 제2 풀업 드라이버 중 적어도 하나를 선택적으로 구동시키는 것을 특징으로 하는 비휘발성 메모리 장치.
제18 항에 있어서,
상기 구동 신호 생성기는,
상기 제1 풀업 드라이버 및 상기 제2 풀업 드라이버를 구동시키는 풀업 구동 신호를 생성하고, 상기 제1 풀다운 드라이버 및 상기 제2 풀다운 드라이버를 구동시키는 풀다운 구동 신호를 생성하는 것을 특징으로 하는 비휘발성 메모리 장치.