CN109754838B - 非易失性存储器设备 - Google Patents

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Abstract

非易失性存储器设备包括输出数据信号的输出驱动器。输出驱动器包括上拉驱动器和下拉驱动器。上拉驱动器包括具有多个P型晶体管的第一上拉驱动器和具有多个N型晶体管的第二上拉驱动器。下拉驱动器包括多个N型晶体管。具有不同电压电平的一个或多个电源电压被选择性地施加到上拉驱动器。第一电源电压被施加到第一上拉驱动器，并且第二电源电压被施加到第二上拉驱动器。

Description

非易失性存储器设备
相关申请的交叉引用
于2017年11月8日提交并且标题为“非易失性存储器设备”的韩国专利申请No.10-2017-0148320通过引用整体并入。
技术领域
这里的一个或多个实施例涉及非易失性存储器设备。
背景技术
已经开发了各种存储器设备来存储数据。示例包括易失性存储器设备和非易失性存储器设备。一种类型的非易失性存储器设备是闪存设备，其经常用于移动电话、数字相机、便携式数字助理(Portable Digital Assistant，PDA)、移动计算机设备、固定计算机设备和其他产品中。非易失性存储器设备通常包括具有上拉驱动器的数据输出驱动器和上拉驱动器，具有上拉驱动器的数据输出驱动器和上拉驱动器中的每一个包括多个晶体管。
技术方案
根据一个或多个实施例，一种非易失性存储器设备包括输出驱动器以输出数据信号且包括：上拉驱动器，其包括具有多个P型晶体管的第一上拉驱动器和具有多个N型晶体管的第二上拉驱动器；以及包括多个N型晶体管的下拉驱动器，其中具有不同电压电平的一个或多个电源电压被选择性地施加到上拉驱动器，并且第一电源电压被施加到第一上拉驱动器并且第二电源电压被施加到第二上拉驱动器。
根据一个或多个其他实施例，一种非易失性存储器设备包括输出驱动器以输出数据信号；以及操作信号生成器，用于生成用于操作输出驱动器的多个操作信号，其中，输出驱动器包括：上拉驱动器，包括具有多个P型晶体管的第一上拉驱动器和具有多个N型晶体管的第二上拉驱动器；以及下拉驱动器，具有多个N型晶体管；其中，具有不同电压电平的一个或多个电源电压将被选择性地施加到上拉驱动器。
根据一个或多个其他实施例，一种非易失性存储器设备包括输出驱动器以输出数据信号；以及操作信号生成器，用于生成操作输出驱动器的多个操作信号，其中输出驱动器包括：上拉驱动器，包括具有多个P型晶体管的第一上拉驱动器和具有多个N型晶体管的第二上拉驱动器；以及下拉驱动器，包括具有多个P型晶体管的第一下拉驱动器和具有多个N型晶体管的第二下拉驱动器。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，在附图中：
图1示出了非易失性存储器设备的实施例；
图2示出了数据输出电路的实施例；
图3示出了输出驱动器的实施例；
图4A和图4B示出了根据电源电压的电压电平的上拉驱动器的操作机制的实施例；
图5示出了在上拉驱动器中流向P型晶体管和N型晶体管的电流的大小变化的示例；
图6示出了输出驱动器的另一实施例；
图7示出了在下拉驱动器中流向P型晶体管和N型晶体管的电流的大小变化的示例；
图8示出了数据输出电路的另一实施例；
图9A、图10A、图11A和图12A示出了图6的输出驱动器的实施例；
图9B、图10B、图11B和图12B分别示出了用于图9A、图10A、图11A和图12A的输出驱动器的操作信号的实施例；
图13示出了用于输出驱动器的数据信号和操作速度的实施例；
图14示出了存储器块的实施例；
图15示出了存储器块的另一实施例；
图16示出了存储器块的另一实施例；以及
图17示出了计算系统设备的实施例。
具体实施方式
图1示出了可包括存储器单元阵列20、行解码器30、页面缓冲器电路40、电压生成器50、数据输入/输出电路10和控制逻辑60的非易失性存储器设备1的实施例。在另一实施例中，非易失性存储器设备1可以包括其他或不同的特征。
非易失性存储器设备1可以包括NAND快闪存储器、垂直NAND(VerticalNAND，VNAND)快闪存储器、NOR快闪存储器、电阻式随机存取存储器(Resistive Random-AccessMemory，RRAM)、相变随机存取存储器(Phase-change Random-Access Memory，PRAM)、磁阻随机存取存储器(Magnetoresistive Random-Access Memory，MRAM)、铁电随机存取存储器(Ferroelectric Random-Access Memory，FRAM)、自旋转移力矩随机存取存储器(Spin-Transfer Torque random-access memory，STT-RAM)或另一类型的存储器。非易失性存储器设备1可以具有三维阵列结构。为了便于解释，非易失性存储器设备1将被描述为NAND快闪存储器设备。
存储器单元阵列20可以包括多个存储器块。存储器块中的每一个可以包括多个存储器单元。多个存储器单元中的一些可以是，例如，单层单元(SingleLevel Cell，SLC)，每个存储1位数据。其他存储器单元可以是多层单元(Multi-Level Cell，MLC)。
存储器单元阵列20可以通过字线WL、串选择线SSL和地选择线GSL连接到行解码器30，并且可以通过位线BL连接到页面缓冲器电路40。存储器单元阵列20可以包括连接到位线BL的串。串中的每一个可以包括串联连接在位线和公共源极线CSL之间的至少一个串选择晶体管、多个存储器单元和至少一个地选择晶体管。串中的每一个还可以包括在串选择晶体管和多个存储器单元之间的至少一个空单元，并且还可以包括在地选择晶体管和多个存储器单元之间的至少一个空单元。
图1示出了非易失性存储器设备1包括一个存储器单元阵列20。在一个实施例中，非易失性存储器设备1可以包括多个存储器单元阵列20。
行解码器30可以基于行地址X-ADDR来选择一些字线WL。行解码器30可以将字线电压提供给字线。在编程操作期间，行解码器30可将编程电压和验证电压施加到所选字线，并可将编程禁止电压施加到未选字线。在读取操作期间，行解码器30可将读取电压施加到选定字线并将读取禁止电压施加到未选字线。此外，行解码器30可以基于行地址X-ADDR来选择一些串选择线SSL或一些地选择线GSL。
页面缓冲器电路40可以通过位线BL连接到存储器单元阵列20，并且可以基于从控制逻辑60接收的页面缓冲器控制信号CTRL_PB来执行编程操作或读取操作。页面缓冲器电路40可通过使用经解码的列地址选择位线BL而连接到数据线DLs。
页面缓冲器电路40可以包括多个页面缓冲器，该页面缓冲器用于存储在编程操作期间要编程的数据或存储在读取操作期间要读出的数据。多个页面缓冲器中的每一个可以包括多个锁存器。在编程操作期间，存储在多个页面缓冲器中的数据可以通过位线BL被编程到对应于所选择的存储器块的页面中。在读取操作期间，从对应于所选择的存储器块的页面读出的数据可以通过位线BL存储在多个页面缓冲器中。页面缓冲器电路40可以从存储器单元阵列20的第一区域中读取数据，并将读取的数据存储在存储器单元阵列20的第二区域中。页面缓冲器电路40可以执行，例如，回拷(copy-back)操作。
电压生成器50可以基于电压控制信号CTRL_vol生成用于执行关于存储器单元阵列20的编程操作、读取操作和擦除操作的各种类型的电压。例如，电压生成器50可生成字线操作电压VWL以操作字线WL。此时，第一操作电压VWL可以是编程电压(或写入电压)、读取电压、擦除电压、禁止电压或编程验证电压。电压生成器50还可以生成用于操作多个串选择线SSL的串选择线操作电压VSSL和用于操作多个地选择线GSL的地选择线操作电压VGSL。
基于从存储器控制器接收的命令CMD、地址ADDR和控制信号CTRL，控制逻辑60可以输出用于在存储器单元阵列20中存储数据或从存储器单元阵列20读出数据的各种内部控制信号。控制逻辑60可以控制非易失性存储器设备1的内部组件的整体操作。从控制逻辑60输出的各种内部控制信号可以提供给行解码器30、电压生成器50、页面缓冲器电路40和数据输入/输出电路10。例如，控制逻辑60可将行地址X-ADDR提供给行解码器30、将电压控制信号CTRL_vol提供给电压生成器50、将页面缓冲器控制信号CTRL_PB提供给页面缓冲器电路40、并将输出控制信号CTRL_O提供给数据输入/输出电路10。在一个实施例中，控制逻辑60可以提供这些和/或其他内部控制信号。例如，控制逻辑60可以将列地址提供给列解码器。控制逻辑60还可以包括生成时钟信号的时钟信号生成器。
控制逻辑60可以将输出控制信号CTRL_O提供给数据输入/输出电路10。输出控制信号CTRL_O可以包括与在非易失性存储器设备1中使用的电源电压的电平有关的信息和与非易失性存储器设备1的操作频率有关的信息(例如，时钟信号)。
数据输入/输出电路10可以经由数据线DLs连接到至少一个页面缓冲器电路40。在数据读取操作期间，数据输入/输出电路10可以通过数据线DLs将读取数据输出到页面缓冲器电路40再到外部目的地。
数据输入/输出电路10可以包括数据输出电路100，其根据由控制逻辑60输出的输出控制信号CTRL_O进行操作。数据输出电路100可以将数据信号DQ发送到存储器控制器。
图2示出了数据输出电路100的实施例，其可以是图1的数据输出电路10的示例。
参考图1和图2，数据输出电路100可以包括输出驱动器110和操作信号生成器120。数据输出电路100可以经由数据线DLs接收内部数据DATA并从控制逻辑60接收时钟信号CLK。数据输出电路100可以在控制逻辑60的控制下接收内部数据DATA并输出数据信号DQ。根据时钟信号CLK和内部数据DATA，数据信号DQ可以具有高电平和低电平。数据信号DQ可以是在高电平输出电压和低电平输出电压之间摆动的AC型信号。
输出驱动器110可以包括用于生成根据上拉操作信号OP_U确定的电流的上拉驱动器111和具有根据下拉操作信号OP_D确定的电阻的下拉驱动器113。上拉驱动器111可以包括具有多个P型晶体管的第一上拉驱动器和具有多个N型晶体管的第二上拉驱动器。下拉驱动器113可以包括包括多个N型晶体管的下拉晶体管。
操作信号生成器120可以基于内部数据DATA和时钟信号CLK输出上拉操作信号OP_U和下拉操作信号OP_D。上拉操作信号OP_U可以是用于改变由输出驱动器110的上拉驱动器111生成的电流的代码。下拉操作信号OP_D可以是用于改变流向输出驱动器110的下拉驱动器113的电流量的代码。因此，可以根据上拉操作信号OP_U和下拉操作信号OP_D来调整输出驱动器110的导通电阻(ON resistance)。
上拉驱动器111和下拉驱动器113可以被交替地导通。当上拉驱动器111正在操作时，可以输出高电平数据信号DQ。当下拉驱动器113正在操作时，可以输出低电平数据信号DQ。例如，操作信号生成器120可以生成能够使上拉驱动器111中的所有晶体管导通的上拉操作信号OP_U，并且同时，生成能够使下拉驱动器113中的所有晶体管关闭的下拉操作信号OP_D。
例如，当输出驱动器110输出数据信号DQ时，操作信号生成器120可以改变流向上拉驱动器111和下拉驱动器113的每个电流的量，由此确定上拉驱动器111和下拉驱动器113的相应的电阻。
图3示出了图2的输出驱动器110的电路实施例，其可以包括上拉驱动器111和下拉驱动器113。
上拉驱动器111可以包括连接在第一电源电压VDDQ_P和节点N之间的第一上拉驱动器PU和连接在第二电源电压VDDQ_N和节点N之间的第二上拉驱动器NU。此时，第一电源电压VDDQ_P和第二电源电压VDDQ_N可以具有相同的电平或者可以具有不同的电平。例如，第一电源电压VDDQ_P的电压电平可以高于第二电源电压VDDQ_N的电压电平。
第一上拉驱动器PU可以包括第0上拉晶体管PU0至第k上拉晶体管PUk。在这种情况下，k是自然数。第一上拉驱动器PU的第0上拉晶体管PU0至第k上拉晶体管PUk可以被实现为P型晶体管。
第二上拉驱动器NU可以包括第0上拉晶体管NU0至第l上拉晶体管NUl。在这种情况下，l是一个自然数。第二上拉驱动器NU的第0上拉晶体管NU0至第l上拉晶体管NUl可以分别被实现为N型晶体管。
下拉驱动器113可以包括连接在地电压VSS和节点N之间的第0下拉晶体管ND0至第m下拉晶体管NDm，其中m是自然数。第0下拉晶体管ND0至第m下拉晶体管NDm可以被实现为N型晶体管。
上拉驱动器111可以生成根据上拉操作信号OP_U确定的电流。第一上拉驱动器PU和第二上拉驱动器NU可以从操作信号生成器120接收上拉操作信号OP_U。结果，可以调整k个晶体管和l个晶体管的ON和OFF状态。流过上拉驱动器111的电流量可以根据第一上拉驱动器PU中的k个晶体管和第二上拉驱动器NU中包括的l个晶体管的ON和OFF状态来调整。
上拉操作信号OP_U包括输入到第一上拉驱动器PU的第0上拉晶体管PU0至第k上拉晶体管PUk的多个第一上拉操作信号OP_PU0至OP_PUk、和输入到第二上拉驱动器NU的第0上拉晶体管NU0至第l上拉晶体管NUl的多个第二上拉操作信号OP_NU0至OP_NUl。
当多个第二上拉操作信号OP_NU0至OP_NUl处于高电平时，第二上拉操作信号OP_NU0至OP_NUl的电压电平可以与第二电源电压VDDQ_N的电压电平相同。在一个实施例中，当多个第二上拉操作信号OP_NU0至OP_NUl处于高电平时，多个第二上拉操作信号OP_NU0至OP_NUl的电压电平中的每一个可以高于第二电源电压VDDQ_N的电压电平。例如，可基于由非易失性存储器设备中的电压生成器(例如，图1的电压生成器50)生成且被升压的电压、或从外部设备(例如，存储器控制器)输入的电压来生成多个第二上拉操作信号OP_NU0至OP_NUl。
根据输入到下拉驱动器113的下拉操作信号OP_D，可以切换第0晶体管ND0到第m晶体管NDm的ON和OFF状态。下拉操作信号OP_D可以包括分别输入到第0下拉晶体管ND0至第m下拉晶体管NDm的多个下拉操作信号OP_ND0至OP_NDm。此外，可以根据m个晶体管中的每一个的ON/OFF状态来调整在下拉驱动器113中流动的电流量。因此，当调整流向上拉驱动器111和下拉驱动器113的电流中的每一个时，输出驱动器110可以具有对应于电流的特定电阻，并且数据信号可以经由DQ焊盘被发送到存储器控制器。
当多个下拉操作信号OP_ND0至OP_NDm处于高电平时，多个下拉操作信号OP_ND0至OP_NDm的电压电平中的每一个可以与第一电源电压VDDQ_P或第二电源电压VDDQ_N的电压电平相同。在一个实施例中，当多个第二下拉操作信号OP_ND0至OP_NDm处于高电平时，多个第二下拉操作信号OP_ND0至OP_NDm的电压电平中的每一个可以高于第一电源电压VDDQ_P和第二电源电压VDDQ_N的电压电平。例如，多个第二下拉操作信号OP_ND0至OP_NDm可以基于电压(由非易失性存储器设备中的电压生成器生成且被升压的)或者从外部设备(例如，存储器控制器)输入的电压生成。
在示例性实施例中，上拉驱动器111包括包括P型晶体管的第一上拉驱动器PU和包括N型晶体管的第二上拉驱动器NU。用于操作上拉驱动器111的电源电压VCCQ的电平范围可以变宽。
此外，由于上拉驱动器111包括P型晶体管和N型晶体管两者，所以作为P型晶体管和N型晶体管的特性的结果，由上拉驱动器111生成的电流相对于连接到节点N的DQ焊盘的数据输出电压VDQ可以是线性的。
图4A和图4B示出用于根据电源电压的电压电平来比较和描述上拉驱动器的操作机制的电路实施例。
参考图4A，上拉驱动器111可以包括包括P型晶体管PU0至PUk的第一上拉驱动器PU和包括N型晶体管NU0至NUl的第二上拉驱动器NU。具有相同电压电平的低电源电压VDDQ1可以分别施加到第一上拉驱动器PU和第二上拉驱动器NU。低电源电压VDDQ1可以指的是具有相对低的电压电平的电源电压，并且在一个实施例中，可以具有比如下所述的图4B的高电源电压VDDQ2的电压电平低的电压电平。
为了使P型晶体管PU0至PUk导通，由于P型晶体管的特性，低电源电压VDDQ1的电压电平与输入以导通P型晶体管PU0至PUk的多个第一上拉操作信号OP_PU0至OP-PUk的电压电平之间的差可以大于P型晶体管PU0至PUk的相应的阈值电压。P型晶体管PU0至PUk的阈值电压可以根据用于制造相应的P型晶体管PU0至PUk的工艺的配方而变化。P型晶体管PU0至PUk的阈值电压可以彼此不同。因此，当施加具有相对较低电压电平的低电源电压VDDQ1时，P型晶体管PU0至PUk中的至少一些可以不导通。
因为用于导通N型晶体管NU0至NUl的条件满足，所以即使当施加具有低于某一电平的电压电平的低电源电压VDDQ1时，N型晶体管NU0至NUl也可以正常地导通。
因此，即使当相对较低的电源电压(例如，低电源电压VDDQ1)被施加到根据示例性实施例的非易失性存储器设备中的上拉驱动器111并且由第一上拉驱动器PU输出的电流ID_PU1不足时，则可通过第二上拉驱动器NU输出的电流ID_NUl来补充电流ID_PU1。
参考图4B，具有相对较高电压电平的高电源电压VDDQ2可以被施加到上拉驱动器111。具有相同电压电平的高电源电压VDDQ2可以分别被施加到第一上拉驱动器PU和第二上拉驱动器NU。高电源电压VDDQ2可以指的是具有相对较高的电压电平的电源电压，并且在一个实施例中，可以具有比图4A的低电源电压VDDQ1更高的电压电平。
为了使N型晶体管NU0至NUl导通，由于P型晶体管的特性，输入以导通N型晶体管NU0至NUl的多个第二上拉操作信号OP_NU0至OP-NUl的电压电平和数据信号DQ的电压电平之间的差可以大于N型晶体管NU0至NUl的相应阈值电压。当施加具有相对较高电压电平的高电源电压VDDQ2时，N型晶体管NU0至NUl中的至少一些可以不导通。
因为用于导通P型晶体管PU0至PUk的条件满足，所以即使当施加具有等于或高于某一电平的电压电平的高电源电压VDDQ2时，P型晶体管PU0至PUk可以正常地导通。
因此，即使当相对较高的电源电压(例如，高电源电压VDDQ2被施加到根据示例性实施例的非易失性存储器设备中的上拉驱动器111并且由该第二上拉驱动器NU输出的电流ID_PU2不足，则电流ID_PU2可以由第一上拉驱动器NU输出的电流ID_PU2补充。
参考图4A和图4B描述将具有相同电压电平的电源电压VDDQ1和VDDQ2施加到第一上拉驱动器PU和第二上拉驱动器NU的情况。在一个实施例中，例如，具有不同电压电平的电源电压可以分别被施加到第一上拉驱动器PU和第二上拉驱动器NU。例如，高电源电压VDDQ2可以被施加到第一上拉驱动器PU，并且低电源电压VDDQ1可以被施加到第二上拉驱动器NU。
施加到上拉驱动器111的低电源电压VDDQ1和高电源电压VDDQ2仅仅是示例。在一个实施例中，具有包括具有相对低电压电平的低电源电压VDDQ1和具有相对高电压电平的高电源电压VDDQ2的宽范围电压电平的电源电压可以被施加到在根据示例性实施例的非易失性存储器设备中的上拉驱动器111。
图5示出了在上拉驱动器中流向P型晶体管和N型晶体管的电流的大小变化的示例的曲线图。
参考图3和图5，由于P型晶体管PU0至PUk的特性与N型晶体管NU0至NUl的特性之间的差异，根据作为数据信号DQ的电压电平的数据输出电压VDQ，指示分别流向P型晶体管PU0至PUk的电流ID_PU和流向N型晶体管NU0至NUl的电流ID_NU的变化的曲线可以彼此不同。
流向上拉驱动器111的总电流ID_U是流向P型晶体管PU0到PUk的电流ID_PU和流向N型晶体管NU0到NUl的电流ID_NU之和。由于上拉驱动器111包括P型晶体管PU0至PUk和N型晶体管NU0至NUl两者，因此相对于输出电压VDQ流向上拉驱动器111的电流ID_U可以是线性的。因此，包括上拉驱动器111的输出驱动器110可以具有恒定的AC导通电阻。
图6示出了图2的输出驱动器110的另一实施例。图7示出了根据数据输出电压示出流向下拉驱动器中的P型晶体管和N型晶体管的电流的大小变化的示例的图。与图3的下拉驱动器113相比，下拉驱动器113a还可以包括多个P型晶体管。
参考图2和图6，输出驱动器110可以包括上拉驱动器111和下拉驱动器113a。下拉驱动器113a可以包括连接在地电压VSS和节点N之间的第一下拉驱动器PD和第二下拉驱动器ND。第一下拉驱动器PD可以包括第0下拉晶体管PD0至第n下拉晶体管PDn，其中n是自然数。第0下拉晶体管PD0至第n下拉晶体管PDn中的每一个可以是P型晶体管。第二下拉驱动器ND可以包括第0下拉晶体管ND0至第m下拉晶体管NDm，其中m是自然数。第0下拉晶体管ND0至第m下拉晶体管NDm中的每一个可以被实现为N型晶体管。
当内部数据DATA处于低电平时，下拉驱动器113a可以具有基于下拉操作信号OP_D的特定电阻值。下拉操作信号OP_D可以包括输入到第一下拉驱动器PD的第0下拉晶体管PD0至第n下拉晶体管PDn的多个第一下拉操作信号OP_PD0至OP_PDn、以及输入到第二下拉驱动器ND的第0下拉晶体管ND0至第m下拉晶体管NDm的多个第二下拉操作信号OP_ND0至OP_NDm。
参考图6和图7，由于P型晶体管PD0至PDn的特性与N型晶体管ND0至NDm的特性之间的差异，指示根据数据输出电压VDQ分别流向P型晶体管PD0至PDn的电流ID_PD和流向N型晶体管ND0至NDm的电流ID_ND的变化的曲线可以彼此不同。
流向下拉驱动器113a的电流ID_D是流向P型晶体管PD0至PDn的电流ID_PD和流向N型晶体管ND0至NDm的电流ID_ND之和。由于下拉驱动器113a包括P型晶体管PD0至PDn和N型晶体管ND0至NDm两者，因此相对于数据输出电压VDQ流向下拉驱动器113a的电流ID_D可以是线性的。包括上拉驱动器111和下拉驱动器113a的输出驱动器110a可以具有恒定的AC导通电阻。
图8示出了图1的数据输出电路100b的另一示例性实施例。参考图8，数据输出电路100b可以包括输出驱动器110b和操作信号生成器120b。数据输出电路100b可以经由数据线(例如，图1中的数据线DLs)接收内部数据DATA，并且基于内部数据DATA，在控制逻辑(例如，图1的控制逻辑60)的控制下输出数据信号DQ。
输出驱动器110b包括用于生成根据上拉操作信号OP_PU和OP_NU确定的电流的上拉驱动器111b和具有基于下拉信号OP_PD和OP_ND确定的电阻的下拉驱动器113b。上拉驱动器111b可以包括包括多个P型晶体管的第一上拉驱动器和包括多个N型晶体管的第二上拉驱动器。下拉驱动器113b可以包括包括多个P型晶体管的第一下拉驱动器和包括多个N型晶体管的第二下拉驱动器。输出驱动器110b可以具有，例如，与图6的输出驱动器110a相同的配置。
操作信号生成器120b可以基于内部数据DATA和与施加到上拉驱动器111b的电源电压VCCQ MODE有关的信息来输出上拉操作信号OP_PU和OP_NU以及下拉信号OPD_PD和OP_ND。与电源电压VCCQ MODE有关的信息可以包括在来自控制逻辑(例如，图1中的控制逻辑60)的输出控制信号(例如，输出控制信号CTRL_O)中。
上拉操作信号OP_PU和OP_NU可以包括第一上拉操作信号OP_PU和第二上拉操作信号OP_NU。第一上拉操作信号OP_PU可以是用于操作第一上拉驱动器的操作信号，并且第二上拉操作信号OP_NU可以是用于操作第二上拉驱动器的操作信号。
下拉操作信号OP_PD和OP_ND可以包括第一下拉操作信号OP_PD和第二下拉操作信号OP_ND。第一下拉操作信号OP_PD可以是用于操作第一下拉驱动器的操作信号。第二下拉操作信号OP_ND可以是用于操作第二下拉驱动器的操作信号。
操作信号生成器120b可以选择性地关闭上拉驱动器111b中的第一上拉驱动器和第二上拉驱动器中的一个，并且可以生成与其相对应的上拉操作信号OP_PU和OP_NU。此外，操作信号生成器120b可以选择性地关闭下拉驱动器113b中的第一下拉驱动器和第二下拉驱动器中的一个，并且可以生成与其相对应的下拉操作信号OP_PD和OP_ND。
图9A示出了包括全部操作的四个等效晶体管的图6的输出驱动器的实施例。图9B示出了包括可以被输入到图9A的输出驱动器中的操作信号的时序图的实施例。
参考图8、图9A和图9B，上拉驱动器111b的第一上拉驱动器PU可以被指示为一个等效的P型晶体管，并且第二上拉驱动器NU可以被指示为一个等效的N型晶体管。下拉驱动器113b的第一下拉驱动器PD可以被指示为一个等效的P型晶体管。第二下拉驱动器ND可以被指示为一个等效的N型晶体管。
操作信号生成器120b可以基于内部数据DATA和与施加到上拉驱动器111b和输出驱动器110b的电源电压VCCQ MODE有关的信息的代码输出上拉操作信号OP_PU和OP_NU以及下拉操作信号OP_PD和OP_ND。
根据示例性实施例，当施加到第一上拉驱动器PU和第二上拉驱动器NU的电源电压分别满足第一上拉驱动器PU和第二上拉驱动器NU正常操作的条件时，操作信号生成器120b可以基于内部数据DATA生成在高电平H和低电平L之间切换的上拉操作信号OP_PU和OP_NU。此外，操作信号生成器120b可以生成在高电平H和低电平L之间切换的下拉操作信号OP_PD和OP_ND。
因此，流向上拉驱动器111b的电流和流向下拉驱动器113b的电流相对于数据输出电压VDQ可以是线性的。
在一个实施例中，当操作信号生成器120b生成在高电平H和低电平L之间切换的操作信号时，操作信号生成器120b操作接收到切换操作信号的上拉驱动器111b或下拉驱动器113b。例如，当操作信号生成器120b生成相对于第一上拉驱动器PU中的多个P型晶体管中的至少一个的在高电平H和低电平L之间切换的操作信号时，操作信号生成器120b可被认为是操作第一上拉驱动器PU。相同的描述可以应用于第二上拉驱动器NU、第一下拉驱动器PD和第二下拉驱动器ND。
图10A示出了包括四个等效晶体管(其中一个或多个不工作)的图6的输出驱动器的另一实施例。图10B示出了包括输入到图10A的输出驱动器的操作信号的时序图的实施例。
参考图8、图10A和图10B，操作信号生成器120b可以选择性地操作上拉驱动器111b的第一上拉驱动器PU和第二上拉驱动器PU中的至少一个。例如，操作信号生成器120b可以向第一上拉驱动器PU和第二上拉驱动器NU中的一个输出上拉操作信号OP_PU或OP_NU，以关闭第一上拉驱动器PU或第二上拉驱动器NU。
操作信号生成器120b可以选择性地操作下拉驱动器113b的第一下拉驱动器PD和第二下拉驱动器ND中的至少一个。例如，操作信号生成器120b可以向第一下拉驱动器PD和第二下拉驱动器ND中的一个输出下拉操作信号OP_PD或OP_ND，以关闭第一下拉驱动器PD或第二下拉驱动器ND。
当施加到第一上拉驱动器PU和第二上拉驱动器NU的电源电压分别满足第一上拉驱动器PU和第二上拉驱动器NU正常操作的条件时，操作信号生成器120b可以基于内部数据DATA生成在高电平H和低电平L之间切换的上拉操作信号OP_PU和OP_NU。
操作信号生成器120b可以正常地仅在第一下拉驱动器PD和第二下拉驱动器ND之间操作第二下拉驱动器ND。基于内部数据DATA，操作信号生成器120b可以生成在高电平H与低电平之间切换的第二下拉操作信号OP_ND以及具有高电平H的第一下拉操作信号OP_PD。因此，输出驱动器110b处的功耗可以降低。在一些情况下，操作信号生成器120b可以正常地仅在第一下拉驱动器PD和第二下拉驱动器ND之间操作第一下拉驱动器PD。
图11A示出了包括四个等效晶体管(其中四个等效晶体管中的一些未被操作)的图6的输出驱动器的另一实施例。图11B示出了包括输入到图11A的输出驱动器的操作信号的时序图的实施例。
参考图8、图11A和图11B，施加到第二上拉驱动器NU的电源电压可以满足第二上拉驱动器NU正常操作的条件，但是施加到PU的电源电压可能不满足第一上拉驱动器PU正常操作的条件。例如，图4A的低电源电压VDDQ1可以被施加到第一上拉驱动器PU。操作信号生成器120b可以正常地仅在输出驱动器110b中的第一上拉驱动器PU与第二上拉驱动器NU之间操作第二上拉驱动器NU。因此，操作信号生成器120b可以基于内部数据DATA生成在高电平H和低电平L之间切换的第二上拉操作信号OP_NU，并且可以生成具有高电平H的第一上拉操作信号OP_PU。由于仅第二上拉驱动器NU正常操作，输出驱动器110b所消耗的功率可能会降低。
在一个实施例中，当施加到第二上拉驱动器NU的电源电压不满足第二上拉驱动器NU正常操作的条件时(例如，当图4B的高电源电压VDDQ2被施加到第二上拉驱动器NU时)，操作信号生成器120b可以基于内部数据DATA生成在高电平H和低电平L之间切换的第一上拉操作信号OP_PU，并且可以生成具有低电平L的第二上拉操作信号OP_PU。
操作信号生成器120b可以生成在高电平H和低电平L之间切换的下拉操作信号OP_PD和OP_ND，使得相对于输出电压VDQ的流向下拉驱动器113b的电流ID_D具有线性。
图12A示出了包括四个等效晶体管(其中一些未被操作)的图6的输出驱动器的另一实施例。图12B示出了包括输入到图12A的输出驱动器的操作信号的时序图的实施例。
参考图8、图12A和图12B，操作信号生成器120b可以选择性地仅操作上拉驱动器111b的第一上拉驱动器PU和第二上拉驱动器NU中的一个。操作信号生成器120b可以选择性地仅操作下拉驱动器113b的第一下拉驱动器PD和第二下拉驱动器ND中的一个。因此，操作信号生成器120b所消耗的功率可能会降低。
根据示例性实施例，当图4A的低电源电压VDDQ1被施加到操作信号生成器120b时，操作信号生成器120b可以仅操作第二上拉驱动器NU。根据另一示例性实施例，当图4B的高电源电压VDDQ2被施加到操作信号生成器120b时，操作信号生成器120b可以仅操作第一上拉驱动器(Pull-Up driver，PU)。
参考图9A至图12B，根据示例性实施例的数据输出电路可以选择性地操作输出驱动器110b中的第一上拉驱动器PU、第二上拉驱动器NU、第一下拉驱动器PD和第二下拉驱动器ND。因此，可以确保根据数据输出电压VDQ的流向输出驱动器110b的电流的线性，由此保持恒定的导通电阻或降低输出驱动器110b消耗的功率。在一些情况下，可以选择性地操作输出驱动器110b的第一上拉驱动器PU、第二上拉驱动器NU、第一下拉驱动器PD和第二下拉驱动器ND以提高效率。
上面已经参考图9A至图12B描述了包括第一上拉驱动器PU、第二上拉驱动器NU、第一下拉驱动器PD和第二下拉驱动器ND的输出驱动器110b的示例。类似的描述可以应用于图3的输出驱动器110。
图13示出了包括根据与输出驱动器的操作相对应的操作速度的数据信号的时序图的实施例。
参考图6和图13，根据内部数据DATA，数据信号DQ_LF和DQ_HF可以具有高电平和低电平。数据信号DQ_LF和DQ_HF可以是在高电平输出电压VOH_LF和VOH_HF以及低电平输出电压VOL_LF和VOL_HF之间摆动的AC型信号。取决于数据输出电路(例如，图2中的数据输出电路100或图8中的数据输出电路100b)的操作速度，数据信号DQ_LF和DQ_HF可以以不同的形式摆动。
例如，当具有相对较高频率的时钟信号从控制电路(例如，图1中的控制逻辑60)输入到数据输出电路时，可能没有足够的时间用于数据信号DQ_HF充分摆动。结果，基于数据信号DQ_HF与参考电压的比较，接收数据信号DQ_HF的存储器控制器可能不能准确地确定接收到的数据值(0或1)。因此，数据信号DQ_HF的摆动形式可以提高数据信号DQ_HF的可靠性。可以施加终止来完成具有高频率的数据信号DQ_HF的摆动形式。
由于N型晶体管的特性，源极电压的电平可以小于或等于施加到栅极的电压的电压电平与N型晶体管的阈值电压之间的差值。因此，如图11A、图11B、图12A和图12B中所示，根据示例性实施例，操作信号生成器(例如，图8的操作信号生成器120b)可以仅在第一上拉驱动器PU和第二个上拉驱动器NU之间操作第二上拉驱动器NU。例如，操作信号生成器可以基于内部数据DATA生成在高电平电压H和低电平电压L之间切换的第二上拉操作信号OP_NU，并生成具有高电平H的第一上拉操作信号OP_PU。
当仅第二上拉驱动器NU被操作时，数据信号DQ_HF的电压电平可以小于或等于第二上拉操作信号OP_PU的电压电平与等效N型晶体管的阈值电压VTH之间的差值。因此，当第二上拉操作信号OP_PU处于高电平时，操作信号生成器可以生成第二上拉操作信号OP_PU以具有与第二电源电压VDDQ_N相同的电压电平。因此，可能发生施加使数据信号DQ_HF的电压电平降低超过阈值电压VTH的电压电平的终端的效果。
另一方面，当具有较低频率的时钟信号从控制电路输入到数据输出电路时，数据信号DQ_LF可充分摆动。因此，如图9A、图9B、图10A和图10B中所示，操作信号生成器可以操作第一上拉驱动器PU和第二上拉驱动器NU两者。在一个实施例中，可以仅操作第一上拉驱动器PU和第二上拉驱动器NU中的一个。
以上参考图13已经描述了，根据数据输出电路的操作速度，输出驱动器110b被不同地操作。在一个实施例中，即使当要执行将数据信号的电压电平降低超过阈值电压VTH电平(终止)的电压电平的效果时，也可以类似地应用前述描述。
根据示例性实施例的数据输出电路可以基于输入到数据输出电路的时钟信号的频率选择性地操作其中包括的第一上拉驱动器PU、第二上拉驱动器NU、第一下拉驱动器PD和第二下拉驱动器ND。因此，即使当需要高速操作时，也可以保持数据信号的可靠性。
图14示出了存储器块的实施例。参考图14，存储器单元阵列(例如，图1中的存储器单元阵列20)可以是水平NAND快闪存储器的存储器单元阵列并且可以包括多个存储器块。每个存储器块BLK0可以包括其中多个存储器单元MC跨位线BL0至BLm-1串联连接的m(m是等于或大于2的整数)个单元串STR。
在具有如图14所示的结构的NAND快闪存储器设备中，逐块执行擦除操作，并且逐页执行编程操作，其中页面可对应于字线WL0至WLn-1。图14示出了其中分别对应于n个字线WL1至WLn-1的n个页面按每一块排列的示例。此外，在一个实施例中，图1的非易失性存储器设备1可以包括与上述存储器单元阵列20具有相同的结构并执行相同操作的多个存储器单元阵列。
图15示出了存储器单元阵列中的存储器块的另一实施例。参考图15，存储器单元阵列(图1中的存储器单元阵列20)可以是垂直NAND快闪存储器的存储器单元阵列，并且可以包括多个存储器块。每个存储器块BLK0'可以包括多个NAND单元串NS11至NS33、多个字线WL1至WL8、多个位线BL1至BL3、多个地选择线GSL1至GSL3、多个单元串选择线SSL1至SSL3和公共源线CSL。图15示出了其中八个字线WL1至WL8排列在一个块中的示例。在一个实施例中，可以排列八条或更多条字线。在各种实施例当中，NAND单元串的数量、字线的数量、位线的数量、地选择线的数量和单元串选择线的数量可以不同。
NAND单元串NS11、NS21和NS31位于第一位线BL1和公共源极线CSL之间。NAND单元串NS12、NS22和NS32位于第二位线BL2和公共源极线CSL之间。NAND单元串NS13、NS23和NS33位于第三位线BL3和公共源极线CSL之间。每个NAND单元串(例如，NAND单元串NS11)可以包括串联连接的单元串选择晶体管SST、多个存储器单元MC1至MC8和地选择晶体管GST。
共同连接到一条位线的NAND单元串构成一列。例如，共同连接到第一位线BL1的NAND单元串NS12、NS21和NS31可以对应于第一列。共同连接到第二位线BL2的NAND单元串NS12、NS22和NS32可以对应于第二列。共同连接到第三位线BL3的NAND单元串NS13、NS23和NS33可以对应于第三列。
连接到一个单元串选择线的NAND单元串构成一行。例如，连接到第一单元串选择线SSL1的NAND单元串NS21、NS12和NS13对应于第一行。连接到第二单元串选择线SSL2的NAND单元串NS21、NS22和NS23对应于第二行。连接到第三单元串选择线SSL3的NAND单元串NS31、NS32和NS33对应于第三行。
单元串选择晶体管SST分别连接到对应的单元串选择线SSL1至SSL3。多个存储器单元MC1至MC8分别连接到对应的字线WL1至WL8。地选择晶体管GST分别连接到对应的地选择线GSL1至GSL3。单元串选择晶体管SST分别连接到对应的位线BL1至BL3。地选择晶体管GST连接到公共源极线CSL。
处于相同电平的字线(例如，第一字线WL1)彼此共同连接。单元串选择线SSL1至SSL3彼此分离，并且地选择线GSL1至GSL3也彼此分离。例如，当存储器单元连接到第一字线WL1并且属于NAND单元串NS11、NS12和NS13时，选择第一字线WL1和第一单元串选择线SSL1。地选择线GSL1至GSL3也可以彼此共同连接。
图16示出了图15的存储器块BLK0'的实施例。参考图16，存储器单元阵列(例如，图1中的存储器单元阵列20)中的每个存储器块沿垂直于衬底SUB的方向形成。图16示出每个存储器块包括两条选择线GSL和SSL、八条字线WL1至WL8以及三条位线BL1至BL3。在其他实施例中，这些元素的数量可以更多或更少。
衬底SUB具有第一导电类型(例如，p型)，其中在衬底SUB上提供沿第一方向(例如，Y方向)延伸且掺杂有具有第二导电类型(例如，n型)的杂质的公共源极线CSL。沿着第一方向延伸的多个绝缘膜IL沿第三方向(例如，Z方向)顺序地设置在彼此相邻的两条公共源极线CSL之间的衬底SUB的区域中。多个绝缘膜IL沿第三方向彼此间隔特定的距离。例如，多个绝缘膜IL可以包括诸如氧化硅的绝缘材料。
多个柱P沿着第一方向顺序地排列在两个相邻的公共源极线CSL之间的衬底SUB的区域中并且沿着第一方向穿透多个绝缘膜IL。例如，多个柱P穿透多个绝缘膜IL并接触衬底SUB。例如，每个柱P的表面层S可以包括，例如，具有第一导电类型的硅基材料并且可以用作沟道区。每个柱P的内层I可以包括，例如，绝缘材料，诸如但不限于氧化硅或气隙。
电荷存储层CS设置在两个相邻公共源极线CSL之间的区域中并且在沿绝缘膜IL、多个柱P和衬底SUB的暴露表面上。电荷存储层CS可以包括栅极绝缘层(例如，也被称为“隧道绝缘层”)、电荷俘获层和阻挡绝缘层。电荷存储层CS可以具有，例如，氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，ONO)结构。包括选择线GSL和SSL以及字线WL1至WL8的栅极电极GE可以位于两个相邻公共源极线CSL之间的区域中和电荷存储层CS的暴露表面上。
漏极或漏极触点DR分别在多个柱P上。例如，漏极或漏极触点DR可以包括掺杂有具有第二导电类型的杂质的硅基材料。在漏极DR上提供沿着第二方向(例如，X方向)延伸且沿第一方向彼此间隔某一距离排列的位线BL1至BL3。
图17示出了具有根据这里描述的任何实施例的非易失性存储器设备的计算系统设备1000的实施例。
参考图17，计算系统设备1000可以包括CPU 1030、用户接口1050、存储器控制器1012、和具有存储器控制器1012和非易失性存储器设备1011的非易失性存储器设备1010，其中上述组件电连接到总线1060。
非易失性存储器设备1010可以包括图2和图8的数据输出电路100和100b中的至少一个以及图3和图6的输出驱动器110和110b中的至少一个。因此，非易失性存储器设备1010可以具有恒定的导通电阻、以及具有宽范围电压电平的电源电压可以被选择性地施加到输出驱动器。结果，功耗可能会降低。计算系统设备1000还可以包括RAM 1040和电源设备1020。
当计算系统设备1000是移动设备时，还可以提供用于供应用于操作计算系统设备1000和像基带芯片组那样的调制解调器的电压的电池。此外，计算系统设备1000可以设置有应用芯片组、相机图像处理器、移动DRAM等，因此将省略其详细描述。
例如，存储器控制器1012和非易失性存储器设备1011可以使用用于存储数据的非易失性存储器来构成固态驱动器/磁盘SSD。
这里描述的方法、过程和/或操作可以由要由计算机、处理器、控制器或其他信号处理设备运行的代码或指令来执行。计算机、处理器、控制器或其他信号处理设备可以是在此描述的那些或除了在此描述的元件之外的一个。因为详细描述了形成方法(或计算机、处理器、控制器或其他信号处理设备的操作)的基础的算法，所以用于实现方法实施例的操作的代码或指令可以将计算机、处理器、控制器或其他信号处理设备转换成用于执行本文所述的方法的专用处理器。
这里描述的实施例的电压生成器、控制器、解码器、驱动器以及其他信号提供、信号生成和信号处理特征可以以非暂态逻辑来实现，该非暂态逻辑，例如，可以包括硬件、软件，或者两者。当至少部分地以硬件实现时，电压生成器、控制器、解码器、驱动器以及其他信号提供、信号生成和信号处理特征可以是，例如，各种集成电路中的任何一种，包括但不限于专用集成电路、现场可编程门阵列、逻辑门的组合、片上系统、微处理器或其他类型的处理或控制电路。
当至少部分以软件实现时，电压生成器、控制器、解码器、驱动器以及其他信号提供、信号生成和信号处理特征可以包括，例如，用于存储要(例如，由计算机、处理器、微处理器、控制器或其他信号处理设备)运行代码或指令的存储器或其他存储设备。计算机、处理器、微处理器、控制器或其他信号处理设备可以是在此描述的那些或除了在此描述的元件之外的一个。因为详细描述了形成方法(或计算机、处理器、控制器或其他信号处理设备的操作)的基础的算法，所以用于实现方法实施例的操作的代码或指令可以将计算机、处理器、控制器或其他信号处理设备转换成用于执行本文所述的方法的专用处理器。
这里已经公开了示例性实施例，并且虽然采用了特定术语，但是它们仅被用于并且将仅被解释为一般的和描述性的意义，而不是为了限制的目的。在一些情况下，对于本领域技术人员在提交本申请时是显而易见的，除非另有指示，结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，在不脱离权利要求书中提出的实施例的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (17)

1.一种非易失性存储器设备，包括：
输出驱动器，被配置为输出数据信号并且包括：
上拉驱动器，包括具有多个P型晶体管的第一上拉驱动器和具有多个N型晶体管的第二上拉驱动器；以及
下拉驱动器，包括多个N型晶体管，
其中具有不同电压电平的一个或多个电源电压被选择性地施加到所述上拉驱动器，并且其中，第一电源电压被施加到第一上拉驱动器并且第二电源电压被施加到第二上拉驱动器，
其中，所述输出驱动器将基于由所述输出驱动器接收的上拉操作信号和下拉操作信号来操作，并且
基于上拉操作信号和下拉操作信号的频率来操作上拉驱动器中的第一上拉驱动器和第二上拉驱动器中的至少一个。
2.如权利要求1所述的非易失性存储器设备，其中，第一电源电压不同于第二电源电压。
3.如权利要求1所述的非易失性存储器设备，其中，第一电源电压等于第二电源电压。
4.如权利要求1所述的非易失性存储器设备，其中，所述输出驱动器基于施加到上拉驱动器的第一电源电压和第二电源电压的电压电平来操作第一上拉驱动器和第二上拉驱动器中的至少一个。
5.如权利要求4所述的非易失性存储器设备，其中，基于第一电源电压的电压电平，第一上拉驱动器的多个P型晶体管将被关闭。
6.如权利要求1所述的非易失性存储器设备，其中，基于所述上拉操作信号的频率，第一上拉驱动器的多个P型晶体管将被关闭。
7.如权利要求1所述的非易失性存储器设备，其中，所述下拉驱动器包括多个P型晶体管。
8.一种非易失性存储器设备，包括：
输出驱动器，被配置为输出数据信号；以及
操作信号生成器，被配置为生成用于操作所述输出驱动器的多个操作信号，其中，所述输出驱动器包括：
上拉驱动器，包括具有多个P型晶体管的第一上拉驱动器和具有多个N型晶体管的第二上拉驱动器；以及
下拉驱动器，具有多个N型晶体管，其中具有不同电压电平的一个或多个电源电压将被选择性地施加到上拉驱动器，
其中，第一电源电压将被施加到上拉驱动器的多个P型晶体管，并且第二电源电压将被施加到上拉驱动器的多个N型晶体管，
所述操作信号生成器被配置为接收与施加到上拉驱动器的第一电源电压和第二电源电压有关的信息，并且，
所述操作信号生成器被配置为基于第一电源电压和第二电源电压的电平生成多个操作信号以选择性地驱动第一上拉驱动器和第二上拉驱动器中的至少一个。
9.如权利要求8所述的非易失性存储器设备，其中：
操作信号生成器被配置为生成在高电平和低电平之间切换的多个操作信号当中、要发送到第一上拉驱动器的至少一个操作信号，并且
操作信号生成器被配置为生成在高电平和低电平之间切换的多个操作信号当中、要发送到第二上拉驱动器的至少一个操作信号。
10.如权利要求8所述的非易失性存储器设备，其中：
操作信号生成器被配置为生成具有高电平的多个操作信号当中、要分别发送到第一上拉驱动器中的所述多个P型晶体管的操作信号，
操作信号生成器被配置为生成在高电平和低电平之间切换的多个操作信号当中、要发送到第二上拉驱动器的至少一个操作信号，并且
要发送到第二上拉驱动器的至少一个操作信号的高电平的电压电平等于第二电源电压的电压电平。
11.如权利要求8所述的非易失性存储器设备，其中，操作信号生成器被配置为接收时钟信号并且基于所述时钟信号的频率生成所述多个操作信号。
12.如权利要求11所述的非易失性存储器设备，其中：
操作信号生成器被配置为生成在高电平和低电平之间切换的多个操作信号当中、要发送到第一上拉驱动器的至少一个操作信号，并且
操作信号生成器被配置为生成在高电平和低电平之间切换的多个操作信号当中、要发送到第二上拉驱动器的至少一个操作信号。
13.如权利要求8所述的非易失性存储器设备，其中：
下拉驱动器包括多个P型晶体管，
多个P型晶体管对应于第一下拉驱动器，并且
多个N型晶体管对应于第二下拉驱动器。
14.一种非易失性存储器设备，包括：
输出驱动器，被配置为输出数据信号；以及
操作信号生成器，被配置为生成用于操作所述输出驱动器的多个操作信号，
其中：
所述输出驱动器包括：
上拉驱动器，包括具有多个P型晶体管的第一上拉驱动器和具有多个N型晶体管的第二上拉驱动器；以及
下拉驱动器，包括具有多个P型晶体管的第一下拉驱动器和具有多个N型晶体管的第二下拉驱动器，并且
其中，所述操作信号生成器被配置为基于输入到所述操作信号生成器的时钟信号的频率，生成所述多个操作信号，以选择性地驱动所述第一上拉驱动器和所述第二上拉驱动器，并且选择性地驱动所述第一下拉驱动器和所述第二下拉驱动器。
15.如权利要求14所述的非易失性存储器设备，其中操作信号生成器被配置为生成上拉操作信号以选择性地操作第一上拉驱动器和第二上拉驱动器中的至少一个，并且生成下拉操作信号以选择性地操作第一下拉驱动器和第二下拉驱动器中的至少一个。
16.如权利要求15所述的非易失性存储器设备，其中，操作信号生成器被配置为基于施加到上拉驱动器的电源电压的电压电平选择性地操作第一上拉驱动器和第二上拉驱动器中的至少一个。
17.如权利要求15所述的非易失性存储器设备，其中，操作信号生成器被配置为生成上拉操作信号以操作第一上拉驱动器和第二上拉驱动器并生成下拉操作信号以操作第一下拉驱动器和第二下拉驱动器。
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