CN115705905A - 通过存储器装置中的字线跟踪rc时间常数 - Google Patents

Abstract

本公开涉及通过存储器装置中的字线跟踪RC时间常数。一种存储器装置包含包括多条字线的存储器阵列，以及与所述存储器阵列可操作地耦合的控制逻辑。所述控制逻辑使测量编程脉冲被顺序地施加到所述存储器阵列的所述多条字线中的每一条，并且确定存储在与所述多条字线中的每一条相关联的多个存储器单元中的相应阈值电压。所述控制逻辑进一步基于所述多个存储器单元在每条字线内的位置来确定所述相应阈值电压之间的差值，并且鉴于所述相应阈值电压之间的所述差值来确定所述多条字线中的每一条的相应电阻‑电容RC时间常数。

Description

通过存储器装置中的字线跟踪RC时间常数

技术领域

本公开的实施例总体上涉及存储器子系统，并且更具体地，涉及通过存储器子系统的存储器装置中的字线跟踪RC时间常数。

背景技术

存储器子系统可以包含存储数据的一或多个存储器装置。存储器装置可为例如非易失性存储器装置和易失性存储器装置。一般来说，主机系统可利用存储器子系统以在存储器装置处存储数据并从存储器装置检索数据。

发明内容

本公开的一个方面涉及一种存储器装置，其包括：存储器阵列，所述存储器阵列包括多条字线；以及控制逻辑，所述控制逻辑与所述存储器阵列可操作地耦合，以执行包括以下的操作：使测量编程脉冲被顺序地施加到所述存储器阵列的所述多条字线中的每一条；确定存储在与所述多条字线中的每一条相关联的多个存储器单元中的相应阈值电压；基于所述多个存储器单元在每条字线内的位置来确定所述相应阈值电压之间的差值；以及鉴于所述相应阈值电压之间的所述差值来确定所述多条字线中的每一条的相应电阻-电容RC时间常数。

本公开的另一方面涉及一种方法，其包括：使测量编程脉冲被顺序地施加到存储器装置的存储器阵列的多条字线中的每一条；确定存储在与所述多条字线中的每一条相关联的多个存储器单元中的相应阈值电压；基于所述多个存储器单元在每条字线内的位置来确定所述相应阈值电压之间的差值；以及鉴于所述相应阈值电压之间的所述差值来确定所述多条字线中的每一条的相应电阻-电容RC时间常数。

本公开的仍另一方面涉及一种存储器装置，其包括：存储器阵列，所述存储器阵列包括多条字线；以及控制逻辑，所述控制逻辑与所述存储器阵列可操作地耦合，以执行包括以下的操作：使测量编程脉冲被施加到所述存储器阵列的所述多条字线中的一条；确定存储在与所述字线相关联的多个存储器单元中的相应阈值电压；基于所述多个存储器单元在所述字线内的位置来确定所述相应阈值电压之间的差值；以及鉴于所述相应阈值电压之间的所述差值来确定所述字线的电阻-电容RC时间常数。

附图说明

根据下文提供的具体实施方式和本公开的各种实施例的附图将更加充分地理解本公开。

图1A示出根据本公开的一些实施例的包含存储器子系统的示例性计算系统。

图1B是根据实施例的与存储器子系统的存储器子系统控制器通信的存储器装置的框图。

图2是根据一些实施例的包含具有存储器单元串以及相关联的选择电路和选择线的存储器阵列的存储器装置的一部分的示意性框图。

图3是根据一些实施例的图2的存储器装置的一部分的结构的侧视图。

图4是根据本公开的一些实施例的通过存储器子系统的存储器装置中的字线跟踪RC时间常数的示例性方法的流程图。

图5A是根据本公开的一些实施例的存储器装置的示例性存储器阵列的图。

图5B是根据本公开的一些实施例的存储器阵列的示例性字线的图。

图6是本公开的实施例可以在其中运行的示例性计算机系统的框图。

具体实施方式

本公开的各方面涉及通过存储器子系统的存储器装置中的字线跟踪RC时间常数。存储器子系统可以是存储装置、存储器模块，或存储装置和存储器模块的混合。下面结合图1A描述存储装置和存储器模块的实例。通常，主机系统可以利用包含一或多个部件(如存储数据的存储器装置)的存储器子系统。主机系统可提供数据以存储于存储器子系统处，并且可请求从存储器子系统检索数据。

存储器子系统可以包含高密度非易失性存储器装置，其中当没有电力被供应到存储器装置时需要数据的保持。非易失性存储器装置的一个实例为与非(NAND)存储器装置。下文结合图1A描述非易失性存储器装置的其它实例。非易失性存储器装置是一或多个管芯的封装。每一个管芯可由一或多个平面组成。对于一些类型的非易失性存储器装置(例如，NAND装置)，每个平面由一组物理块组成。每一个块由页集合组成。每个页由一组存储器单元(“单元”)组成。单元是存储信息的电子电路。取决于单元类型，单元可存储一或多个二进制信息位，并且具有与所存储的位数相关的各种逻辑状态。逻辑状态可以由二进制值，如“0”和“1”，或者这类值的组合表示。

存储器装置可由按二维或三维网格布置的位组成。存储器单元被蚀刻到列(下文也称为位线)和行(下文也称为字线)的阵列中的硅晶片上。字线可以指存储器装置的存储器单元的一或多个行，所述一或多个行与一或多条位线一起使用以生成存储器单元中的每一个的地址。位线和字线的相交点构成存储器单元的地址。下文中，块是指用于存储数据的存储器装置的单元，并且可以包含存储器单元的群组、字线群组、字线或单独的存储器单元。

存储器装置(如NAND存储器装置)的性能在很大程度上取决于NAND电路系统的电阻。在为电路选择的导电材料中存在固有电阻，并且由于电路的配置而存在电阻。尽管可以为导体选择低电阻金属，但导体的横截面的大小也影响其电阻率，并且相邻的结构可以产生电容，其导致导体中的额外电阻。电路中这些效应的组合可以通过被称为电阻-电容(RC)时间常数的常数来测量。电路中较低的电阻导致较低的RC时间常数值，以及较快的存储器装置性能。由于字线的延伸的长度以及它们的小尺寸，当它们被集成到存取晶体管中时，RC时间常数尤其受到字线设计的影响。此外，因为字线与存储器阵列的垂直柱状物相交以形成存储器单元，所以给定字线的RC时间常数可能受到那些交叉点(intersection)的几何形状的影响。在某些存储器装置中，柱状物可以具有锥形形状，包含其中柱状物的宽度显著改变的一或多个台阶(step)。因此，由于与柱状物相交的表面积随着每条字线而变化，因此每条字线的RC常数也可以变化。例如，与柱状物相交的字线(其中柱状物较厚)可以具有较高的电阻率和较高的RC时间常数。

了解存储器阵列中给定字线的RC时间常数具有许多益处。例如，字线的RC时间常数可以用于监控由于编程/擦除循环导致的字线的劣化、检测字线中的缺陷(例如，与相邻字线的电短路)、优化字线的过驱动和欠驱动性能、优化编程时间同时保持字线的阈值分布之间的足够的读取窗口，以及其它潜在的益处。然而，测量给定字线的RC时间常数存在挑战。例如，在某些存储器管芯上，只有一个块可以包含允许外部测量电路系统的连接的探测衬垫。因此，RC时间常数的测量只可能用于那些管芯上的存储器阵列中的全部字线的一小部分。由于RC时间常数在如上所述的存储器阵列中的字线之间可以显著变化，所以大多数字线的RC时间常数是未知的，并且不能实现与知道那些字线的RC时间常数相关联的优点。

本公开的方面通过允许在存储器子系统的存储器装置中通过字线跟踪RC时间常数来解决上述和其它问题。在一个实施例中，存储器装置的控制逻辑在存储器装置中内部地执行测量过程，通过该测量过程可以确定存储器装置的存储器阵列的每条单独字线的RC时间常数。在一个实施例中，控制逻辑顺序地使测量编程脉冲被施加到存储器阵列的每条字线，并且随后使被编程到沿着每条字线的不同点处的多个存储器单元的阈值电压被读取。由于沿着每条字线的长度的电阻，当存储器单元进一步远离施加测量编程脉冲的字线的近端时，阈值电压可以降低。通过测量沿着每条字线的单元的至少一个子集的阈值电压，控制逻辑可以确定每条字线的单元阈值电压的相应斜率(即，跨越相应的存储器单元的阈值电压的变化量)。在一个实施例中，控制逻辑可以利用查找表或其它数据结构来确定每条字线的相应RC时间常数，所述查找表或其它数据结构包含多个条目，每个条目将单元阈值电压的特定斜率与相应的RC时间常数相关联。在一个实施例中，在确定相应的RC时间常数之后，控制逻辑可以使RC时间常数的指示被编程到每条相应字线的一或多个存储器单元，使得RC时间常数容易地用于将来的使用。

该方法的优点包含但不限于存储器装置的改善的性能。本文描述的RC时间常数跟踪技术允许容易地确定存储器装置的存储器阵列的每条单独的字线的相应的RC时间常数。一旦已知并存储，控制逻辑可以使用每条字线的RC时间常数来改善存储器装置的性能，如通过基于RC时间常数随时间的变化来监控由于编程/擦除循环导致的字线的劣化，基于RC时间常数的突然变化来检测字线中的缺陷(例如，与相邻字线的电短路)，基于RC时间常数优化字线的过驱动和欠驱动性能，基于RC时间常数优化编程时间，同时在字线的阈值分布之间保持足够的读取窗口，或其它性能改善。

图1A示出了根据本公开的一些实施例的包含存储器子系统110的示例性计算系统100。存储器子系统110可包含媒体，如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)或此类的组合。

存储器子系统110可为存储装置、存储器模块，或存储装置和存储器模块的混合。存储装置的实例包含固态驱动器(SSD)、闪存驱动器、通用串行总线(USB)闪存驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用闪存存储器(UFS)驱动器、安全数字(SD)和硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小外形DIMM(SO-DIMM)，及各种类型的非易失性双列直插式存储器模块(NVDIMM)。

计算系统100可以是计算装置，如台式计算机、膝上型计算机、网络服务器、移动装置、运载工具(例如，飞机、无人机、火车、汽车或其它运输工具)、支持物联网(IoT)的装置、嵌入式计算机(例如，包含在运载工具、工业设备或联网市售装置中的计算机)，或包含存储器和处理装置的此类计算装置。

计算系统100可以包含耦合至一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1A示出了耦合到一个存储器子系统110的主机系统120的一个实例。如本文所使用的，“耦合到”或“与……耦合”通常指部件之间的连接，其可以是间接通信连接或直接通信连接(例如，没有中间部件)，无论是有线的还是无线的，包含如电、光、磁等的连接。

主机系统120可以包含处理器芯片组和由处理器芯片组执行的软件堆栈。处理器芯片组可包含一或多个核心、一或多个高速缓存器、存储器控制器(例如，NVDIMM控制器)，和存储协议控制器(例如，PCIe控制器、SATA控制器)。主机系统120使用存储器子系统110，例如，以向存储器子系统110写入数据和从存储器子系统110读取数据。

主机系统120可经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(SATA)接口、外围部件互连高速(PCIe)接口、通用串行总线(USB)接口、光纤通道、串行连接的SCSI(SAS)、双数据速率(DDR)存储器总线、小型计算机系统接口(SCSI)、双列直插式存储器模块(DIMM)接口(例如，支持双数据速率(DDR)的DIMM套接接口)等。物理主机接口可用于在主机系统120和存储器子系统110之间传输数据。当存储器子系统110通过物理主机接口(例如，PCIe总线)与主机系统120耦合时，主机系统120可以进一步利用NVM高速(NVMe)接口、开放式NAND闪存接口(ONFI)接口或一些其它接口来对部件(例如，存储器装置130)进行存取。物理主机接口可以提供用于在存储器子系统110和主机系统120之间传递控制、地址、数据和其它信号的接口。图1A举例说明了存储器子系统110。一般来说，主机系统120可经由同一通信连接、多个单独通信连接和/或通信连接的组合对多个存储器子系统进行存取。

存储器装置130、140可包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可以是但不限于随机存取存储器(RAM)，如动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。

非易失性存储器装置(例如，存储器装置130)的一些实例包含与非(NAND)型闪存存储器和就地写入存储器，如三维交叉点(“3D交叉点”)存储器装置，其为非易失性存储器单元的交叉点阵列。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列而基于体电阻的改变来进行位存储。另外，与许多基于闪存的存储器相比，交叉点非易失性存储器可执行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。NAND型闪存存储器包含例如二维NAND(2DNAND)和三维NAND(3DNAND)。

存储器装置130中的每一个可包含一或多个存储器单元阵列。一种类型的存储器单元，例如，单层级单元(SLC)每个单元可存储一个位。其它类型的存储器单元，如多层级单元(MLC)、三层级单元(TLC)、四层级单元(QLC)和五层级单元(PLC)，每个单元可存储多个位。在一些实施例中，存储器装置130中的每一个可包含一或多个存储器单元阵列，如SLC、MLC、TLC、QLC或此类存储器单元阵列的任何组合。在一些实施例中，特定存储器装置可包含存储器单元的SLC部分、MLC部分、TLC部分、QLC部分或PLC部分。存储器装置130的存储器单元可分组为页，所述页可指用于存储数据的存储器装置的逻辑单元。对于一些类型的存储器(例如，NAND)，页可进行分组以形成块。

尽管描述了非易失性存储器部件，如非易失性存储器单元的3D交叉点阵列和NAND型闪存存储器(例如，2D NAND、3D NAND)，但存储器装置130可以基于任何其它类型的非易失性存储器，如只读存储器(ROM)、相变存储器(PCM)、自选择存储器、其它基于硫族化物的存储器、铁电晶体管随机存取存储器(FeTRAM)、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)、自旋转移矩(STT)-MRAM、导电桥接RAM(CBRAM)、电阻式随机存取存储器(RRAM)、氧化物基RRAM(OxRAM)、或非(NOR)闪存存储器和电可擦除可编程只读存储器(EEPROM)。

存储器子系统控制器115(为简单起见，控制器115)可与存储器装置130通信以进行操作，如在存储器装置130处读取数据、写入数据或擦除数据和其它此类操作。存储器子系统控制器115可以包含硬件，如一或多个集成电路和/或离散部件、缓冲存储器或其组合。硬件可包含具有专用(即，硬编码)逻辑的数字电路系统以执行本文所描述的操作。存储器子系统控制器115可以是微控制器、专用逻辑电路系统(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)或其它合适的处理器。

存储器子系统控制器115可为处理装置，其包含被配置成执行存储在本地存储器119中的指令的一或多个处理器(例如，处理器117)。在所说明的实例中，存储器子系统控制器115的本地存储器119包含被配置成存储指令的嵌入式存储器，所述指令用于进行控制存储器子系统110的操作的各种过程、操作、逻辑流程和例程，包含处置存储器子系统110与主机系统120之间的通信。

在一些实施例中，本地存储器119可以包含存储存储器指针、提取的数据等的存储器寄存器。本地存储器119还可以包含用于存储微代码的只读存储器(ROM)。虽然图1A中的示例性存储器子系统110已经被示为包含存储器子系统控制器115，但是在本公开的另一个实施例中，存储器子系统110不包含存储器子系统控制器115，而是可以依赖于外部控制(例如，由外部主机提供，或者由与存储器子系统分离的处理器或控制器提供)。

通常，存储器子系统控制器115可从主机系统120接收命令或操作，并且可将所述命令或操作转换为指令或适当命令来实现对存储器装置130的所需存取。存储器子系统控制器115可负责其它操作，如耗损均衡操作、垃圾收集操作、错误检测及错误校正码(ECC)操作、加密操作、高速缓存操作以及与存储器装置130相关联的逻辑地址(例如，逻辑块地址(LBA)、名称空间)与物理地址(例如，物理块地址)之间的地址转换。存储器子系统控制器115可进一步包含主机接口电路系统以经由物理主机接口与主机系统120通信。主机接口电路系统可以将从主机系统接收到的命令转换成存取存储器装置130的命令指令，以及将与存储器装置130相关联的响应转换成用于主机系统120的信息。

存储器子系统110还可包含未说明的额外电路系统或部件。在一些实施例中，存储器子系统110可以包含高速缓存或缓冲器(例如，DRAM)和地址电路系统(例如，行解码器和列解码器)，其可从存储器子系统控制器115接收地址并对地址进行解码以对存储器装置130进行存取。

在一些实施例中，存储器装置130包含本地媒体控制器135，其与存储器子系统控制器115一起操作以对存储器装置130的一或多个存储器单元执行操作。外部控制器(例如，存储器子系统控制器115)可以从外部管理存储器装置130(例如，在存储器装置130上执行媒体管理操作)。在一些实施例中，存储器子系统110为受管理存储器装置，其包含具有管芯上的控制逻辑(例如，本地媒体控制器135)和用于相同存储器装置封装内的媒体管理的控制器(例如，存储器子系统控制器115)的原始存储器装置130。受管理存储器装置的实例是受管理NAND(MNAND)装置。

在一个实施例中，存储器子系统110包含存储器接口部件113。存储器接口部件113负责处理存储器子系统控制器115与存储器子系统110的存储器装置(如存储器装置130)的交互。例如，存储器接口部件113可以向存储器装置130发送对应于从主机系统120接收的请求的存储器存取命令，如编程命令、读取命令或其它命令。另外，存储器接口部件113可从存储器装置130接收数据，如响应于读取命令或成功执行编程命令的确认而检索的数据。在一些实施例中，存储器子系统控制器115包含存储器接口113的至少一部分。例如，存储器子系统控制器115可以包含处理器117(例如，处理装置)，所述处理器被配置成执行存储在本地存储器119中的指令，以执行本文描述的操作。在一些实施例中，存储器接口部件113是主机系统110、应用程序或操作系统的一部分。

在一个实施例中，存储器装置130包含本地媒体控制器135，其本身包含RC时间常数跟踪部件137。如本文所述，RC时间常数跟踪部件137在存储器装置130中内部地执行测量过程，通过该过程可以确定存储器装置130的存储器阵列的每条单独字线的RC时间常数。下面描述关于本地媒体控制器135和RC时间常数跟踪部件137的操作的进一步的细节。

图1B是根据实施例的以存储器装置130的形式的第一设备与以存储器子系统(例如，图1A的存储器子系统110)的存储器子系统控制器115的形式的第二设备通信的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、交通工具、无线装置、移动电话及类似者。存储器子系统控制器115(例如，存储器装置130外部的控制器)可为存储器控制器或其它外部主机装置。

存储器装置130包含在逻辑上排列成行和列的存储器单元阵列150。呈逻辑行的存储器单元通常连接到同一存取线(例如，字线)，而呈逻辑列的存储器单元通常选择性地连接到同一数据线(例如，位线)。单个存取线可与超过一个逻辑行的存储器单元相关联，且单个数据线可与超过一个逻辑列相关联。存储器单元阵列150的至少一部分的存储器单元(在图1B中未示出)能够被编程为至少两种目标数据状态中的一种。

提供行解码电路系统108和列解码电路系统109以解码地址信号。接收并解码地址信号以对存储器单元阵列150进行存取。存储器装置130还包含输入/输出(I/O)控制电路系统112，以管理命令、地址和数据到存储器装置130的输入，以及来自存储器装置130的数据和状态信息的输出。地址寄存器114与I/O控制电路系统112和行解码电路系统108以及列解码电路系统109通信，以在解码之前锁存地址信号。命令寄存器124与I/O控制电路系统112和本地媒体控制器135通信，以锁存输入的命令。

控制器(例如，存储器装置130内部的本地媒体控制器135)响应于命令而控制对存储器单元阵列150的存取，并生成外部存储器子系统控制器115的状态信息，即，本地媒体控制器135被配置成对存储器单元阵列150执行存取操作(例如，读取操作、编程操作和/或擦除操作)。本地媒体控制器135与行解码电路系统108和列解码电路系统109通信，以响应于地址而控制行解码电路系统108和列解码电路系统109。

本地媒体控制器135还与高速缓存寄存器142通信。高速缓存寄存器142如通过本地媒体控制器135所指示的锁存输入或输出的数据，以在存储器单元阵列150忙于分别写入或读取其它数据时临时存储数据。在编程操作(例如，写入操作)期间，数据可以从高速缓存寄存器142传递到数据寄存器144，以用于传送到存储器单元阵列150；然后新数据可以从I/O控制电路系统112被锁存在高速缓存寄存器142中。在读取操作期间，数据可以从高速缓存寄存器142传递到I/O控制电路系统112，用于输出到存储器子系统控制器115；然后新数据可以从数据寄存器144传递到高速缓存寄存器142。高速缓存寄存器142和/或数据寄存器144可以形成存储器装置130的页缓冲器(例如，可以形成其一部分)。页缓冲器可以进一步包含感测装置(在图1B中未示出)，以感测存储器单元阵列150的存储器单元的数据状态，例如通过感测连接到该存储器单元的数据线的状态。状态寄存器122可以与I/O控制电路系统112和本地存储器控制器135通信，以锁存用于输出到存储器子系统控制器115的状态信息。如本文所述，存储器装置130可以包含多个状态寄存器，包含与存储器装置130的每个相应分区(例如，平面)相关联的单独的状态寄存器，以及用于存储器装置130的管芯级状态寄存器。

存储器装置130通过控制链路132从本地媒体控制器135接收存储器子系统控制器115处的控制信号。例如，控制信号可以包含芯片使能信号CE#、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WE#、读取使能信号RE#和写入保护信号WP#。取决于存储器装置130的性质，可以通过控制链路132进一步接收附加的或替代的控制信号(未示出)。在一个实施例中，存储器装置130通过多路复用输入/输出(I/O)总线134从存储器子系统控制器115接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，并且通过I/O总线134向存储器子系统控制器115输出数据。

在一个实施例中，本地媒体控制器135包含RC时间常数跟踪部件137，其顺序地使测量编程脉冲被施加到存储器阵列150的每条字线，并且随后使被编程到沿着每条字线的不同点处的多个存储器单元的阈值电压被读取。由于沿着每条字线的长度的电阻，当存储器单元进一步远离施加测量编程脉冲(例如，通过图1B中未示出的一或多个信号驱动器)的字线的近端时，阈值电压可以降低。通过测量沿着每条字线的单元的至少一个子集的阈值电压，RC时间常数跟踪部件137可以确定每条字线的单元阈值电压的相应斜率(即，跨越相应的存储器单元的阈值电压的变化量)。在一个实施例中，RC时间常数跟踪部件137利用查找表139或其它数据结构来确定每条字线的相应RC时间常数。根据实施例，查找表139可以是本地媒体控制器135的一部分，可以是存储器阵列150的一部分，或者可以位于存储器装置130上的其它地方。查找表139可以包含多个条目，每个条目将单元阈值电压的特定斜率与相应的RC时间常数相关联。例如，RC时间常数跟踪部件137可以识别查找表139中包含所确定的斜率的指示的条目，并且从该条目确定相应的RC时间常数。查找表139中的条目可以在存储器装置130的操作之前被填充，其中条目中的值通过在装置制造期间执行的测试过程来确定。在一个实施例中，在确定相应的RC时间常数后，RC时间常数跟踪部件137可以使得RC时间常数的指示被编程到每条相应字线的一或多个存储器单元，使得RC时间常数易于用于将来的使用。

例如，命令可以在I/O控制电路系统112处通过I/O总线134的输入/输出(I/O)引脚[7:0]被接收，然后可以被写入到命令寄存器124中。地址可以在I/O控制电路系统112处通过I/O总线134的输入/输出(I/O)引脚[7:0]被接收，然后可以被写入到地址寄存器114中。数据可以在I/O控制电路系统112处通过用于8位装置的输入/输出(I/O)引脚[7:0]或通过用于16位装置的输入/输出(I/O)引脚[15:0]被接收，然后可以被写入到高速缓存寄存器142中。该数据可以随后被写入到数据寄存器144中，以用于编程存储器单元阵列150。

在一个实施例中，可以省略高速缓存寄存器142，并且数据可以被直接写入到数据寄存器144中。数据也可以通过用于8位装置的输入/输出(I/O)引脚[7:0]输出，或者通过用于16位装置的输入/输出(I/O)引脚[15:0]输出。虽然可参考I/O引脚，但其可包含实现通过外部装置(例如，存储器子系统控制器115)电连接到存储器装置130的任何导电节点，如常用的导电衬垫或导电凸块。

本领域技术人员将理解，可以提供额外的电路系统和信号，并且已经简化图1B的存储器装置130。应该认识到，参考图1B描述的各种块部件的功能性可不一定被分离到集成电路装置的不同部件或部件部分。例如，集成电路装置的单个部件或部件部分可适于执行图1B的多于一个块部件的功能性。替代地，可组合集成电路装置的一或多个部件或部件部分以进行图1B的单个块部件的功能性。此外，尽管根据各种信号的接收和输出的流行惯例描述了特定I/O引脚，但应注意，可在各种实施例中使用I/O引脚(或其它I/O节点结构)的其它组合或其它数量的I/O引脚(或其它I/O节点结构)。

图2是根据一些实施例的包含具有存储器单元串以及相关联的选择电路和选择线的存储器阵列201的存储器装置200的一部分的示意性框图。存储器装置200可以对应于图1A-1B的存储器装置130。例如，存储器阵列201可以形成图1B的存储器单元阵列104的一部分。

如图2所示，存储器装置200可以包含块(存储器单元块)BLK0、BLK1至BLKi。三个块示出为实例。存储器装置200可以包含许多块(例如，高达数千或更多块)。在存储器装置200的物理结构中，块可以一个块接一个块地排列(例如，形成)，使得每个块可以具有相邻的块。相邻的块为定位成紧邻(例如，邻近)彼此的块。例如，在存储器装置200的物理结构中，块BLK0和BLK1可以是相邻的块。

存储器装置200的块BLK0、BLK1至BLKi中的每一个可以包含子块(例如，可以分为子块)。例如，块BLK0和BLK1中的每一个都可以包含子块SB0和SB1。块BLKi可以包含子块SB0(和子块SB1，其未被示出)。块BLK0、BLK1至BLKi可以包含相同数量的子块。图2示出了一个实例，其中块BLK0、BLK1至BLKi中的每一个可以包含两个子块(例如，SB0和SB1)。然而，块BLK0、BLK1至BLKi中的每一个可以具有多于两个的块(例如，SB0、SB1、SB2、SB3等等)。

如图2所示，每个子块(例如，SB0或SB1)具有其自身的存储器单元串，并且每个存储器单元串可以与选择电路相关联(例如，耦合至选择电路)。例如，块BLK0的子块SB0具有存储器单元串231a、232a和233a以及相关联的选择电路(例如，漏极选择电路)241a、242a和243a，以及选择电路(例如，源极选择电路)241′a、242′a和243′a。块BLK0的子块SB1具有存储器单元串234a、235a和236a以及相关联的选择电路(例如，漏极选择电路)244a、245a和246a，以及选择电路(例如，源极选择电路)244′a、245′a和246′a。

块BLK1的子块SB0具有存储器单元串231b、232b和233b，以及相关联的选择电路(例如，漏极选择电路)241b、242b和243b，以及选择电路(例如，源极选择电路)241′b、242′b和243′b。块BLK1的子块SB1具有存储器单元串234b、235b和236b，以及相关联的选择电路(例如，漏极选择电路)244b、245b和246b，以及选择电路(例如，源极选择电路)244′b、245′b和246′b。

BLKi的子块SB0具有存储器单元串231c、232c和233c，以及相关联的选择电路(例如，漏极选择电路)241c、242c和243c，以及选择电路(例如，源极选择电路)241′c、242′c和243′c。存储器装置200的块(例如，块BLK0、BLK1至BLKi)的子块可以具有相同数量的存储器单元串和相关联的选择电路。

图2示出了子块中(例如，子块SB0中)三个存储器单元串及其相关联的电路的实例。块BLK0、BLK1至BLKi的每一子块中的存储器单元串及其相关联的选择电路的数量可以变化。存储器装置200可以包含分别携带信号BL0、BL1和BL2的数据线270、271和272。数据线270、271和272中的每一条可以被构造为导电线(其包含导电材料)。块BLK0、BLK1至BLKi的存储器单元串可以共享数据线270、271和272。

例如，(块BLK0的)存储器单元串231a、234a、(块BLK1的)存储器单元串231b、234b和(BLKi的)存储器单元串231c可以共享数据线270。(块BLK0的)存储器单元串232a、235a、(块BLK1的)存储器单元串232b、235b和(块BLKi的)存储器单元串232c可以共享数据线271。(块BLK0的)存储器单元串233a、236a、(块BLK1的)存储器单元串233b、236b和(块BLKi的)存储器单元串233c可以共享数据线272。作为实例，图2示出了三条数据线270、271和272。数据线的数量可变化。

存储器装置200可以包含可以携带信号SRC(例如，源极线信号)的线299。线299可以被构造为导电线(其包含导电材料)，并且可以形成存储器装置200的源极(例如，源极线)的一部分。块BLK0、BLK1至BLKi可以共享线299。可替代地，块BLK0、BLK1至BLKi中的每一个都可以具有其自己的类似于线299的线(例如，源极)。

存储器装置200可以包含块BLK0、BLK1至BLKi中的存取线，其中存取线在同一块内彼此电分离，并且在块与块之间电分离。如图2所示，块BLK0、BLK1、BLK2和BLK3中的每一个可以包括其自己的与信号(例如，字线信号)WL0、WL1、WL2和WL3相关联的存取线。例如，在块BLK0中，存储器装置200包含存取线(其可以是或可以包含字线)220₀、221₀、222₀和223₀(例如，一组存取线)，其可以分别携带相应的信号(例如，字线信号)WL0₀、WL1₀、WL2₀和WL3₀。

在块BLK1中，存储器装置200包含存取线(其可以为或可以包含字线)220₁、221₁、222₁和223₁(例如，一组存取线)，其可以分别携带相应的信号(例如，字线信号)WL0₁、WL1₁、WL2₁和WL3₁。在块BLKi中，存储器装置200包含存取线(其可以是或可以包含字线)220_i、221_i、222_i和223_i，其可以携带相应的信号(例如，字线信号)WL0_i、WL1_i、WL2_i和WL3_i。

存取线220₀至223₀、220₁至223₁和220_i至223_i可以被构造为导电存取线(其包含导电材料)，所述导电存取线可以形成存储器装置200的相应存取线的一部分，以对相应块中的存储器单元进行存取。作为实例，图2示出了块BLK0、BLK1至BLKi中的每一个中的四条存取线(220₀至223₀、220₁至223₁或220_i至223_i)。存取线的数量可以变化。

在块BLK0的子块SB0中，存储器装置200包含可以由选择电路241a、242a和243a共享的选择线(例如，漏极选择线)280₀、281₀、282₀和283₀。在块BLK0的子块SB1中，存储器装置200包含可以由选择电路244a、245a和246a共享的选择线(例如，漏极选择线)280₁、281₁、282₁和283₁。块BLK0可以包含可以由选择电路241′a、242′a、243′a、244′a、245′a和246′a共享的选择线(例如，源极选择线)284、285和286。

在块BLK1的子块SB0中，存储器装置200包含可以由选择电路241b、242b和243b共享的选择线(例如，漏极选择线)280₀、281₀、282₀和283₀。在块BLK1的子块SB1中，存储器装置200包含可以由选择电路244b、245b和246b共享的选择线(例如，漏极选择线)280₁、281₁、282₁和283₁。块BLK1可以包含可以由选择电路241′b、242′b、243′b、244′b、245′b和246′b共享的选择线(例如，源极选择线)284、285和286。在块BLKi的子块SB0中，存储器装置200包含可以由选择电路241c、242c和243c共享的选择线(例如，漏极选择线)280₀、281₀、282₀和283₀；以及可以由选择电路241′c、242′c和243′c共享的选择线(例如，源极选择线)284、285和286。

图2示出了其中存储器装置200包含与子块(例如，块BLK0的子块SB0)中的漏极选择电路(例如，241a、242a或243a)相关联的四条漏极选择线(例如，280₀、281₀、282₀和283₀)的实例。然而，存储器装置200可以包含少于或多于四条与漏极选择电路相关联的漏极选择线。类似地，图2示出了其中存储器装置200包含与子块(例如，块BLK0的子块SB0)中的源极选择电路(例如，241′a、242′a或243′a)相关联的三条源极选择线(例如，284、285和286)的实例。然而，存储器装置200可以包含少于或多于三条与源极选择电路相关联的源极选择线。

存储器装置200可以包含连接件280′₀、281′₀、282′₀、283′₀、280′₁、281′₁、282′₁、283′₁，其中每个连接件可以电连接至两条相应的选择线。图2单独地示出了连接件280′₀、281′₀、282′₀、283′₀、280′₁、281′₁、282′₁、283′₁，以避免拥挤图2所示的元件。图2示出了连接件280′₀以指示块BLK0的子块SB0的选择线280₀(有时称为选择线280₀/SB0/BLK0)和块BLK1的子块SB0的选择线280₀(有时称为选择线280₀/SB0/BLK1)可以通过连接件280′₀彼此电接触(例如，可以彼此电连接)。因此，在存储器装置200中，选择线280₀/SB0/BLK0和280₀/SB0/BLK1可以提供(例如，施加)有相同的信号。这也意味着选择线280₀/SB0/BLK0和280₀/SB0/BLK1可以在存储器装置200的操作(例如，读取、写入或擦除操作)期间接收相同的信号。

图2示出了连接件281′₀，以指示块BLK0的子块SB0的选择线281₀(有时称为选择线281₀/SB0/BLK0)和块BLK1的子块SB0的选择线281₀(有时称为选择线281₀/SB0/BLK1)可以通过连接件281′₀彼此电接触(例如，可以彼此电连接)。因此，在存储器装置200中，选择线281₀/SB0/BLK0和281₀/SB0/BLK1可以被提供(施加)有相同的信号。这也意味着选择线281₀/SB0/BLK0和281₀/SB0/BLK1可以在存储器装置200的操作(例如，读取、写入或擦除操作)期间接收相同的信号。

图2示出了连接件282′₀，以指示块BLK0的子块SB0的选择线282₀(有时称为选择线282₀/SB0/BLK0)和块BLK1的子块SB0的选择线282₀(有时称为选择线282₀/SB0/BLK1)可以通过连接件282′₀彼此电接触(例如，可以彼此电连接)。因此，在存储器装置200中，选择线282₀/SB0/BLK0和282₀/SB0/BLK1可以被提供(施加)有相同的信号。这也意味着选择线282₀/SB0/BLK0和282₀/SB0/BLK1可以在存储器装置200的操作(例如，读取、写入或擦除操作)期间接收相同的信号。

图2示出了连接件283′₀，以指示块BLK0的子块SB0的选择线283₀(有时称为选择线283₀/SB0/BLK0)和块BLK1的子块SB0的选择线283₀(有时称为选择线283₀/SB0/BLK1)可以通过连接件283′₀彼此电接触(例如，可以彼此电连接)。因此，在存储器装置200中，选择线283₀/SB0/BLK0和283₀/SB0/BLK1可以被提供(施加)有相同的信号。这也意味着选择线283₀/SB0/BLK0和283₀/SB0/BLK1可以在存储器装置200的操作(例如，读取、写入或擦除操作)期间接收相同的信号。

图2示出了连接件280′₁，以指示块BLK0的子块SB1的选择线280₁(有时称为选择线280₁/SB1/BLK0)和块BLK1的子块SB1的选择线280₁(有时称为选择线280₁/SB1/BLK1)可以通过连接件280′₁彼此电接触(例如，可以彼此电连接)。因此，在存储器装置200中，选择线280₁/SB1/BLK0和280₁/SB1/BLK1可以被提供(施加)有相同的信号。这也意味着选择线280₁/SB1/BLK0和280₁/SB1/BLK1可以在存储器装置200的操作(例如，读取、写入或擦除操作)期间接收相同的信号。

图2示出了连接件281′₁，以指示块BLK0的子块SB1的选择线281₁(有时称为选择线281₁/SB1/BLK0)和块BLK1的子块SB1的选择线281₁(有时称为选择线281₁/SB1/BLK1)可以通过连接件281′₁彼此电接触(例如，可以彼此电连接)。因此，在存储器装置200中，选择线281₁/SB1/BLK0和281₁/SB1/BLK1可以被提供(施加)有相同的信号。这也意味着选择线281₁/SB1/BLK0和281₁/SB1/BLK1可以在存储器装置200的操作(例如，读取、写入或擦除操作)期间接收相同的信号。

图2示出了连接件282′₁，以指示块BLK0的子块SB1的选择线282₁(有时称为选择线282₁/SB1/BLK0)和块BLK1的子块SB1的选择线282₁(有时称为选择线282₁/SB1/BLK1)可以通过连接件282′₁彼此电接触(例如，可以彼此电连接)。因此，在存储器装置200中，选择线282₁/SB1/BLK0和282₁/SB1/BLK1可以被提供(施加)有相同的信号。这也意味着选择线282₁/SB1/BLK0和282₁/SB1/BLK1可以在存储器装置200的操作(例如，读取、写入或擦除操作)期间接收相同的信号。

图2示出了连接件283′₁，以指示块BLK0的子块SB1的选择线283₁(有时称为选择线283₁/SB1/BLK0)和块BLK1的子块SB1的选择线283₁(有时称为选择线283₁/SB1/BLK1)可以通过连接件283′₁彼此电接触(例如，可以彼此电连接)。因此，在存储器装置200中，选择线283₁/SB1/BLK0和283₁/SB1/BLK1可以被提供(施加)有相同的信号。这也意味着选择线283₁/SB1/BLK0和283₁/SB1/BLK1可以在存储器装置200的操作(例如，读取、写入或擦除操作)期间接收相同的信号。

在存储器装置200的结构中，连接件280′₀、281′₀、282′₀、283′₀、280′₁、281′₁、282′₁、283′₁中的每一个可以包含导电材料，所述导电材料形成为与两条相应选择线的材料电接触。例如，连接件283′₀可以包含导电材料，所述导电材料被形成为与形成选择线283₀/SB0/BLK0的材料和形成选择线283₁/SB1/BLK0的材料电接触。在另一实例中，连接件282′₀可以包含导电材料，所述导电材料被形成为与形成选择线282₀/SB0/BLK0的材料和形成选择线282₁/SB1/BLK0的材料电接触。

连接件280′₀、281′₀、282′₀、283′₀、280′₁、281′₁、282′₁、283′₁中的每一个的材料(或多种材料)可以包含金属、掺杂多晶硅或其它导电材料。存储器装置200的每个漏极选择电路可以包含在相应的数据线与相应的存储器单元串之间串联连接的多个漏极选择栅极(例如，串联连接的四个晶体管)。漏极选择栅极可以基于提供到相应漏极选择线上的信号的电压由相应漏极选择线控制(例如，开启或切断)。存储器装置200的每个源极选择电路可以包含在线299与相应的存储器单元串之间串联连接的多个源极选择栅极。源极选择栅极可以基于提供到相应源极选择线上的信号的电压由相应源极选择线控制(例如，开启或切断)。

在图2中，存储器装置200的每个存储器单元串具有排列成串(例如，彼此串联耦合)的存储器单元以存储信息。在存储器装置200的操作(例如，读取、写入或擦除操作)期间，可以单独地选择存储器单元串以对选定的存储器单元串中的存储器单元进行存取，以便将信息存储在选定的存储器单元串中或从选定的存储器单元串读取信息。取决于存储器装置200对选定的存储器单元串执行哪种操作，可以激活与选定的存储器单元串相关联的一或两个选择电路(漏极选择电路和源极选择电路)(例如，通过开启选择电路(或选定电路)中的选择栅极(例如，晶体管))。

在存储器装置200的操作期间，激活存储器装置200的选择电路中的特定选择电路可以包含向与该特定选择电路相关联的选择线上的信号提供(例如，施加)具有特定值的电压。当存储器装置200的特定漏极选择电路被激活时，其可以将与该特定选择电路相关联的选定的存储器单元串电连接到相应的数据线(例如，数据线270、271或272中的一个)(例如，形成从与该特定选择电路相关联的选定的存储器单元串到相应的数据线(例如，数据线270、271或272中的一个)的电流路径)。当特定源极选择电路被激活时，它可以将与该特定选择电路相关联的选定的存储器单元串电连接到源极(例如，线299)(例如，形成从与该特定选择电路相关联的选定的存储器单元串到源极(例如，线299)的电流路径)。

图3是根据一些实施例的图2的存储器装置200的一部分的结构的侧视图。如图3所示，存储器装置200可以包含衬底390，在衬底上可以形成块BLK0和BLK1的相应子块SB0和SB1的存储器单元串231a、234a、231b和234b的存储器单元210、211、212和213(例如，相对于线299和衬底390在z方向上垂直形成)。存储器装置200包含相对于z方向的不同层级307至317。层级307至317是衬底390和数据线270之间的内部装置层级。

存储器装置200的衬底390可以包含单晶(monocrystalline)(也称为单晶(single-crystal))半导体材料。例如，衬底390可以包含单晶硅(monocrystallinesilicon)(也称为单晶硅(single-crystal silicon))。衬底390的单晶半导体材料可以包含杂质，使得衬底390可以具有特定的导电类型(例如，n型或p型)。

存储器装置200可以包含驱动电路系统319，以向存储器装置200的相应选择线提供信号(例如，漏极选择线信号和源极选择线信号)。驱动电路系统319可以对应于图1A-1B的本地媒体控制器135或者包含在其中。尽管在图3中未示出，但衬底390可以包含可以直接位于线299下方的电路系统。这类电路系统可以包含感测放大器、缓冲器(例如，页缓冲器)、解码器和存储器装置200的其它电路部件。如图3所示，驱动电路系统319可以包含提供相应信号(例如，漏极选择线信号SGD0、SGD1、SGD2和SGD3)的驱动器(驱动器电路)380、381、382和383，以及提供相应信号(例如，源极选择线信号SGS0、SGS1和SGS2)的驱动器(驱动器电路)384、385和386。在图3中，为了简单起见，仅示出了一些漏极选择信号和源极选择信号。

在图3中，驱动器380至386中的每一个可以包含两个晶体管N(例如，NMOS)和P(例如，p通道MOS(PMOS))。为了简单起见，在图3中仅示出了驱动器380至384中的一个的细节。驱动器380至386中的每一个可以包含输出节点，例如，位于晶体管N与P之间且电连接到晶体管N和P的节点，以提供(例如，驱动)相应的信号(例如，漏极选择线信号或源极选择线信号)。驱动器380至386中的每一个的输出节点可以耦合到(例如，电连接到)存储器装置200的相应漏极选择线或相应源极选择线。这允许将来自驱动电路系统319的漏极选择线信号和源极选择线信号(例如，SGD0、SGD1、SGD2、SGD3、SGS0、SGS1和SGS2)提供给存储器装置200的相应的漏极选择线和源极选择线，如上文参考图2和图3所述。

图3示出了其中驱动器380至386中的每一个均可以具有以互补MOS(CMOS)连接方式耦合的不同晶体管类型(例如，NMOS和PMOS)的两个晶体管的实例。然而，驱动器380至386中的每一个可以具有相同类型的两个晶体管(例如，两个NMOS晶体管或两个PMOS晶体管)和两个单独的晶体管栅极信号。此外，驱动器380至386中的每一个中的晶体管的数量可以不同于两个。

如图3所示，数据线270可以具有在y方向上延伸的长度(如图3所示)，y方向垂直于z方向和x方向。数据线270可以包含导电材料(例如，导电掺杂的多晶硅(掺杂多晶硅)、金属或其它导电材料)。此外，线299可以包含导电材料，并且可以具有在y方向上延伸的长度。图3示出了其中线299(例如，源极)可以形成在衬底390的一部分上(例如，通过在衬底390上沉积导电材料)的实例。可替代地，线299可以形成在衬底390的一部分中或者形成在其上(例如，通过掺杂衬底390的一部分)。

在至少一些实施例中，块BLK0和BLK1中的每一个的选择线(例如，漏极选择线)280₀、281₀、282₀和283₀可以位于相应的层级314、315、316和317中。块BLK0和BLK1中的每一个的选择线(例如，漏极选择线)280₁、281₁、282₁和283₁可以位于相应的层级314、315、316和317中。

在至少一些实施例中，存储器单元串231a、234a、231b和234b的存储器单元210、211、212和213可以分别位于层级310、311、312和313中。块BLK0的存取线220₀、221₀、222₀和223₀(分别与存储器单元210、211、212和213相关联)可以分别位于层级310、311、312和313中。块BLK1的存取线220₁、221₁、222₁和223₁(分别与存储器单元210、211、212和213相关联)可以分别位于层级310、311、312和313中。

块BLK0和BLk1中的每一个的选择线(例如，源极选择线)284、285和286可以位于衬底390和存储器单元串231a、232a和233a之间的不同层级(例如，分别为层级307、308和309)中。存储器装置200还可以包含与存储器装置200的不同层级中的其它元件交错的介电材料(在图3中未标出)。例如，存储器装置200可以包含位于层级314与317之间并且与块BLK0和BLK1中的每一个的选择线280₀、281₀、282₀和283₀交错(位于其之间的空间中)的介电材料(例如，二氧化硅)。在另一实例中，存储器装置200可以包含位于层级310与313之间并且与块BLK0的存取线220₀、221₀、222₀和223₀交错(位于其之间的空间中)的一组介电材料(例如，二氧化硅)。在另一实例中，存储器装置200可以包含位于层级310与313之间并且与块BLK1的存取线220₁、221₁、222₁和223₁交错(位于其之间的空间中)的一组介电材料(例如，二氧化硅)。

在另一实例中，存储器装置200包含位于层级307与309之间并且与选择线284、285和286交错(位于其之间的空间中)的介电材料(例如，二氧化硅)。选择线280₀、281₀、282₀、283₀、280₁、281₁、282₁、283₁、284、285和286的材料可以包含导电掺杂的多晶硅、金属或其它导电材料，并且可以与存取线220₀、221₀、222₀、223₀、220₁、221₁、222₁和223₁的导电材料相同。如图3所示，存储器装置200可以包含块BLK0和BLK1的相应子块SB0和SB1中的柱状物(导电柱状物)341、342、343和344。柱状物341、342、343和344中的每一个都可以具有向外延伸的长度(例如，在z方向并且垂直于y方向的方向上竖直地延伸)。柱状物341、342、343和344中的每一个可以与形成数据线270的一部分的材料的导电区域接触，并且与形成线299的一部分的材料的导电区域接触。

柱状物341、342、343和344中的每一个可以包含一种(或多种)材料，以在数据线270和线299之间形成导电路径(例如，通道)。柱状物341、342、343和344中的每一个的这类材料(例如，未掺杂或掺杂的多晶硅)可以是柱状物341、342、343和344中相应柱状物的通道(在图3中未示出)的一部分。

如图3所示，存储器装置200可以包含与柱状物341、342、343和344的相应柱状物相邻并沿着相应柱状物的长度连续延伸的结构330。结构330也与相应存取线(220₀、221₀、222₀和223₀，或存取线220₁、221₁、222₁和223₁)的部分相邻。邻近相应柱状物的结构330位于相应柱状物和相应存取线(存取线220₀、221₀、222₀和223₀，或存取线220₁、221₁、222₁和223₁)的部分之间。结构330可以包含部分301、302和303。沿着特定柱状物的结构330的部分可以形成与该特定柱状物相邻的存储器单元串的每个存储器单元的一部分。例如，邻近柱状物342的结构330可以形成存储器单元串234a的存储器单元210、211、212和213中的每一个的一部分。因此，存储器单元串的存储器单元210、211、212和213中的每一个可以包含直接位于存取线中的一个(存取线220₀、221₀、222₀和223₀、220₁、221₁、222₁和223₁中的一个)和相应柱状物之间的结构330的一部分(部分301、302和303中的每一个的一部分)。例如，存储器单元串243a的存储器单元212(邻近柱状物342)可以包含直接位于存取线222₀和柱状物342之间的部分301、302和303中的每一个的一部分。

结构330可以是TANOS(TaN、Al₂O₃、Si₃N₄、SiO₂、Si)结构的一部分。例如，部分301(例如，多晶硅间电介质(interpoly dielectrics))可以包含能够阻挡电荷隧穿的一或多种电荷阻挡材料(例如，如TaN和Al₂O₃的介电材料)。部分302可以包含电荷存储元件(例如，一或多种电荷存储材料，例如Si₃N₄)，所述电荷存储元件可以提供电荷存储功能(例如，捕获电荷)以表示存储在存储器单元210、211、212或213中的信息的值。部分303可以包含电介质，如能够允许电荷(例如，电子)的隧穿的一或多种隧道介电材料(例如，SiO₂)。作为实例，部分303可以允许在写入操作期间电子从部分304隧穿到部分302，以及在存储器装置200的擦除操作期间电子从部分302隧穿到部分304。此外，部分303可以允许空穴从部分304隧穿到部分302，在存储器装置200的擦除操作期间补偿捕获的电子复合。在存储器装置200的替代布置中，结构330可以是SONOS(Si、SiO₂、Si₃N₄、SiO₂、Si)结构的一部分。在另一替代布置中，结构330可以是浮动栅极结构的一部分(例如，部分302可以是多晶硅，并且部分301和303中的每一个可以是电介质(例如，SiO₂)。

如图3所示，选择线(例如，280₀)为一片(例如，单层)导电材料(例如，多晶硅、金属或其它导电材料)。如上文所描述，选择线可以携带信号(例如，信号SGD1₀)，但其不用作开关(例如，晶体管)。选择栅极(例如，260)可以包含相应选择线的一部分(例如，形成相应选择线的导电材料片的一部分)和执行功能(例如，晶体管的功能)的附加结构。例如，在图3中，块BLK0的子块SB0的选择栅极260可以包含块BLK0的子块SB0的选择线280₀的一部分和与块BLK0的子块SB0的选择线280₀相邻的结构330的一部分(沿着柱状物341)。在另一实例中，块BLK0的子块SB0的选择栅极261可以包含块BLK0的子块SB0的选择线281₀的一部分和与块BLK0的子块SB0的选择线281₀相邻的结构330的一部分(沿着柱状物341)。

图3示出了其中选择栅极261至266与存储器单元210、211、212和213具有相同结构(例如，TANOS结构)的实例。可替代地，选择栅极260、261、262和263(例如，漏极选择栅极)、选择栅极264、265和266(例如，源极选择栅极)、或者选择栅极260至266可以具有不同的结构，如FET结构。如本领域的技术人员已知，FET通常包含晶体管栅极、晶体管主体通道以及晶体管栅极与晶体管主体通道之间的栅极氧化物，所述栅极氧化物可以与晶体管栅极和晶体管主体通道直接接触。

图4是根据本公开的一些实施例的通过存储器子系统的存储器装置中的字线跟踪RC时间常数的示例性方法的流程图。方法400可以由处理逻辑来执行，所述处理逻辑可以包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑、微代码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法400由图1的RC时间常数跟踪部件137执行。尽管以特定的顺序或次序示出，但是除非另有说明，否则过程的次序可以被修改。因此，应理解，所说明实施例仅为实例，并且所说明过程可以不同次序进行，且一些过程可并行地进行。另外，在各个实施例中可以省略一或多个过程。因此，在每个实施例中并不需要所有过程。其它过程流程也是可能的。

在操作405中，施加编程脉冲。例如，处理逻辑(例如，RC时间常数跟踪部件137)可以使得测量编程脉冲被顺序地施加到存储器装置130的存储器阵列150的多条字线中的每一条。在一个实施例中，如图5A所示，存储器阵列150可以包含多条字线(WLn-1、WLn……，WL顶部)，其可以是上面参考图2和图3描述的字线的一种实现方式。存储器阵列150中的每条字线可以与多个垂直柱状物(柱状物0、柱状物1……、柱状物M)相交以形成存储器单元。给定字线的RC时间常数可能会受到那些交叉点的几何形状的影响。例如，在存储器阵列150中，柱状物可以具有锥形形状，包含其中柱状物的宽度显著变化的一或多个台阶。因此，由于与柱状物的交叉点的表面积随着每条字线而变化，所以每条字线的RC常数也可以变化。与柱状物相交的字线(其中柱状物较厚)可以具有较高的电阻率和较高的RC时间常数。在一个实施例中，响应于触发事件，RC时间常数跟踪部件137可以使得测量编程脉冲被顺序地施加到存储器阵列150中的每条字线。例如，RC时间常数跟踪部件137可以首先使得测量编程脉冲被施加到WLn-1，然后随后被施加到WLn，等等，直到WL顶部。在一个实施例中，RC时间常数跟踪部件137将控制信号施加到信号驱动器，如图5B的驱动器510，以使得耦合到给定字线500(例如，WLn)的第一端的信号驱动器施加测量编程脉冲。在一个实施例中，测量编程脉冲是相对短的电压脉冲(即，比典型的编程脉冲短)，其具有通过测试确定的幅度，以沿着字线500的存储器单元的平均阈值电压为目标。

再次参考图4，在操作410中，确定阈值电压。例如，处理逻辑可以确定存储在与多条字线中的每一条相关联的多个存储器单元中的相应阈值电压。在操作415中，确定差值。例如，处理逻辑可以基于多个存储器单元在每条字线内的位置来确定相应阈值电压之间的差值。在一个实施例中，RC时间常数跟踪部件137可以读取被编程到多个存储器单元的电压。取决于实施例，存储器单元的数量可以包含与如字线500的字线相关联的所有存储器单元，或者与字线相关联的存储器单元的子集。由于沿着字线的长度的电阻，当存储器单元进一步远离施加测量编程脉冲的字线的端部(即，连接信号驱动器510的地方)时，阈值电压可以降低。例如，阈值电压v近可以高于图5B所示的阈值电压v远1、v远2、v远3、v远4。

在一个实施例中，RC时间常数跟踪部件137可以对存储器阵列150的每条字线执行编程验证操作，使得将编程验证电压施加至每条字线。作为编程验证操作的一部分，RC时间常数跟踪部件137可以识别在每条字线的第一端的阈值距离内的第一组存储器单元(即，“近”存储器单元)和距每条字线的第一端超过阈值距离的第二组存储器单元(即，“远”存储器单元)。RC时间常数跟踪部件137可以确定在第一组中具有低于编程验证电平(programverify level)(例如，与编程验证电压相关联)的阈值电压的第一数量的存储器单元和在第二组中具有低于编程验证电平的阈值电压的第二数量的存储器单元。RC时间常数跟踪部件137可以进一步确定第一数量的存储器单元和第二数量的存储器单元之间的差值，其中该差值表示沿着字线500的存储器单元的阈值电压的变化量。

再次参考图4，在操作420中，确定RC时间常数。例如，鉴于相应阈值电压之间的差值，控制逻辑可以确定多条字线中的每一条的相应RC时间常数。在一个实施例中，RC时间常数跟踪部件137利用查找表139或其它数据结构来确定每条字线的相应RC时间常数。查找表139可以包含多个条目，每个条目将单元阈值电压的特定斜率(即，基于位置的相应阈值电压之间的差值)与相应的RC时间常数相关联。例如，RC时间常数跟踪部件137可以识别查找表139中包含所确定的斜率的指示的条目，并且从该条目确定相应的RC时间常数。查找表139中的条目可以在存储器装置130的操作之前被填充，其中条目中的值通过在装置制造期间执行的测试过程来确定。

在操作425中，存储数据。例如，控制逻辑可以使得相应RC时间常数的指示存储在与每条相应字线相关联的存储器单元中的至少一个中。在一个实施例中，RC时间常数跟踪部件137可以使得该指示(如图5B中所示的“标志字节”)写入到字线500的至少一个存储器单元。随着字线500的RC时间常数的指示被存储在字线500的存储器单元中，该RC时间常数很容易被访问以用于将来使用，如以优化存储器阵列150的操作。

如上所述，操作405-425可以针对存储器阵列150的每条字线或针对存储器阵列150的一或多条字线的任何子集顺序地执行。例如，操作405-425中的每一个可以针对第一字线(例如，WLn-1)执行一次。随后，操作405-425中的每一个可以针对第二字线(例如，WLn)执行一次，等等。在一个实施例中，在对多条字线执行一或多个后续操作之前，可以对这些字线执行一或多个特定操作。例如，在对任何字线执行操作415-425之前，可以对多条字线执行操作405-410。

一旦对存储器阵列150的一或多条字线执行了操作405-425，可以执行利用RC时间常数来改善存储器装置130的操作的附加操作430-440。在一个实施例中，这些附加操作由RC时间常数跟踪部件137执行。然而，在其它实施例中，这些附加操作可以由其它部件来执行，如由图1的存储器子系统控制器115来执行。附加操作430-440是独立的，并且可以彼此独立地执行。此外，操作430-440中的多个操作可以顺序地或并行地在存储器装置130上执行。

在操作430中，检测到缺陷。例如，控制逻辑可以基于多条字线中的至少一条的相应RC时间常数随时间的变化来检测该至少一条字线中的缺陷。在一个实施例中，控制逻辑可以根据上述操作405-420的步骤来确定给定字线500的RC时间常数。在确定RC时间常数之后，控制逻辑可以将所确定的RC时间常数与在先前确定之后存储的RC时间常数的指示(例如，来自“标志字节”)进行比较。如果存在RC时间常数的变化(例如，如果最近确定的RC时间常数比存储的RC时间常数低超过阈值量)，则控制逻辑可以检测字线的劣化或一些其它缺陷的存在。例如，这种劣化可能是由过多数量的编程/擦除周期造成的，或者缺陷可能是电短路、分层或其它缺陷。取决于实施例，控制逻辑可以任选地用最近确定的RC常数来更新RC时间常数的存储指示。

在操作435中，调节电压。例如，控制逻辑可以基于相应的RC时间常数来调整多条字线中的一条的过驱动电压或欠驱动电压中的至少一者。在对存储器装置130执行的存储器存取操作(例如，编程操作)期间，控制逻辑可以使得特定电压信号被施加到存储器阵列150的字线。控制逻辑可以使电压信号以一或多个脉冲(被称为编程脉冲)的形式被施加到与存储器单元相关联的字线。电压的幅度和每个脉冲的宽度可以确定将被存储在与字线相关联的存储器单元中的电荷的量，并进而对存储器单元的状态进行编程。一系列脉冲可被施加到字线以便将存储器单元逐渐升高到目标阈值电压(Vt)，同时不会对存储器单元过度编程。在针对不断发展的规范和要求的某些解决方案中，本地媒体控制器的泵调节器电路系统可以适于在必要时向施加到字线的电压提供过驱动电压或欠驱动电压的测量。过驱动电压可以包含比正常将施加的电压更高的电压，使得字线的存储器单元可以在更短的时间内达到目标阈值电压。欠驱动电压可以包含比正常将施加的电压更低的电压，使得字线的存储器单元可以在更短的时间内达到目标阈值电压。在一个实施例中，可以基于给定字线的所确定的RC时间常数来确定特定量的过驱动电压或欠驱动电压。例如，控制逻辑可以利用包括多个条目的查找表，每个条目具有相关联的RC时间常数和一组一或多个微调设置(例如，相应的过驱动电压和/或欠驱动电压)。因此，控制逻辑可以识别对应于所确定的RC时间常数的条目，确定相关联的过驱动电压或欠驱动电压，并且使得所确定的过驱动电压或欠驱动电压在存储器存取操作期间被施加到字线。

在操作440中，调节编程步长。例如，控制逻辑可以基于相应的RC时间常数来调整用于在多条字线中的一条上执行的编程操作的编程脉冲之间的步长。在一个实施例中，使用具有特定编程步长(即，编程电压的幅度在每个连续编程脉冲之间增加的量)的编程脉冲的顺序将数据编程到存储器阵列150的存储器单元。控制逻辑可以被预先配置为使用默认编程步长(例如，初始电压值)，但是这种编程步长是可配置的参数。在一个实施例中，控制逻辑可以基于给定字线的RC时间常数来调整步长(例如，增加或减少后续编程脉冲超过先前编程脉冲的量)。例如，控制逻辑可以利用包括多个条目的查找表，每个条目具有相关联的RC时间常数和一组一或多个微调设置(例如，相应的编程步长)。因此，控制逻辑可以识别对应于所确定的RC时间常数的条目，确定相关联的编程步长，并且使得所确定的编程步长被用于在存储器存取操作期间施加到字线的一系列编程脉冲。

图6示出了计算机系统600的示例性机器，在该示例性机器中可以执行一组指令，用于使机器执行本文所讨论的方法中的任何一或多种。在一些实施例中，计算机系统600可以对应于主机系统(例如，图1A的主机系统120)，所述主机系统包含、被耦合到或利用存储器子系统(例如，图1A的存储器子系统110)，或者可以用于执行控制器的操作(例如，执行操作系统以执行对应于图1A的RC时间常数跟踪部件137的操作)。在替代性实施例中，机器可连接(例如联网)到LAN、内联网、外联网和/或因特网中的其它机器。机器可作为对等(或分布式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而以客户端-服务器网络环境中的服务器或客户端机器的容量运行。

机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝电话、网络设备、服务器、网络路由器、交换机或网桥，或能够执行一组指令(顺序或以其它方式)的任何机器，所述指令指定所述机器要采取的动作。另外，尽管说明单个机器，但还应认为术语“机器”包含机器的任何集合，所述集合单独地或共同地执行一(或多)个指令集以执行本文中所讨论的方法中的任何一或多种。

示例性的计算机系统600包含处理装置602、主存储器604(例如，只读存储器(ROM)、闪存存储器、动态随机存取存储器(DRAM)，如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)、静态存储器606(例如，闪存存储器、静态随机存取存储器(SRAM)等)以及数据存储系统618，它们通过总线630相互通信。

处理装置602代表一或多个通用处理装置，如微处理器、中央处理单元等。更具体地，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置602也可以是一或多个专用处理装置，如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器或类似物。处理装置602被配置成执行用于执行本文所讨论的操作和步骤的指令626。计算机系统600可进一步包括用于经由网络620通信的网络接口装置608。

数据存储系统618可包含机器可读存储媒体624(也称为计算机可读媒体，如非暂时性计算机可读媒体)，在其上存储有一或多个指令626集或体现本文中所描述的方法或功能中的任何一或多种的软件。在由计算机系统600执行期间，指令626也可以完全或至少部分地驻留在主存储器604和/或处理装置602内，主存储器604和处理装置602也构成机器可读存储媒体。机器可读存储媒体624、数据存储系统618和/或主存储器604可以对应于图1A的存储器子系统110。

在一个实施例中，指令626包含实施与图1A的RC时间常数跟踪部件137相对应的功能性的指令。虽然在示例性实施例中将机器可读存储媒体624示出为单个媒体，但术语“机器可读存储媒体”应被认为包含存储一或多个指令集的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的指令集并且使机器执行本公开的方法中的任何一或多种的任何媒体。因此，术语“机器可读存储媒体”应理解为包含但不限于固态存储器、光学媒体和磁性媒体。

已在针对计算机存储器内的数据位的操作的算法和符号表示方面呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用以将其工作的主旨最有效地传达给所属领域的其他技术人员的方式。在本文中，且一般将算法构想为产生所需结果的操作的自洽序列。操作是要求对物理量进行物理操纵的操作。通常(但未必)，这些量采用能够存储、组合、比较以及以其它方式操纵的电或磁信号的形式。已经证实，主要出于常用的原因，将这些信号称为位、值、元素、符号、字符、项、编号等有时是便利的。

然而，应牢记，所有这些和类似术语将与适当物理量相关联，且仅仅为应用于这些量的便利标记。本公开可以指计算机系统或类似的电子计算装置的动作和过程，其将在计算机系统的寄存器和存储器中表示为物理(电子)量的数据操纵和转换成在计算机系统存储器或寄存器或其它这类信息存储系统中类似地表示为物理量的其它数据。

本公开还涉及用于执行本文中的操作的设备。该设备可以出于所需目的而专门构造，或者其可包含通过存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。这类计算机程序可以被存储在计算机可读存储媒体中，如但不限于任何类型的盘，包含软盘、光盘、CD-ROM和磁-光盘、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡，或适合用于存储电子指令的任何类型的媒体，每个都被耦合到计算机系统总线。

本文中呈现的算法和显示器在本质上并不与任何特定计算机或其它设备相关。各种通用系统可以与根据本文中的教导的程序一起使用，或可以证明构造用于执行所述方法更加专用的设备是方便的。将如下文描述中所阐述的那样来呈现各种这些系统的结构。另外，未参考任何特定编程语言来描述本公开。应了解，可使用各种编程语言来实施如本文中所描述的本公开的教导。

本公开可以作为计算机程序产品或软件提供，所述计算机程序产品或软件可以包含其上存储有指令的机器可读媒体，所述指令可以用于对计算机系统(或其它电子装置)进行编程，以执行根据本公开的过程。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机构。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光存储媒体、闪存存储器部件等。

在前述说明书中，本公开的实施例已经参照其特定示例性实施例进行描述。将显而易见的是，可在不脱离如所附权利要求书中阐述的本公开的实施例的更广精神和范围的情况下对本公开进行各种修改。因此，应在说明性意义上而非限制性意义上看待说明书及附图。

Claims (20)

1.一种存储器装置，其包括：

存储器阵列，所述存储器阵列包括多条字线；以及

控制逻辑，所述控制逻辑与所述存储器阵列可操作地耦合，以执行包括以下的操作：

使测量编程脉冲被顺序地施加到所述存储器阵列的所述多条字线中的每一条；

确定存储在与所述多条字线中的每一条相关联的多个存储器单元中的相应阈值电压；

基于所述多个存储器单元在每条字线内的位置来确定所述相应阈值电压之间的差值；以及

鉴于所述相应阈值电压之间的所述差值来确定所述多条字线中的每一条的相应电阻-电容RC时间常数。

2.根据权利要求1所述的存储器装置，其中所述控制逻辑将执行进一步包括以下的操作：

使所述相应RC时间常数的指示存储在与每条相应字线相关联的所述存储器单元中的至少一个中。

3.根据权利要求1所述的存储器装置，其中使所述测量编程脉冲被顺序地施加到所述存储器阵列的所述多条字线中的每一条包括使耦合到所述多条字线中的每一条的第一端的信号驱动器施加所述测量编程脉冲。

4.根据权利要求3所述的存储器装置，其中基于所述多个存储器单元在每条字线内的所述位置来确定所述相应阈值电压之间的所述差值包括确定随着所述存储器单元距每条字线的所述第一端的距离增加，所述相应阈值电压降低多少。

5.根据权利要求3所述的存储器装置，其中基于所述多个存储器单元在每条字线内的所述位置来确定所述相应阈值电压之间的所述差值包括：

识别在每条字线的所述第一端的阈值距离内的第一组存储器单元和距每条字线的所述第一端超过所述阈值距离的第二组存储器单元；

确定在所述第一组中具有低于编程验证电平的阈值电压的第一数量的存储器单元和在所述第二组中具有低于所述编程验证电平的阈值电压的第二数量的存储器单元；以及

确定所述第一数量的存储器单元和所述第二数量的存储器单元之间的差值。

6.根据权利要求1所述的存储器装置，其中确定所述多条字线中的每一条的所述相应RC时间常数包括识别数据结构中的相应条目，每个条目包括所述相应阈值电压之间的所述差值的指示和所述相应RC时间常数的指示。

7.根据权利要求1所述的存储器装置，其中所述控制逻辑将执行进一步包括以下的操作：

基于所述多条字线中的至少一条的所述相应RC时间常数随时间的变化，检测所述至少一条字线中的缺陷。

8.根据权利要求1所述的存储器装置，其中所述控制逻辑将执行进一步包括以下的操作：

基于所述相应RC时间常数，调整所述多条字线中的一条的过驱动电压或欠驱动电压中的至少一者。

9.根据权利要求1所述的存储器装置，其中所述控制逻辑将执行进一步包括以下的操作：

基于所述相应RC时间常数，调整用于在所述多条字线中的一条上执行的编程操作的编程脉冲之间的步长。

10.一种方法，其包括：

使测量编程脉冲被顺序地施加到存储器装置的存储器阵列的多条字线中的每一条；

确定存储在与所述多条字线中的每一条相关联的多个存储器单元中的相应阈值电压；

基于所述多个存储器单元在每条字线内的位置来确定所述相应阈值电压之间的差值；以及

鉴于所述相应阈值电压之间的所述差值来确定所述多条字线中的每一条的相应电阻-电容RC时间常数。

11.根据权利要求10所述的方法，其进一步包括：

使所述相应RC时间常数的指示存储在与每条相应字线相关联的所述存储器单元中的至少一个中。

12.根据权利要求10所述的方法，其中使所述测量编程脉冲被顺序地施加到所述存储器阵列的所述多条字线中的每一条包括使耦合到所述多条字线中的每一条的第一端的信号驱动器施加所述测量编程脉冲。

13.根据权利要求12所述的方法，其中基于所述多个存储器单元在每条字线内的所述位置来确定所述相应阈值电压之间的所述差值包括确定随着所述存储器单元距每条字线的所述第一端的距离增加，所述相应阈值电压降低多少。

14.根据权利要求12所述的方法，其中基于所述多个存储器单元在每条字线内的所述位置来确定所述相应阈值电压之间的所述差值包括：

识别在每条字线的所述第一端的阈值距离内的第一组存储器单元和距每条字线的所述第一端超过所述阈值距离的第二组存储器单元；

确定在所述第一组中具有低于编程验证电平的阈值电压的第一数量的存储器单元和在所述第二组中具有低于所述编程验证电平的阈值电压的第二数量的存储器单元；以及

确定所述第一数量的存储器单元和所述第二数量的存储器单元之间的差值。

15.根据权利要求10所述的方法，其中确定所述多条字线中的每一条的所述相应RC时间常数包括识别数据结构中的相应条目，每个条目包括所述相应阈值电压之间的所述差值的指示和所述相应RC时间常数的指示。

16.根据权利要求10所述的方法，其进一步包括：

基于所述多条字线中的至少一条的所述相应RC时间常数随时间的变化，检测所述至少一条字线中的缺陷。

17.根据权利要求10所述的方法，其进一步包括：

基于所述相应RC时间常数，调整所述多条字线中的一条的过驱动电压或欠驱动电压中的至少一者。

18.根据权利要求10所述的方法，其进一步包括：

基于所述相应RC时间常数，调整用于在所述多条字线中的一条上执行的编程操作的编程脉冲之间的步长。

19.一种存储器装置，其包括：

存储器阵列，所述存储器阵列包括多条字线；以及

控制逻辑，所述控制逻辑与所述存储器阵列可操作地耦合，以执行包括以下的操作：

使测量编程脉冲被施加到所述存储器阵列的所述多条字线中的一条；

确定存储在与所述字线相关联的多个存储器单元中的相应阈值电压；

基于所述多个存储器单元在所述字线内的位置来确定所述相应阈值电压之间的差值；以及

鉴于所述相应阈值电压之间的所述差值来确定所述字线的电阻-电容RC时间常数。

20.根据权利要求19所述的存储器装置，其中所述控制逻辑将执行进一步包括以下的操作：

使所述RC时间常数的指示存储在与所述字线相关联的所述存储器单元中的至少一个中。

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