JP2002367376A - 半導体装置 - Google Patents

半導体装置

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JP2002367376A
JP2002367376A JP2001177034A JP2001177034A JP2002367376A JP 2002367376 A JP2002367376 A JP 2002367376A JP 2001177034 A JP2001177034 A JP 2001177034A JP 2001177034 A JP2001177034 A JP 2001177034A JP 2002367376 A JP2002367376 A JP 2002367376A
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transistor
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JP2001177034A
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Junko Matsumoto
淳子 松本
Tadaaki Yamauchi
忠昭 山内
Takeo Okamoto
武郎 岡本
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【課題】 スルーレートをノーマルモードよりも遅く設
定することができ、かつスルーレート調整時においても
低消費電流で誤動作を生じさせることなくデータを出力
する小占有面積のデータ出力回路を実現する。 【解決手段】 モードレジスタ（５）に、データ入出力
回路（８）に含まれるデータ出力回路のスルーレートを
ノーマルモードとスロースルーレートで切換えるための
データを格納する。このモードレジスタ（５）に格納さ
れたデータに従ってスルーレート設定信号（ＳＬＷＭ）
を生成し、スルーレート切換回路（７）に従って、デー
タ入出力回路のスルーレートをノーマルモードとこのノ
ーマルモード時のスルーレートよりも小さなスロースル
ーレートの間で切換える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、信号を外部に出
力するための半導体装置に関し、特に、半導体記憶装置
のデータを出力するための出力回路に関する。より特定
的には、この発明は、高速でリンギングを生成すること
なくデータを出力するためのデータ出力速度が調整可能
なデータ出力回路の構成に関する。より具体的には、こ
の発明は、スルーレートをノーマルモードとこのノーマ
ルモードよりも遅いスロースルーレートモードの間で切
りかえることのできる半導体装置に関する。
【０００２】
【従来の技術】外部クロック信号に同期して動作する半
導体回路装置の一例として、クロック同期型メモリがあ
る。このクロック同期型メモリにおいては、クロック信
号に同期してデータの入出力が行なわれる。したがっ
て、データの転送速度を外部クロック信号により決定す
ることができ、高速のデータ転送が実現される。
【０００３】このようなクロック同期型メモリにおいて
は、高速で、外部の負荷を駆動してクロック信号に同期
してデータを出力するために、出力バッファ回路が設け
られる。
【０００４】図１８は、従来の出力バッファ回路の構成
の一例を示す図である。図１８において、出力バッファ
回路は、電源ノードと出力ノードＤＮの間に接続されか
つそのゲートに内部読出データＶＯを受けるＰチャネル
ＭＩＳトランジスタＰＱと、出力ノードＤＮと接地ノー
ドの間に接続されかつそのゲートに内部読出データＶＯ
を受けるＮチャネルＭＩＳトランジスタＮＱを含む。こ
の出力バッファ回路へは、データ出力動作時内部回路に
対する影響を抑制するために、出力専用の電源電圧ＶＤ
ＤＱが与えられる。したがって、内部読出しデータＶＯ
は、振幅が出力電源電圧ＶＤＤＱレベルの信号である。
通常、この出力電源電圧ＶＤＤＱは、内部の電源電圧よ
りも高い電源電圧であり、内部で、レベル変換をしてこ
の内部読出しデータＶＯが生成される。
【０００５】内部読出データＶＯがＨレベル（論理ハイ
レベル）のときには、ＮチャネルＭＩＳトランジスタＮ
Ｑがオン状態、ＰチャネルＭＩＳトランジスタＰＱがオ
フ状態となり、出力ノードＤＮは、接地電圧レベルに放
電され、出力データＤＱがＬレベル（論理ローレベル）
となる。
【０００６】一方、内部読出データＶＯがＬレベルの場
合には、ＰチャネルＭＩＳトランジスタＰＱがオン状
態、ＮチャネルＭＩＳトランジスタＮＱがオフ状態とな
る。この状態においては、出力ノードＤＮは、ＭＩＳト
ランジスタＰＱにより出力電源電圧ＶＤＤＱレベルにま
で駆動され、出力データＤＱがＨレベルとなる。
【０００７】この図１８に示すような出力バッファ回路
を利用することにより、出力ノードＤＮに対する外部負
荷を高速で駆動し、データを高速で出力する。
【０００８】
【発明が解決しようとする課題】従来の出力バッファ回
路は、その出力駆動能力（スルーレート）が、出力信号
にリンギングを生じないように、最適設計される。通
常、このスルーレート調整は、出力ノードを駆動するＭ
ＩＳトランジスタの電流供給能力を調整することにより
行なわれる。ＳＤＲＡＭ（クロック同期型ダイナミック
・ランダム・アクセス・メモリ）などのクロック同期型
メモリにおいては、その用途に応じてクロック信号の周
波数が指定されており、したがって、この出力バッファ
回路の出力駆動能力（スルーレート）もデフォルト値と
して設定される。
【０００９】製造段階においては、このデフォルト値を
満たすように、スルーレートのトリミング（微調整）は
行なわれている。しかしながら、この外部クロック信号
が、デフォルト値として設定される範囲のクロック信号
であれば、この外部クロック信号に応じて、出力ノード
をリンギングを生じさせることなく高速駆動することが
できる。
【００１０】しかしながら、この外部クロック信号が低
速化された場合においても、出力負荷が変化しない場合
には、リンギングを生じさせることなく、出力データ信
号を生成することができるものの、必要以上に高速度で
出力バッファ回路が動作するため、不必要に電流が消費
されるという問題が生じる。
【００１１】また、外部クロック信号が、デフォルト値
に対応するクロック信号の場合であっても、用途に応じ
ては、この出力バッファ回路の出力ノードに接続される
外部負荷が小さくなった場合、等価的に、大きな電流駆
動力で出力ノードを駆動するため、リンギングが発生す
るという問題が生じる。通常、この外部負荷について
は、仕様値として最小外部負荷が設定されており、この
仕様値よりも小さな出力負荷が接続された場合に、出力
バッファ回路のスルーレート調整を行なうことは、回路
構成が複雑になるなどの観点から行なわれていなかっ
た。
【００１２】従来は、通常、デフォルト値として最適設
定された出力駆動力で、出力ノードを駆動するだけであ
り、その出力駆動力（スルーレート）を通常モードのデ
フォルト値よりも小さくしてスルーレートを調整するこ
とは何ら行なわれていない。
【００１３】特開平１１−２１３６６５号公報において
は、クロック周波数に応じてスルーレートを調整するた
めにクロック信号の周波数を検出して検出クロック信号
周波数に応じて出力駆動トランジスタの数を設定する構
成が開示されている。この先行技術においては、技術発
展に伴う外部クロック信号の高速化に対応するために、
選択的に出力トランジスタの数を増大させて、スルーレ
ートをデフォルト値よりも大きくすることができるだけ
であり、スルーレートをデフォルト値よりも小さくする
事は行なわれておらず、その用途が限定されるという問
題があった。
【００１４】また、この出力バッファ回路の出力駆動力
を調整する場合、スルーレートを小さくした場合、出力
信号の変化速度は遅くなる。しかしながら、システム全
体の高速動作の観点からは、できるだけ早いタイミング
で信号を確定状態へ駆動する必要がある。従来のスルー
レート調整においては、トランジスタの出力駆動力を調
整するだけであり、このスルーレート調整時に、信号出
力タイミングを合せて調整することは行なわれていな
い。
【００１５】また、スルーレート調整のために、出力バ
ッファ回路においてＨレベルへ駆動するプルアップ用出
力トランジスタまたはＬレベルへ出力ノードを駆動する
ためのプルダウン出力トランジスタの駆動力調整のため
に、この出力トランジスタと同一導電型の調整トランジ
スタを利用して選択的にオン状態とすることが行なわれ
る。したがって、このスルーレート調整のステップは、
同一導電型の調整トランジスタの駆動能力を調整ステッ
プにより決定され、スルーレート調整幅を小さくするこ
とができないという問題があった。
【００１６】特に、この同一導電型のトランジスタをス
ルーレート調整トランジスタとして利用して、スルーレ
ートを小さくした場合、出力信号の確定タイミングが遅
れるため、高速でリンギングを生じさせることなく出力
データ信号を転送することができないという問題が生じ
る。
【００１７】また、通常の出力回路においては、スルー
レート調整とは独立に出力ノードを同一方向に駆動する
トランジスタは、ウェル分離領域の必要による回路占有
面積の増大を生じるため、同一導電型のトランジスタが
利用される。この場合、ＰチャネルＭＩＳ（絶縁ゲート
型電界効果トランジスタ）を用いた場合、電流駆動力は
ＮチャネルＭＩＳトランジスタに比べて小さいため、必
要な電流駆動力を得るためにはＰチャネルＭＩＳトラン
ジスタのサイズ（チャネル長とチャネル幅の比）が大き
くされ、回路占有面積が大きくなるという問題が生じ
る。
【００１８】このような出力バッファ回路の問題は、上
述のクロック同期型メモリのほかに、通常の半導体集積
回路装置の出力回路においても同様に生じる。
【００１９】それゆえ、この発明の目的は、デフォルト
値よりも出力駆動力を小さくするスルーレート調整を行
なうことのできる半導体装置を提供することである。
【００２０】この発明の他の目的は、出力信号の確定タ
イミングを変更することなくスルーレート調整を行なう
ことのできる半導体装置を提供することである。
【００２１】この発明のさらに他の目的は、回路占有面
積の増大をできるだけ抑制して正確にスルーレート調整
を行なうことのできる半導体装置を提供することであ
る。
【００２２】この発明のさらに他の目的は、回路占有面
積を増大させることなく高速で出力信号をプルアップす
ることのできる半導体装置を提供することである。
【００２３】
【課題を解決するための手段】この発明の第１の観点に
係る半導体装置は、出力ノードに並列に結合される複数
のトランジスタと、これら複数のトランジスタの動作状
態を設定するためのデータを格納するレジスタ回路と、
複数のトランジスタを内部信号に従って駆動するための
出力駆動回路とを含む。レジスタ回路は、ノーマルモー
ド時の出力ノードの駆動力を指定するデフォルト値と、
このノーマルモード時の駆動力よりも小さな駆動力を指
定するスロースルーレートモードを指定するデータのい
ずれかが格納される。この出力駆動回路は、レジスタ回
路の格納するデータに従って、選択的に内部信号に従っ
て複数のトランジスタを駆動する。
【００２４】好ましくは、複数のトランジスタは、出力
ノードに並列に結合され、導通時出力ノードを充電する
複数の第１導電型のトランジスタと、出力ノードに並列
に結合され、導通時、この出力ノードを放電する第２導
電型のトランジスタとを含む。
【００２５】好ましくは、複数のトランジスタの所定の
トランジスタに対応して配置され出力駆動回路の出力信
号を遅延する遅延回路がさらに設けられる。
【００２６】好ましくは、所定のトランジスタは、スロ
ースルーレートデータに従って動作可能状態に設定され
るトランジスタである。
【００２７】また、好ましくは、複数のトランジスタ
は、互いに導電型が異なりかつ導通時出力ノードを同一
方向に駆動するトランジスタを含む。
【００２８】また、これに代えて、複数のトランジスタ
は、第１の電源ノードと出力ノードの間に並列に結合さ
れかつ互いにバックゲートバイアスが異なる複数の絶縁
ゲート型電界効果トランジスタを含む。
【００２９】このバックゲートバイアスが互いに異なる
トランジスタは、互いに導電型が異なる。
【００３０】また、好ましくは、これらのバックゲート
バイアスが異なるトランジスタは導通時出力ノードを電
源電圧レベルにプルアップするトランジスタである。
【００３１】この出力回路は、好ましくは、半導体記憶
装置のデータ出力回路であり、レジスタ回路は、この半
導体記憶装置ないに設けられ、モードセットコマンドが
印加されたときに、その記憶内容が設定されるモードレ
ジスタである。
【００３２】この発明の第２の観点に係る半導体装置
は、電源ノードと出力ノードとの間に接続される互いに
導電型の異なる第１および第２の絶縁ゲート型電界効果
出力トランジスタを備える。これらの第１および第２の
出力トランジスタは、出力制御信号に従って前記出力ノ
ードを同一方向に駆動する。第１の出力トランジスタ
は、第１の導電型の半導体基板領域に形成され、かつ、
第２の出力トランジスタは、前記第１の半導体基板領域
に取り囲まれる用に前記第１の基板領域内に形成される
第２導電型の半導体基板領域に形成される。
【００３３】好ましくは、第１の出力トランジスタは、
ＰチャネルＭＩＳトランジスタであり、第２の出力トラ
ンジスタは、ＮチャネルＭＩＳトランジスタである。
【００３４】好ましくは、前記第１の半導体基板領域
は、第１の電源電圧にバイアスされ、第２の半導体基板
領域は、第１の電源電圧と異なる電圧にバイアスされ
る。
【００３５】好ましくは、第２の半導体基板領域は、接
地電圧よりも高い電圧レベルにバイアスされる。
【００３６】好ましくは、発明の第３の観点に係る半導
体装置は、外部からの電源電圧を動作電源電圧として受
け、第１の振幅の内部出力信号に対しレベル変換を行な
って前記内部出力信号の振幅を変換するレベル変換回路
と、この外部からの電源電圧を動作電源電圧として受
け、レベル変換回路の出力信号に従って出力制御信号を
生成する駆動回路と、この駆動回路からの出力制御信号
に従って、出力ノードを前記外部電源電圧レベルまで駆
動する出力トランジスタと、外部電源電圧を受ける外部
電源ノードの電圧レベルに応じて、レベル変換回路の出
力ノードを、出力トランジスタがオフ状態となる電圧レ
ベルに駆動するリセットトランジスタを備える。
【００３７】好ましくは、リセットトランジスタは、駆
動回路の出力する出力制御信号に従って、レベル変換回
路の出力ノードを電源電圧と異なる電圧レベルに駆動す
る。
【００３８】好ましくは、リセットトランジスタは、外
部電源電圧を受ける電源ノードの電圧に従って、レベル
変換回路の出力ノードを内部出力信号が伝達されるノー
ドに結合する。
【００３９】好ましくは、レベル変換回路は、内部出力
信号の論理レベルを変更することなく内部出力信号の振
幅変換を行なう。
【００４０】レジスタ回路に格納されたデフォルト値を
変更することにより、出力ノードを駆動するトランジス
タの数を変更することができ、出力ノードの駆動能力、
すなわちスルーレートを、デフォルト値よりも小さくす
ることができる。
【００４１】また、出力ノードを導通時同一方向に駆動
するトランジスタの導電型を異ならせ、これらのトラン
ジスタの一方の形成領域の半導体基板領域内に他方のト
ランジスタを形成する基板領域を形成することにより、
これらのトランジスタ形成領域を分離するための領域が
不要となり、回路占有面積を低減することができる。ま
た、異なる導電型のトランジスタを利用する事により、
効率的に出力ノードを駆動するトランジスタの駆動力を
調整することができ、小占有面積で高速で出力ノードを
駆動することができる。
【００４２】また、出力トランジスタがレベル変換され
た信号に従って出力ノードを駆動する場合、電源電圧レ
ベルに応じてレベル変換回路の出力ノードの電圧レベル
を出力トランジスタがオフ状態となる電圧レベルに設定
することにより、電源投入および遮断シーケンスにかか
わらず確実に出力トランジスタをオフ状態に設定するこ
とができ、電源投入／遮断時の消費電流を低減すること
ができる。
【００４３】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置の全体の構成を
概略的に示す図である。図１において、半導体記憶装置
は、外部からのクロックイネーブル信号ＣＫＥと外部ク
ロック信号ＥＣＬＫとを受け、クロックイネーブル信号
ＣＫＥの活性化時外部クロック信号ＥＣＬＫに従って内
部クロック信号ＩＣＬＫを生成するクロックバッファ１
と、内部クロック信号ＩＣＬＫに同期して外部制御信号
群ＥＣＯＮを取込み内部制御信号群ＩＣＯＮを生成する
制御バッファ２と、内部クロック信号ＩＣＬＫに同期し
て外部アドレス信号ＥＸＡＤを取込み内部アドレス信号
ＡＤを生成するアドレスバッファ３と、制御バッファ２
およびアドレスバッファ３からの内部制御信号ＩＣＯＮ
および内部アドレス信号ＡＤに従って各種内部動作に必
要な制御信号を生成する制御回路４と、この半導体記憶
装置の各種動作状態を示すデータを格納するモードレジ
スタ５と、制御回路４の制御の下に動作し、アドレスバ
ッファ３からの内部アドレス信号ＡＤに従ってアドレス
指定されたメモリセルを選択し、選択メモリセルへのデ
ータの内部書込／読出を行なうメモリ回路６と、メモリ
回路６と外部との間でデータの入出力を行なうデータ入
出力回路８と、モードレジスタ５に格納されたスルーレ
ート設定信号ＳＬＷＭに従ってデータ入出力回路８に含
まれるデータ出力回路のスルーレートをノーマルモード
とスロースルーレートモードとの間で切換えるスルーレ
ート切換回路７を含む。
【００４４】メモリ回路６は、複数のメモリセル、メモ
リセル選択回路、および周辺回路を含む。この周辺回路
は、信号線プリチャージ回路、内部データ読出し回路、
および内部データ書込み回路等を含む。
【００４５】この図１に示す半導体記憶装置は、クロッ
ク同期型メモリであり、外部クロック信号ＥＣＬＫに同
期して外部信号ＥＣＯＮおよびＥＸＡＤを取込み、とり
込んだ制御信号群が指定する動作モードに従って指定さ
れた動作に必要な各種内部制御信号を生成し、またデー
タ入出力回路８を介して外部クロック信号ＥＸＣＬＫに
同期してデータの入出力を行なう。
【００４６】モードレジスタ５は、外部制御信号群ＥＣ
ＯＮと外部アドレス信号ＥＸＡＤの所定のビットの組合
せにより、モードレジスタセットコマンドが与えられ、
モードレジスタにデータを格納するモードが指定された
ときに、制御回路４の制御の下に、アドレスバッファ３
から与えられる所定のアドレス信号ビットをモード指定
データとして格納する。このモードレジスタ５において
は、データアクセスコマンドが与えられてから有効デー
タが外部へ読出されるまでのクロックサイクルを示すコ
ラムレイテンシ情報、１つのアクセスコマンドが与えら
れたときに連続的に読出されるデータの数を示すバース
ト長を示すデータ等が格納される。
【００４７】このモードレジスタ５において、さらに、
データ入出力回路８に含まれるデータ出力回路のスルー
レートをノーマルモードとスロースルーレートモードの
間で切換えるためのスルーレート設定信号を格納するた
めのレジスタ回路が設けられる。
【００４８】スルーレート切換回路７は、このモードレ
ジスタ５に格納されたスルーレート設定信号ＳＬＷＭに
従ってデータ入出力回路８のデータ出力回路のスルーレ
ートをノーマルモードとスロースルーレートモードのい
ずれかに設定する。
【００４９】したがって、このモードレジスタ５を利用
して、データ出力回路のスルーレートを調整することに
より、この半導体記憶装置の使用環境に応じて最適なス
ルーレートを設定することができる。
【００５０】図２は、図１に示す制御回路４およびモー
ドレジスタ５のスルーレートに関連する部分の構成を概
略的に示す図である。図２において、制御回路４は、制
御バッファ２からの内部制御信号群ＩＣＯＮとアドレス
バッファ３からの特定のアドレス信号ビットＡＤｋを受
け、モードレジスタセットコマンドが与えられたか否か
を判定するコマンドデコーダ４ａを含む。このコマンド
デコーダ４ａは、内部制御群ＩＣＯＮの各信号と特定の
アドレス信号ビットＡＤｋが所定の論理状態に設定され
たときに、モードレジスタセットコマンドが与えられた
と判定し、モードレジスタセット指示信号を生成してモ
ードレジスタ５へ与える。
【００５１】モードレジスタ５は、このコマンドデコー
ダ４ａからのモードレジスタセット指示信号に応答し
て、所定の内部アドレス信号ビットＡＤｉをスルーレー
ト設定データとして取込み、スルーレート設定信号ＳＬ
ＷＭを生成するレジスタ回路５ａを含む。このレジスタ
回路５ａは、デフォルト値として、ノーマルモード時の
スルーレートを設定する信号が格納される。このデフォ
ルト値としては、たとえばリセット信号が与えられる
と、所定のたとえばＬレベルにスルーレート設定信号Ｓ
ＬＷＭが設定される。
【００５２】このモードレジスタセットコマンドについ
ては、スルーレートを設定するためのコマンドが専用に
設けられてもよく、また、バースト長およびコラムレイ
テンシを指定するためのモードレジスタセットコマンド
が与えられたときに、スルーレート設定データが同時に
格納されてもよい。
【００５３】図３は、レジスタ回路５ａの構成の一例を
示す図である。図３において、レジスタ回路５ａは、コ
マンドデコーダ４ａからのモ−ドレジスタセット指示信
号ＳＥＴおよびＺＳＥＴに従って選択的に能動化され、
アドレス信号ビットＡＤｉを反転するトライステートイ
ンバータバッファ１０と、リセット信号ＲＳＴとトライ
ステートインバータバッファ１０の出力信号とを受け、
これらの受けた信号の否定論理和演算によりスルーレー
ト設定信号ＳＬＷＭを生成するＮＯＲ回路１１と、この
スルーレート設定信号ＳＬＷＭを反転してトライステー
トインバータバッファ１０の出力に伝達するインバータ
１２を含む。
【００５４】リセット信号ＲＳＴは、システムリセット
時または電源投入時に活性化される（Ｈレベルに駆動さ
れる）。トライステートインバータバッファ１０は、こ
のモードレジスタセット指示信号ＳＥＴおよびＺＳＥＴ
がそれぞれＨレベルおよびＬレベルとなると能動化さ
れ、アドレス信号ビットＡＤｉを反転してＮＯＲ回路１
１へ与える。このモードレジスタセット指示信号ＳＥＴ
およびＺＳＥＴがそれぞれＬレベルおよびＨレベルとな
ると、このトライステートインバータバッファ１０は出
力ハイインピーダンス状態となる。
【００５５】ＮＯＲ回路１１は、リセット信号ＲＳＴが
Ｈレベルとなると、スルーレート設定信号ＳＬＷＭをＬ
レベルに設定する。このリセット信号ＲＳＴがＬレベル
となると、ＮＯＲ回路１１は、インバータとして動作
し、ＮＯＲ回路１１およびインバータ１２により、ラッ
チ回路が形成される。したがって、このモードレジスタ
セットコマンドが与えられない場合には、単に、リセッ
ト信号ＲＳＴに従ってスルーレート設定信号ＳＬＷＭ
が、デフォルト値のＬレベルに設定される。このスルー
レート設定信号ＳＬＷＭがＬレベルのときには、ノーマ
ルモードが指定される。すなわち、デフォルトとして、
このスルーレート設定信号ＳＬＷＭは、Ｌレベルに設定
されてノーマルモードを指定する。
【００５６】図４は、図１に示すデータ入出力回路８に
含まれるデータ出力回路の構成の一例を示す図である。
図４において、データ出力回路は、出力ノードＮＤと電
源ノードとの間に互いに並列に接続されるＰチャネルＭ
ＩＳトランジスタＰＴ１およびＰＴ２と、出力ノードＮ
Ｄと接地ノードの間に互いに並列に接続されるＮチャネ
ルＭＩＳトランジスタ（絶縁ゲート型電界効果トランジ
スタ）ＮＴ１およびＮＴ２と、内部読出データＶＯとス
ルーレート設定信号ＳＬＷＭとに従って、これらのＭＩ
ＳトランジスタＰＴ１、ＰＴ２、ＮＴ１およびＮＴ２に
対する制御信号／ＨＯ１、／ＨＯ２、ＬＯ１およびＬＯ
２をそれぞれ生成する出力駆動回路１５を含む。
【００５７】この図４に示す出力回路の構成において、
スルーレート切換回路７が、データ出力回路内に設けら
れる。すなわち、スルーレート切換回路７とデータ出力
回路とが一体化される。
【００５８】出力ノードＮＤに対し出力ノードをプルア
ップするためのＰチャネルＭＩＳトランジスタＰＴ１お
よびＰＴ２を並列に接続し、また出力ノードＮＤに対
し、この出力ノードプルダウン用のＮチャネルＭＩＳト
ランジスタＮＴ１およびＮＴ２を並列に接続する。これ
らのＭＩＳトランジスタＰＴ１およびＰＴ２およびＮＴ
１およびＮＴ２を、スルーレートモードがノーマルモー
ドであるかスロースルーレートモードであるかに応じて
個々に制御することにより、容易に、スルーレートの切
換を行なうことができる。
【００５９】図５は、図４に示す出力駆動回路１５の構
成の一例を示す図である。図５において、出力駆動回路
１５は、内部読出データＶＯとスルーレート設定信号Ｓ
ＬＭＷを受けて出力制御信号／ＨＯ２を生成するレベル
変換機能を有するＯＲ回路１５ａと、内部読出データＤ
Ｏとスルーレート設定信号ＳＬＭＷを受け、出力制御信
号ＬＯ２を生成するレベル変換機能を有するゲート回路
１５ｂと、内部読出しデータＶＯの振幅を出力電源電圧
レベルに変換して出力制御信号／ＨＯ１を生成するレベ
ル変換回路１５ｃと、内部読出しデータＶＯを出力電源
電圧レベルの振幅の信号に変換して出力制御信号ＬＯ１
を生成するレベル変換回路１５ｄとを含む。
【００６０】内部読出データＶＯは、内部電源電圧Ｖｄ
ｄｐを動作電源として受ける回路により生成され、振幅
が内部電源電圧レベルである。出力電源電圧ＶＤＤＱ
は、できるだけ高速で出力ノードを駆動するため、この
内部電源電圧Ｖｄｄｐよりも高い電圧である。レベル変
換回路１５ｃおよび１５ｄ、ＯＲ回路１５ａおよびゲー
ト回路１５ｂにより信号のレベル変換を行なって、デー
タ出力回路のトランジスタを確実にオン／オフ状態に設
定する。
【００６１】ここで、レベル変換回路１５ｃおよび１５
ｄは、レベル変換を行なうものの、信号の論理レベルの
変換は行なわない。
【００６２】この図５に示す構成において、さらに、出
力イネーブル信号ＤＯＭに従って、内部読出しデータを
生成する回路が、前段に設けられても良い。内部読出し
データは、振幅が内部電源電圧Ｖｄｄｐレベルの信号で
あり、レベル変換された後、出力トランジスタに対する
出力制御信号が生成される構成であれば、この内部読出
データＶＯを生成する部分の構成は任意である。
【００６３】この図５に示す出力駆動回路１５の構成に
おいては、スルーレート設定信号ＳＬＭＷが、デフォル
ト値のＬレベルのときにノーマルモードが指定される。
【００６４】図６は、図５に示す出力駆動回路１５の動
作の真理値を一覧にして示す図である。以下、図６を参
照して、図５に示す出力駆動回路の動作について説明す
る。この真理値においては、出力トランジスタＰＴ１お
よびＰＴ２の電流駆動力はほぼ同じに設定され、また出
力トランジスタＮＴ１およびＮＴ２の電流駆動力もほぼ
同じに設定される。これらのトランジスタのサイズ（チ
ャネル長とチャネル幅の比）を同じとすることにより電
流駆動力を同じとすることができる（同一導電方のトラ
ンジスタについて）ノーマルモード時においては、スル
ーレート設定信号ＳＬＷＭは、Ｌレベルであり、ＯＲ回
路１５ａおよびゲート回路１５ｂは、それぞれバッファ
回路として動作する。レベル変換回路１５ｃおよび１５
ｄは、レベル変換のみで、論理レベルの変換は行なって
はいない。
【００６５】したがって、この場合には、出力制御信号
／ＨＯ１、／ＨＯ２、ＬＯ１およびＬＯ２が、内部読出
データＶＯに従って生成される。、内部読出データＶＯ
がＬレベルのときには、出力制御信号／ＨＯ１および／
ＨＯ２、ＬＯ１およびＬＯ２がすべてＬレベルとなる。
したがって、この状態においては、図４に示すプルアッ
プ用のＰチャネルＭＩＳトランジスタＰＴ１およびＰＴ
２がオン状態となり、出力ノードＮＤを、出力電源電圧
ＶＤＤＱレベルにまで充電し、外部への出力データＤＱ
がＨレベルとなる。
【００６６】一方、このノーマルモード時において、内
部読出データＶＯがＨレベルのときには、出力駆動回路
１５からの出力制御信号／ＨＯ１、／ＨＯ２、ＬＯ１お
よびＬＯ２がすべてＨレベルとなる。したがって、図４
においてＮチャネルＭＩＳトランジスタＮＴ１およびＮ
Ｔ２がオン状態となり、出力ノードＮＤが接地電圧レベ
ルにまで放電され、外部出力データＤＱがＬレベルとな
る。
【００６７】一方、このスルーレート設定信号ＳＬＷＭ
がＨレベルに設定され、ノーマルモード時よりもスルー
レートが低減されるスロースルーレートモードが指定さ
れた場合には、ＯＲ回路１５ａの出力する出力制御信号
／ＨＯ２がＨレベルに固定され、またゲート回路１５ｂ
の出力する出力制御信号ＬＯ２がＬレベルに固定され
る。したがって、図４に示すＭＩＳトランジスタＰＴ２
およびＮＴ２がオフ状態に固定される。したがって、こ
の状態においては、出力制御信号／ＨＯ１およびＬＯ２
が、内部読出データＶＯに従って生成され、ＭＩＳトラ
ンジスタＰＴ１およびＮＴ１に従って出力ノードＮＤが
駆動される。１つのＭＩＳトランジスタＰＴ１またはＮ
Ｔ１を利用して、出力ノードＮＤのプルアップまたはプ
ルダウン動作が行なわれるため、２つのＭＩＳトランジ
スタＰＴ１およびＰＴ２またはＮＴ１およびＮＴ２を利
用して出力ノードＮＤをプルアップまたはプルダウンす
る構成のノーマルモード時に比べて、この出力データＤ
Ｑの変化速度は遅くなり、したがって、スルーレートは
低くなる。
【００６８】したがって、この出力ノードに個々に制御
されるＭＩＳトランジスタを並列に設け、スルーレート
設定信号に従って選択的にこれらのトランジスタを動作
可能状態に設定することにより、容易に、スルーレート
を低下させることができる。
【００６９】［実施の形態２］図７は、この発明の実施
の形態２に従うデータ出力回路の構成を示す図である。
図７において、このデータ出力回路は、電源ノードと出
力ノードの間に並列に接続されるＰチャネルＭＩＳトラ
ンジスタＰＴ３およびＰＴ５と、出力ノードＮＤと接地
ノードの間に並列に接続されるＮチャネルＭＩＳトラン
ジスタＮＴ３およびＮＴ４を含む。ＰチャネルＭＩＳト
ランジスタＰＴ３はその電流駆動能力が、ＰチャネルＭ
ＩＳトランジスタＰＴ４の電流駆動能力よりも低くされ
る。また、ＮチャネルＭＩＳトランジスタＮＴ３は、そ
の電流駆動能力が、ＮチャネルＭＩＳトランジスタＮＴ
４の電流駆動能力よりも大きくされる。
【００７０】ノーマルモード時において、ＭＩＳトラン
ジスタＰＴ３およびＮＴ３で出力ノードＮＤを駆動し、
スロースルーレートモードのときには、ＭＩＳトランジ
スタＰＴ４およびＮＴ４に用いて出力ノードＮＤを駆動
する。これらの出力ＭＩＳトランジスタＰＴ３、ＰＴ
４、ＮＴ３およびＮＴ４を内部読出データＶＯに従って
駆動する出力駆動回路は、スルーレート設定信号ＳＬＭ
Ｗを反転するインバータ２５ａと、内部読出データＶＯ
とスルーレート設定信号ＳＬＭＷを受けて出力制御信号
／ＨＯ１を生成してＭＩＳトランジスタＰＴ３のゲート
へ与えるＯＲ回路２５ｂと、インバータ２５ａからの補
のスルーレート設定信号ＺＳＬＭＷと内部読出データＶ
Ｏを受けて出力制御信号／ＨＯ２を生成してＭＩＳトラ
ンジスタＰＴ４のゲートへ与えるＯＲ回路２５ｃと、内
部読出データＶＯと補のスルーレート設定信号ＺＳＬＭ
Ｗを受けて出力制御信号ＬＯ１を生成してＭＩＳトラン
ジスタＮＴ３のゲートへ与えるＡＮＤ回路２５ｄと、ス
ルーレート設定信号ＳＬＭＷと内部読出データＶＯとを
受けて出力制御信号ＬＯ２を生成してＭＩＳトランジス
タＮＴ４のゲートへ与えるＡＮＤ回路２５ｅを含む。
【００７１】これらのゲート回路２５ｂ−２５ｅは、実
施の形態１の構成と同様、レベル変換機能を有してい
る。
【００７２】スルーレート設定信号ＳＬＭＷは、Ｌレベ
ルのときにノーマルモードを指定し、Ｈレベルのときに
そのスルーレートをノーマルモード時より低下させるス
ロースルーレートモードを指定する。次に、この図７に
示すデータ出力回路の動作を図８に示す真理値表を参照
して説明する。
【００７３】ノーマルモード時においては、スルーレー
ト設定信号ＳＬＭＷがＬレベルであり、インバータ２５
ａからの補のスルーレート信号ＺＳＬＭＷがＨレベルと
なる。したがって、ＯＲ回路２５ｃの出力する出力制御
信号／ＨＯ２がＨレベルに固定され、またＡＮＤ回路２
５ｅの出力する出力制御信号ＬＯ２がＬレベルに固定さ
れる。一方、ＯＲ回路２５ｂおよびＡＮＤ回路２５ｄが
バッファ回路として動作し、内部読出データＶＯに従っ
て出力制御信号／ＨＯ１およびＬＯ１をそれぞれ生成す
る。したがって、内部読出データＶＯがＬレベルのとき
には、出力制御信号／ＨＯ１がＬレベル、出力制御信号
ＬＯ１がＬレベルとなり、ＭＩＳトランジスタＰＴ３に
従って出力ノードＮＤが電源電圧ＶＤＤＱレベルにまで
駆動される。
【００７４】一方、内部読出データＶＯがＨレベルのと
きには、出力制御信号／ＨＯ１およびＬＯ１がともにＨ
レベルとなり、ＭＩＳトランジスタＰＴ３がオフ状態、
ＭＩＳトランジスタＮＴ３がオン状態となり、出力ノー
ドＮＤが、このオン状態のＭＩＳトランジスタＮＴ３を
介して接地電圧レベルに駆動される。
【００７５】一方、スルーレート設定信号ＳＬＷＭがＨ
レベルに設定された場合には、補のスルーレート設定信
号ＺＳＬＭＷはＬレベルである。したがって、この状態
において、ＡＮＤ回路２５ｄの出力する出力制御信号Ｌ
Ｏ１がＬレベルに固定され、またＯＲ回路２５ｂの出力
する出力制御信号／ＨＯ１がＨレベルに固定される。応
じてＭＩＳトランジスタＰＴ３およびＮＴ３がオフ状態
に固定される。
【００７６】一方、ＯＲ回路２５ｃおよびＡＮＤ回路２
５ｅがバッファ回路として動作し、内部読出データＶＯ
に従って、それぞれ、出力制御信号／ＨＯ２およびＬＯ
２を生成する。内部読出データＶＯがＬレベルのときに
は、出力制御信号／ＨＯ２およびＬＯ２がともにＬレベ
ルとなり、出力ノードＮＤは、ＭＩＳトランジスタＰＴ
４により、電源電圧ＶＤＤＱレベルにまで駆動される。
内部読出データＶＯがＨレベルのときには、出力制御信
号／ＨＯ２およびＬＯ２がともにＨレベルとなり、ＭＩ
ＳトランジスタＰＴ４がオフ状態、ＭＩＳトランジスタ
ＮＴ４がオン状態となり、出力ノードＮＴが、そのオン
状態のＭＩＳトランジスタＮＴ４を介して接地電圧レベ
ルにまで駆動される。
【００７７】したがって、この図７に示すようなデータ
出力回路を利用する場合、ＭＩＳトランジスタＰＴ３お
よびＰＴ４の電流駆動能力を互いに異ならせ、またＭＩ
ＳトランジスタＮＴ３およびＮＴ４の電流駆動能力を互
いに異ならせることにより、スルーレートの調整幅を、
トランジスタの電流駆動能力調整幅に設定することがで
きる。ＭＩＳトランジスタＰＴ３、ＰＴ４、ＮＴ３およ
びＮＴ４の電流駆動能力は、そのチャネル幅Ｗとチャネ
ル長Ｌの比，Ｗ／Ｌを調整することにより最適値に設定
することができる。
【００７８】［変更例］図９は、この発明の実施の形態
２の変更例を示す図である。この図９に示すデータ出力
回路においては、ＯＲ回路２５ｃの出力する出力制御信
号／ＨＯ２が、抵抗素子Ｒ１を介してＭＩＳトランジス
タＰＴ４のゲートへ伝達される。また、ＡＮＤ回路２５
ｅの出力する出力制御信号ＬＯ２が抵抗素子Ｒ２を介し
てＭＩＳトランジスタＮＴ４のゲートへ与えられる。他
の構成は、図７に示す構成と同じであり、対応する部分
２は同一参照番号を付し、その詳細説明は省略する。
【００７９】この図９に示す構成の場合、抵抗素子Ｒ１
およびＲ２により、出力制御信号／ＨＯ２およびＬＯ２
の変化速度を低下させ、これらの出力制御信号／ＨＯ２
およびＬＯ２を緩やかに変化させる。したがって、ＭＩ
ＳトランジスタＰＴ４およびＮＴ４は、緩やかに、オン
／オフ状態となり、出力ノードＮＤを緩やかに駆動す
る。したがって、抵抗素子Ｒ１およびＲ２が、遅延素子
であり、波形の立上がり／立下がりを緩やかにしてお
り、スルーレートをより低減することができる。
【００８０】したがって、抵抗素子Ｒ１およびＲ２を遅
延素子として利用し、出力制御信号／ＨＯ２およびＬＯ
２の変化速度を低下させることにより、スルーレートを
より細かくこれらの抵抗素子Ｒ１およびＲ２の抵抗値に
従って設定することができる。
【００８１】なお、出力駆動トランジスタは、プルアッ
プ用およびプルダウン用にそれぞれ２個配置されている
が、これらのプルアップ用およびプルダウン用のトラン
ジスタは、それぞれ３個以上配置されても良い。
【００８２】なお、この図９に示す構成においては、Ｍ
ＩＳトランジスタＰＴ３およびＰＴ４の電流駆動能力が
同じであり、またＭＩＳトランジスタＮＴ３およびＮＴ
４の電流駆動能力が同じであってもよい。この場合にお
いても、抵抗素子Ｒ１およびＲ２の遅延機能により、Ｍ
ＩＳトランジスタＰＴ４およびＮＴ４の動作速度を、Ｍ
ＩＳトランジスタＰＴ３およびＮＴ３のそれよりも遅く
することができ、出力ノードＮＤを緩やかに駆動するこ
とができ、スロースルーレートモードを実現することが
できる。
【００８３】以上のように、この発明の実施の形態２に
従えば、出力ノードを駆動する複数のトランジスタを、
スルーレート設定信号に従って択一的に駆動しており、
そのトランジスタ個々の電流駆動の能力応じて、スルー
レートを最適値に設定することができる。
【００８４】また、このスロースルーレートモード時に
おいて、出力制御信号を遅延素子を介して対応の出力ト
ランジスタのゲートへ与えることにより、スルーレート
をより低下させることができ、また抵抗素子の抵抗値に
より、微妙に、このスルーレートを調整することができ
る。
【００８５】［実施の形態３］図１０は、この発明の実
施の形態３に従うデータ出力回路の構成を示す図であ
る。図１０において、データ出力回路は、電源ノードと
出力ノードＮＤの間に接続されかつそのゲートに内部読
出データＶＯを受けるＰチャネルＭＩＳトランジスタＰ
Ｔ５と、内部データＶＯを反転するインバータ３０と、
電源ノードと出力ノードＮＤの間に接続されかつそのゲ
ートにインバータ３０の出力信号ＺＶＯを受けるＮチャ
ネルＭＩＳトランジスタＮＴ６と、出力ノードＮＤと接
地ノードの間に接続されかつそのゲートに内部読出デー
タＶＯ４を受けるＮチャネルＭＩＳトランジスタＮＴ５
を含む。
【００８６】なお、この図１０に示す内部読出データＶ
Ｏは、振幅が出力電源電圧レベルである。
【００８７】図１１は、この図１０に示すデータ出力回
路の動作を示す信号波形図である。以下、図１１を参照
して、この図１０に示すデータ出力回路の動作について
説明する。
【００８８】内部読出データＶＯがＨレベルのときに
は、ＭＩＳトランジスタＮＴ５がオン状態、ＭＩＳトラ
ンジスタＰＴ５およびＮＴ６がオフ状態であり、出力ノ
ードＮＤは、接地電圧レベルに保持される。
【００８９】次いで、この内部読出データＶＯは、Ｈレ
ベルからＬレベルに立下がると、ＰチャネルＭＩＳトラ
ンジスタＰＴ５がオン状態、ＮチャネルＭＩＳトランジ
スタＮＴ５がオフ状態となる。また、インバータ３０の
出力信号ＺＶＯがＨレベルとなり、ＮチャネルＭＩＳト
ランジスタＮＴ６がオン状態となる。したがって、出力
ノードＮＤは、ＭＩＳトランジスタＰＴ５およびＮＴ６
により駆動される。
【００９０】ＰチャネルＭＩＳトランジスタは、そのキ
ャリアは正孔であり、その動作速度は遅い。一方、Ｎチ
ャネルＭＩＳトランジスタは、そのキャリアは電子であ
り、高速で、電荷を伝達することができる。
【００９１】通常、出力信号の立上がりおよび立下り速
度を同じとするために、ＰチャネルＭＩＳトランジスタ
を出力プルアップ用のトランジスタとして利用する場
合、そのサイズを通常のＮチャネルＭＩＳトランジスタ
のサイズ（チャネル幅とチャネル長の比）よりも十分大
きくし、等価的に、ＰチャネルＭＩＳトランジスタおよ
びＮチャネルＭＩＳトランジスタの電流駆動能力を等し
くすることが行なわれる。しかしながら、この場合、Ｐ
チャネルＭＩＳトランジスタの占有面積が増大し、デー
タ出力回路のレイアウト面積が増大する。
【００９２】このＮチャネルＭＩＳトランジスタＮＴ６
を補助的に利用して、出力ノードＮＤを駆動することに
より、このＰチャネルＭＩＳトランジスタＰＴ５の駆動
能力を補償して高速で出力ノードＮＤを、出力電源電圧
ＶＤＤＱ電圧にまで駆動することができる。したがっ
て、回路占有面積を増大させることなく、この外部出力
データＤＱが、ＬレベルからＨレベルに移行する時間を
低減でき、高速アクセスが実現される。
【００９３】なお、このＭＩＳトランジスタＮＴ６のゲ
ートへ与えられる信号ＺＶＯは、出力電源電圧ＶＤＤＱ
レベルであればよく、このＭＩＳトランジスタＮＴ６の
しきい値電圧損失を補償するために特に昇圧する必要は
ない。最終的に、ＰチャネルＭＩＳトランジスタＰＴ５
により、出力ノードＮＤが、出力電源電圧ＶＤＤＱまで
駆動されるためである。しかしながら、このインバータ
３０が、レベル変換機能を有し、ＭＩＳトランジスタＮ
Ｔ６のゲートへ与える信号ＺＶＯを、出力電源電圧ＶＤ
ＤＱよりも高い高電圧Ｖｐｐレベルにまで昇圧する構成
が用いられてもよい。この場合、より高速で、出力ノー
ドＮＤを駆動することができる。
【００９４】［変更例１］図１２は、この発明の実施の
形態３の変更例１の構成を示す図である。図１２におい
ては、このデータ出力回路において、内部読出データＶ
Ｏがバッファ回路３２を介してＭＩＳトランジスタＰＴ
５およびＮＴ５のゲートへ伝達される。他の構成は、図
１０に示す構成と同じであり、対応する部分には同一参
照番号を付し、その詳細説明は省略する。
【００９５】バッファ回路３２の遅延時間は、インバー
タ３０のゲート遅延よりも大きい。したがって、Ｐチャ
ネルＭＩＳトランジスタＰＴ５がオン状態となるとき、
それよりも早いタイミングで、ＮチャネルＭＩＳトラン
ジスタＮＴ６がオン状態となり、出力ノードＮＤを、出
力電源電圧レベルへ駆動する。したがって、出力信号の
対置上がりタイミングを速くすることができ、より速
く、出力データＤＱをＬレベルからＨレベルへ駆動する
ことができる。
【００９６】なお、このＮチャネルＭＩＳトランジスタ
ＮＴ５のゲートへは、内部読出データＶＯが、バッファ
回路３２を介することなく直接与えられてもよい。Ｎチ
ャネルＭＩＳトランジスタＮＴ５およびＮＴ６がともに
オン状態となり貫通電流が流れる期間をより短くするこ
とができる。
【００９７】［変更例２］図１３は、この発明の実施の
形態３の変更例２の構成を示す図である。この図１３に
示す構成において、出力ノードＮＤと電源ノードの間に
並列に、ＰチャネルＭＩＳトランジスタＰＴ７およびＰ
Ｔ８およびＮチャネルＭＩＳトランジスタＮＴ８が接続
され、また出力ノードＮＤと接地ノードの間に、Ｎチャ
ネルＭＩＳトランジスタＮＴ７およびＮＴ１７並列に接
続される。ＰチャネルＭＩＳトランジスタＰＴ７および
ＰＴ８のゲートへは、それぞれ、出力制御信号／ＨＯ１
および／Ｈ２が与えられ、ＮチャネルＭＩＳトランジス
タＮＴ８のゲートへは、出力制御信号ＨＯ１またはＨＯ
２が与えられる。
【００９８】出力制御信号ＨＯ１およびＨＯ２のいずれ
がＭＩＳトランジスタＰＴ８のゲートへ与えられるか
は、これらの出力制御信号ＨＯ１およびＨＯ２のスルー
レート調整時の設定される論理レベルに応じて異なる。
このＭＩＳトランジスタＮＴ８は、ノーマルスルーレー
ト動作時およびスロースルーレートモード時のいずれに
おいても出力データＤＱがＨレベルに駆動されるときに
は導通状態となる。
【００９９】ＮチャネルＭＩＳトランジスタＮＴ７およ
びＮＴ１７のゲートへは、それぞれ、出力制御信号ＬＯ
１およびＬＯ２が与えられる。これらの出力制御信号／
ＨＯ１、／ＨＯ２、ＬＯ１およびＬＯ２は、先の実施の
形態１および２のいずれかの出力駆動回路により生成さ
れる。
【０１００】この図１３に示す構成においては、出力ノ
ードＮＤをＨレベルに駆動する場合、ノーマルモード時
においては、たとえば、出力制御信号／ＨＯ１および／
ＨＯ２がともにＬレベルとなり、また、出力制御信号Ｈ
Ｏ１またはＨＯ２に従ってＭＩＳトランジスタＮＴ８が
導通する。従って、出力ノードＮＤが高速でＨレベルに
駆動される。
【０１０１】一方、スロースルーレートモードが設定さ
れた場合においては、出力ノードＮＤをＨレベルに駆動
する場合、ＭＩＳトランジスタＰＴ７が非導通状態に設
定される。ＭＩＳトランジスタＰＴ８およびＮＴ８が導
通状態に設定されるか、または、ＭＩＳトランジスタＮ
Ｔ８のみが導通状態に設定される。従って、このスルー
レートがノーマルモード時よりも遅く設定されたスロー
スルーレートモードにおいては、出力ノードＮＤは比較
的小さな電流駆動力で駆動され、リンギングの発生を確
実に駆動することができる。
【０１０２】なお、ノーマルモード時において、ＭＩＳ
トランジスタＰＴ８が、非導通状態に設定され、出力ノ
ードＮＤが、ＭＩＳトランジスタＰＴ７およびＮＴ８荷
より駆動されても良い。
【０１０３】この図１３に示す構成の場合、ノーマルモ
ードにおいて、出力データＤＱをＬレベルからＨレベル
へ高速で立上げることができる。また、スロースルーレ
ートモードにおいて、出力ノードＮＤが緩やかに駆動さ
れる場合においても、ＮチャネルＭＩＳトランジスタＮ
Ｔ８を利用して、高速で、この出力ノードＮＤを出力電
源電圧ＶＤＤＱレベルにまで駆動することができる。ス
ロースルーレートモード時においても、高速で、出力デ
ータＤＱを、ＬレベルからＨレベルへ立上げることがで
きる。
【０１０４】なお、出力ノードＮＤをＨレベルからＬレ
ベルに駆動する場合においては、ノーマルモード時にお
いては、先の実施の形態１または２と同様にして、出力
制御信号ＬＯ１およびＬＯ２に従って、ＭＩＳトランジ
スタＮＴ７およびＮＴ８が選択的に導通状態とされる。
スロースルーレートモード時においては、ＭＩＳトラン
ジスタＮＴ１７が導通状態とされ、出力ノードＮＤを比
較的小さな駆動力で駆動する。
【０１０５】なお、この図１３に示す構成においても、
ＭＩＳトランジスタＮＴ８のゲートに印加される出力制
御信号の電圧レベルは、出力電源電圧ＶＤＤＱの電圧レ
ベルであっても良く、また、出力電源電圧以上の電圧レ
ベルにまで昇圧されても良い。昇圧構成を利用する場
合、高速でＭＩＳトランジスタＮＴ８を導通状態に設定
することができ、またその電流駆動力も大きくすること
ができる。
【０１０６】ただし、スルーレートモードがスロースル
ーレートモードに設定されたときにＭＩＳトランジスタ
ＮＴ８のみが導通状態とされる場合には、出力データ信
号ＤＱがＣＭＯＳレベルの信号であり、出力電源電圧レ
ベルにまで駆動する必要がある場合には、昇圧構成が用
いられる。たとえばＴＴＬレベルの信号の時のように出
力データ信号ＤＱをフル電源電圧レベルにまで駆動する
必要がない場合には、特に昇圧構成は設けられなくても
良い。
【０１０７】以上のように、この発明の実施の形態３に
従えば、出力ノードをＰチャネルＭＩＳトランジスタお
よびＮチャネルＭＩＳトランジスタ両者を用いて駆動し
ており、回路占有面積を増大させることなく、高速で出
力データをＬレベルからＨレベルへ駆動することができ
る。
【０１０８】［実施の形態４］図１４は、この発明の実
施の形態４に従うデータ出力回路の構成を概略的に示す
図である。図１４において、データ出力回路は、内部読
出データＲＤを受けるインバータ４０と、内部読出デー
タＲＤと補のスルーレート設定信号ＺＳＬＭＷとを受け
るＮＡＮＤ回路４１と、補のスルーレート設定信号ＺＳ
ＬＭＷを受けるインバータ４２と、インバータ４１およ
び４２の出力信号を受けるＮＯＲ回路４３と、電源ノー
ドと出力ノードＮＤとの間に接続されかつそのゲートに
インバータ４０の出力信号ＺＲＤを受けるＰチャネルＭ
ＩＳトランジスタＰＴ５と、電源ノードと出力ノードＮ
Ｄとの間に接続されかつそのゲートにＮＡＮＤ回路４１
の出力信号を受けるＰチャネルＭＩＳトランジスタＰＴ
１５と、電源ノードと出力ノードＮＤとの間に接続され
かつそのゲートに内部読出データＲＤを受けかつさらに
そのバックゲートにＮＯＲ回路４３の出力信号を受ける
ＮチャネルＭＩＳトランジスタＮＴ９と、出力ノードＮ
Ｄと接地ノードとの間に接続されかつ補の内部読出デー
タＺＲＤをゲートに受けるＮチャネルＭＩＳトランジス
タＮＴ５とを含む。
【０１０９】この図１４に示すデータ出力回路において
は、電源ノードと出力ノードＮＤの間に接続されるＮチ
ャネルＭＩＳトランジスタＮＴ９のバックゲートへ、Ｎ
ＯＲ回路４３の出力信号がバイアス電圧Ｖｂｉａｓとし
てが与えられる。
【０１１０】ノーマルスルーレートモード時において
は、補のスルーレート設定信号ＺＳＬＭＷが、Ｈレベル
に設定され、ＮＡＮＤ回路４１がインバータとして動作
する。従って、内部読出データＲＤがＨレベルのときに
は、ＭＩＳトランジスタＰＴ５およびＰＴ１５がともに
導通状態となり、出力ノードが大きな電流駆動力で駆動
される。このとき、また、ＭＩＳトランジスタＮＴ９
も、内部読出データＲＤがＨレベルにあるため導通し、
出力ノードＮＤをＨレベルに駆動する。
【０１１１】この状態において、インバータ４０および
４２の出力信号がともにＨレベルとなり、バックゲート
バイアス効果によりそのしきい値が低下し、高速で出力
ノードＮＤをＨレベルに駆動する。このバックゲートバ
イアス電圧Ｖｂｉａｓは、従って、ノーマルスルーレー
トモード時においては、内部読出データの立上がりに同
期して立上がり、従ってＭＩＳトランジスタＮＴ９のし
きい値電圧は、内部読出データの立ち上がりに従って小
さくなる。
【０１１２】このバックゲートバイアス電圧Ｖｂｉａｓ
は、電源電圧レベルとなっても、このＭＩＳトランジス
タＮＴ９はウェル内に他の素子と分離して形成すること
により、このＭＩＳトランジスタＮＴ９のバックゲート
が電源電圧レベルとなっても他の素子に対し悪影響を及
ぼすことはない。このＭＩＳトランジスタＮＴ９におい
てバックゲートから出力ノードＮＤへ電流が流れても出
力ノードが電源電圧レベルにまで駆動されると、このＭ
ＩＳトランジスタＮＴ９のバックゲート−どれ印鑑のＰ
Ｎ接合は非導通状態となる。
【０１１３】ノーマルスルーレートモード時において内
部読出データＲＤがＬレベルに立ち下がるときには、穂
の内部読出データＺＲＤがＨレベルとなり、ＮＯＲ回路
４３の出力信号がＬレベルに立下り、応じてＭＩＳトラ
ンジスタＮＴ９のバックゲートバイアス電圧Ｖｂｉａｓ
が接地電圧レベルとなり、そのしきい値電圧が大きくな
る（バックゲート効果が生じない）。この動作時におい
ては、ＭＩＳトランジスタＰＴ５およびＰＴ１５も内部
読出データＲＤの立下りに同期して非導通状態となる。
ＭＩＳトランジスタＮＴ５が、この内部読出データＲＤ
の立下りに同期して導通状態となり、出力ノードＮＤを
接地電圧レベルに駆動する。
【０１１４】スロースルーレートモード時においては、
補のスルーレート設定信号ＺＳＬＭＷがＬレベルに設定
され、ＮＡＮＤ回路４１の出力信号がＨレベルに固定さ
れ、応じて、ＭＩＳトランジスタＰＴ１５が非導通状態
に固定される。また、インバータ４２の出力信号がＨレ
ベルに固定されるため、ＮＯＲ回路４３に出力信号が接
地電圧レベルとなり、ＭＩＳトランジスタＮＴ９のバッ
クゲートバイアス電圧Ｖｂｉａｓが接地電圧レベルに固
定され、バックゲートバイアス効果は生じない。従っ
て、この内部読出データＲＤがＨレベルに立ち上がる
と、ＭＩＳトランジスタＰＴ５およびＮＴ９により出力
ノードＮＤがＨレベルに駆動されるものの、ＭＩＳトラ
ンジスタＮＴ９のしきい値電圧が小さくされており、ノ
ーマルモード時に比べて小さな電流駆動力で出力ノード
ＮＤが駆動される。
【０１１５】このバイアス電圧Ｖｂｉａｓは、接地電圧
よりも高い電圧レベルに駆動された場合、このＮチャネ
ルＭＩＳトランジスタＮＴ９のしきい値電圧は、バック
ゲートが接地ノードに接続される場合に比べてよりしき
い値電圧を小さくでき、応じて、高速で出力ノードＮＤ
を、ＬレベルからＨレベルへ駆動することができる。
【０１１６】また、出力ノードＮＤをＬレベルに駆動す
る場合に、ＭＩＳトランジスタＮＴ９のバックゲートバ
イアス電圧Ｖｂｉａｓを接地電圧レベルに駆動すること
により、このＭＩＳトランジスタＮＴ９の電流駆動力を
小さくして貫通電流を低減して高速で出力ノードを接地
電圧レベルにまで駆動する。
【０１１７】なお、放電用のＭＩＳトランジスタＮＴ５
に対してもスルーレート設定信号と内部読出データとで
形成される出力制御信号が与えられても良い。すなわ
ち、放電用のトランジスタに対しても図１３に示すよう
に２つのＮチャネルＭＩＳトランジスタが並列に出力ノ
ードに接続され、それぞれ出力制御信号に従って選択的
にノーマルスルーレートモードおよびスロースルーレー
トモードに応じて導通状態に設定されても良い。
【０１１８】なお、先の実施の形態において、出力制御
信号ＨＯおよびＬＯが、この図１４に示すように、内部
読出データとスルーレート設定信号との合成により生成
される。
【０１１９】なお、このバイアス電圧ＶｂｉａｓのＨレ
ベルは、出力電源ノードの電圧レベルであっても良く
（この場合ＮＯＲ回路４３がレベル変換機能を有してい
る）、また内部電源電圧レベルであっても良い。しかし
ながら、後に説明するように、インバータおよびＮＡＮ
Ｄ回路はレベル変換された信号を生成しており、従っ
て、このＮＯＲ回路４３は、出力電源電圧レベルの信号
ＺＲＤを受けるため、このバイアス電圧ＶｂｉａｓのＨ
レベルは出力電源電圧ＶＤＤＱとするのが好ましい。ま
た、内部読出データＲＤおよびスルーレート設定信号Ｚ
ＳＬＭＷが、出力電源電圧ＶＤＤＱレベルの振幅を有す
る信号であっても良い。
【０１２０】なお、たとえば図１２および図１３に示す
回路構成に対しても、同様、出力プルアップ用のＮチャ
ネルＭＩＳトランジスタＮＴ６またはＮＴ８のバックゲ
ートバイアスを内部読出データ（出力制御信号）に従っ
て正の電圧レベルに設定することにより、高速で出力ノ
ードを駆動することができる。
【０１２１】図１５は、図１４に示すＭＩＳトランジス
タＰＴ５およびＮＴ９の断面構造を概略的に示す図であ
る。図１５において、データ出力回路は、Ｐ型基板５０
の表面上に形成されるＮウェル５２内に形成される。こ
のＮウェル５２表面に、Ｐウェル５４が形成される。こ
のＰウェル下部には、Ｎウェル５２が連続的に延在して
ボトムＮウェルが形成され、このＰウェル５４は、ボト
ムＮウェルにより取囲まれ、Ｐ型基板５０と分離され
る。
【０１２２】Ｎウェル５２は、その表面に形成されるＮ
型不純物領域５５ａ、５５ｂおよび５５ｃにより、出力
電源電圧ＶＤＤＱレベルにバイアスされる。一方、Ｐウ
ェル５４は、その表面上に形成されるＰ型不純物領域６
０ａおよび６０ｂにより、バイアス電圧Ｖｂｉａｓレベ
ルに保持される。Ｐウェル５４が、正の電圧レベルであ
っても、Ｎウェル５２は、それより高い出力電源電圧Ｖ
ＤＤＱレベルに設定されており、これらのＰウェル５４
とＮウェル５２とは確実に分離される。またバイアス電
圧Ｖｂｉａｓは、このＰウェル表面に形成されるＮ型不
純物領域６２ａおよび６２ｂの間の拡散電位以下の電圧
レベルであり、Ｐウェル５４内においてＰＮ接合が順方
向にバイアスされるのが防止される。
【０１２３】ＰチャネルＭＩＳトランジスタＰＴ５は、
このＮウェル５２表面に間をおいて形成されるＰ型不純
物領域５６ａおよび５６ｂと、これらの不純物領域５６
ａおよび５６ｂの間のチャネル領域上に図示しないゲー
ト絶縁膜を介して形成されるゲート電極５７とを含む。
不純物領域５６ｂへは、出力電源電圧ＶＤＤＱが与えら
れ、不純物領域５６ａは、出力ノードＮＤに接続され
る。
【０１２４】なお、図１５においてはＭＩＳトランジス
タＰＴ５の構成を示すが、このＮウェル５２内に、同
様、ＭＩＳトランジスタＰＴ１５が形成される。
【０１２５】ＮチャネルＭＩＳトランジスタＮＴ９は、
Ｐウェル５４表面に間をおいて形成されるＮ型不純物領
域６２ａおよび６２ｂと、これらの不純物領域６２ａお
よび６２ｂの間のチャネル形成領域表面上に図示しない
ゲート絶縁膜を介して形成されるゲート電極６３とを含
む。不純物領域６２ａが、電源ノードに接続され、不純
物領域６２ｂが出力ノードＮＤに接続される。
【０１２６】この図１５に示すように、Ｐウェル５４下
部にまでＮウェル５２を形成し、Ｐ型基板５０とＰウェ
ル５４とをボトムＮウェルにより分離することにより、
通常のＣＭＯＳトランジスタ形成に必要な、Ｐチャネル
ＭＩＳトランジスタＰＴ５およびＮチャネルＭＩＳトラ
ンジスタＮＴ９をそれぞれ形成するウェルを分離するた
めの分離領域が不要となり、このデータ出力回路のプル
アップトランジスタの形成領域の面積を低減することが
できる。単に、Ｎウェル（ボトムＮウェル）５２表面に
Ｐウェル５４を形成するだけであり、同一半導体基板領
域に別々に形成されたウェルを分離するための分離領域
は不要であり、また、Ｐ型基板から分離されたＰウェル
５４を利用することにより、ＮチャネルＭＩＳトランジ
スタのバックゲートバイアスを接地電圧よりも高い電圧
レベルに導出することができる。
【０１２７】なお、このボトムＮウェルを用いてＮチャ
ネルＭＩＳトランジスタＮＴ９形成のためのＰウェル５
４を取囲む構成において、バイアス電圧Ｖｂｉａｓが接
地電圧レベルと出力電源電圧レベルの間で変化しても、
このＰウェル５４が他の素子構成のためのＮウェル５２
から電気的に分離されており、特に問題は生じない。Ｎ
ウェル５２が出力電源電圧ＶＤＤＱにバイアスされてお
り、Ｐウェル５４の最高電圧は出力電源電圧ＶＤＤＱで
あり、これらのウェル間のＰＮ接合が順バイアスされる
事はない。
【０１２８】Ｐウェル５４のバイアス電圧Ｖｂｉａｓが
出力電源電圧レベルに駆動されるときには、Ｐウェル５
４から不純物領域６２ｂを介して出力ノードＮＤに電流
が過渡的に流れるものの、出力ノードＮＤが出力電源電
圧レベルに駆動されるとＰウェル５４と不純物領域６２
ｂとの間のＰＮ接合が逆バイアス状態となり、電流経路
は遮断される。すなわち、Ｐウェル５４と不純物領域６
２ｂの電圧差が、このＰＮ接合のビルトイン電圧よりも
小さくなると、このＰＮ接合が非導通状態となる。
【０１２９】また、先の図１２および図１３に示す構成
においてＰチャネルＭＩＳトランジスタおよびＮチャネ
ルＭＩＳトランジスタ両者をプルアップトランジスタと
して利用する構成においても、この図１５に示すボトム
ウェルの構成を利用することとができる。しきい値電圧
を小さくする効果は得られないものの、ＰチャネルＭＩ
ＳトランジスタおよびＮチャネルＭＩＳトランジスタ両
者を形成する領域のレイアウト面積を低減することがで
きる。
【０１３０】以上のように、この発明の実施の形態４に
従えば、出力ノードプルアップ用のＮチャネルＭＩＳト
ランジスタのバックゲート電圧を接地電圧より高い電圧
レベルに設定しており、そのしきい値電圧を小さくして
高速で、出力ノードを駆動することができる。
【０１３１】また、出力プルアップ用のＮチャネルＭＩ
Ｓトランジスタを、ボトムＮウェルで取囲まれたＰウェ
ル内に形成することにより、ＣＭＯＳトランジスタ（相
補ＭＩＳトランジスタ）形成時におけるＰＮウェルをＮ
ウェルから分離する領域が不要となり、回路占有面積を
低減することができる。
【０１３２】［実施の形態５］図１６は、この発明の実
施の形態５に従うデータ出力回路の構成を示す図であ
る。図１６において、データ出力回路は、出力制御信号
ＲＤＨおよびＺＲＤＨに従って、出力制御信号／ＨＯを
生成するプルアップ駆動回路７０と、このプルアップ駆
動回路７０の出力制御信号／ＨＯに従って出力ノードＮ
Ｄを出力電源電圧ＶＤＤＱレベルに充電するＰチャネル
ＭＩＳトランジスタＰＴ１０と、出力制御信号ＲＤＬお
よびＺＲＤＬに従って出力制御信号ＬＯを生成するプル
ダウン駆動回路８０と、このプルダウン駆動回路８０の
出力する出力制御信号ＬＯに従って出力ノードＮＤを接
地電圧レベルに駆動するＮチャネルＭＩＳトランジスタ
ＮＴ１０を含む。
【０１３３】プルアップ駆動回路７０およびプルダウン
駆動回路８０は、出力電源電圧ＶＤＤＱを動作電源電圧
として受け、内部電源電圧（周辺電源電圧）レベルの振
幅を有する出力制御信号ＲＤＨおよびＺＲＤＨ、および
ＲＤＬおよびＺＲＤＬを、出力電源電圧ＶＤＤＱレベル
の振幅の信号に変換する。
【０１３４】これらの出力制御信号ＲＤＨ、ＺＲＤＨ、
ＲＤＬおよびＺＲＤＬは、先の実施の形態１および２に
示すように、スルーレートに応じて設定される内部電源
電圧レベルの信号であってもよく、また、メモリ回路か
ら内部で読出された内部電源電圧レベルの振幅を有する
相補内部読出データであってもよい。
【０１３５】プルアップ駆動回路７０は、振幅内部電源
電圧レベルの出力制御信号ＲＤＨおよびＺＲＤＨを受け
て、内部ノードＮＤＡに出力電源電圧ＶＤＤＱレベルの
振幅の信号を生成するレベル変換回路７２と、レベル変
換回路７２の出力信号に従って振幅出力電源電圧ＶＤＤ
Ｑレベルの出力制御信号／ＨＯを生成するＣＭＯＳイン
バータ７４を含む。
【０１３６】レベル変換回路７２は、出力電源ノードに
バックゲートおよびソースが接続されるＰチャネルＭＩ
Ｓトランジスタ７２ａおよび７２ｂと、出力制御信号Ｒ
ＤＨに従ってＰチャネルＭＩＳトランジスタ７２ａのド
レインを接地ノードへ電気的に結合するＮチャネルＭＩ
Ｓトランジスタ７２ｃと、出力制御信号ＺＲＤＨに従っ
てＰチャネルＭＩＳトランジスタのドレイン（ノードＮ
ＤＡ）を接地ノードに結合するＮチャネルＭＩＳトラン
ジスタ７２ｄを含む。ＰチャネルＭＩＳトランジスタ７
２ａおよび７２ｂのゲートおよびドレインが交差結合さ
れる。
【０１３７】ＣＭＯＳインバータ７４ａは、バックゲー
トおよびソースが出力電源電圧ＶＤＤＱを受ける出力電
源ノードに結合されかつそのゲートが内部ノードＮＤＡ
に接続され、さらにドレインがＭＩＳトランジスタＰＴ
１０のゲートに接続されるＰチャネルＭＩＳトランジス
タ７４ａと、ＭＩＳトランジスタＰＴ１０のゲートと接
地ノードの間に接続されかつそのゲートが内部ノードＮ
ＤＡに接続されるＮチャネルＭＩＳトランジスタ７４ｂ
を含む。
【０１３８】このプルアップ駆動回路７０は、さらに、
出力電源ノード上の電圧に応じて、内部ノードＮＤＡと
出力制御信号ＲＤＨを受けるノードとを電気的に接続す
るＮチャネルＭＩＳトランジスタ７６を含む。
【０１３９】プルダウン駆動回路８０は、このレベル変
換回路７２およびＣＭＯＳインバータ７４と同一構成の
レベル変換回路およびＣＭＯＳインバータを含む。この
プルダウン駆動回路８０において、特に、ＭＩＳトラン
ジスタ７６は設けられていない。このプルダウン駆動回
路８０とパ得るアップ駆動回路７０とを同一構成とする
ことによりレベル変換時の遅延時間を同一とする。
【０１４０】出力電源電圧ＶＤＤＱは、データ出力回路
においてデータ出力のために専用に利用するために、他
の内部電源電圧を生成する電源電圧ＶＤＤとは独立に外
部から与えられる。これらの電源電圧ＶＤＤおよびＶＤ
ＤＱの投入シーケンスおよび遮断シーケンスは特に定め
られていない。したがって、たとえば、外部の電源電圧
ＶＤＤが遮断されても、出力電源電圧ＶＤＤＱが依然供
給される状態が存在する。また逆に、出力電源電圧ＶＤ
ＤＱが先に投入され、次いで、電源電圧ＶＤＤが投入さ
れる電源投入シーケンスが存在する。この出力電源電圧
ＶＤＤＱが供給された状態で、電源電圧ＶＤＤが供給さ
れていない状態においては、出力制御信号ＲＤＨおよび
ＺＲＤＨは、その電圧レベルはＬレベルとなる。これら
の信号ＲＤＨおよびＺＲＤＨを生成する内部回路は、外
部からの電源電圧ＶＤＤを用いて生成される内部電源電
圧（周辺電源電圧）を受ける周辺回路から生成される。
【０１４１】この状態においては、ＭＩＳトランジスタ
７２ｃおよび７２ｂがともにオフ状態となったとき、ノ
ードＮＤＡが、ＰチャネルＭＩＳトランジスタ７２ｂを
介して出力電源電圧ＶＤＤＱレベルに充電される場合が
生じる。ノードＮＤＡが、出力電源電圧ＶＤＤＱレベル
に充電された場合、ＣＭＯＳインバータ７４の出力する
出力制御信号／ＨＯが、接地電圧レベルのＬレベルとな
り、出力段のＰチャネルＭＩＳトランジスタＰＴ１０が
導通し、出力ノードＮＤへ電流を供給し、その出力ノー
ドＮＤが、出力ハイインピーダンス状態とならず、他の
外部装置において誤動作が生じるなどの問題が生じる。
【０１４２】また電源投入時において、このような状態
が生じた場合、不必要に電流が消費され消費電流が増大
するという問題が生じる。
【０１４３】しかしながら、出力電源電圧ＶＤＤＱが供
給されている状態において、出力制御信号ＲＤＨが、Ｌ
レベルとなった場合、ＭＩＳトランジスタ７６が導通
し、内部ノードＮＤＡを、出力制御信号ＲＤＨを介して
接地電圧レベルに駆動する。応じて、ＣＭＯＳインバー
タ７４の出力する出力制御信号／ＨＯが出力電源電圧Ｖ
ＤＤＱレベルとなり、ＭＩＳトランジスタＰＴ１０をオ
フ状態に維持することができ、出力ハイインピーダンス
状態を実現することができる。
【０１４４】したがって、電源投入シーケンスおよび電
源遮断シーケンスにおいて、出力電源電圧ＶＤＤＱが供
給されている状態で、外部電源電圧ＶＤＤが供給されて
いない場合においても、確実に、出力ＭＩＳトランジス
タＰＴ１０をオフ状態に保持することができ、出力ノー
ドＮＤに不必要に電流が供給されるのを防止することが
できる。
【０１４５】通常動作時において、出力制御信号ＲＤＨ
がＬレベルとなり、出力制御信号ＺＲＤＨがＨレベルと
なる場合、内部ノードＮＤＡは、ＭＩＳトランジスタ７
２ｄにより接地電圧レベルに駆動される。従って、この
場合、ＭＩＳトランジスタ７２ｃがオン状態となっても
なんら問題は生じない。また、出力制御信号ＲＤＨがＨ
レベルかつ出力制御信号ＺＲＤＨがＬレベルのときに
は、ＭＩＳトランジスタ７２ｃがオン状態となり、ノー
ドＮＤＡが、Ｈレベルの出力制御信号ＲＤＨを伝達する
内部信号線に結合される。しかしながら、ＭＩＳトラン
ジスタ７２ｃの電流駆動力を出力制御信号ＲＤＨを内部
電源電圧レベルに駆動するトランジスタの電流駆動力お
よび内部ノードＮＤＡを充電するＭＩＳトランジスタ７
２ｂの電流駆動能力よりも充分に小さくすることによ
り、通常動作時において内部ノードＮＤＡを出力電源電
圧ＶＤＤＱレベルにまで駆動することができ、なんら通
常動作時においては問題は生じない。また、このときに
は、ＭＩＳトランジスタ７６のソース電位は内部電源電
圧レベルであり、ゲート電圧が出力電源電圧であり、ソ
ースが接地電圧レベルのときに較べて電流駆動力は小さ
く、内部ノードＮＤＡは、確実に出力電源電圧レベルに
まで駆動される。
【０１４６】すなわち、内部電源遮断時において、ＭＩ
Ｓトランジスタ７２ｃのゲート−ソース間電圧が、通常
動作時のそれよりも大きくなり、内部ノードＮＤＡが放
電され、ＭＩＳトランジスタ７２ａが充電動作を開始し
ＭＩＳトランジスタ７２ｂのゲート電位を上昇させ、Ｍ
ＩＳトランジスタ７２ｂの充電動作を停止させ、高速で
内部ノードＮＤＡが接地電圧レベルにまで放電される。
【０１４７】プルダウン駆動回路８０において、内部ノ
ードＮＤＡがＨレベル（出力電源電圧ＶＤＤＱレベル）
となった場合、出力制御信号ＬＯは接地電圧レベルのＬ
レベルとなり、ＭＩＳトランジスタＮＤ１０はオフ状態
となるため、消費電流の問題は生じない。したがって、
電源投入シーケンスおよび電源遮断シーケンスいずれに
おいても確実に、この出力ノードＮＤを出力ハイインピ
ーダンス状態に設定することができ、消費電流の低減お
よび外部装置の誤動作を確実に抑制することができる。
【０１４８】［変更例］図１７は、この発明の実施の形
態５の変更例の構成を概略的に示す図である。この図１
７に示すデータ出力回路の構成においては、内部ノード
ＮＤＡに対し、ＣＭＯＳインバータ７４からの出力制御
信号／ＨＯに従って内部ノードＮＤを接地電圧レベルに
駆動するＮチャネルＭＩＳトランジスタ７８が、図１６
に示すＭＩＳトランジスタ７６に代えて設けられる。他
の構成は、図１６に示す構成と同じであり、対応する部
分には同一参照番号を付し、その詳細説明は省略する。
【０１４９】この図１７に示すデータ出力回路の構成に
おいて、出力ノードＮＤがハイインピーダンス状態にお
いて出力電源電圧ＶＤＤＱが供給され、一方、外部電源
電圧ＶＤＤの供給が停止されている状態を考える。この
状態においては、出力制御信号／ＨＯはＨレベルであ
り、ＭＩＳトランジスタ７８がオン状態である。したが
って、外部電源電圧ＶＤＤが供給されず、出力制御信号
ＲＤＨおよびＺＲＤＨはともにＬレベルとなり、ＭＩＳ
トランジスタ７２ｃおよび７２ｄがともにオフ状態とな
り、内部ノードＮＤＡが、ノイズなどの影響により、出
力電源電圧ＶＤＤＱレベルにＭＩＳトランジスタ７２ｂ
を介して充電されるような状態が生じても、このとき内
部ノードＮＤＡの電圧レベルが上昇する前は、出力制御
信号／ＨＯはＨレベルであり、内部ノードＮＤＡは、確
実に、接地電圧レベルに放電される。
【０１５０】この状態においては、内部ノードＮＤＡの
電圧レベルは接地電圧レベルにＭＩＳトランジスタ７８
を介して放電されるため、ＭＩＳトランジスタ７２ａが
オン状態、ＭＩＳトランジスタ７２ｂがオフ状態とな
り、ＭＩＳトランジスタ７２ａのドレインが出力電源電
圧ＶＤＤＱレベルに駆動されて、ＭＩＳトランジスタ７
２ｂを確実にオフ状態に保持することができる。したが
って、このＭＩＳトランジスタ７８がオン状態となって
も、ＭＩＳトランジスタ７２ｂはオフ状態を維持するた
め、このＭＩＳトランジスタ７２ｂおよび７８を介して
貫通電流が生じることなく、消費電流を低減することが
できる。また、確実に、この電源印加状態においても、
出力ノードＮＤをハイインピーダンス状態に保持するこ
とができる。
【０１５１】また、通常動作時において、内部ノードＮ
ＤＡが接地電圧レベルのときに、出力制御信号／ＨＯが
Ｈレベルとなり、ＭＩＳトランジスタ７８が、この状態
において導通してもなんら問題は生じない。また、内部
ノードＮＤＡがＨレベルのときには、出力制御信号／Ｈ
ＯがＬレベルであり、ＭＩＳトランジスタ７８は非導通
状態にあり、内部ノードＮＤＡの電圧レベルに対して
は、なんら影響を及ぼすことはない。
【０１５２】この図１６および１７に示す構成がスルー
レート調整のための出力制御信号を受ける部分に配置さ
れる。
【０１５３】この図１６および図１７に示すこの発明の
実施の形態５に従うデータ出力回路は、スルーレート調
整機能を有しない通常のデータ出力回路であってもよ
く、レベル変換機能を有するデータ出力回路であれば、
この実施の形態５の構成は適用可能である。
【０１５４】なお、この図１６に示す構成において出力
ノードをプルアップするＮチャネルＭＩＳトランジスタ
を用いて、そのプルアップＭＩＳトランジスタのバック
ゲートバイアスを制御する場合、ノードＮＤＡの電プル
アップ用ＮチャネルＭＩＳトランジスタのバックゲート
バイアス電圧として利用される。
【０１５５】以上のように、この発明の実施の形態５に
従えば、レベル変換回路の出力信号に従って出力トラン
ジスタを駆動するデータ出力回路において、内部ノード
を、この電源ノードの電圧レベルに応じて接地電圧レベ
ルに駆動するように構成しており、電源投入／遮断シー
ケンスにかかわらず、確実に、出力ハイインピーダンス
状態として、消費電流が増大するのを防止することがで
きる。
【０１５６】［他の適用例］上述の構成において、半導
体記憶装置のデータ出力回路の構成が一例として示され
る。しかしながら、一般に、外部負荷を駆動する出力回
路に対して本発明は適用可能である。
【０１５７】また、個々の実施の形態は、個々独立に出
力回路に対して適用されても良い。また、適宜組み合わ
せて用いられても良い。
【０１５８】
【発明の効果】以上のように、この発明に従えば、出力
回路の出力ノードを駆動するスルーレートを、ノーマル
モードとそれより遅いスルーレートモードの間で切換え
るように構成しており、動作環境に応じて、正確に、最
適な消費電流で動作する出力回路を実現することができ
る。
【０１５９】また、これらのスルーレート調整を、出力
ノードプルアップ用トランジスタおよび出力ノードプル
ダウン用トランジスタ両者に対して行なうことにより、
確実に、出力信号の立上がりおよび立下がり時間も正確
に調整して、スルーレート調整を行なうことができる。
【０１６０】また、複数のトランジスタの所定のトラン
ジスタに対し出力制御信号を遅延する回路を配置するこ
とにより、よりきめ細かくスルーレートを調整する事が
できる。
【０１６１】また、この遅延回路をスロースルーレート
調整時に動作可能とされるトランジスタに対して配置す
ることにより、スルーレートを小さくする場合に、より
簡易な回路構成で遅延素子の遅延時間によりスルーレー
トを調整することができ、より正確なスルーレート調整
を実現する事ができる。
【０１６２】また、この出力回路において、複数のトラ
ンジスタが、同一方向に、出力ノードを駆動する互いに
導電型の異なるトランジスタで構成することにより、回
路占有面積を増大させることなく、この出力ノードを高
速でプルアップすることができる。
【０１６３】また、このバックゲートバイアスが異なる
トランジスタを設けることにより、これら選択的に駆動
することにより、スルーレート調整をバックゲートバイ
アスにより調整することができる。また、出力駆動タイ
ミングをより速くすることができる。
【０１６４】また、このバックゲートバイアスの互いに
異なるトランジスタを、導電型が異なるトランジスタと
することにより、より高速で、出力ノードを駆動するこ
とができる。特に、このプルアップトランジスタの導電
型を互いに異ならせかつバックゲートバイアスを変更す
ることにより、スルーレート調整時においても、高速
で、出力信号をプルアップすることができる。
【０１６５】また、このスルーレート調整をモードレジ
スタにセットした状態に従って設定することにより、容
易に動作環境に応じて最適なスルーレートを設定するこ
とができる。
【０１６６】また、電源ノードと出力ノードの間に、互
いに導電型の異なる絶縁ゲート型電界効果トランジスタ
を並列に設け、この第１の出力ＭＩＳトランジスタを第
１導電型の第１の半導体基板領域に形成しかつ第２の出
力ＭＩＳトランジスタを、この第１の半導体基板領域に
取囲まれるように第１の半導体基板領域内に形成される
第２の導電型の半導体基板領域に形成することにより、
導電型の異なるトランジスタを基板領域（ウェル領域）
を分離するための領域を設けることなく小占有面積で形
成することができる。また、これらの出力ＭＩＳトラン
ジスタのバックゲートバイアスを、これらのトランジス
タが形成される半導体基盤領域と異なる電圧レベルに設
定することができ、しきい値電圧の調整を容易に行なう
ことができるる。
【０１６７】また、この第１および第２の出力トランジ
スタを、それぞれＰチャネルＭＩＳトランジスタおよび
ＮチャネルＭＩＳトランジスタで構成することにより、
出力ノードを高速でプルアップすることができる出力回
路を小占有面積で実現することができる。
【０１６８】また、この第１の半導体基板領域を第１の
電源電圧レベルにバイアスし、かつ第２の半導体領域を
この第１の電源電圧と異なる電圧レベルにバイアスする
ことにより、容易に、それそれの領域に、互いに導電型
の異なるかつしきい値電圧が最適設定されたＭＩＳトラ
ンジスタを形成することができる。
【０１６９】また、この第２の半導体基板領域に、接地
電圧よりも高い電圧レベルにバイアスすることにより、
この領域のＭＩＳトランジスタのしきい値電圧を小さく
して、高速動作するトランジスタを実現でき、出力信号
を高速で駆動することができる。
【０１７０】また、第１の振幅の内部出力信号をレベル
変換するレベル変換回路と、このレベル変換回路の出力
信号に従って出力トランジスタを駆動する駆動回路と、
これらのレベル変換回路および駆動回路の動作電源電圧
を与える電源ノードの電圧レベルに応じて、このレベル
変換回路の出力ノードを、リセットトランジスタにより
トランジスタがオフ状態となる電圧レベルに駆動するこ
とにより、電源投入シーケンスにかかわらず、確実に、
出力ハイインピーダンス状態に設定することができ、消
費電流を低減でき、また外部装置の誤動作を防止するこ
とができる。
【０１７１】また、このリセットトランジスタを、レベ
ル変化回路の出力ノードを電源電圧レベルと異なるレベ
ルへ駆動回路の出力信号に従って駆動することにより、
レベル変換回路の出力ノードの電圧レベルの変化により
出力回路において貫通電流が流れるのを確実に抑制する
ことができる。
【０１７２】また、このリセットトランジスタを、外部
電源ノードの電圧に従って内部ノードを内部出力信号が
伝達されるノードに結合することにより、容易に、電源
投入シーケンスにかかわらず、レベル変換回路の出力ノ
ードの電圧レベルが浮き上がるのを防止することができ
る。
【０１７３】また、このレベル変換回路が、内部出力信
号の電圧レベルを論理レベルを変更することなく変換す
る構成のとき、確実に、内部ノードの電圧レベルを、電
源投入シーケンスにかかわらず接地電圧レベルに固定す
ることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。
【図２】 図１に示す半導体記憶装置のスルーレート設
定に関連する部分の構成を概略的に示す図である。
【図３】 図２に示すレジスタ回路の構成の一例を示す
図である。
【図４】 この発明の実施の形態１に従うデータ出力回
路の構成を概略的に示す図である。
【図５】 図４に示す出力駆動回路の構成の一例を示す
図である。
【図６】 図５に示す回路の動作の真理値を一覧にして
示す図である。
【図７】 この発明の実施の形態２に従うデータ出力回
路の構成を示す図である。
【図８】 図７に示す回路の動作をデータ出力論理の真
理値を一覧にして示す図である。
【図９】 この発明の実施の形態２の変更例の構成を示
す図である。
【図１０】 この発明の実施の形態３に従うデータ出力
回路の構成を示す図である。
【図１１】 図１０に示すデータ出力回路の動作を示す
信号波形図である。
【図１２】 この発明の実施の形態３の変更例１の構成
を示す図である。
【図１３】 この発明の実施の形態３の変更例２の構成
を示す図である。
【図１４】 この発明の実施の形態４に従うデータ出力
回路の構成を示す図である。
【図１５】 図１４に示すデータ出力回路の断面構造を
概略的に示す図である。
【図１６】 この発明の実施の形態５に従うデータ出力
回路の構成を概略的に示す図である。
【図１７】 この発明の実施の形態５の変更例を示す図
である。
【図１８】 従来のデータ出力回路の出力段の構成を示
す図である。
【符号の説明】
４ 制御回路、５ モードレジスタ、６ メモリ回路、
７ スルーレート切換回路、８ データ入出力回路、４
ａ コマンドデコーダ、５ａ レジスタ回路、１５，２
５ 出力駆動回路、ＰＴ１−ＰＴ７ ＰチャネルＭＩＳ
トランジスタ、ＮＴ１−ＮＴ９ ＮチャネルＭＩＳトラ
ンジスタ、７０ プルアップ駆動回路、７２ レベル変
換回路、７４ ＣＭＯＳインバータ、ＰＴ１０，ＮＴ１
０ 出力トランジスタ、７６，７８ ＮチャネルＭＩＳ
トランジスタ、８０ プルダウン駆動回路。
フロントページの続き (72)発明者 岡本 武郎 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5J056 AA05 BB09 BB17 BB57 CC00 CC05 CC21 DD13 DD29 FF01 FF07 FF08 GG02 GG08 GG14 HH00 KK02 5M024 AA04 AA40 AA41 BB04 BB33 DD42 DD53 DD60 DD90 GG01 JJ02 PP01 PP02 PP03 PP05 PP07 PP10

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 出力ノードに並列に結合される複数のト
    ランジスタ、 前記複数のトランジスタの動作状態を設定するためのデ
    ータを格納するレジスタ回路、前記レジスタ回路には、
    ノーマルモード時の前記出力ノードの駆動力を指定する
    デフォルト値と、前記デフォルト値よりも小さな出力ノ
    ード駆動力を指定するスロースルーレートデータのいず
    れかが格納され、および前記複数のトランジスタを内部
    信号に従って駆動するための出力駆動回路を備え、前記
    出力駆動回路は、前記レジスタ回路の格納するデータに
    従って、選択的に前記内部信号に従って前記複数のトラ
    ンジスタを駆動する、半導体装置。
  2. 【請求項２】 前記複数のトランジスタは、 前記出力ノードに並列に結合され、導通時前記出力ノー
    ドを充電する複数の第１導電型のトランジスタと、 前記出力ノードに並列に結合され、導通時前記出力ノー
    ドを放電する第２導電型のトランジスタとを備える、請
    求項１記載の半導体装置。
  3. 【請求項３】 前記複数のトランジスタの所定のトラン
    ジスタに対応して配置され、前記出力駆動回路の出力信
    号を遅延する遅延回路をさらに備える、請求項１記載の
    半導体装置。
  4. 【請求項４】 前記所定のトランジスタは、前記スロー
    スルーレートデータに従って動作可能状態に設定される
    トランジスタである、請求項３記載の半導体装置。
  5. 【請求項５】 前記複数のトランジスタは、互いに導電
    型が異なりかつ導通時前記出力ノードを同一方向に駆動
    するトランジスタを備える、請求項１記載の半導体装
    置。
  6. 【請求項６】 前記複数のトランジスタは、第１の電源
    ノードと前記出力ノードとの間に並列に結合され、かつ
    互いにバックゲートバイアスが異なる複数の絶縁ゲート
    型電界効果トランジスタを備える、請求項１記載の半導
    体装置。
  7. 【請求項７】 前記バックゲートバイアスが互いに異な
    るトランジスタは、互いに導電型が異なる、請求項６記
    載の半導体装置。
  8. 【請求項８】 前記バックゲートバイアスが互いに異な
    るトランジスタは、導通時前記出力ノードを電源電圧レ
    ベルにプルアップするトランジスタである、請求項７記
    載の半導体装置。
  9. 【請求項９】 前記出力回路は、半導体記憶装置のデー
    タ出力回路であり、 前記レジスタ回路は、前記半導体記憶装置に配置され、
    モードセットコマンドが印加されたときにその記憶内容
    が設定されるモードレジスタである、請求項１記載の半
    導体装置。
  10. 【請求項１０】 電源ノードと出力ノードとの間に接続
    される互いに導電型の異なる第１および第２の絶縁ゲー
    ト型電界効果出力トランジスタを備え、前記第１および
    第２の出力トランジスタは、出力制御信号に従って前記
    出力ノードを同一方向に駆動し、 前記第１の出力トランジスタは、第１の導電型の半導体
    基板領域に形成され、かつ、 前記第２の出力トランジスタは、前記第１の半導体基板
    領域に取り囲まれるように前記第１の基板領域内に形成
    される第２導電型の半導体基板領域に形成される、半導
    体装置。
  11. 【請求項１１】 前記第１の出力トランジスタは、Ｐチ
    ャネルＭＩＳトランジスタであり、前記第２の出力トラ
    ンジスタは、ＮチャネルＭＩＳトランジスタである、請
    求項１０記載の半導体装置。
  12. 【請求項１２】 前記第１の半導体基板領域は、第１の
    電源電圧にバイアスされ、前記第２の半導体基板領域
    は、前記第１の電源電圧と異なる電圧にバイアスされ
    る、請求項１０記載の半導体装置。
  13. 【請求項１３】 前記第２の半導体基板領域は、接地電
    圧よりも高い電圧レベルにバイアスされる、請求項１２
    記載の半導体装置。
  14. 【請求項１４】 第１の振幅の内部出力信号に対しレベ
    ル変換を行なって前記内部出力信号の振幅を変換するレ
    ベル変換回路を備え、前記レベル変換回路は、外部から
    の電源電圧を動作電源電圧として受け、 前記外部からの電源電圧を動作電源電圧として受け、前
    記レベル変換回路の出力信号に従って出力制御信号を生
    成する駆動回路、 前記駆動回路からの出力制御信号に従って、出力ノード
    を前記外部電源電圧レベルまで駆動する出力トランジス
    タ、および前記外部電源電圧を受ける外部電源ノードの
    電圧レベルに応じて、前記レベル変換回路の出力ノード
    を、前記出力トランジスタがオフ状態となる電圧レベル
    に駆動するリセットトランジスタを備える、半導体装
    置。
  15. 【請求項１５】 前記リセットトランジスタは、前記駆
    動回路の出力する出力制御信号に従って、前記レベル変
    換回路の出力ノードを前記電源電圧と異なる電圧レベル
    に駆動する、請求項１４記載の半導体装置。
  16. 【請求項１６】 前記リセットトランジスタは、前記外
    部電源電圧を受ける電源ノードの電圧に従って、前記レ
    ベル変換回路の出力ノードを前記内部出力信号が伝達さ
    れるノードに結合する、請求項１４記載の半導体装置。
  17. 【請求項１７】 前記レベル変換回路は、前記内部出力
    信号の論理レベルを変更することなく振幅変換を前記内
    部出力信号に対して実行する、請求項１５または１６記
    載の半導体装置。
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KR10-2002-0025614A KR100474603B1 (ko) 2001-06-12 2002-05-09 슬루 레이트를 조정할 수 있는 데이터 출력 회로를 갖는반도체 장치
DE10220969A DE10220969A1 (de) 2001-06-12 2002-05-10 Halbleitervorrichtung mit Datenausgabeschaltung mit einstellbarer Ausgangsspannungsschwankung
CN02119978A CN1391230A (zh) 2001-06-12 2002-05-13 具有可调整转换速率的数据输出电路的半导体装置
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005182994A (ja) * 2003-12-19 2005-07-07 Hynix Semiconductor Inc 半導体記憶装置におけるスルーレート調節装置及びその方法
KR100892337B1 (ko) 2007-08-29 2009-04-08 주식회사 하이닉스반도체 출력드라이버
US7956654B2 (en) 2009-02-03 2011-06-07 Hynix Semiconductor Inc. Predriver and output driver circuit using the same
JP2012119883A (ja) * 2010-11-30 2012-06-21 Toshiba Corp 半導体装置
JP2013017086A (ja) * 2011-07-05 2013-01-24 Fujitsu Semiconductor Ltd スルーレートコントロール装置、スルーレートコントロール方法
US8823629B2 (en) 2011-11-04 2014-09-02 Samsung Display Co., Ltd. Display device and driving method of display device

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004051958B4 (de) * 2004-10-26 2007-05-10 Infineon Technologies Ag Schaltungsanordnung und Verfahren zum Einstellen von Betriebsparametern in einem RAM-Baustein
US7262637B2 (en) 2005-03-22 2007-08-28 Micron Technology, Inc. Output buffer and method having a supply voltage insensitive slew rate
US8420144B2 (en) * 2005-11-09 2013-04-16 Ajinomoto Co., Inc. Kokumi-imparting agent, method of using, and compositions containing same
KR100668498B1 (ko) 2005-11-09 2007-01-12 주식회사 하이닉스반도체 반도체 메모리의 데이터 출력장치 및 방법
US7366036B2 (en) * 2006-01-13 2008-04-29 International Business Machines Corporation Memory device with control circuit for regulating power supply voltage
KR100703887B1 (ko) * 2006-03-21 2007-04-09 삼성전자주식회사 적어도 두 가지 동작 타입을 가지는 데이터 출력 드라이버및 상기 출력 드라이버를 구비하는 반도체 장치
KR100945811B1 (ko) * 2008-08-08 2010-03-08 주식회사 하이닉스반도체 데이터 출력 회로
WO2012115839A1 (en) 2011-02-23 2012-08-30 Rambus Inc. Protocol for memory power-mode control
US8418108B2 (en) 2011-06-17 2013-04-09 International Business Machines Corporation Accuracy pin-slew mode for gate delay calculation
US20130063404A1 (en) * 2011-09-13 2013-03-14 Abbas Jamshidi Roudbari Driver Circuitry for Displays
US8644089B2 (en) * 2012-06-15 2014-02-04 SK Hynix Inc. Semiconductor memory device
CN103714842B (zh) * 2012-10-09 2016-12-07 华邦电子股份有限公司 存储器装置以及其电压控制方法
US9269406B2 (en) * 2012-10-24 2016-02-23 Winbond Electronics Corp. Semiconductor memory device for controlling an internal supply voltage based on a clock frequency of an external clock signal and a look-up table
KR20160148112A (ko) * 2015-06-15 2016-12-26 에스케이하이닉스 주식회사 출력 드라이버 및 이를 이용하는 반도체 장치 및 시스템
US11114171B2 (en) 2017-11-08 2021-09-07 Samsung Electronics Co., Ltd. Non-volatile memory device
KR102491576B1 (ko) * 2017-11-08 2023-01-25 삼성전자주식회사 비휘발성 메모리 장치
US10438649B2 (en) * 2018-02-17 2019-10-08 Micron Technology, Inc. Systems and methods for conserving power in signal quality operations for memory devices
CN114067860B (zh) * 2020-08-03 2024-03-26 长鑫存储技术有限公司 存储系统
CN114070296A (zh) 2020-08-03 2022-02-18 长鑫存储技术有限公司 存储系统
US20230065002A1 (en) * 2021-08-31 2023-03-02 Micron Technology, Inc. Programmable Control of Signal Characteristics of Pins of Integrated Circuit Memory Chips

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0716153B2 (ja) 1985-03-15 1995-02-22 日本電気株式会社 半導体集積回路
JPH05167425A (ja) 1991-12-13 1993-07-02 Sharp Corp 多電源対応入力回路
JP2813103B2 (ja) 1992-06-15 1998-10-22 富士通株式会社 半導体集積回路
US5315174A (en) * 1992-08-13 1994-05-24 Advanced Micro Devices, Inc. Programmable output slew rate control
JPH08340020A (ja) 1995-06-13 1996-12-24 Matsushita Electron Corp 半導体装置
JPH10255468A (ja) 1997-03-12 1998-09-25 Casio Comput Co Ltd Ｄｒａｍのリフレッシュ装置
US5898321A (en) * 1997-03-24 1999-04-27 Intel Corporation Method and apparatus for slew rate and impedance compensating buffer circuits
US6335893B1 (en) * 1997-06-16 2002-01-01 Hitachi, Ltd. Semiconductor integrated circuit device
KR100487500B1 (ko) * 1997-09-23 2005-09-02 삼성전자주식회사 반도체 장치의 버퍼회로
JPH11213665A (ja) 1998-01-26 1999-08-06 Mitsubishi Electric Corp 半導体回路装置およびその使用方法
JPH11250656A (ja) * 1998-03-04 1999-09-17 Hitachi Ltd 半導体集積回路装置
JPH11308087A (ja) * 1998-04-24 1999-11-05 Mitsubishi Electric Corp スルーレートコントロール付き出力バッファ回路
US6242941B1 (en) * 1998-05-29 2001-06-05 Altera Corporation Reducing I/O noise when leaving programming mode
JP4071379B2 (ja) * 1998-11-30 2008-04-02 株式会社ルネサステクノロジ 半導体回路装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005182994A (ja) * 2003-12-19 2005-07-07 Hynix Semiconductor Inc 半導体記憶装置におけるスルーレート調節装置及びその方法
KR100892337B1 (ko) 2007-08-29 2009-04-08 주식회사 하이닉스반도체 출력드라이버
US7999579B2 (en) 2007-08-29 2011-08-16 Hynix Semiconductor Inc. Output driver
US7956654B2 (en) 2009-02-03 2011-06-07 Hynix Semiconductor Inc. Predriver and output driver circuit using the same
JP2012119883A (ja) * 2010-11-30 2012-06-21 Toshiba Corp 半導体装置
JP2013017086A (ja) * 2011-07-05 2013-01-24 Fujitsu Semiconductor Ltd スルーレートコントロール装置、スルーレートコントロール方法
US8823629B2 (en) 2011-11-04 2014-09-02 Samsung Display Co., Ltd. Display device and driving method of display device

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