KR20040085096A

KR20040085096A - 슬루 레이트를 조정할 수 있는 데이터 출력 회로를 갖는반도체 장치

Info

Publication number: KR20040085096A
Application number: KR1020040066299A
Authority: KR
Inventors: 마츠모토준코; 야마우치다다아키; 오카모토다케오
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2001-06-12
Filing date: 2004-08-23
Publication date: 2004-10-07
Also published as: KR100474603B1; US20020186596A1; TW559833B; DE10220969A1; JP2002367376A; KR20040087278A; US6714461B2; CN1391230A; KR20030009122A

Abstract

본 발명은 슬루 레이트를 노멀 모드보다도 느리게 설정할 수 있고, 또한 슬루 레이트 조정 시에도, 저소비 전류로 오동작을 발생시키는 일 없이 데이터를 출력하는 소점유 면적의 데이터 출력 회로를 실현하는 것으로, 모드 레지스터(5)에, 데이터 입출력 회로(8)에 포함되는 데이터 출력 회로의 슬루 레이트를, 노멀 모드와 저속 슬루 레이트 사이에서 전환하기 위한 데이터를 저장한다. 이 모드 레지스터(5)에 저장된 데이터에 따라서 슬루 레이트 설정 신호 SLMW를 생성하고, 슬루 레이트 전환 회로(7)에 따라서, 데이터 입출력 회로의 슬루 레이트를 노멀 모드와 이 노멀 모드 시의 슬루 레이트보다도 작은 저속 슬루 레이트 사이에서 전환한다.

Description

슬루 레이트를 조정할 수 있는 데이터 출력 회로를 갖는 반도체 장치{SEMICONDUCTOR DEVICE WITH DATA OUTPUT CIRCUIT HAVING SLEW RATE ADJUSTABLE}

본 발명은 신호를 외부로 출력하기 위한 반도체 장치에 관한 것으로, 특히, 반도체 기억 장치의 데이터를 출력하기 위한 출력 회로에 관한 것이다. 보다 특정적으로는, 본 발명은 고속으로 링잉(ringing)을 생성하는 일 없이 데이터를 출력하기 위한 데이터 출력 속도가 조정 가능한 데이터 출력 회로의 구성에 관한 것이다. 보다 구체적으로는, 본 발명은 슬루 레이트(slew rate)를 노멀 모드(normal mode)와 이 노멀 모드보다 느린 저속 슬루 레이트 모드(slow slew rate mode) 사이에서 변경할 수 있는 반도체 장치에 관한 것이다.

외부 클럭 신호에 동기하여 동작하는 반도체 회로 장치의 일 예로서, 클럭 동기형 메모리가 있다. 이 클럭 동기형 메모리에 있어서는 클럭 신호에 동기하여 데이터의 입출력이 행해진다. 따라서, 데이터의 전송 속도를 외부 클럭 신호에 의해 결정할 수 있어, 고속의 데이터 전송이 실현된다.

이러한 클럭 동기형 메모리에 있어서는, 고속으로 외부의 부하를 구동하여클럭 신호에 동기하여 데이터를 출력하기 위해서, 출력 버퍼 회로가 마련된다.

도 18은 종래의 출력 버퍼 회로 구성의 일 예를 도시하는 도면이다. 도 18에 있어서, 출력 버퍼 회로는 전원 노드와 출력 노드 DN 사이에 접속되고, 또한 그의 게이트에서 내부 판독 데이터 VO를 수신하는 P 채널 MIS 트랜지스터 PQ와, 출력 노드 DN과 접지 노드 사이에 접속되고, 또한 그의 게이트에서 내부 판독 데이터 VO를 수신하는 N 채널 MIS 트랜지스터 NQ를 포함한다. 이 출력 버퍼 회로에는, 데이터 출력 동작 시 내부 회로에 대한 영향을 억제하기 위해서, 출력 전용의 전원 전압 VDDQ가 인가된다. 따라서, 내부 판독 데이터 VO는, 진폭이 출력 전원 전압 VDDQ 레벨인 신호이다. 통상, 이 출력 전원 전압 VDDQ는 내부의 전원 전압보다도 높은 전원 전압이며, 내부에서 레벨 변환을 하여 이 내부 판독 데이터 VO가 생성된다.

내부 판독 데이터 VO가 H 레벨(논리 하이 레벨)일 때에는, N 채널 MIS 트랜지스터 NQ가 온 상태, P 채널 MIS 트랜지스터 PQ가 오프 상태로 되고, 출력 노드 DN은 접지 전압 레벨로 방전되어, 출력 데이터 DQ가 L 레벨(논리 로우 레벨)로 된다.

한편, 내부 판독 데이터 VO가 L 레벨인 경우에는, P 채널 MIS 트랜지스터 PQ가 온 상태, N 채널 MIS 트랜지스터 NQ가 오프 상태로 된다. 이 상태에서는, 출력 노드 DN은 MIS 트랜지스터 PQ에 의해 출력 전원 전압 VDDQ 레벨까지 구동되어, 출력 데이터 DQ가 H 레벨로 된다.

이 도 18에 도시한 바와 같은 출력 버퍼 회로를 이용함으로써, 출력 노드 DN에 대한 외부 부하를 고속으로 구동하여, 데이터를 고속으로 출력한다.

종래의 출력 버퍼 회로는 그 출력 구동 능력(슬루 레이트)이 출력 신호에 링잉을 발생하지 않도록 최적 설계된다. 통상, 이 슬루 레이트 조정은 출력 노드를 구동하는 MIS 트랜지스터의 전류 공급 능력을 조정함으로써 실행된다. SDRAM(클럭 동기형 다이내믹 랜덤 액세스 메모리) 등의 클럭 동기형 메모리에 있어서는, 그 용도에 따라 클럭 신호의 주파수가 지정되어 있고, 따라서, 이 출력 버퍼 회로의 출력 구동 능력(슬루 레이트)도 디폴트값(default value)으로서 설정된다.

제조 단계에 있어서는, 이 디폴트값을 만족하도록, 슬루 레이트의 트리밍(미세 조정)이 실행되고 있다. 그러나, 이 외부 클럭 신호가 디폴트값으로서 설정되는 범위의 클럭 신호이면, 이 외부 클럭 신호에 따라서, 출력 노드를 링잉을 발생시키지 않고 고속 구동할 수 있다.

그러나, 이 외부 클럭 신호가 저속화된 경우에 있어서도, 출력 부하가 변화하지 않는 경우에는, 링잉을 발생시키는 일없이 출력 데이터 신호를 생성할 수 있지만, 필요 이상의 고속도로 출력 버퍼 회로가 동작하기 때문에, 불필요하게 전류가 소비된다고 하는 문제가 발생한다.

또한, 외부 클럭 신호가 디폴트값에 대응하는 클럭 신호인 경우에도, 용도에 따라서는 이 출력 버퍼 회로의 출력 노드에 접속되는 외부 부하가 작게된 경우, 등가적으로, 큰 전류 구동력으로 출력 노드를 구동하기 때문에, 링잉이 발생한다고하는 문제가 발생한다. 통상, 이 외부 부하에 대해서는, 사양값(specification value)으로서 최소 외부 부하가 설정되어 있고, 이 사양값보다도 작은 출력 부하가 접속된 경우에, 출력 버퍼 회로의 슬루 레이트 조정을 실행하는 것은 회로 구성이 복잡하게 되는 등의 관점에서 실행되고 있지 않았다.

종래에는 통상, 디폴트값으로서 최적 설정된 출력 구동력으로 출력 노드를 구동할 뿐, 그 출력 구동력(슬루 레이트)을 통상 모드의 디폴트값보다도 작게 하여 슬루 레이트를 조정하는 것은 전혀 실행되고 있지 않다.

일본 특허 공개 평성 제 11-213665호 공보에 있어서는, 클럭 주파수에 따라 슬루 레이트를 조정하기 위해서, 클럭 신호의 주파수를 검출하여 검출 클럭 신호 주파수에 따라 출력 구동 트랜지스터의 수를 설정하는 구성이 개시되어 있다. 이 선행 기술에 있어서는, 기술 발전에 따른 외부 클럭 신호의 고속화에 대응하기 위해서, 선택적으로 출력 트랜지스터의 수를 증대시켜, 슬루 레이트를 디폴트값보다 크게 할 수 있을 뿐, 슬루 레이트를 디폴트값보다 작게 하는 것은 실행되지 않아, 그 용도가 한정된다고 하는 문제가 있었다.

또한, 이 출력 버퍼 회로의 출력 구동력을 조정하는 경우, 슬루 레이트를 작게 하는 경우에는 출력 신호의 변화 속도는 느리게 된다. 그러나, 시스템 전체의 고속 동작의 관점에서는 될 수 있는 한 빠른 타이밍으로 신호를 확정 상태로 구동해야 한다. 종래의 슬루 레이트 조정에 있어서는 트랜지스터의 출력 구동력을 조정할 뿐, 이 슬루 레이트 조정 시에, 신호 출력 타이밍을 맞춰서 조정하는 것은 실행되지 않는다.

또한, 슬루 레이트 조정에 있어서, 출력 버퍼 회로에 있어서 H 레벨로 구동하는 풀 업(pull-up)용 출력 트랜지스터, 또는 L 레벨로 출력 노드를 구동하기 위한 풀 다운(pull-down)용 출력 트랜지스터의 구동력 조정을 위해, 이 출력 트랜지스터와 동일한 도전형 조정 트랜지스터를 이용하여 선택적으로 온 상태로 되도록 실행된다. 따라서, 이 슬루 레이트 조정의 단계는 동일 도전형의 조정 트랜지스터의 구동 능력의 조정 단계에 의해 결정되므로, 슬루 레이트 조정 폭을 작게 할 수가 없다고 하는 문제가 있었다.

특히, 이 동일 도전형의 트랜지스터를 슬루 레이트 조정 트랜지스터로서 이용하여, 슬루 레이트를 작게 한 경우, 출력 신호의 확정 타이밍이 지연되기 때문에, 고속으로 링잉을 발생시키는 일없이 출력 데이터 신호를 전송할 수가 없다고 하는 문제가 발생한다.

또한, 통상의 출력 회로에 있어서는, 슬루 레이트 조정과는 독립적으로 출력 노드를 동일 방향으로 구동하는 트랜지스터는, 웰 분리 영역의 필요에 의한 회로 점유 면적의 증대를 발생하기 때문에, 동일한 도전형 트랜지스터가 이용된다. 이 경우, P 채널 MIS(절연 게이트형 전계 효과 트랜지스터)를 이용한 경우, 전류 구동력은 N 채널 MIS 트랜지스터와 비교하여 작기 때문에, 필요한 전류 구동력을 얻기 위해서는 P 채널 MIS 트랜지스터의 크기(채널 길이와 채널 폭의 비)가 크게 되어, 회로 점유 면적이 커진다고 하는 문제가 발생한다.

이러한 출력 버퍼 회로의 문제는 상술한 클럭 동기형 메모리 외에, 통상의 반도체 집적 회로 장치의 출력 회로에 있어서도 마찬가지로 발생한다.

본 발명의 목적은 디폴트값보다도 출력 구동력을 작게 하는 슬루 레이트를 조정할 수 있는 반도체 장치를 제공하는 것이다.

본 발명의 다른 목적은 출력 신호의 확정 타이밍을 변경하지 않고 슬루 레이트를 조정할 수 있는 반도체 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 회로 점유 면적의 증대를 될 수 있는 한 억제하여 정확히 슬루 레이트를 조정할 수 있는 반도체 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 회로 점유 면적을 증대시키지 않고 고속으로 출력 신호를 풀 업할 수 있는 반도체 장치를 제공하는 것이다.

도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 전체 구성을 개략적으로 도시하는 도면,

도 2는 도 1에 도시하는 반도체 기억 장치의 슬루 레이트 설정에 관련되는 부분의 구성을 개략적으로 도시하는 도면,

도 3은 도 2에 도시하는 레지스터 회로의 구성의 일 예를 도시하는 도면,

도 4는 본 발명의 실시예 1에 따른 데이터 출력 회로의 구성을 개략적으로 도시하는 도면,

도 5는 도 4에 도시하는 출력 구동 회로의 구성의 일 예를 도시하는 도면,

도 6은 도 5에 도시하는 회로 동작의 진리값을 일람해서 나타내는 도면,

도 7은 본 발명의 실시예 2에 따른 데이터 출력 회로의 구성을 도시하는 도면,

도 8은 도 7에 도시하는 회로의 동작을 데이터 출력 논리의 진리값을 일람해서 나타내는 도면,

도 9는 본 발명의 실시예 2의 변경예의 구성을 도시하는 도면,

도 10은 본 발명의 실시예 3에 따른 데이터 출력 회로의 구성을 나타내는 도면,

도 11은 도 10에 도시하는 데이터 출력 회로의 동작을 나타내는 신호 파형도,

도 12는 본 발명의 실시예 3의 변경예 1의 구성을 도시하는 도면,

도 13은 본 발명의 실시예 3의 변경예 2의 구성을 도시하는 도면,

도 14는 본 발명의 실시예 4에 따른 데이터 출력 회로의 구성을 도시하는 도면,

도 15는 도 14에 도시하는 데이터 출력 회로의 단면 구조를 개략적으로 도시하는 도면,

도 16은 본 발명의 실시예 5에 따른 데이터 출력 회로의 구성을 개략적으로 도시하는 도면,

도 17은 본 발명의 실시예 5의 변경예를 나타내는 도면,

도 18은 종래의 데이터 출력 회로의 출력단의 구성을 도시하는 도면.

도면의 주요 부분에 대한 부호의 설명

4 : 제어 회로 5 : 모드 레지스터

6 : 메모리 회로 7 : 슬루 레이트 전환 회로

8 : 데이터 입출력 회로 4a : 커맨드 디코더

5a : 레지스터 회로 15, 25 : 출력 구동 회로

PT1-PT7 : P 채널 MIS 트랜지스터 NT1-NT9 : N 채널 MIS 트랜지스터

70 : 풀 업 구동 회로 72 : 레벨 변환 회로

74 : CMOS 인버터 PT10, NT10 : 출력 트랜지스터

76, 78 : N 채널 MIS 트랜지스터 80 : 풀 다운 구동 회로

본 발명의 제 1 관점에 따른 반도체 장치는 출력 노드에 병렬로 결합되는 복수의 트랜지스터와, 이들 복수의 트랜지스터의 동작 상태를 설정하기 위한 데이터를 저장하는 레지스터 회로와, 복수의 트랜지스터를 내부 신호에 따라서 구동하기 위한 출력 구동 회로를 포함한다. 레지스터 회로는 노멀 모드 시의 출력 노드의 구동력을 지정하는 디폴트값과, 이 노멀 모드 시의 구동력보다도 작은 구동력을 지정하는 저속 슬루 레이트 모드를 지정하는 데이터 중 어느 하나가 저장된다. 이 출력 구동 회로는 레지스터 회로에 저장되는 데이터에 의해, 선택적으로 내부 신호에 따라 복수의 트랜지스터를 구동한다.

본 발명의 제 2 관점에 따른 반도체 장치는 전원 노드와 출력 노드 사이에 접속되는 도전형이 서로 다른 제 1 및 제 2 절연 게이트형 전계 효과 출력 트랜지스터를 구비한다. 이들 제 1 및 제 2 출력 트랜지스터는 출력 제어 신호에 따라서 상기 출력 노드를 동일 방향으로 구동한다. 제 1 출력 트랜지스터는 제 1 도전형의 반도체 기판 영역에 형성되고, 또한, 제 2 출력 트랜지스터는 상기 제 1 반도체 기판 영역에 둘러싸여 상기 제 1 기판 영역 내에 형성되는 제 2 도전형의 반도체 기판 영역에 형성된다.

본 발명의 제 3 관점에 따른 반도체 장치는, 외부로부터의 전원 전압을 동작 전원 전압으로서 받아, 제 1 진폭의 내부 출력 신호에 대하여 레벨 변환을 실행하여 상기 내부 출력 신호의 진폭을 변환하는 레벨 변환 회로와, 이 외부로부터의 전원 전압을 동작 전원 전압으로서 받아, 레벨 변환 회로의 출력 신호에 따라서 출력 제어 신호를 생성하는 구동 회로와, 이 구동 회로로부터의 출력 제어 신호에 따라서, 출력 노드를 상기 외부 전원 전압 레벨까지 구동하는 출력 트랜지스터와, 외부 전원 전압을 받는 외부 전원 노드의 전압 레벨에 따라서, 레벨 변환 회로의 출력 노드를, 출력 트랜지스터가 오프 상태로 되는 전압 레벨로 구동하는 리셋 트랜지스터를 구비한다.

레지스터 회로에 저장된 디폴트값을 변경함으로써, 출력 노드를 구동하는 트랜지스터의 수를 변경할 수 있어, 출력 노드의 구동 능력, 즉 슬루 레이트를 디폴트값보다도 작게 할 수 있다.

또한, 출력 노드를 도통 시에 동일 방향으로 구동하는 트랜지스터의 도전형을 다르게 하고, 이들 트랜지스터의 한쪽 형성 영역의 반도체 기판 영역 내에 다른쪽의 트랜지스터를 형성하는 기판 영역을 형성함으로써, 이들 트랜지스터 형성 영역을 분리하기 위한 영역이 불필요하게 되어, 회로 점유 면적을 감소시킬 수 있다. 또한, 다른 도전형의 트랜지스터를 이용함으로써, 출력 노드를 구동하는 트랜지스터의 구동력을 효율적으로 조정할 수 있어, 소점유 면적에서 고속으로 출력 노드를 구동할 수 있다.

또한, 출력 트랜지스터가 레벨 변환된 신호에 따라 출력 노드를 구동하는 경우, 전원 전압 레벨에 따라 레벨 변환 회로의 출력 노드의 전압 레벨을, 출력 트랜지스터가 오프 상태로 되는 전압 레벨로 설정함으로써, 전원 투입 및 차단 순서(sequence)에 관계없이 확실하게 출력 트랜지스터를 오프 상태로 설정할 수 있어, 전원 투입/차단 시의 소비 전류를 감소시킬 수 있다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

(실시예 1)

도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 전체의 구성을 개략적으로 도시하는 도면이다. 도 1에 있어서, 반도체 기억 장치는 외부로부터의 클럭 인에이블 신호 CKE와 외부 클럭 신호 ECLK를 수신하여, 클럭 인에이블 신호 CKE의 활성화 시 외부 클럭 신호 ECLK에 따라서 내부 클럭 신호 ICLK를 생성하는 클럭 버퍼(1)와, 내부 클럭 신호 ICLK에 동기하여 외부 제어 신호 그룹 ECON을 취입하여 내부 제어 신호 그룹 ICON을 생성하는 제어 버퍼(2)와, 내부 클럭 신호 ICLK에 동기하여 외부 어드레스 신호 EXAD를 취입하여 내부 어드레스 신호 AD를 생성하는 어드레스 버퍼(3)와, 제어 버퍼(2) 및 어드레스 버퍼(3)로부터의 내부 제어 신호 ICON 및 내부 어드레스 신호 AD에 따라서 각종 내부 동작에 필요한 제어 신호를 생성하는 제어 회로(4)와, 이 반도체 기억 장치의 각종 동작 상태를 나타내는 데이터를 저장하는 모드 레지스터(5)와, 제어 회로(4)의 제어 하에서 동작하여, 어드레스 버퍼(3)로부터의 내부 어드레스 신호 AD에 따라 어드레스 지정된 메모리셀을 선택해서, 선택 메모리셀로의 데이터의 내부 기록/판독을 실행하는 메모리 회로(6)와, 메모리 회로(6)와 외부 사이에서 데이터의 입출력을 실행하는 데이터 입출력 회로(8)와, 모드 레지스터(5)에 저장된 슬루 레이트 설정 신호 SLMW에 따라서 데이터 입출력 회로(8)에 포함되는 데이터 출력 회로의 슬루 레이트를 노멀 모드와 저속 슬루 레이트 모드 사이에서 전환하는 슬루 레이트 전환 회로(7)를 포함한다.

메모리 회로(6)는 복수의 메모리셀, 메모리셀 선택 회로 및 주변 회로를 포함한다. 이 주변 회로는 신호선 프리차지 회로, 내부 데이터 판독 회로 및 내부 데이터 기록 회로 등을 포함한다.

이 도 1에 나타내는 반도체 기억 장치는 클럭 동기형 메모리로서, 외부 클럭 신호 ECLK에 동기하여 외부 신호 ECON 및 EXAD를 취입하고, 취입한 제어 신호 그룹이 지정하는 동작 모드에 따라서 지정된 동작에 필요한 각종 내부 제어 신호를 생성하고, 또한 데이터 입출력 회로(8)를 거쳐서 외부 클럭 신호 EXCLK에 동기하여 데이터의 입출력을 실행한다.

모드 레지스터(5)는 외부 제어 신호 그룹 ECON과 외부 어드레스 신호 EXAD의 소정 비트의 조합에 의해, 모드 레지스터 세트 커맨드가 인가되어, 모드 레지스터에 데이터를 저장하는 모드가 지정되었을 때에, 제어 회로(4)의 제어 하에서, 어드레스 버퍼(3)로부터 인가되는 소정의 어드레스 신호 비트를 모드 지정 데이터로서 저장한다. 이 모드 레지스터(5)에 있어서는, 데이터 액세스 커맨드가 부여되고 나서 유효 데이터가 외부로 판독되기까지의 클럭 사이클을 나타내는 컬럼 레이턴시(column latency) 정보, 하나의 액세스 커맨드가 인가되었을 때에 연속적으로 판독되는 데이터의 수를 나타내는 버스트 길이를 나타내는 데이터 등이 저장된다.

이 모드 레지스터(5)에 있어서, 또한, 데이터 입출력 회로(8)에 포함되는 데이터 출력 회로의 슬루 레이트를, 노멀 모드와 저속 슬루 레이트 모드 사이에서 전환하기 위한 슬루 레이트 설정 신호를 저장하기 위한 레지스터 회로가 마련된다.

슬루 레이트 전환 회로(7)는 이 모드 레지스터(5)에 저장된 슬루 레이트 설정 신호 SLMW에 따라서, 데이터 입출력 회로(8)의 데이터 출력 회로의 슬루 레이트를, 노멀 모드와 저속 슬루 레이트 모드 중 어느 하나로 설정한다.

따라서, 이 모드 레지스터(5)를 이용하여, 데이터 출력 회로의 슬루 레이트를 조정함으로써, 이 반도체 기억 장치의 사용 환경에 따라 최적인 슬루 레이트를 설정할 수 있다.

도 2는 도 1에 나타내는 제어 회로(4) 및 모드 레지스터(5)의 슬루 레이트에 관련되는 부분의 구성을 개략적으로 도시하는 도면이다. 도 2에 있어서, 제어 회로(4)는 제어 버퍼(2)로부터의 내부 제어 신호 그룹 ICON과 어드레스 버퍼(3)로부터의 특정한 어드레스 신호 비트 ADk를 수신하여, 모드 레지스터 세트 커맨드가 인가되었는지 여부를 판정하는 커맨드 디코더(4a)를 포함한다. 이 커맨드 디코더(4a)는 내부 제어군 ICON의 각 신호와 특정한 어드레스 신호 비트 ADk가 소정의 논리 상태로 설정되었을 때에, 모드 레지스터 세트 커맨드가 인가되었다고 판정하고, 모드 레지스터 세트 지시 신호를 생성하여 모드 레지스터(5)에 부여한다.

모드 레지스터(5)는 이 커맨드 디코더(4a)로부터의 모드 레지스터 세트 지시 신호에 응답하여, 소정의 내부 어드레스 신호 비트 ADi를 슬루 레이트 설정 데이터로서 취입하고, 슬루 레이트 설정 신호 SLMW를 생성하는 레지스터 회로(5a)를 포함한다. 이 레지스터 회로(5a)는 디폴트값으로서, 노멀 모드 시의 슬루 레이트를 설정하는 신호가 저장된다. 이 디폴트값으로서는, 예컨대, 리셋 신호가 인가되면, 소정의, 예컨대, L 레벨에 슬루 레이트 설정 신호 SLMW가 설정된다.

이 모드 레지스터 세트 커맨드에 대해서는 슬루 레이트를 설정하기 위한 커맨드가 전용으로 마련되어도 무방하고, 또한, 버스트 길이 및 컬럼 레이턴시를 지정하기 위한 모드 레지스터 세트 커맨드가 인가되었을 때에, 슬루 레이트 설정 데이터가 동시에 저장되어도 무방하다.

도 3은 레지스터 회로(5a) 구성의 일 예를 도시하는 도면이다. 도 3에 있어서, 레지스터 회로(5a)는 커맨드 디코더(4a)로부터의 모드 레지스터 세트 지시 신호 SET, ZSET에 따라서 선택적으로 능동화되어, 어드레스 신호 비트 ADi를 반전하는 3 상태 인버터 버퍼(tri-state inverter buffer)(10)와, 리셋 신호 RST와 3 상태 인버터 버퍼(10)의 출력 신호를 수신하고, 이들 수신한 신호의 부정 논리합 연산에 의해 슬루 레이트 설정 신호 SLMW를 생성하는 NOR 회로(11)와, 이 슬루 레이트 설정 신호 SLMW를 반전하여 3 상태 인버터 버퍼(10)의 출력으로 전달하는 인버터(12)를 포함한다.

리셋 신호 RST는 시스템 리셋 시에, 또는 전원 투입 시에 활성화된다(H 레벨로 구동됨). 3 상태 인버터 버퍼(10)는 이 모드 레지스터 세트 지시 신호 SET, ZSET가 각각 H 레벨 및 L 레벨로 되면 능동화되어, 어드레스 신호 비트 ADi를 반전하여 NOR 회로(11)에 부여한다. 이 모드 레지스터 세트 지시 신호 SET, ZSET가 각각 L 레벨 및 H 레벨로 되면, 이 3 상태 인버터 버퍼(10)는 출력 하이 임피던스 상태로 된다.

NOR 회로(11)는 리셋 신호 RST가 H 레벨로 되면, 슬루 레이트 설정 신호 SLMW를 L 레벨로 설정한다. 이 리셋 신호 RST가 L 레벨로 되면, NOR 회로(11)는 인버터로서 동작하고, NOR 회로(11) 및 인버터(12)에 의해, 래치 회로가 형성된다. 따라서, 이 모드 레지스터 세트 커맨드가 인가되지 않는 경우에는, 단지, 리셋 신호 RST에 따라서 슬루 레이트 설정 신호 SLMW가 디폴트값의 L 레벨로 설정된다. 이 슬루 레이트 설정 신호 SLMW가 L 레벨일 때에는 노멀 모드가 지정된다. 즉, 디폴트로서, 이 슬루 레이트 설정 신호 SLMW는 L 레벨로 설정되어 노멀 모드를 지정한다.

도 4는 도 1에 나타내는 데이터 입출력 회로(8)에 포함되는 데이터 출력 회로의 구성의 일 예를 도시하는 도면이다. 도 4에 있어서, 데이터 출력 회로는 출력 노드 ND와 전원 노드 사이에 서로 병렬 접속되는 P 채널 MIS 트랜지스터 PT1, PT2와, 출력 노드 ND와 접지 노드 사이에 서로 병렬 접속되는 N 채널 MIS 트랜지스터(절연 게이트형 전계 효과 트랜지스터) NT1, NT2와, 내부 판독 데이터 VO와 슬루레이트 설정 신호 SLMW에 따라서, 이들 MIS 트랜지스터 PT1, PT2, NT1, NT2에 대한 제어 신호 /HO1,/HO2, LO1, LO2를 각각 생성하는 출력 구동 회로(15)를 포함한다.

이 도 4에 나타내는 출력 회로의 구성에 있어서, 슬루 레이트 전환 회로(7)가 데이터 출력 회로 내에 마련된다. 즉, 슬루 레이트 전환 회로(7)와 데이터 출력 회로가 일체화된다.

출력 노드 ND에 대하여 출력 노드를 풀 업하기 위한 P 채널 MIS 트랜지스터 PT1, PT2를 병렬 접속하고, 또한 출력 노드 ND에 대하여, 이 출력 노드 풀 다운용의 N 채널 MIS 트랜지스터 NT1, NT2를 병렬 접속한다. 이들 MIS 트랜지스터 PT1, PT2 및 NT1, NT2를, 슬루 레이트 모드가 노멀 모드인지 저속 슬루 레이트 모드인지에 따라 개별적으로 제어함으로써, 용이하게 슬루 레이트의 전환을 실행할 수 있다.

도 5는 도 4에 나타내는 출력 구동 회로(15)의 구성의 일 예를 도시하는 도면이다. 도 5에 있어서, 출력 구동 회로(15)는 내부 판독 데이터 VO와 슬루 레이트 설정 신호 SLMW를 수신하여 출력 제어 신호 /HO2를 생성하는 레벨 변환 기능을 갖는 OR 회로(15a)와, 내부 판독 데이터 VO와 슬루 레이트 설정 신호 SLMW를 수신하여, 출력 제어 신호 LO2를 생성하는 레벨 변환 기능을 갖는 게이트 회로(15b)와, 내부 판독 데이터 VO의 진폭을 출력 전원 전압 레벨로 변환하여 출력 제어 신호 /HO1을 생성하는 레벨 변환 회로(15c)와, 내부 판독 데이터 VO를 출력 전원 전압 레벨의 진폭 신호로 변환하여 출력 제어 신호 LO1을 생성하는 레벨 변환 회로(15d)를 포함한다.

내부 판독 데이터 VO는 내부 전원 전압 Vddp를 동작 전원으로서 받는 회로에 의해 생성되고, 진폭이 내부 전원 전압 레벨이다. 출력 전원 전압 VDDQ는 될 수 있는 한 고속으로 출력 노드를 구동하기 위해서, 이 내부 전원 전압 Vddp보다도 높은 전압이다. 레벨 변환 회로(15c, 15d), OR 회로(15a) 및 게이트 회로(15b)에 의해 신호의 레벨 변환을 실행하여, 데이터 출력 회로의 트랜지스터를 확실하게 온/오프 상태로 설정한다.

여기서, 레벨 변환 회로(15c, 15d)는 레벨 변환을 실행하지만, 신호의 논리 레벨 변환은 실행하지 않는다.

이 도 5에 나타내는 구성에 있어서, 또한, 출력 인에이블 신호 DOM에 따라서, 내부 판독 데이터를 생성하는 회로가 전단에 마련되어도 무방하다. 내부 판독 데이터는 진폭이 내부 전원 전압 Vddp 레벨인 신호이며, 레벨 변환된 뒤, 출력 트랜지스터에 대한 출력 제어 신호가 생성되는 구성이면, 이 내부 판독 데이터 VO를 생성하는 부분의 구성은 임의이다.

이 도 5에 나타내는 출력 구동 회로(15)의 구성에 있어서는, 슬루 레이트 설정 신호 SLMW가, 디폴트값의 L 레벨일 때에 노멀 모드가 지정된다.

도 6은 도 5에 나타내는 출력 구동 회로(15) 동작의 진리값을 일람하여 도시하는 도면이다. 이하, 도 6을 참조하여, 도 5에 나타내는 출력 구동 회로의 동작에 대하여 설명한다. 이 진리값에 있어서는 출력 트랜지스터 PT1, PT2의 전류 구동력은 거의 같게 설정되고, 또한 출력 트랜지스터 NT1, NT2의 전류 구동력도 거의 같게 설정된다. 이들 트랜지스터의 크기(채널 길이와 채널 폭의 비)를 같게 함으로써 전류 구동력을 같게 할 수 있다(동일 도전형의 트랜지스터에 대하여).

노멀 모드 시에 있어서는, 슬루 레이트 설정 신호 SLMW는 L 레벨이며, OR 회로(15a) 및 게이트 회로(15b)는 각각 버퍼 회로로서 동작한다. 레벨 변환 회로(15c 및 15d)는 레벨 변환만을 실행하고, 논리 레벨의 변환은 실행하지 않는다.

따라서, 이 경우에는, 출력 제어 신호 /HO1,/HO2, LO1, LO2가 내부 판독 데이터 VO에 따라서 생성된다. 내부 판독 데이터 VO가 L 레벨일 때에는 출력 제어 신호 /HO1, /HO2, LO1, LO2가 모두 L 레벨로 된다. 따라서, 이 상태에 있어서는 도 4에 나타내는 풀 업용의 P 채널 MIS 트랜지스터 PT1, PT2가 온 상태로 되고, 출력 노드 ND를 출력 전원 전압 VDDQ 레벨까지 충전해서, 외부로의 출력 데이터 DQ가 H 레벨로 된다. 한편, 이 노멀 모드 시에 있어서, 내부 판독 데이터 VO가 H 레벨일 때에는 출력 구동 회로(15)로부터의 출력 제어 신호 /HO1,/HO2, LO1, LO2가 모두 H 레벨로 된다. 따라서, 도 4에서 N 채널 MIS 트랜지스터 NT1, NT2가 온 상태로 되고, 출력 노드 ND가 접지 전압 레벨까지 방전되어, 외부 출력 데이터 DQ가 L 레벨로 된다.

한편, 이 슬루 레이트 설정 신호 SLMW가 H 레벨로 설정되어, 노멀 모드 시보다도 슬루 레이트가 저감되는 저속 슬루 레이트 모드가 지정된 경우에는, OR 회로(15a)에서 출력되는 출력 제어 신호 /HO2가 H 레벨로 고정되고, 또한 게이트 회로(15b)에서 출력되는 출력 제어 신호 LO2가 L 레벨로 고정된다. 따라서, 도 4에 나타내는 MIS 트랜지스터 PT2, NT2가 오프 상태로 고정된다. 따라서, 이 상태에 있어서는 출력 제어 신호 /HO1, LO2가 내부 판독 데이터 VO에 따라서 생성되어, MIS트랜지스터 PT1, NT1에 따라서 출력 노드 ND가 구동된다. 한 개의 MIS 트랜지스터 PT1 또는 NT1을 이용하여 출력 노드 ND의 풀 업 또는 풀 다운 동작이 행해지기 때문에, 두 개의 MIS 트랜지스터 PT1, PT2 또는 NT1, NT2를 이용하여 출력 노드 ND를 풀 업 또는 풀 다운하는 구성의 노멀 모드 시에 비해, 이 출력 데이터 DQ의 변화 속도는 느리게 되고, 따라서, 슬루 레이트는 낮게 된다.

따라서, 이 출력 노드에 개별적으로 제어되는 MIS 트랜지스터를 병렬로 마련하여, 슬루 레이트 설정 신호에 따라서 선택적으로 이들 트랜지스터를 동작 가능 상태로 설정함으로써, 용이하게 슬루 레이트를 저하시킬 수 있다.

(실시예 2)

도 7은 본 발명의 실시예 2에 따른 데이터 출력 회로의 구성을 도시하는 도면이다. 도 7에 있어서, 이 데이터 출력 회로는 전원 노드와 출력 노드 사이에 병렬 접속되는 P 채널 MIS 트랜지스터 PT3, PT4와, 출력 노드 ND와 접지 노드 사이에 병렬 접속되는 N 채널 MIS 트랜지스터 NT3, NT4를 포함한다. P 채널 MIS 트랜지스터 PT3은 그 전류 구동 능력이 P 채널 MIS 트랜지스터 PT4의 전류 구동 능력보다도 낮게 된다. 또한, N 채널 MIS 트랜지스터 NT3은 그 전류 구동 능력이 N 채널 MIS 트랜지스터 NT4의 전류 구동 능력보다도 크게 된다.

노멀 모드 시에 있어서, MIS 트랜지스터 PT3, NT3에 의해 출력 노드 ND를 구동하고, 저속 슬루 레이트 모드일 때에는 MIS 트랜지스터 PT4, NT4를 이용하여 출력 노드 ND를 구동한다. 이들 출력 MIS 트랜지스터 PT3, PT4, NT3, NT4를 내부 판독 데이터 VO에 따라서 구동하는 출력 구동 회로는 슬루 레이트 설정 신호 SLMW를 반전하는 인버터(25a)와, 내부 판독 데이터 VO와 슬루 레이트 설정 신호 SLMW를 수신해서 출력 제어 신호 /HO1을 생성하여 MIS 트랜지스터 PT3의 게이트로 부여하는 OR 회로(25b)와, 인버터(25a)로부터 상보의 슬루 레이트 설정 신호 ZSLMW와 내부 판독 데이터 VO를 수신해서 출력 제어 신호 /HO2를 생성하여 MIS 트랜지스터 PT4의 게이트로 부여하는 OR 회로(25c)와, 내부 판독 데이터 VO와 상보의 슬루 레이트 설정 신호 ZSLMW를 수신해서 출력 제어 신호 LO1을 생성하여 MIS 트랜지스터 NT3의 게이트로 부여하는 AND 회로(25d)와, 슬루 레이트 설정 신호 SLMW와 내부 판독 데이터 VO를 수신해서 출력 제어 신호 LO2를 생성하여 MIS 트랜지스터 NT4의 게이트로 부여하는 AND 회로(25e)를 포함한다.

이들 게이트 회로(25b-25e)는 실시예 1의 구성과 마찬가지로 레벨 변환 기능을 갖고 있다.

슬루 레이트 설정 신호 SLMW는 L 레벨일 때에 노멀 모드를 지정하고, H 레벨일 때에 그 슬루 레이트를 노멀 모드 시보다 저하시키는 저속 슬루 레이트 모드를 지정한다. 다음에, 이 도 7에 나타내는 데이터 출력 회로의 동작을 도 8에 나타내는 진리값표를 참조하여 설명한다.

노멀 모드 시에 있어서는 슬루 레이트 설정 신호 SLMW가 L 레벨이며, 인버터(25a)로부터의 상보의 슬루 레이트 신호 ZSLMW가 H 레벨로 된다. 따라서, OR 회로(25c)에서 출력되는 출력 제어 신호 /HO2가 H 레벨로 고정되고, 또한 AND 회로(25e)에서 출력되는 출력 제어 신호 LO2가 L 레벨로 고정된다. 한편, OR 회로(25b) 및 AND 회로(25d)가 버퍼 회로로서 동작하여, 내부 판독 데이터 VO에 따라서 출력 제어 신호 /HO1, LO1을 각각 생성한다. 따라서, 내부 판독 데이터 VO가 L 레벨일 때에는 출력 제어 신호 /HO1이 L 레벨, 출력 제어 신호 LO1이 L 레벨로 되어, MIS 트랜지스터 PT3에 따라 출력 노드 ND가 전원 전압 VDDQ 레벨까지 구동된다.

한편, 내부 판독 데이터 VO가 H 레벨일 때에는 출력 제어 신호 /HO1, LO1이 모두 H 레벨로 되어, MIS 트랜지스터 PT3이 오프 상태, MIS 트랜지스터 NT3이 온 상태로 되어, 출력 노드 ND가 이 온 상태의 MIS 트랜지스터 NT3을 거쳐서 접지 전압 레벨로 구동된다.

한편, 슬루 레이트 설정 신호 SLMW가 H 레벨로 설정된 경우에는, 상보의 슬루 레이트 설정 신호 ZSLMW는 L 레벨이다. 따라서, 이 상태에 있어서, AND 회로(25d)에서 출력되는 출력 제어 신호 LO1이 L 레벨로 고정되고, 또한 OR 회로(25b)에서 출력되는 출력 제어 신호 /HO1이 H 레벨로 고정된다. 따라서 MIS 트랜지스터 PT3, NT3이 오프 상태로 고정된다.

한편, OR 회로(25c) 및 AND 회로(25e)가 버퍼 회로로서 동작하여, 내부 판독 데이터 VO에 따라서, 각각, 출력 제어 신호 /HO2, LO2를 생성한다. 내부 판독 데이터 VO가 L 레벨일 때에는 출력 제어 신호 /HO2, LO2가 함께 L 레벨로 되어, 출력 노드 ND는 MIS 트랜지스터 PT4에 의해, 전원 전압 VDDQ 레벨까지 구동된다. 내부 판독 데이터 VO가 H 레벨일 때에는 출력 제어 신호 /HO2, LO2가 함께 H 레벨로 되어, MIS 트랜지스터 PT4가 오프 상태, MIS 트랜지스터 NT4가 온 상태로 되고, 출력 노드 NT가, 그 온 상태의 MIS 트랜지스터 NT4를 거쳐서 접지 전압 레벨까지 구동된다.

따라서, 이 도 7에 나타내는 바와 같은 데이터 출력 회로를 이용하는 경우, MIS 트랜지스터 PT3, PT4의 전류 구동 능력을 서로 다르게 하고, 또한 MIS 트랜지스터 NT3, NT4의 전류 구동 능력을 서로 다르게 함으로써, 슬루 레이트의 조정 폭을, 트랜지스터의 전류 구동 능력 조정 폭으로 설정할 수 있다. MIS 트랜지스터 PT3, PT4, NT3, NT4의 전류 구동 능력은 그 채널 폭 W와 채널 길이 L의 비율인 W/L을 조정함으로써 최적값으로 설정할 수 있다.

(변경예)

도 9는 본 발명의 실시예 2의 변경예를 나타내는 도면이다. 이 도 9에 나타내는 데이터 출력 회로에 있어서는, OR 회로(25c)에서 출력되는 출력 제어 신호 /HO2가, 저항 소자 R1을 거쳐서 MIS 트랜지스터 PT4의 게이트로 전달된다. 또한, AND 회로(25e)에서 출력되는 출력 제어 신호 LO2가 저항 소자 R2를 거쳐서 MIS 트랜지스터 NT4의 게이트로 인가된다. 다른 구성은 도 7에 나타내는 구성과 같으며, 대응하는 부분에는 동일 참조 부호를 부여하고, 그 상세한 설명은 생략한다.

이 도 9에 나타내는 구성의 경우, 저항 소자 R1, R2에 의해, 출력 제어 신호 /HO2, LO2의 변화 속도를 저하시켜, 이들 출력 제어 신호 /HO2, LO2를 천천히 변화시킨다. 따라서, MIS 트랜지스터 PT4, NT4는 천천히 온/오프 상태로 되어, 출력 노드 ND를 천천히 구동한다. 따라서, 저항 소자 R1, R2가 지연 소자로서, 파형의 상승 에지 및 하강 에지를 지연시키고 있어, 슬루 레이트를 보다 감소시킬 수 있다.

따라서, 저항 소자 R1, R2를 지연 소자로서 이용하여, 출력 제어 신호 /HO2, LO2의 변화 속도를 저하시킴으로써, 슬루 레이트를 보다 세밀하게 이들 저항 소자 R1, R2의 저항치에 따라서 설정할 수 있다.

또, 출력 구동 트랜지스터는 풀 업용 및 풀 다운용으로 각각 두 개 배치되어 있지만, 이들 풀 업용 및 풀 다운용의 트랜지스터는 각각 세 개 이상 배치되어도 무방하다.

또, 이 도 9에 나타내는 구성에 있어서는 MIS 트랜지스터 PT3, PT4의 전류 구동 능력이 같으며, 또한 MIS 트랜지스터 NT3, NT4의 전류 구동 능력이 같아도 무방하다. 이 경우에 있어서도, 저항 소자 R1, R2의 지연 기능에 의해, MIS 트랜지스터 PT4, NT4의 동작 속도를 MIS 트랜지스터 PT3, NT3의 동작 속도보다 느리게 하여, 출력 노드 ND를 천천히 구동할 수 있어, 저속 슬루 레이트 모드를 실현할 수 있다.

이상과 같이, 본 발명의 실시예 2에 따르면, 출력 노드를 구동하는 복수의 트랜지스터를 슬루 레이트 설정 신호에 따라서 택일적으로 구동하고 있어, 그 트랜지스터 개개의 전류 구동 능력에 따라서, 슬루 레이트를 최적값으로 설정할 수 있다.

또한, 이 저속 슬루 레이트 모드 시에 있어서, 출력 제어 신호를, 지연 소자를 거쳐서 대응하는 출력 트랜지스터의 게이트로 부여함으로써, 슬루 레이트를 보다 저하시킬 수 있고, 또한 저항 소자의 저항치에 의해, 미세하게 이 슬루 레이트를 조정할 수 있다.

(실시예 3)

도 10은 본 발명의 실시예 3에 따른 데이터 출력 회로의 구성을 도시하는 도면이다. 도 10에 있어서, 데이터 출력 회로는 전원 노드와 출력 노드 ND 사이에 접속되고, 또한 그의 게이트에서 내부 판독 데이터 VO를 받는 P 채널 MIS 트랜지스터 PT5와, 내부 데이터 VO를 반전하는 인버터(30)와, 전원 노드와 출력 노드 ND 사이에 접속되고, 또한 그의 게이트에서 인버터(30)의 출력 신호 ZVO를 수신하는 N 채널 MIS 트랜지스터 NT6과, 출력 노드 ND와 접지 노드 사이에 접속되며, 또한 그의 게이트에서 내부 판독 데이터 VO4를 수신하는 N 채널 MIS 트랜지스터 NT5를 포함한다.

또, 이 도 10에 나타내는 내부 판독 데이터 VO는 진폭이 출력 전원 전압 레벨이다.

도 11은 이 도 10에 나타내는 데이터 출력 회로의 동작을 나타내는 신호 파형도이다. 이하, 도 11을 참조하여, 이 도 10에 나타내는 데이터 출력 회로의 동작에 대해서 설명한다.

내부 판독 데이터 VO가 H 레벨일 때에는 MIS 트랜지스터 NT5가 온 상태, MIS 트랜지스터 PT5, NT6이 오프 상태이며, 출력 노드 ND는 접지 전압 레벨로 유지된다.

이어서, 이 내부 판독 데이터 VO가 H 레벨에서 L 레벨로 하강하면, P 채널MIS 트랜지스터 PT5가 온 상태, N 채널 MIS 트랜지스터 NT5가 오프 상태로 된다. 또한, 인버터(30)의 출력 신호 ZVO가 H 레벨로 되어, N 채널 MIS 트랜지스터 NT6이 온 상태로 된다. 따라서, 출력 노드 ND는 MIS 트랜지스터 PT5, NT6에 의해 구동된다.

P 채널 MIS 트랜지스터는, 그 캐리어가 정공이므로, 그 동작 속도는 느리다. 한편, N 채널 MIS 트랜지스터는, 그 캐리어가 전자이므로, 고속으로 전하를 전달할 수 있다.

통상, 출력 신호의 상승 및 하강 속도를 같게 하기 위해서, P 채널 MIS 트랜지스터를 출력 풀 업용의 트랜지스터로서 이용하는 경우, 그 크기를 통상의 N 채널 MIS 트랜지스터의 크기(채널 폭과 채널 길이의 비)보다 충분히 크게 하여, 등가적으로, P 채널 MIS 트랜지스터 및 N 채널 MIS 트랜지스터의 전류 구동 능력을 같게 하는 것이 실행된다. 그러나, 이 경우, P 채널 MIS 트랜지스터의 점유 면적이 증대하여, 데이터 출력 회로의 레이아웃 면적이 증대한다.

이 N 채널 MIS 트랜지스터 NT6을 보조적으로 이용하여, 출력 노드 ND를 구동함으로써, 이 P 채널 MIS 트랜지스터 PT5의 구동 능력을 보상하여 고속으로 출력 노드 ND를, 출력 전원 전압 VDDQ 전압으로까지 구동할 수 있다. 따라서, 회로 점유 면적을 증대시키지 않고, 이 외부 출력 데이터 DQ가, L 레벨로부터 H 레벨로 이행하는 시간을 감소시킬 수 있어, 고속 액세스가 실현된다.

또, 이 MIS 트랜지스터 NT6의 게이트로 인가되는 신호 ZVO는 출력 전원 전압 VDDQ 레벨이면 무방하고, 이 MIS 트랜지스터 NT6의 임계값 전압 손실을 보상하기위해서 특별히 승압할 필요는 없다. 최종적으로, P 채널 MIS 트랜지스터 PT5에 의해, 출력 노드 ND가 출력 전원 전압 VDDQ까지 구동되기 때문이다. 그러나, 이 인버터(30)가 레벨 변환 기능을 갖고, MIS 트랜지스터 NT6의 게이트로 부여하는 신호 ZVO를, 출력 전원 전압 VDDQ보다도 높은 고전압 Vpp 레벨까지 승압하는 구성을 이용하여도 무방하다. 이 경우, 보다 고속으로 출력 노드 ND를 구동할 수 있다.

(변경예 1)

도 12는 본 발명의 실시예 3의 변경예 1의 구성을 도시하는 도면이다. 도 12에 있어서는 이 데이터 출력 회로에 있어서, 내부 판독 데이터 VO가 버퍼 회로(32)를 거쳐서 MIS 트랜지스터 PT5, NT5의 게이트로 전달된다. 다른 구성은 도 10에 나타내는 구성과 같으며, 대응하는 부분에는 동일 참조 부호를 부여하고, 그 상세한 설명은 생략한다.

버퍼 회로(32)의 지연 시간은 인버터(30)의 게이트 지연보다도 크다. 따라서, P 채널 MIS 트랜지스터 PT5가 온 상태로 될 때, 그것보다도 빠른 타이밍에서, N 채널 MIS 트랜지스터 NT6이 온 상태로 되어, 출력 노드 ND를 출력 전원 전압 레벨로 구동한다. 따라서, 출력 신호의 상승 타이밍을 빠르게 할 수 있어, 보다 빠르게 출력 데이터 DQ를 L 레벨로부터 H 레벨로 구동할 수 있다.

또, 이 N 채널 MIS 트랜지스터 NT5의 게이트로는, 내부 판독 데이터 VO가 버퍼 회로(32)를 거치는 일없이 직접 인가되어도 무방하다. N 채널 MIS 트랜지스터 NT5, NT6이 함께 온 상태로 되어 관통 전류가 흐르는 기간을 보다 짧게 할 수 있다.

(변경예 2)

도 13은 본 발명의 실시예 3의 변경예 2의 구성을 도시하는 도면이다. 이 도 13에 나타내는 구성에 있어서, 출력 노드 ND와 전원 노드 사이에 병렬로 P 채널 MIS 트랜지스터 PT7, PT8 및 N 채널 MIS 트랜지스터 NT8이 접속되고, 또한 출력 노드 ND와 접지 노드 사이에 N 채널 MIS 트랜지스터 NT7, NT17이 병렬 접속된다. P 채널 MIS 트랜지스터 PT7, PT8의 게이트에는, 각각, 출력 제어 신호 /HO1, /HO2가 인가되고, N 채널 MIS 트랜지스터 NT8의 게이트에는 출력 제어 신호 HO1 또는 HO2가 인가된다.

출력 제어 신호 HO1, HO2 중 어떤 것이 MIS 트랜지스터 NT8의 게이트로 인가되는가는, 이들 출력 제어 신호 HO1, HO2의 슬루 레이트 조정 시에 설정되는 논리 레벨에 따라 다르다. 이 MIS 트랜지스터 NT8은 노멀 슬루 레이트 동작 시 및 저속 슬루 레이트 모드 시 어느 것에서도, 출력 데이터 DQ가 H 레벨로 구동될 때에는 도통 상태로 된다.

N 채널 MIS 트랜지스터 NT7, NT17의 게이트에는, 각각, 출력 제어 신호 LO1, LO2가 인가된다. 이들 출력 제어 신호 /HO1,/HO2, LO1, LO2는 이전의 실시예 1 및 2 중 어느 하나의 출력 구동 회로에 의해 생성된다.

이 도 13에 나타내는 구성에 있어서는 출력 노드 ND를 H 레벨로 구동하는 경우, 노멀 모드 시에 있어서는 예컨대, 출력 제어 신호 /HO1, /HO2가 함께 L 레벨로되고, 또한, 출력 제어 신호 HO1 또는 HO2에 따라서 MIS 트랜지스터 NT8이 도통한다. 따라서, 출력 노드 ND가 고속으로 H 레벨로 구동된다.

한편, 저속 슬루 레이트 모드가 설정된 경우에 있어서는 출력 노드 ND를 H 레벨로 구동하는 경우, MIS 트랜지스터 PT7이 비도통 상태로 설정된다. MIS 트랜지스터 PT8, NT8이 도통 상태로 설정되던가, 또는 MIS 트랜지스터 NT8만이 도통 상태로 설정된다. 따라서, 이 슬루 레이트가 노멀 모드 시보다도 느리게 설정된 저속 슬루 레이트 모드에 있어서는 출력 노드 ND는 비교적 작은 전류 구동력으로 구동되어, 링잉의 발생을 확실하게 방지할 수 있다.

또, 노멀 모드 시에 있어서, MIS 트랜지스터 PT8이 비도통 상태로 설정되고, 출력 노드 ND가 MIS 트랜지스터 PT7, NT8에 의해 구동되어도 무방하다.

이 도 13에 도시하는 구성의 경우, 노멀 모드에 있어서, 출력 데이터 DQ를 L 레벨로부터 H 레벨로 고속으로 상승시킬 수 있다. 또한, 저속 슬루 레이트 모드에 있어서, 출력 노드 ND가 천천히 구동되는 경우에 있어서도, N 채널 MIS 트랜지스터 NT8을 이용하여, 고속으로 이 출력 노드 ND를 출력 전원 전압 VDDQ 레벨까지 구동할 수 있다. 저속 슬루 레이트 모드 시에 있어서도, 고속으로 출력 데이터 DQ를 L 레벨로부터 H 레벨로 상승시킬 수 있다.

또, 출력 노드 ND를 H 레벨로부터 L 레벨로 구동하는 경우에 있어서는, 노멀 모드 시에 있어서는, 이전의 실시예 1 또는 2와 마찬가지로 해서, 출력 제어 신호 LO1, LO2에 따라서, MIS 트랜지스터 NT7, NT8이 선택적으로 도통 상태로 된다. 저속 슬루 레이트 모드 시에 있어서는, MIS 트랜지스터 NT17이 도통 상태로 되어, 출력 노드 ND를 비교적 작은 구동력으로 구동한다.

또, 이 도 13에 나타내는 구성에 있어서도, MIS 트랜지스터 NT8의 게이트에 인가되는 출력 제어 신호의 전압 레벨은, 출력 전원 전압 VDDQ의 전압 레벨이어도 무방하고, 또한, 출력 전원 전압 이상의 전압 레벨까지 승압되어도 무방하다. 승압 구성을 이용하는 경우, 고속으로 MIS 트랜지스터 NT8을 도통 상태로 설정할 수 있고, 또한 그 전류 구동력도 크게 할 수 있다.

단, 슬루 레이트 모드가 저속 슬루 레이트 모드로 설정되었을 때에 MIS 트랜지스터 NT8만이 도통 상태로 되는 경우에는, 출력 데이터 신호 DQ가 CMOS 레벨의 신호이고, 출력 전원 전압 레벨까지 구동해야 하는 경우에는, 승압 구성이 이용된다. 예컨대, TTL 레벨의 신호일 때와 마찬가지로 출력 데이터 신호 DQ를 풀(full) 전원 전압 레벨까지 구동할 필요가 없는 경우에는, 특히 승압 구성은 마련되지 않아도 무방하다.

이상과 같이, 본 발명의 실시예 3에 따르면, 출력 노드를 P 채널 MIS 트랜지스터 및 N 채널 MIS 트랜지스터 양자를 이용하여 구동하고 있어, 회로 점유 면적을 증대시키지 않고, 고속으로 출력 데이터를 L 레벨로부터 H 레벨로 구동할 수 있다.

(실시예 4)

도 14는 본 발명의 실시예 4에 따른 데이터 출력 회로의 구성을 개략적으로 도시하는 도면이다. 도 14에 있어서, 데이터 출력 회로는, 내부 판독 데이터 RD를 수신하는 인버터(40)와, 내부 판독 데이터 RD와 상보의 슬루 레이트 설정 신호ZSLMW를 수신하는 NAND 회로(41)와, 상보의 슬루 레이트 설정 신호 ZSLMW를 수신하는 인버터(42)와, 인버터(41 및 42)의 출력 신호를 수신하는 NOR 회로(43)와, 전원 노드와 출력 노드 ND 사이에 접속되고, 또한 그의 게이트에서 인버터(40)의 출력 신호 ZRD를 수신하는 P 채널 MIS 트랜지스터 PT5와, 전원 노드와 출력 노드 ND 사이에 접속되고, 또한 그의 게이트에서 NAND 회로(41)의 출력 신호를 수신하는 P 채널 MIS 트랜지스터 PT15와, 전원 노드와 출력 노드 ND 사이에 접속되고, 그의 게이트에서 내부 판독 데이터 RD를 수신하고, 또한 그의 백게이트에서 NOR 회로(43)의 출력 신호를 수시하는 N 채널 MIS 트랜지스터 NT9와, 출력 노드 ND와 접지 노드 사이에 접속되고, 또한 상보의 내부 판독 데이터 ZRD를 게이트에서 받는 N 채널 MIS 트랜지스터 NT5를 포함한다.

이 도 14에 나타내는 데이터 출력 회로에 있어서는, 전원 노드와 출력 노드 ND 사이에 접속되는 N 채널 MIS 트랜지스터 NT9의 백게이트로, NOR 회로(43)의 출력 신호가 바이어스 전압 Vbias로서 인가된다.

노멀 슬루 레이트 모드 시에 있어서는, 상보의 슬루 레이트 설정 신호 ZSLMW가 H 레벨로 설정되어, NAND 회로(41)가 인버터로서 동작한다. 따라서, 내부 판독 데이터 RD가 H 레벨일 때에는, MIS 트랜지스터 PT5, PT15가 함께 도통 상태로 되어, 출력 노드가 큰 전류 구동력으로 구동된다. 이 때, 또한, MIS 트랜지스터 NT9도, 내부 판독 데이터 RD가 H 레벨이기 때문에 도통하여, 출력 노드 ND를 H 레벨로 구동한다.

이 상태에 있어서, 인버터(40, 42)의 출력 신호가 함께 H 레벨로 되어, 백게이트 바이어스 효과에 의해 그 임계값이 저하하여, 고속으로 출력 노드 ND를 H 레벨로 구동한다. 따라서, 이 백게이트 바이어스 전압 Vbias는, 노멀 슬루 레이트 모드 시에 있어서는, 내부 판독 데이터의 상승에 동기하여 상승하고, MIS 트랜지스터 NT9의 임계값 전압은 내부 판독 데이터의 상승에 따라 작게 된다.

이 백게이트 바이어스 전압 Vbias는 전원 전압 레벨로 되어도, 이 MIS 트랜지스터 NT9는 웰 내에 다른 소자와 분리하여 형성함으로써, 이 MIS 트랜지스터 NT9의 백게이트가 전원 전압 레벨로 되어도 다른 소자에 대하여 악영향을 미치는 일이 없다. 이 MIS 트랜지스터 NT9에 있어서 백게이트로부터 출력 노드 ND로 전류가 흘러도 출력 노드가 전원 전압 레벨까지 구동되면, 이 MIS 트랜지스터 NT9의 백게이트와 드레인 사이의 PN 접합은 비도통 상태로 된다.

노멀 슬루 레이트 모드 시에 있어서 내부 판독 데이터 RD가 L 레벨로 하강할 때에는, 상보의 내부 판독 데이터 ZRD가 H 레벨로 되고, NOR 회로(43)의 출력 신호가 L 레벨로 하강하며, 따라서 MIS 트랜지스터 NT9의 백게이트 바이어스 전압 Vbias가 접지 전압 레벨로 되어, 그 임계값 전압이 커지게 된다(백게이트 효과가 발생하지 않음). 이 동작 시에 있어서는, MIS 트랜지스터 PT5, PT15도 내부 판독 데이터 RD의 하강에 동기하여 비도통 상태로 된다. MIS 트랜지스터 NT5가 이 내부 판독 데이터 RD의 하강에 동기하여 도통 상태로 되어, 출력 노드 ND를 접지 전압 레벨로 구동한다.

저속 슬루 레이트 모드 시에 있어서는, 상보의 슬루 레이트 설정 신호 ZSLMW가 L 레벨로 설정되고, NAND 회로(41)의 출력 신호가 H 레벨로 고정되므로, MIS 트랜지스터 PT15가 비도통 상태로 고정된다. 또한, 인버터(42)의 출력 신호가 H 레벨로 고정되기 때문에, NOR 회로(43)의 출력 신호가 접지 전압 레벨로 되고, MIS 트랜지스터 NT9의 백게이트 바이어스 전압 Vbias가 접지 전압 레벨로 고정되어, 백게이트 바이어스 효과는 발생하지 않는다. 따라서, 이 내부 판독 데이터 RD가 H 레벨로 상승하면, MIS 트랜지스터 PT5, NT9에 의해 출력 노드 ND가 H 레벨로 구동되지만, MIS 트랜지스터 NT9의 임계값 전압이 작게 되어 있어, 노멀 모드 시에 비하여 작은 전류 구동력으로 출력 노드 ND가 구동된다.

이 바이어스 전압 Vbias는, 접지 전압보다도 높은 전압 레벨로 구동되는 경우, 이 N 채널 MIS 트랜지스터 NT9의 임계값 전압은 백게이트가 접지 노드에 접속되는 경우에 비하여 보다 임계값 전압을 작게 할 수 있고, 따라서, 고속으로 출력 노드 ND를 L 레벨로부터 H 레벨로 구동할 수 있다.

또한, 출력 노드 ND를 L 레벨로 구동하는 경우에, MIS 트랜지스터 NT9의 백게이트 바이어스 전압 Vbias를 접지 전압 레벨로 구동함으로써, 이 MIS 트랜지스터 NT9의 전류 구동력을 작게 하여 관통 전류를 감소시켜 고속으로 출력 노드를 접지 전압 레벨까지 구동한다.

또, 방전용의 MIS 트랜지스터 NT5에 대해서도 슬루 레이트 설정 신호와 내부 판독 데이터에 의해 형성되는 출력 제어 신호가 인가되어도 무방하다. 즉, 방전용의 트랜지스터에 대해서도, 도 13에 도시하는 바와 같이, 두 개의 N 채널 MIS 트랜지스터가 병렬로 출력 노드에 접속되어, 각각 출력 제어 신호에 따라서 선택적으로 노멀 슬루 레이트 모드 및 저속 슬루 레이트 모드에 따라 도통 상태로 설정되어도무방하다.

또, 앞선 실시예에 있어서, 출력 제어 신호 HO, LO가, 이 도 14에 도시하는 바와 같이, 내부 판독 데이터와 슬루 레이트 설정 신호의 조합에 의해 생성된다.

또, 이 바이어스 전압 Vbias의 H 레벨은, 출력 전원 노드의 전압 레벨이어도 무방하고(이 경우 NOR 회로(43)가 레벨 변환 기능을 갖고 있다), 또한 내부 전원 전압 레벨이어도 무방하다. 그러나, 뒤에 설명하는 바와 같이, 인버터 및 NAND 회로는 레벨 변환된 신호를 생성하고 있고, 따라서, 이 NOR 회로(43)는 출력 전원 전압 레벨의 신호 ZRD를 수신하기 때문에, 이 바이어스 전압 Vbias의 H 레벨은 출력 전원 전압 VDDQ로 하는 것이 바람직하다. 또한, 내부 판독 데이터 RD 및 슬루 레이트 설정 신호 ZSLMW가, 출력 전원 전압 VDDQ 레벨의 진폭을 갖는 신호여도 무방하다.

또, 예컨대, 도 12 및 도 13에 나타내는 회로 구성에 대해서도 마찬가지로, 출력 풀 업용의 N 채널 MIS 트랜지스터 NT6 또는 NT8의 백게이트 바이어스를 내부 판독 데이터(출력 제어 신호)에 따라서 정의 전압 레벨로 설정함으로써, 고속으로 출력 노드를 구동할 수 있다.

도 15는 도 14에 도시하는 MIS 트랜지스터 PT5, NT9의 단면 구조를 개략적으로 도시하는 도면이다. 도 15에 있어서, 데이터 출력 회로는 P형 기판(50)의 표면 상에 형성되는 N 웰(52) 내에 형성된다. 이 N 웰(52) 표면에 P 웰(54)이 형성된다. 이 P 웰의 하부에는 N 웰(52)이 연속적으로 연장하여 하부(bottom) N 웰이 형성되고, 이 P 웰(54)은 하부 N 웰에 의해 둘러 쌓여져서 P형 기판(50)과 분리된다.

N 웰(52)은 그 표면에 형성되는 N 형 불순물 영역(55a,55b, 55c)에 의해 출력 전원 전압 VDDQ 레벨로 바이어스된다. 한편, P 웰(54)은 그 표면 상에 형성되는 P형 불순물 영역(60a, 60b)에 의해, 바이어스 전압 Vbias 레벨로 유지된다. P 웰(54)이 정(正)의 전압 레벨이어도, N 웰(52)은 그보다 높은 출력 전원 전압 VDDQ 레벨로 설정되어 있어, 이들 P 웰(54)과 N 웰(52)은 확실하게 분리된다. 또한, 바이어스 전압 Vbias는 이 P 웰 표면에 형성되는 N 형 불순물 영역(62a, 62b) 사이의 확산 전위 이하의 전압 레벨이므로, P 웰(54) 내에 있어서 PN 접합이 순방향으로 바이어스되는 것이 방지된다.

P 채널 MIS 트랜지스터 PT5는, 이 N 웰(52) 표면에 간격을 두고 형성되는 P 형 불순물 영역(56a, 56b)과, 이들 불순물 영역(56a, 56b) 사이의 채널 영역 상에 도시하지 않은 게이트 절연막을 거쳐서 형성되는 게이트 전극(57)을 포함한다. 불순물 영역(56b)으로는 출력 전원 전압 VDDQ가 인가되고, 불순물 영역(56a)은 출력 노드 ND에 접속된다.

또, 도 15에 있어서는 MIS 트랜지스터 PT5의 구성을 나타내지만, 이 N 웰(52) 내에, 마찬가지로 MIS 트랜지스터 PT15가 형성된다.

N 채널 MIS 트랜지스터 NT9는 P 웰(54) 표면에 간격을 두고 형성되는 N 형 불순물 영역(62a, 62b)과, 이들 불순물 영역(62a, 62b) 사이의 채널 형성 영역 표면 상에 도시하지 않은 게이트 절연막을 거쳐서 형성되는 게이트 전극(63)을 포함한다. 불순물 영역(62a)이 전원 노드에 접속되고, 불순물 영역(62b)이 출력 노드 ND에 접속된다.

이 도 15에 도시하는 바와 같이, P 웰(54) 하부에까지 N 웰(52)을 형성하고, P 형 기판(50)과 P 웰(54)을 하부 N 웰에 의해 분리함으로써, 통상의 CMOS 트랜지스터 형성에 필요한, P 채널 MIS 트랜지스터 PT5 및 N 채널 MIS 트랜지스터 NT9를 각각 형성하는 웰을 분리하기 위한 분리 영역이 불필요하게 되어, 이 데이터 출력 회로의 풀 업 트랜지스터의 형성 영역의 면적을 감소시킬 수 있다. 단, N 웰(하부 N 웰)(52) 표면에 P 웰(54)을 형성하는 것만으로, 동일 반도체 기판 영역에 따로 형성된 웰을 분리하기 위한 분리 영역은 불필요하며, 또한, P 형 기판으로부터 분리된 P 웰(54)을 이용함으로써, N 채널 MIS 트랜지스터의 백게이트 바이어스를 접지 전압보다도 높은 전압 레벨로 도출할 수 있다.

또, 이 하부 N 웰을 이용하여 N 채널 MIS 트랜지스터 NT9 형성을 위한 P 웰(54)을 둘러싸는 구성에 있어서, 바이어스 전압 Vbias가 접지 전압 레벨과 출력 전원 전압 레벨 사이에서 변화되어도, 이 P 웰(54)이 다른 소자 구성을 위한 N 웰(52)로부터 전기적으로 분리되어 있어, 특별히 문제는 발생하지 않는다. N 웰(52)이 출력 전원 전압 VDDQ로 바이어스되어 있고, P 웰(54)의 최고 전압은 출력 전원 전압 VDDQ이므로, 이들 웰 사이의 PN 접합은 순바이어스되지 않는다.

P 웰(54)의 바이어스 전압 Vbias가 출력 전원 전압 레벨로 구동될 때에는, P 웰(54)로부터 불순물 영역(62b)을 거쳐서 출력 노드 ND에 전류가 과도적으로 흐르지만, 출력 노드 ND가 출력 전원 전압 레벨로 구동되면 P 웰(54)과 불순물 영역(62b) 사이의 PN 접합이 역바이어스 상태로 되어, 전류 경로는 차단된다. 즉, P 웰(54)과 불순물 영역(62b)의 전압차가, 이 PN 접합의 빌트인(built-in) 전압보다도 작게 되면, 이 PN 접합이 비도통 상태로 된다.

또한, 이전의 도 12 및 도 13에 나타내는 구성에 있어서, P 채널 MIS 트랜지스터 및 N 채널 MIS 트랜지스터 양자를 풀 업 트랜지스터로서 이용하는 구성에서도, 이 도 15에 나타내는 하부 웰의 구성을 이용할 수 있다. 임계값 전압을 작게 하는 효과는 얻어지지 않지만, P 채널 MIS 트랜지스터 및 N 채널 MIS 트랜지스터 양자를 형성하는 영역의 레이아웃 면적을 감소시킬 수 있다.

이상과 같이, 본 발명의 실시예 4에 따르면, 출력 노드 풀 업용의 N 채널 MIS 트랜지스터의 백게이트 전압을 접지 전압보다 높은 전압 레벨로 설정하고 있어, 그 임계값 전압을 작게 하여 고속으로 출력 노드를 구동할 수 있다.

또한, 출력 풀 업용의 N 채널 MIS 트랜지스터를, 하부 N 웰로 둘러싸인 P 웰 내에 형성함으로써, CMOS 트랜지스터(상보 MIS 트랜지스터) 형성 시에 있어서의 PN 웰을 N 웰로부터 분리하는 영역이 불필요하게 되어, 회로 점유 면적을 감소시킬 수 있다.

(실시예 5)

도 16은 본 발명의 실시예 5에 따른 데이터 출력 회로의 구성을 도시하는 도면이다. 도 16에 있어서, 데이터 출력 회로는 출력 제어 신호 RDH, ZRDH에 따라서, 출력 제어 신호 /HO를 생성하는 풀 업 구동 회로(70)와, 이 풀 업 구동 회로(70)의 출력 제어 신호 /HO에 따라서 출력 노드 ND를 출력 전원 전압 VDDQ 레벨로 충전하는 P 채널 MIS 트랜지스터 PT10과, 출력 제어 신호 RDL, ZRDL에 따라서 출력제어 신호 LO를 생성하는 풀 다운 구동 회로(80)와, 이 풀 다운 구동 회로(80)에서 출력되는 출력 제어 신호 LO에 따라서 출력 노드 ND를 접지 전압 레벨로 구동하는 N 채널 MIS 트랜지스터 NT10을 포함한다.

풀 업 구동 회로(70) 및 풀 다운 구동 회로(80)는 출력 전원 전압 VDDQ를 동작 전원 전압으로서 받아, 내부 전원 전압(주변 전원 전압) 레벨의 진폭을 갖는 출력 제어 신호 RDH, ZRDH, RDL, ZRDL을, 출력 전원 전압 VDDQ 레벨의 진폭의 신호로 변환한다.

이들 출력 제어 신호 RDH, ZRDH, RDL, ZRDL은, 이전의 실시예 1 및 2에 도시하는 바와 같이, 슬루 레이트에 따라 설정되는 내부 전원 전압 레벨의 신호여도 무방하고, 또한, 메모리 회로로부터 내부에서 판독된 내부 전원 전압 레벨의 진폭을 갖는 상보 내부 판독 데이터여도 무방하다.

풀 업 구동 회로(70)는 진폭 내부 전원 전압 레벨의 출력 제어 신호 RDH, ZRDH를 수신하여, 내부 노드 NDA에 출력 전원 전압 VDDQ 레벨의 진폭 신호를 생성하는 레벨 변환 회로(72)와, 레벨 변환 회로(72)의 출력 신호에 따라서 진폭 출력 전원 전압 VDDQ 레벨의 출력 제어 신호 /HO를 생성하는 CMOS 인버터(74)를 포함한다.

레벨 변환 회로(72)는 출력 전원 노드에 백게이트 및 소스가 접속되는 P 채널 MIS 트랜지스터(72a, 72b)와, 출력 제어 신호 RDH에 따라서 P 채널 MIS 트랜지스터(72a)의 드레인을 접지 노드에 전기적으로 결합하는 N 채널 MIS 트랜지스터(72c)와, 출력 제어 신호 ZRDH에 따라서 P 채널 MIS 트랜지스터의 드레인(노드NDA)을 접지 노드에 결합하는 N 채널 MIS 트랜지스터(72d)를 포함한다. P 채널 MIS 트랜지스터(72a, 72b)의 게이트 및 드레인이 교차 결합된다.

CMOS 인버터(74)는 백게이트 및 소스가 출력 전원 전압 VDDQ를 받는 출력 전원 노드에 결합되고, 또한 그의 게이트가 내부 노드 NDA에 접속되며, 또한 드레인이 MIS 트랜지스터 PT10의 게이트에 접속되는 P 채널 MIS 트랜지스터(74a)와, MIS 트랜지스터 PT10의 게이트와 접지 노드 사이에 접속되고, 또한 그의 게이트가 내부 노드 NDA에 접속되는 N 채널 MIS 트랜지스터(74b)를 포함한다.

또한, 이 풀 업 구동 회로(70)는, 출력 전원 노드상의 전압에 따라서, 내부 노드 NDA와 출력 제어 신호 RDH를 받는 노드를 전기적으로 접속하는 N 채널 MIS 트랜지스터(76)를 포함한다.

풀 다운 구동 회로(80)는 이 레벨 변환 회로(72) 및 CMOS 인버터(74)와 동일 구성의 레벨 변환 회로 및 CMOS 인버터를 포함한다. 이 풀 다운 구동 회로(80)에 있어서, 특히, MIS 트랜지스터(76)는 마련되어 있지 않다. 이 풀 다운 구동 회로(80)와 풀 업 구동 회로(70)를 동일 구성으로 함으로써 레벨 변환 시의 지연 시간이 동일하게 된다.

출력 전원 전압 VDDQ는, 데이터 출력 회로에 있어서 데이터 출력을 위해 전용으로 이용하기 위해서, 다른 내부 전원 전압을 생성하는 전원 전압 VDD와는 독립적으로 외부에서 인가된다. 이들 전원 전압 VDD, VDDQ의 투입 순서 및 차단 순서는 특별히 정해져 있지 않다. 따라서, 예컨대, 외부의 전원 전압 VDD가 차단되어도, 출력 전원 전압 VDDQ가 여전히 공급되는 상태가 존재한다. 또한 반대로, 출력전원 전압 VDDQ가 먼저 투입되고, 이어서, 전원 전압 VDD가 투입되는 전원 투입 순서가 존재한다. 이 출력 전원 전압 VDDQ가 공급된 상태이고, 전원 전압 VDD가 공급되지 않은 상태에 있어서는, 출력 제어 신호 RDH, ZRDH는 그 전압 레벨이 L 레벨로 된다. 이들 신호 RDH, ZRDH를 생성하는 내부 회로는, 외부로부터의 전원 전압 VDD를 이용하여 생성되는 내부 전원 전압(주변 전원 전압)을 받는 주변 회로로부터 생성된다.

이 상태에 있어서는, MIS 트랜지스터(72c, 72b)가 모두 오프 상태로 되었을 때, 노드 NDA가 P 채널 MIS 트랜지스터(72b)를 거쳐서 출력 전원 전압 VDDQ 레벨로 충전되는 경우가 발생한다. 노드 NDA가 출력 전원 전압 VDDQ 레벨로 충전되는 경우, CMOS 인버터(74)에서 출력되는 출력 제어 신호 /HO가 접지 전압 레벨의 L 레벨로 되어, 출력단의 P 채널 MIS 트랜지스터 PT10이 도통하고, 출력 노드 ND에 전류를 공급하여, 그 출력 노드 ND가 출력 하이 임피던스 상태로 되지 않아, 다른 외부 장치에 있어서 오동작이 발생하는 등의 문제가 발생한다.

또한, 전원 투입 시에 있어서, 이러한 상태가 발생한 경우, 불필요하게 전류가 소비되어 소비 전류가 증대한다고 하는 문제가 발생한다.

그러나, 출력 전원 전압 VDDQ가 공급되는 상태에 있어서, 출력 제어 신호 RDH가 L 레벨로 된 경우, MIS 트랜지스터(76)가 도통하여, 내부 노드 NDA를, 출력 제어 신호 RDH를 거쳐서 접지 전압 레벨로 구동한다. 따라서, CMOS 인버터(74)에서 출력되는 출력 제어 신호 /HO가 출력 전원 전압 VDDQ 레벨로 되어, MIS 트랜지스터 PT10을 오프 상태로 유지할 수 있어, 출력 하이 임피던스 상태를 실현할 수있다.

따라서, 전원 투입 순서 및 전원 차단 순서에 있어서, 출력 전원 전압 VDDQ가 공급되는 상태이고, 외부 전원 전압 VDD가 공급되지 않는 경우에도 확실하게 출력 MIS 트랜지스터 PT10을 오프 상태로 유지할 수 있어, 출력 노드 ND에 불필요하게 전류가 공급되는 것을 방지할 수 있다.

통상 동작 시에 있어서, 출력 제어 신호 RDH가 L 레벨로 되고, 출력 제어 신호 ZRDH가 H 레벨로 되는 경우, 내부 노드 NDA는 MIS 트랜지스터(72d)에 의해 접지 전압 레벨로 구동된다. 따라서, 이 경우, MIS 트랜지스터(72c)가 온 상태로 되어도 하등 문제는 발생하지 않는다. 또한, 출력 제어 신호 RDH가 H 레벨, 또한 출력 제어 신호 ZRDH가 L 레벨일 때에는, MIS 트랜지스터(72c)가 온 상태로 되어, 노드 NDA가 H 레벨의 출력 제어 신호 RDH를 전달하는 내부 신호선에 결합된다. 그러나, MIS 트랜지스터(72c)의 전류 구동력을, 출력 제어 신호 RDH를 내부 전원 전압 레벨로 구동하는 트랜지스터의 전류 구동력 및 내부 노드 NDA를 충전하는 MIS 트랜지스터(72b)의 전류 구동 능력보다도 충분히 작게 함으로써, 통상 동작 시에 있어서 내부 노드 NDA를 출력 전압 VDDQ 레벨까지 구동할 수 있어, 통상 동작 시에 있어서는 아무런 문제가 발생하지 않는다. 또한, 이때에는 MIS 트랜지스터(76)의 소스 전위는 내부 전원 전압 레벨이고, 게이트 전압이 출력 전원 전압이므로, 소스가 접지 전압 레벨일 때에 비해 전류 구동력은 작아, 내부 노드 NDA는 확실하게 출력 전원 전압 레벨까지 구동된다.

즉, 내부 전원 차단 시에 있어서, MIS트랜지스터(72c)의 게이트 소스간 전압이 통상 동작 시의 그것보다도 크게 되어, 내부 노드 NDA가 방전되어, MIS 트랜지스터(72a)가 충전 동작을 개시하여 MIS 트랜지스터(72b)의 게이트 전위를 상승시키고, MIS 트랜지스터(72b)의 충전 동작을 정지시켜, 고속으로 내부 노드 NDA가 접지 전압 레벨까지 방전된다.

풀 다운 구동회로(80)에 있어서, 내부 노드 NDA가 H 레벨(출력 전원 전압 VDDQ 레벨)로 된 경우, 출력 제어 신호 LO는 접지 전압 레벨의 L 레벨로 되어, MIS 트랜지스터 NT10은 오프 상태로 되기 때문에, 소비 전류의 문제는 발생하지 않는다. 따라서, 전원 투입 순서 및 전원 차단 순서의 어디에 있어서도 확실하게 이 출력 노드 ND를 출력 하이 임피던스 상태로 설정할 수 있어, 소비 전류의 저감 및 외부 장치의 오동작을 확실하게 억제할 수 있다.

(변경예)

도 17은 본 발명의 실시예 5의 변경예의 구성을 개략적으로 도시하는 도면이다. 이 도 17에 도시하는 데이터 출력 회로의 구성에 있어서는, 내부 노드 NDA에 대하여, CMOS 인버터(74)로부터의 출력 제어 신호 /HO에 따라서 내부 노드 ND를 접지 전압 레벨로 구동하는 N 채널 MIS 트랜지스터(78)가 도16에 도시하는 MIS 트랜지스터(76) 대신에 마련된다. 다른 구성은 도 16에 도시하는 구성과 동일하며, 대응하는 부분에는 동일 참조 부호를 부여하여 그 상세한 설명은 생략한다.

이 도 17에 도시하는 데이터 출력 회로의 구성에 있어서, 출력 노드 ND가 하이 임피던스 상태에서 출력 전원 전압 VDDQ가 공급되고, 한편, 외부 전원 전압 VDD의 공급이 정지되어 있는 상태를 고려한다. 이 상태에 있어서는 출력 제어 신호 /HO는 H 레벨이고 MIS 트랜지스터(78)가 온 상태이다. 따라서, 외부 전원 전압 VDD가 공급되지 않아, 출력 제어 신호 RDH, ZRDH는 모두 L 레벨로 되어, MIS 트랜지스터(72c, 72d)가 모두 오프 상태로 되어 내부 노드 NDA가 노이즈 등의 영향에 의해, 출력 전원 전압 VDDQ 레벨로 MIS 트랜지스터(72b)를 거쳐서 충전되도록 한 상태가 발생하여도, 이때 내부 노드 NDA의 전압 레벨이 상승하기 전에는 출력 제어 신호 /HO는 H레벨이어서, 내부 노드 NDA는 확실하게 접지 전압 레벨로 방전된다.

이 상태에 있어서는, 내부 노드 NDA의 전압 레벨은 접지 전압 레벨로 MIS 트랜지스터(78)를 거쳐서 방전되기 때문에, MIS 트랜지스터(72a)가 온 상태, MIS 트랜지스터(72b)가 오프 상태로 되어, MIS 트랜지스터(72a)의 드레인이 출력 전원 전압 VDDQ 레벨로 구동되어, MIS 트랜지스터(72b)를 확실하게 오프 상태로 유지할 수 있다. 따라서, 이 MIS 트랜지스터(78)가 온 상태로 되어도, MIS 트랜지스터(72b)는 오프 상태를 유지하기 때문에, 이 MIS 트랜지스터(72b, 78)를 거쳐서 관통 전류가 발생하는 일이 없어, 소비 전류를 감소시킬 수 있다. 또한, 확실하게, 이 전원 인가 상태에 있어서도, 출력 노드 ND를 하이 임피던스 상태로 유지할 수 있다.

또, 통상 동작 시에 있어서, 내부 노드 NDA가 접지 전압 레벨일 때에, 출력 제어 신호 /HO가 H 레벨로 되어 MIS 트랜지스터(78)가 이 상태에 있어서 도통하여도 아무런 문제는 발생하지 않는다. 또한, 내부 노드 NDA가 H 레벨일 때에는 출력 제어 신호 /HO가 L 레벨이고 MIS 트랜지스터(78)는 비도통 상태에 있어, 내부 노드 NDA의 전압 레벨에 대해서는 조금도 영향을 끼치는 일은 없다.

이 도 16 및 도 17에 도시하는 구성이 슬루 레이트 조정을 위한 출력 제어 신호를 받는 부분에 배치된다.

이 도 16 및 도 17에 도시하는 본 발명의 실시예 5에 따른 데이터 출력 회로는 슬루 레이트 조정 기능을 갖지 않는 통상의 데이터 출력 회로여도 무방하고, 레벨 변환 기능을 갖는 데이터 출력 회로이면, 이 실시예 5의 구성을 적용할 수 있다.

또, 이 도 16에 도시하는 구성에 있어서 출력 노드를 풀 업하는 N채널 MIS 트랜지스터를 이용하여 그 풀 업 MIS 트랜지스터의 백게이트 바이어스를 제어하는 경우, 노드 NDA의 전압은 풀 업용 N채널 MIS 트랜지스터의 백게이트 바이어스 전압으로서 이용된다.

이상과 같이, 본 발명의 실시예 5에 따르면, 레벨 변환 회로의 출력 신호에 따라서 출력 트랜지스터를 구동하는 데이터 출력 회로에 있어서, 내부 노드를 이 전원 노드의 전압 레벨에 따라서 접지 전압 레벨로 구동하도록 구성하고 있어, 전원 투입/차단의 순서에 관계없이, 확실하게 출력 하이 임피던스 상태로 하여 소비 전류가 증대하는 것을 방지할 수 있다.

(다른 적용예)

상술한 구성에 있어서, 반도체 기억 장치의 데이터 출력 회로의 구성이 일 예로서 도시된다. 그러나, 일반적으로, 외부 부하를 구동하는 출력 회로에 대해서 본 발명을 적용할 수 있다.

또한, 각각의 실시예는 각각 독립적으로 출력 회로에 대하여 적용하여도 무방하다. 또한, 적절하게 조합하여 사용하여도 무방하다.

이상과 같이, 본 발명에 따르면, 출력 회로의 출력 노드를 구동하는 슬루 레이트를, 노멀 모드와 그것보다 느린 슬루 레이트 모드 사이에서 전환하도록 구성하고 있어, 동작 환경에 따라서, 정확하고, 최적인 소비 전류로 동작하는 출력 회로를 실현할 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims

제 1 진폭의 내부 출력 신호에 대하여 레벨 변환을 실행해서 상기 내부 출력 신호의 진폭을 변환하는 레벨 변환 회로로서, 상기 레벨 변환 회로는 외부로부터의 전원 전압을 동작 전원 전압으로서 받는 레벨 변환 회로와,

상기 외부로부터의 전원 전압을 동작 전원 전압으로서 받아, 상기 레벨 변환 회로의 출력 신호에 따라서 출력 제어 신호를 생성하는 구동 회로와,

상기 구동 회로로부터의 출력 제어 신호에 따라서, 출력 노드를 상기 외부 전원 전압 레벨까지 구동하는 출력 트랜지스터와,

상기 외부 전원 전압을 받는 외부 전원 노드의 전압 레벨에 따라서, 상기 레벨 변환 회로의 출력 노드를, 상기 출력 트랜지스터가 오프 상태로 되는 전압 레벨로 구동하는 리셋 트랜지스터를 구비하는 반도체 장치.