CN1391230A - 具有可调整转换速率的数据输出电路的半导体装置 - Google Patents

Abstract

提供转换速率可以设定成比标准模式慢、且即使在转换速率调整时也不会因低消耗电流而发生误操作的输出数据用的占有面积小的数据输出电路。模式寄存器(5)中存储有用以使数据输入输出电路(8)包含的数据输出电路的转换速率能够在标准模式和慢转换速率模式之间切换的数据。根据该模式寄存器(5)存储的数据生成转换速率设定信号(SLWM)，通过转换速率切换电路(7)，数据输入输出电路的转换速率可以在标准模式和比标准模式的转换速率小的慢转换速率模式之间切换。

Description

具有可调整转换速率的数据输出电路的半导体装置

技术领域

本发明涉及用以向外部输出信号的半导体装置，具体地说，涉及用以输出半导体存储装置的数据的输出电路。更具体地说，本发明涉及用以高速输出数据而不引起振荡的可调整数据输出速度的数据输出电路结构。更具体地说，本发明涉及转换速率可以在标准模式和比标准模式慢的慢转换速率模式之间切换的半导体装置。

背景技术

作为与外部时钟信号同步动作的半导体电路装置的一个例子，如时钟同步存储器。该时钟同步存储器中，数据的输入输出与时钟信号同步进行。从而，数据的传送速度可以通过外部时钟信号决定，实现高速的数据传送。

该时钟同步存储器中，为了高速驱动外部负载以便与时钟信号同步输出数据，设置有输出缓冲电路。

图18是表示传统的输出缓冲电路结构的一个例子的图。图18中，输出缓冲电路包括连接于电源结点和输出结点DN之间且在栅极接收内部读出数据V0的P沟道MIS晶体管PQ以及连接于输出结点DN和接地结点之间且在栅极接收内部读出数据V0的N沟道MIS晶体管NQ。为了抑制数据输出时对内部电路的影响，向该输出缓冲电路施加输出专用的电源电压VDDQ。从而，内部读出数据V0为其振幅具有输出电源电压VDDQ电平的信号。通常，该输出电源电压VDDQ比内部电源电压高，在内部通过电平变换生成该内部读出数据V0。

内部读出数据V0为H电平(逻辑高电平)时，N沟道MIS晶体管NQ变成导通状态，P沟道MIS晶体管PQ变成截止状态，输出结点DN向接地电压放电，输出数据DQ变成L电平(逻辑低电平)。

另一方面，内部读出数据V0为L电平时，P沟道MIS晶体管PQ变成导通状态，N沟道MIS晶体管NQ变成截止状态。该状态中，输出结点DN通过MIS晶体管PQ被驱动到输出电源电压VDDQ电平为止，输出数据DQ变成H电平。

通过利用图18所示的输出缓冲电路，高速驱动输出结点DN上的外部负载并高速输出数据。

对传统的输出缓冲电路的输出驱动能力(转换速率)进行最佳设计，使得输出信号不会产生振荡。通常，该转换速率的调整是通过调整驱动输出结点的MIS晶体管的电流供给能力进行的。SDRAM(时钟同步动态随机存取存储器)等的时钟同步存储器中，指定对应该用途的时钟信号的频率，从而，该输出缓冲电路的输出驱动能力(转换速率)也设定成缺省值。

在制造阶段，调整(微调)转换速率以满足该缺省值。但是，该外部时钟信号如果是设定在缺省值范围内的时钟信号，对应该外部时钟信号，可以高速驱动输出结点而不引起振荡。

但是，该外部时钟信号的速度降低时，输出负载不变的情况下，虽然能够在生成输出数据信号时不引起振荡，但是由于输出缓冲电路以必要速度以上的高速度进行动作，产生不必要的电流消耗的问题。

另外，外部时钟信号即使是对应缺省值的时钟信号，根据用途，由于当与该输出缓冲电路的输出结点连接的外部负载变小时，同样以大的电流驱动力驱动输出结点，从而产生振荡的问题。通常，该外部负载，将最小外部负载作为规格值，当与比规格值小的输出负载连接时，从电路结构变得复杂等的观点看来，无法进行输出缓冲电路的转换速率的调整。

以往，通常只以最佳设定成缺省值的输出驱动力驱动输出结点，不通过将该输出驱动力(转换速率)设定成小于通常模式的缺省值来调整转换速率。

特开平11-213665号公报中公开了这样的结构，为了对应时钟频率调整转换速率，该结构检测出时钟信号的频率，对应检测出的时钟信号频率，设定输出驱动晶体管的数目。该先有技术中，为了对应伴随技术发展的外部时钟信号的高速化，只能通过有选择地增大输出晶体管的数目将转换速率设定成大于缺省值，而不能将转换速率设定成小于缺省值，因而有用途被限制的问题。

另外，在调整该输出缓冲电路的输出驱动力时，转换速率变小的情况下，输出信号的变化速度变慢。但是，从整个系统高速操作的观点看来，有必要尽早将信号驱动到确定状态。传统的转换速率调整中，只调整晶体管的输出驱动力，该转换速率调整时，不能配合信号输出时序进行调整。

另外，在转换速率的调整中，为了调整输出缓冲电路中驱动输出结点到H电平的上拉用输出晶体管或驱动输出结点到L电平的下拉用输出晶体管的驱动力，利用与该输出晶体管具有同一导电型的调整晶体管并选择设定在导通状态。从而，该转换速率的调整步骤由同一导电型的调整晶体管的驱动能力的调整步骤决定，有转换速率的调整幅度不能够变小的问题。

特别地，利用该同一导电型的调整晶体管作为转换速率的调整晶体管，当转换速率减小时，输出信号的确定时刻发生延迟，因而有无法进行不产生振荡而高速传送输出数据信号的问题。

另外，通常的输出电路中，由于阱隔离区域的需要而使电路占有面积增大，从而，与转换速率调整相独立的在同一方向上驱动输出结点的晶体管利用同一导电型的晶体管。这时，在采用P沟道MIS(绝缘栅型场效应晶体管)的情况下，由于电流驱动力比N沟道MIS晶体管小，为了获得必要的电流驱动力，会产生P沟道MIS晶体管的尺寸(沟道长和沟道宽的比)变大，电路占有面积也变大的问题。

除了上述时钟同步存储器，这些输出缓冲电路的问题同样也发生在通常的半导体集成电路装置的输出电路中。

发明内容

本发明的目的在于提供能够进行输出驱动力比缺省值小的转换速率的调整的半导体装置。

本发明的另一个目的在于提供能够不变更输出信号的确定时序而进行转换速率的调整的半导体装置。

本发明的另一个目的在于提供能够尽可能抑制电路占有面积的增大并正确进行转换速率的调整的半导体装置。

本发明的另一个目的在于提供能够不增大电路占有面积并高速上拉输出信号的半导体装置。

根据本发明第一方面的半导体装置包括：并联连接到输出结点的多个晶体管；用以设定这些晶体管操作状态的存储数据的寄存器电路；用以根据内部信号驱动多个晶体管的输出驱动电路。寄存器电路存储有标准模式时指定输出结点的驱动力的缺省值以及用以指定慢转换速率模式、以便指定小于该标准模式时的驱动力的驱动力的数据中的任何一个。该输出驱动电路根据寄存器电路存储的数据，有选择地根据内部信号驱动多个晶体管。

根据本发明第二方面的半导体装置具备有电源结点和输出结点之间连接的、具有互不相同导电型的第一及第二绝缘栅型场效应输出晶体管。该第一及第二绝缘栅型场效应输出晶体管根据输出控制信号在同一方向上驱动上述输出结点。第一输出晶体管形成于第一导电型半导体基片区域内，而且，第二输出晶体管形成于第二导电型半导体基片区域内，第二导电型半导体基片区域在上述第一基片区域内形成使其被上述第一基片区域包围。

根据本发明第三方面的半导体装置包括：接收外部电源电压作为操作电源电压，对第一振幅的内部输出信号进行电平变换并变换上述内部输出信号的振幅的电平变换电路；接收该外部电源电压作为操作电源电压，根据电平变换电路的输出信号，产生输出控制信号的驱动电路；根据该驱动电路的输出控制信号，将输出结点驱动到上述外部电源电压电平的输出晶体管；对应接收外部电源电压的外部电源结点的电压电平，将电平变换电路的输出结点驱动到使输出晶体管变成截止状态的电压电平的复位晶体管。

通过变更存储在寄存器电路的缺省值，可以变更驱动输出结点的晶体管的数目，将输出结点的驱动能力，即转换速率设定成小于缺省值。

另外，通过使导通时在同一方向驱动输出结点的晶体管的导电型互不相同，这些晶体管的其中一个的形成区域的半导体基片区域内形成用以形成另一个晶体管的基片区域，可以使用以隔离这些晶体管形成区域的区域变得不必要，能够减小电路占有面积。另外，通过利用不同导电型的晶体管，能够有效地调整驱动输出结点的晶体管的驱动力，可以在小占有面积下高速驱动输出结点。

另外，输出晶体管根据电平变换后的信号驱动输出结点时，对应电源电压的电平，通过将电平变换电路的输出结点的电压电平设定成使输出晶体管变成截止状态的电压电平，无论在加电和断电程序都能够可靠地将输出晶体管设定成截止状态，可以降低加电/断电时的消耗电流。

附图说明

图1是表示本发明实施例1的半导体存储装置的整体结构的概略图。

图2是表示与图1所示半导体存储装置的转换速率设定有关联的部分的结构的概略图。

图3是表示图2所示寄存器电路结构的一个例子的图。

图4是表示本发明实施例1的数据输出电路结构的概略图。

图5是表示图4所示输出驱动电路的结构的一个例子的图。

图6是表示图5所示电路的动作真值表。

图7是表示本发明实施例2的数据输出电路结构的概略图。

图8是表示图7所示电路动作的数据输出逻辑真值表。

图9是表示本发明实施例2的变形例的结构的图。

图10是表示本发明实施例3的数据输出电路结构的概略图。

图11是表示图10所示数据输出电路的动作的信号波形图。

图12是表示本发明实施例3的变形例1的结构的图。

图13是表示本发明实施例3的变形例2的结构的图。

图14是表示本发明实施例4的数据输出电路结构的概略图。

图15是表示图14所示数据输出电路的截面结构的概略图。

图16是表示本发明实施例5的数据输出电路结构的概略图。

图17是表示本发明实施例5的变形例的结构的图。

图18是表示传统的数据输出电路的输出级的结构的图。

具体实施方式

(实施例1)

图1是表示本发明实施例1的半导体存储装置的整体结构的概略图。图1中的半导体装置包括：接收外部的时钟启动信号CKE和外部时钟信号ECLK，根据时钟启动信号CKE激活时的外部时钟信号ECLK生成内部时钟信号ICLK的时钟缓冲器1；与内部时钟信号ICLK同步获得外部控制信号群ECON，生成内部控制信号群ICON的控制缓冲器2；与内部时钟信号ICLK同步获得外部地址信号EXAD，生成内部地址信号AD的地址缓冲器3；根据控制缓冲器2及地址缓冲器3的内部控制信号ICON及内部地址信号AD，生成各种内部操作所必要的控制信号的控制电路4；存储表示该半导体存储装置的各种操作状态的数据的模式寄存器5；在控制电路4的控制下操作，根据地址缓冲器3的内部地址信号AD选择指定地址的存储器单元，向所选择的存储器单元进行数据的内部写入/读出的存储器电路6；在存储器电路6和外部之间执行数据的输入输出的数据输入输出电路8；根据模式寄存器5存储的转换速率设定信号SLWM，将数据输入输出电路8中包含的数据输出电路的转换速率在标准模式和慢转换速率模式之间切换的转换速率切换电路7。

存储器电路6包括多个存储器单元、存储器单元选择电路及外围电路。该外围电路包括信号线预充电电路、内部数据读出电路及内部数据写入电路等。

图1的半导体存储装置是时钟同步存储器，与外部时钟信号ECLK同步获得外部信号ECON及EXAD，根据获得的控制信号群指定的操作模式产生指定操作所必要的各种内部控制信号，并通过数据输入输出电路8与外部时钟信号EXCLK同步进行数据的输入输出。

通过外部控制信号群ECON和外部地址信号EXAD的所定的位组合，向模式寄存器5发出模式寄存器设定指令，在指定模式寄存器存储数据的模式时，在控制电路4的控制下，从地址缓冲器3赋予的所定的地址信号位作为模式指定数据被存储。该模式寄存器5中存储表示从收到数据访问指令开始到有效数据向外部读出为止的时钟周期的列等待时间信息，以及表示用以说明收到一个访问指令时连续读出的数据数目的突发长度的数据。

而且，为了存储用以使数据输入输出电路8包含的数据输出电路的转换速率在标准模式和慢转换速率模式之间切换的转换速率设定信号，在模式寄存器5中还设置了寄存器电路。

转换速率切换电路7根据该模式寄存器5中存储的转换速率设定信号SLWM，将数据输入输出电路8的数据输出电路的转换速率设定成标准模式和慢转换速率模式中的任何一个。

从而，利用该模式寄存器5，通过调整数据输出电路的转换速率，能够设定最适合该半导体存储装置使用环境的转换速率。

图2是表示与图1所示控制电路4及模式寄存器5的转换速率有关联的部分的结构的概略图。图2中，控制电路4包含有指令解码器4a，用以接收来自控制缓冲器2的内部控制信号群ICON和来自地址缓冲器3的特定的地址信号位Adk并判断是否收到模式寄存器设定指令。当内部控制群ICON的各个信号和特定的地址信号位Adk设定成所定的逻辑状态时，该指令解码器4a判断收到了模式寄存器设定指令，生成模式寄存器设定指示信号并发送到模式寄存器5。

模式寄存器5包含有寄存器电路5a，用以响应来自该指令解码器4a的模式寄存器设定指示信号，获取作为转换速率设定数据的所定内部地址信号位Adi并生成转换速率设定信号SLWM。用以在标准模式时设定转换速率的信号作为缺省值存储在该寄存器电路5a中。例如，当赋予一个复位信号时，转换速率设定信号SLWM作为缺省值设定成所定电平，如L电平。

该模式寄存器设定指令可以设置成设定转换速率专用的指令，另外，当收到用以指定突发长度及列等待时间的模式寄存器设定指令时，也可以同时存储转换速率设定数据。

图3是表示寄存器电路5a结构的一个例子的图。图3中，寄存器电路5a包括：根据来自指令解码器4a的模式寄存器设定指示信号SET及ZSET有选择地被激活，并使地址信号位ADi反相的三态反相器缓冲器10；接收复位信号RST和三态反相器缓冲器10的输出信号，并根据接收的信号的或非运算生成转换速率设定信号SLWM的NOR电路11；使转换速率设定信号SLWM反相并传送到三态反相器缓冲器10的输出的反相器12。

当系统复位或加电时复位信号RST被激活(驱动到高电平)，当该模式寄存器设定指示信号SET及ZSET分别变成H电平和L电平时，三态反相器缓冲器10被激活，使地址信号位ADi反相并施加到NOR电路11。当该模式寄存器设定指示信号SET及ZSET分别变成L电平和H电平时，三态反相器缓冲器10变成输出高阻抗状态。

复位信号RST变成H电平时，NOR电路11将转换速率设定信号SLWM设定成L电平。复位信号RST变成L电平时，NOR电路11作为反相器操作，由NOR电路11和反相器12构成闩锁电路。从而，当该模式寄存器设定指令未施加时，根据复位信号RST，转换速率设定信号SLWM简单地设定成缺省值的L电平。该转换速率设定信号SLWM为L电平时，指定标准模式。即，作为缺省值，该转换速率设定信号SLWM设定为L电平，指定标准模式。

图4是表示图1所示数据输入输出电路8包含的数据输出电路结构的概略图。图4中的数据输出电路包括：输出结点ND和电源结点之间相互并联连接的P沟道MIS晶体管PT1及PT2；输出结点ND和接地结点之间相互并联连接的N沟道MIS晶体管(绝缘栅型场效应晶体管)NT1及NT2；根据内部读出数据V0和转换速率设定信号SLWM，分别生成MIS晶体管PT1、PT2、NT1及NT2的控制信号/H01、/H02、L01及L02的输出驱动电路15。

图4所示的输出电路的结构中，转换速率切换电路7设置在数据输出电路内。即，转换速率切换电路7与数据输出电路一体化。

用以上拉输出结点的P沟道MIS晶体管PT1及PT2与输出结点ND并联连接，另外，用以下拉该输出结点的N沟道MIS晶体管NT1及NT2与输出结点ND并联连接。对应转换速率模式是标准模式或慢转换速率模式，通过分别控制这些MIS晶体管PT1、PT2、NT1及NT2，可以很容易地进行转换速率的切换。

图5是表示图4所示输出驱动电路15的结构的一个例子的图。图5中的输出驱动电路15包括：具有接收内部读出数据V0和转换模式设定信号SLMW、生成输出控制信号/H02的电平变换功能的OR电路15a；具有接收内部读出数据D0和转换模式设定信号SLMW、生成输出控制信号L02的电平变换功能的门电路15b；将内部读出数据V0的振幅变换成输出电源电压电平、生成输出控制信号/H02的电平变换电路15c；将内部读出数据V0振幅变换成输出电源电压电平的振幅信号、生成输出控制信号L01的电平变换电路15d。

内部读出数据V0是通过接收内部电源电压Vddp作为操作电源的电路产生的，其振幅为内部电源电压电平。输出电源电压VDDQ是比内部电源电压Vddp高的电压，以便尽可能高速地驱动输出结点。通过电平变换电路15c、15d和OR电路15a、门电路15b进行信号的电平变换，可靠地将数据输出电路的晶体管设定成导通/截止状态。

这里，电平变换电路15c、15d虽然进行电平变换，但是不进行信号的逻辑电平的变换。

而且，图5所示的结构中，根据输出启动信号DOM，生成内部读出数据的电路也可以设置在前级。内部读出数据是振幅为内部电源电压Vddq电平的信号，在电平变换后生成输出晶体管的输出控制信号的结构中，生成该内部读出数据V0的部分的结构可以是任意的。

图5所示输出驱动电路15的结构中，转换速率设定信号SLMW为缺省值的L电平时，指定标准模式。

图6是表示图5所示输出驱动电路15的操作真值表。以下，参考图6，说明图5所示输出驱动电路15的操作。这些真值中，输出晶体管PT1及PT2的电流驱动力设定成大致相同，另外，输出晶体管NT1及NT2的电流驱动力也设定成大致相同。通过使这些晶体管的尺寸(沟道长和沟道宽的比)相同，可以使电流驱动力相同(就同一导电型的晶体管而言)。

在标准模式中，转换速率设定信号SLWM是L电平，OR电路15a及门电路15b分别作为缓冲器电路操作。电平变换电路15c及15d只进行电平变换而不进行逻辑电平的变换。

从而，在该情况下，根据内部读出数据V0，生成输出控制信号/H01、/H02、L01及L02。内部读出数据V0为L电平时，输出控制信号/H01、/H02、L01及L02全部变成L电平。从而，该状态下，图4所示上拉用P沟道MIS晶体管PT1及PT2变成导通状态，输出结点ND充电到输出电源电压VDDQ电平为止，向外部输出的数据DQ变成H电平。

另一方面，在该标准模式的情况下，内部读出数据V0为H电平时，来自输出驱动电路的输出控制信号/H01、/H02、L01及L02全部变成H电平。从而，图4所示N沟道MIS晶体管NT1及NT2变成导通状态，输出结点ND放电到接地电压电平为止，向外部输出的数据DQ变成L电平。

另一方面，该转换速率设定信号SLWM设定成H电平且指定转换速率低于标准模式的慢转换速率模式时，OR电路15a输出的输出控制信号/H02固定在H电平，另外门电路15b输出的输出控制信号L02固定在L电平。从而，图4所示MIS晶体管PT2及NT2固定在截止状态。从而，在该情况下，根据内部读出数据V0，生成输出控制信号/H01及L02，根据MIS晶体管PT1及NT1驱动输出结点ND。由于利用一个MIS晶体管PT1或NT1进行输出结点ND的上拉或下拉操作，与利用两个MIS晶体管PT1及PT2或NT1及NT2进行输出结点ND的上拉或下拉操作的结构的标准模式相比，该输出数据DQ的变化速度变慢，从而，转换速率变小。

从而，通过提供与输出结点并联且被分别控制的MIS晶体管，并根据转换速率设定信号有选择地将晶体管设置成可操作状态，可以容易地减少转换速率。

(实施例2)

图7是表示本发明实施例2的数据输出电路结构的概略图。图7中的数据输出电路包括：输出结点ND和电源结点之间相互并联连接的P沟道MIS晶体管PT3及PT4；输出结点ND和接地结点之间相互并联连接的N沟道MIS晶体管NT3及NT4。使P沟道MIS晶体管PT3的电流驱动能力低于P沟道MIS晶体管PT4的电流驱动能力，另外，N沟道MIS晶体管NT3的电流驱动能力高于N沟道MIS晶体管NT4的电流驱动能力。

在标准模式时，用MIS晶体管PT3及NT3驱动输出结点ND，在慢转换模式时，用MIS晶体管PT4及NT4驱动输出结点ND。根据内部读出数据V0驱动这些输出MIS晶体管PT3、PT4、NT3及NT4的输出驱动电路包括：使转换速率设定信号SLMW反相的反相器25a；接收内部读出数据V0和转换速率设定信号SLMW、生成输出控制信号/H01并加到MIS晶体管PT3的栅极的OR电路25b；接收来自反相器25a的互补的转换速率设定信号ZSLMW和内部读出数据V0、生成输出控制信号/H02并加到MIS晶体管PT4的栅极的OR电路25c；接收内部读出数据V0和互补的转换速率设定信号ZSLMW、生成输出控制信号L01并加到MIS晶体管NT3的栅极的AND电路25d；接收转换速率设定信号SLMW和内部读出数据V0、生成输出控制信号L02并加到MIS晶体管NT4的栅极的AND电路25e。

与实施例1的结构相同，这些门电路25b-25e具有电平变换功能。

转换速率设定信号SLMW为L电平时指定标准模式，在H电平时指定该转换速率低于标准模式的慢转换速率模式。以下，参照图8的真值表说明图7所示数据输出电路的操作。

在标准模式时，转换速率设定信号SLMW为L电平，来自反相器25a的互补的转换速率设定信号ZSLMW变成H电平。从而，OR电路25c输出的输出控制信号/H02固定在H电平，另外AND电路25e输出的输出控制信号L02固定在L电平。另一方面，OR电路25b及AND电路25d作为缓冲器电路操作，根据内部读出数据V0分别生成输出控制信号/H01及L01。从而，内部读出数据V0为L电平时，输出控制信号/H01变成L电平，输出控制信号L01变成L电平，根据MIS晶体管PT3，输出结点ND被驱动到电源电压VDDQ电平。

另一方面，内部读出数据V0为H电平时，输出控制信号/H01及L01都变成H电平，MIS晶体管PT3变成截止状态，MIS晶体管NT3变成导通状态，输出结点ND通过该导通状态的MIS晶体管NT3被驱动到接地电压电平。

另一方面，转换速率设定信号SLMW设定为H电平时，互补的转换速率设定信号ZSLMW为L电平。从而在该状态下，AND电路25d输出的输出控制信号L01固定在L电平，另外OR电路25b输出的输出控制信号/H01固定在H电平。相应地，MIS晶体管PT3和NT3固定在截止状态。

另一方面，OR电路25c及AND电路25e作为缓冲器电路操作，根据内部读出数据V0分别生成输出控制信号/H02及L02。内部读出数据V0为L电平时，输出控制信号/H02及L02都变成L电平，通过MIS晶体管PT4，输出结点ND被驱动到电源电压VDDQ电平。内部读出数据V0为H电平时，输出控制信号/H02及L02都变成H电平，MIS晶体管PT4变成截止状态，MIS晶体管NT4变成导通状态，输出结点ND通过该导通状态的MIS晶体管NT4被驱动到接地电压电平。

从而，利用图7所示的数据输出电路时，通过使MIS晶体管PT3及PT4的电流驱动能力互不相同，并使MIS晶体管NT3及NT4的电流驱动能力互不相同，能够将转换速率的调整幅度设定成晶体管的电流驱动能力的调整幅度。MIS晶体管PT3、PT4、NT3及NT4的电流驱动能力可以通过调整该沟道宽度W与沟道长度L的比W/L来设定成最佳值。

(变更例)

图9是表示本发明实施例2的变形例的结构的图。图9所示数据输出电路中OR电路25c输出的输出控制信号/H02通过电阻元件R1传送到MIS晶体管PT4的栅极。另外，AND电路25e输出的输出控制信号L02通过电阻元件R2加到MIS晶体管NT4的栅极。其他结构与图7所示相同，对应部分附上同一参照符号，因而省略其详细说明。

在图9所示结构的情况下，通过电阻元件R1及R2降低输出控制信号/H02及L02的变化速度，使输出控制信号/H02及L02缓慢变化。从而，MIS晶体管PT4及NT4缓慢变化成导通/截止状态，缓慢驱动输出结点ND。从而，电阻元件R1及R2作为延迟元件，能够减缓波形的上升/下降，进一步降低转换速率。

从而，利用电阻元件R1及R2作为延迟元件，通过降低输出控制信号/H02及L02的变化速度，根据这些电阻元件R1及R2的电阻值，能够更精确地设定转换速率。

另外，虽然分别设置了上拉及下拉用的两个输出驱动晶体管，也可以分别设置三个以上的上拉及下拉用输出驱动晶体管。

另外，图9所示的结构中，MIS晶体管PT3及PT4的电流驱动能力可以相同，而且MIS晶体管NT3及NT4的电流驱动能力也可以相同。在该情况下，通过电阻元件R1及R2的延迟功能，能够使MIS晶体管PT4及NT4的操作速度比MIS晶体管PT3及NT3的操作速度慢，可以缓慢地驱动输出结点ND，实现慢转换速率模式。

如上所述，根据本发明的实施例2，根据转换速率设定信号选择性地驱动用以驱动输出结点的多个晶体管，对应该晶体管的各个电流驱动能力，可以将转换速率设定成最佳值。

另外，在慢转换速率模式时，通过将输出控制信号经由延迟元件施加到对应的输出晶体管的栅极，能够进一步降低转换速率，另外通过电阻元件的电阻值可以精确地调整转换速率。

(实施例3)

图10是表示本发明实施例3的数据输出电路结构的概略图。图10中的数据输出电路包括：输出结点ND和电源结点之间相互并联连接、且其栅极接收内部读出数据V0的P沟道MIS晶体管PT5；使内部读出数据V0反相的反相器30；输出结点ND和电源结点之间相互并联连接、且其栅极接收反相器30的输出信号ZVO的N沟道MIS晶体管NT6；输出结点ND和接地结点之间相互并联连接、且其栅极接收内部读出数据V0的N沟道MIS晶体管NT5。

另外，图10所示的内部读出数据V0的振幅具有输出电源电压的电平。

图11是表示图10所示数据输出电路的操作的信号波形图。以下，参照图11说明图10所示数据输出电路的操作。

内部读出数据V0为H电平时，MIS晶体管NT5为导通状态，MIS晶体管PT5及NT6为截止状态，输出结点ND保持接地电压电平。

其次，该内部读出数据V0从H电平下降到L电平时，P沟道MIS晶体管PT5变成导通状态，N沟道MIS晶体管NT5变成截止状态。另外，反相器30的输出信号ZVO变成H电平，N沟道MIS晶体管NT6变成导通状态。从而，输出结点ND通过MIS晶体管PT5及NT6驱动。

P沟道MIS晶体管的载流子为带正电的空穴，操作速度慢。另一方面，N沟道MIS晶体管的载流子为电子，可以高速传送电荷。

通常，为了使输出信号的上升和下降速度相同，P沟道MIS晶体管作为输出上拉用晶体管时，使其尺寸与通常的N沟道MIS晶体管的尺寸(沟道宽度和沟道长度的比)相比足够大，即相当于使P沟道MIS晶体管和N沟道MIS晶体管的电流驱动能力相同。但是，这时P沟道MIS晶体管的占有面积增大，数据输出电路的布局面积增大。

通过辅助利用该N沟道MIS晶体管NT6驱动输出结点ND，可以补偿P沟道MIS晶体管PT5的驱动能力，高速将输出结点ND驱动到输出电源电压VDDQ。从而，不会增大电路的占有面积，能够减少该外部输出数据DQ从L电平转换到H电平的时间，实现高速存取。

另外，施加到MIS晶体管NT6的栅极的信号ZVO可以是输出电源电压VDDQ的电平，MIS晶体管NT6不必特别地进行升压以便补偿阈值电压损耗，这是因为通过P沟道MIS晶体管PT5，输出结点ND最终被驱动到输出电源电压VDDQ为止。但是，反相器30也可以配置成具有电平变换功能，将施加于MIS晶体管NT6的栅极的信号ZVO上升到比输出电源电压VDDQ高的高电压Vpp电平为止的结构。这时，可以更高速地驱动输出ND。

(变更例1)

图12是表示本发明实施例3的变形例1的结构的图。图12所示的数据输出电路中，内部读出数据V0通过缓冲器电路32传送到MIS晶体管PT5及NT5。其结构与图10所示结构相同，对应部分用同一参照符号表示，这里省略其说明。

缓冲器电路32的延迟时间大于反相器30的栅极延迟。从而，P沟道MIS晶体管PT5变成导通状态时，在此之前，N沟道MIS晶体管NT6已经变成导通状态并将输出结点ND驱动到输出电源电压的电平。从而，输出信号的上升时间可以提前，能够更快速地将输出DQ从L电平驱动到H电平。

另外，内部读出数据V0可以不通过缓冲器电路32而直接施加到N沟道MIS晶体管NT5的栅极。N沟道MIS晶体管NT5及NT6同时变成导通时流过贯通电流的周期能够进一步缩短。

(变更例2)

图13是表示本发明实施例3的变形例2的结构的图。图13所示的结构中，输出结点ND和电源结点之间并联连接有P沟道MIS晶体管PT7、PT8及N沟道MIS晶体管NT8，另外，输出结点ND和接地结点之间并联连接有N沟道MIS晶体管NT7及NT17。输出控制信号/H01及/H02分别施加于P沟道MIS晶体管PT7、PT8的栅极，输出控制信号H01或H02施加于N沟道MIS晶体管NT8的栅极。

根据输出控制信号H01或H02的转换速率调整时设定的逻辑电平的不同来决定输出控制信号H01或H02中的哪一个施加于MIS晶体管PT8的栅极。无论在标准转换速率操作或慢转换速率模式中，在将输出数据DQ驱动到H电平时，MIS晶体管NT8都变成导通状态。

输出控制信号L01及L02分别施加于N沟道MIS晶体管NT7及NT17的栅极。这些输出控制信号/H01、/H02、L01及L02通过实施例1或2的任何一个输出驱动电路生成。

图13所示的结构中，输出结点ND驱动到H电平的情况下，在标准模式时，例如，输出控制信号/H01、/H02都变成L电平，另外，根据输出控制信号H01或H02，MIS晶体管NT8变成导通。从而，可以高速将输出结点ND驱动到H电平。

另一方面，设定成慢转换速率模式的情况下，将输出结点ND驱动到H电平时，MIS晶体管PT7设定成非导通状态。MIS晶体管PT8及NT8设定成导通状态，或者只有MIS晶体管NT8设定成导通状态。从而，在转换速率设定成比标准模式慢的慢转换速率模式的情况下，输出结点ND以较小的电流驱动力驱动，可以可靠地防止振荡的发生。

另外，在标准模式时，也可以将MIS晶体管PT8设定成非导通状态，通过MIS晶体管PT7及NT8驱动输出结点ND。

图13所示结构的情况下，在标准模式中，可以使输出数据DQ从L电平高速上升到H电平。另外，在慢转换速率模式中，即使是缓慢驱动输出结点ND的情况下，利用N沟道MIS晶体管NT8，可以高速将该输出结点ND驱动到输出电源电压VDDQ电平为止。即使在慢转换速率模式中，也可以高速将输出数据DQ从L电平上升到H电平。

另外，将输出结点ND从H电平驱动到L电平的情况下，在标准模式中，与实施例1或2相同，根据输出控制信号L01及L02，选择性地使MIS晶体管NT7及NT8变成导通状态。在慢转换速率模式中，使MIS晶体管NT17变成导通状态，输出结点ND以较小的驱动力驱动。

另外，在图13所示的结构中，施加于MIS晶体管NT8的栅极的输出控制信号的电压电平可以是输出电源电压VDDQ的电压电平，另外，也可以上升到输出电源电压以上的电压电平。在利用升压结构的情况下，可以高速将MIS晶体管NT8设定成导通状态，并可以增大该电流驱动力。

但是，转换速率模式设定成慢转换速率模式时，在只有MIS晶体管NT8变成导通状态的情况下，输出数据信号DQ是CMOS电平的信号，在必须驱动到输出电源电压电平的情况时，利用升压结构。在不必将输出数据信号DQ驱动到全电源电压电平、例如TTL电平信号的情况时，也可以不特别设置升压结构。

如上所述，根据本发明实施例3，利用P沟道MIS晶体管及N沟道MIS晶体管驱动输出结点，不增大电流占有面积，可以高速将输出数据从L电平驱动到H电平。

(实施例4)

图14是表示本发明实施例4的数据输出电路结构的概略图。图14中的数据输出电路包括：接收内部读出数据RD的反相器40；接收内部读出数据RD和互补的转换速率设定信号ZSLMW的NAND电路41；接收互补的转换速率设定信号ZSLMW的反相器42；接收反相器41及4 2的输出信号的NOR电路43；连接于电源结点和输出结点ND之间且其栅极接收反相器40的输出信号ZRD的P沟道MIS晶体管PT5；连接于电源结点和输出结点ND之间且其栅极接收NAND电路41的输出信号的P沟道MIS晶体管PT15；连接于电源结点和输出结点ND之间且其栅极接收内部读出数据RD、其背面栅极接收NOR电路43的输出信号的N沟道MIS晶体管NT9；连接于接地结点和输出结点ND之间且其栅极接收互补的内部读出数据ZRD的N沟道MIS晶体管NT5。

图14所示数据输出电路中，NOR电路43的输出信号作为偏置电压Vbias施加于连接于电源结点和输出结点ND之间的N沟道MIS晶体管NT9的背面栅极。

在标准转换速率模式时，互补的转换速率设定信号ZSLMW设定成H电平，NAND电路41作为反相器操作。从而，内部读出数据RD为H电平时，MIS晶体管PT5及PT15都变成导通状态，以很大的电流驱动力驱动输出结点。这时，另外，MIS晶体管NT9也由于内部读出数据RD为H电平而导通，将输出结点ND驱动到H电平。

在这种状态下，反相器40及42的输出信号都变成高电平，通过背面栅极偏置效果，该阈值降低，高速将输出结点ND驱动到H电平。从而，在标准转换速率模式时，该背面栅极偏置电压Vbias与内部读出数据的上升同步上升，从而MIS晶体管NT9的阈值随着内部读出数据的上升而变小。

通过在阱内与其他元件分隔而形成MIS晶体管NT9，该背面栅极偏置电压Vbias即使变成电源电压电平，也不会对其他元件产生坏的影响。在MIS晶体管NT9中即使电流从背面栅极流到输出结点ND，当输出结点被驱动到电源电压电平时，MIS晶体管NT9的背面栅极与漏极之间的PN结变成非导通状态。

当内部读出数据RD在标准转换速率模式下降到L电平时，互补的内部读出数据ZRD变成H电平，NOR电路43的输出信号下降到L电平，相应地MIS晶体管NT9的背面栅极偏置电压Vbias变成接地电压电平，其阈值电压变大(不产生背面栅极效应)。在该操作中，MIS晶体管PT5及PT15都与内部读出数据RD的下降同步变成非导通状态。MIS晶体管NT5与内部读出数据RD的下降同步变成导通状态，将输出结点ND驱动到接地电压电平。

在慢转换速率模式中，互补的转换速率设定信号ZSLMW设定成L电平，NAND电路41的输出信号固定在H电平，相应地MIS晶体管PT15固定在非导通状态。另外，由于反相器42的输出信号固定在H电平，在NOR电路43中，输出信号变成接地电压电平，MIS晶体管NT9的背面栅极偏置电压Vbias固定在接地电压电平，不产生背面栅极偏置效应。从而，当内部读出数据RD上升到H电平时，虽然通过MIS晶体管PT5及NT9将输出结点ND驱动到H电平，但是MIS晶体管NT9的阈值电压变小，与标准模式相比，以较小的电流驱动力驱动输出结点ND。

该偏置电压Vbias被驱动到高于接地电压的电压电平时，可以使N沟道MIS晶体管NT9的阈值电压低于背面栅极连接到接地结点的情况的阈值电压，相应地，可以高速将输出结点ND从L电平驱动到H电平。

另外，将输出结点ND驱动到L电平时，通过将MIS晶体管NT9的背面栅极偏置电压Vbias驱动到接地电压电平，减小MIS晶体管NT9的电流驱动力并降低贯通电流，高速将输出结点驱动到接地电压电平。

另外，也可以将转换速率设定信号和内部读出数据形成的输出控制信号施加到放电用的MIS晶体管NT5。即，对于放电用的晶体管，如图13所示，两个N沟道MIS晶体管并联连接到输出结点，根据各个输出控制信号，有选择地对应标准转换模式及慢转换速率模式来设定导通状态。

另外，前面的实施例中，如图14所示，输出控制信号H0及L0是通过内部读出数据和转换速率设定信号的合成来生成的。

另外，该偏置电压Vbias的H电平也可以是输出电源结点的电压电平(这时NOR电路43具有电平变换功能)，也可以是内部电源电压电平。但是，如后所述，反相器及NAND电路生成电平变换后的信号，从而，NOR电路43为了接收输出电源电压电平的信号ZRD，该偏置电压Vbias的H电平最好设定成输出电源电压VDDQ。另外，内部读出数据RD及转换速率设定信号ZSLMW可以是具有输出电源电压VDDQ电平的振幅的信号。

另外，对于图12及图13所示的电路结构，同样，根据内部读出数据(输出控制信号)，通过将输出上拉用的N沟道MIS晶体管NT6或NT8的背面栅极偏置电压设定成正电压电平，可以高速驱动输出结点。

图15是表示图14所示MIS晶体管PT5及NT9的截面结构的概略图。图15中，数据输出电路在P型基片50的表面上形成的N阱52内形成。在N阱52的表面形成P阱54。在P阱的下部，N阱52连续延伸形成底部N阱，P阱54通过底部N阱包围而与P型基片50分隔。

N阱52通过在其表面形成的N型杂质区域55a、55b及55c被偏置成输出电源电压VDDQ电平。另一方面，P阱54通过其表面形成的P型杂质区域60a、60b保持偏置电压Vbias电平。P阱54即使是正电压电平，N阱52也能够设定成更高的输出电源电压VDDQ电平，可靠地分隔P阱54和N阱52。另外，由于偏置电压Vbias是该P阱表面形成的N型杂质区域62a及62b之间扩散电位以下的电压电平，从而防止P阱54内的PN结被正向偏置。

P沟道MIS晶体管PT5包括：在N阱52表面分隔形成的P型杂质区域56a和56b；通过未图示的栅极绝缘膜在杂质区域56a和56b之间的沟道区域上形成的栅电极57。输出电源电压VDDQ施加到杂质区域56b，杂质区域56a连接到输出结点ND。

另外，虽然图15中表示了MIS晶体管PT5的结构，但是同样在该N阱52内也形成了MIS晶体管PT15。

N沟道MIS晶体管NT9包括：在P阱54表面分隔形成的N型杂质区域62a和62b；通过未图示的栅极绝缘膜在杂质区域62a和62b之间的沟道形成区域上形成的栅电极63。杂质区域62a连接到电源结点，杂质区域62b连接到输出结点ND。

如图15所示，N阱52的形成一直延伸到P阱54的下部，P型基片50和P阱54通过底部N阱分隔，从而，形成通常的CMOS晶体管所必要的、用以分隔分别形成P沟道MIS晶体管PT5及N沟道MIS晶体管NT9的阱的分隔区域变成不必要，可以减小该数据输出电路的上拉晶体管的形成区域的面积。在N阱(底部N阱)52表面只形成P阱54，而不必形成用以分隔同一半导体基片区域分别形成的阱的分隔区域，另外，通过利用从P型基片分隔的P阱54，可以将N沟道MIS晶体管的背面栅极偏置电压引导到比接地电压高的电压电平。

利用底部N阱包围用以形成N沟道MIS晶体管NT9的P阱54的结构中，偏置电压Vbias即使在接地电压电平和输出电源电压电平之间变化，P阱54与用以构成其他元件的N阱52进行电气隔离，因而不会发生问题。由于N阱52偏置成输出电源电压VDDQ并且P阱54的最高电压为输出电源电压VDDQ，这些阱间的PN结没有正向偏置。

P阱54的偏置电压Vbias被驱动到输出电源电压电平时，虽然电流通过杂质区域62b从P阱54过渡地流动到输出结点ND，但当输出结点ND被驱动到输出电源电压电平时，P阱54和杂质区域62b之间的PN结变成反向偏置，电流通路被切断。即，P阱54和杂质区域62b的电压差变成小于PN结的内建电压时，PN结变成非导通状态。

另外，前面的图12即图13所示的结构中，即使是P沟道MIS晶体管及N沟道MIS晶体管都作为上拉晶体管的结构，也可以利用图15所示的底部阱的结构。虽然不能获得减小阈值的效果，但是可以减小P沟道MIS晶体管及N沟道MIS晶体管形成区域的布局面积。

如上所述，根据本发明实施例4，通过将输出结点上拉用的N沟道MIS晶体管的背面栅极电压设定成高于接地电压的电压电平，可以减小阈值电压，高速驱动输出结点。

另外，通过将输出上拉用的N沟道MIS晶体管形成于底部N阱包围的P阱内，CMOS晶体管(互补MIS晶体管)形成时用以将P阱从N阱分隔的区域变成不必要，可以减小电路的占有面积。

(实施例5)

图16是表示本发明实施例5的数据输出电路结构的概略图。图16所示的数据输出电路包括：根据输出控制信号RDH及ZRDH生成输出控制信号/H0的上拉驱动电路70；根据该上拉驱动电路70的输出控制信号/H0，将输出结点ND充电到输出电源电压VDDQ电平的P沟道MIS晶体管PT10；根据输出控制信号RDL及ZRDL生成输出控制信号L0的下拉驱动电路80；根据该下拉驱动电路80输出的输出控制信号L0，将输出结点ND驱动到接地电压电平的N沟道MIS晶体管NT10。

上拉驱动电路70及下拉驱动电路80接收输出电源电压VDDQ作为操作电源电压，将具有内部电源电压(周边电源电压)电平的振幅的输出控制信号RDH及ZRDH以及RDL及ZRDL变换成具有输出电源电压VDDQ电平的振幅的信号。

如前面的实施例1及实施例2所述，这些输出控制信号RDH及ZRDH以及RDL及ZRDL可以是对应转换速率而设定的内部电源电压电平的信号，也可以是具有从存储器电路内部读出的内部电源电压电平的振幅的互补内部读出数据。

上拉驱动电路70包括：电平变换电路72，用以接收振幅为内部电源电压电平的输出控制信号RDH及ZRDH，生成相对于内部结点NDA具有内部电源电压VDDQ电平的振幅的信号；CMOS反相器74，用以根据电平变换电路72的输出信号，生成振幅为输出电源电压VDDQ电平的输出控制信号/H0。

电平变换电路72包括：背面栅极和源极连接到输出电源结点的P沟道MIS晶体管72a及72b；根据输出控制信号RDH，将P沟道MIS晶体管72a的漏极电气耦合到接地结点的N沟道MIS晶体管72c；根据输出控制信号ZRDH，将P沟道MIS晶体管72a的漏极(结点NDA)耦合到接地结点的N沟道MIS晶体管72d。P沟道MIS晶体管72a及72b的栅极及漏极相互交差耦合。

CMOS反相器74a包括：背面栅极和源极与接收输出电源电压VDDQ的输出电源结点耦合且该栅极连接到内部结点NDA、而且漏极连接到MIS晶体管PT10的栅极的P沟道MIS晶体管74a；连接到MIS晶体管PT10的栅极和接地结点之间且其栅极连接到内部结点NDA的N沟道MIS晶体管74b。

上拉驱动电路70还包括，对应输出电源结点的电压，将内部结点NDA和接收输出控制信号RDH的结点进行电气连接的N沟道MIS晶体管76。

下拉驱动电路80包括与电平变换电路72及CMOS反相器74有相同结构的电平变换电路及CMOS反相器。该下拉驱动电路80中，没有特别设置MIS晶体管76。通过使下拉驱动电路80与上拉驱动电路70具有相同的结构，可以使电平变换时的延迟时间相同。

输出电源电压VDDQ为了专用于数据输出电路中的数据输出，与生成其他内部电源电压的电源电压VDD相独立，从外部施加。这些电源电压VDD及VDDQ的加电顺序及断电顺序没有特别确定。从而，例如，即使当外部的电源电压VDD切断时，存在依然由输出电源电压VDDQ供电的状态。另外相反地，存在先加电输出电源电压VDDQ，然后加电电源电压VDD的电源加电顺序。在供给输出电源电压VDDQ、而未供给电源电压VDD的状态下，输出控制信号RDH及ZRDH的电压电平变成L电平。生成信号RDH及ZRDH的内部电路是由接收用外部的电源电压VDD产生的内部电源电压(外围电源电压)的外围电路生成的。

该状态中，当MIS晶体管72c及72b同时变成截止状态时，发生这样的情况，即结点NDA通过P沟道MIS晶体管72b被充电到输出电源电压VDDQ电平。结点NDA被充电到输出电源电压VDDQ电平的情况下，CMOS反相器74输出的输出控制信号/H0变成接地电压电平的低电平，输出级的P沟道MIS晶体管PT10导通，将电流供给到输出结点ND，从而，会产生这样的问题，即输出结点ND不变成输出高阻抗状态，在其他外部装置中发生误操作。

另外，在电源加电时如果发生这样的情况，会产生由于不必要的电流消耗而增大消耗电流的问题。

但是，在供给输出电源电压VDDQ的状态下，输出控制信号RDH变成L电平时，MIS晶体管76导通，内部结点NDA通过输出控制信号RDH被驱动到接地电压电平。相应地，CMOS反相器74输出的输出控制信号/H0变成输出电源电压VDDQ电平，MIS晶体管PT10能够维持在截止状态，可以实现输出高阻抗状态。

从而，在电源加电顺序及电源断电顺序中，即使是供给输出电源电压VDDQ、不供给外部电源电压VDD的情况下，也能够可靠地使MIS晶体管PT10维持在截止状态，防止向输出结点ND供给不必要的电流。

在通常操作状态下，当输出控制信号RDH变成L电平、输出控制信号ZRDH变成H电平时，内部结点NDA通过MIS晶体管72d驱动到接地电压电平。从而，在该情况下，即使MIS晶体管72c变成导通状态也不会发生任何问题。另外，输出控制信号RDH为H电平、且输出控制信号ZRDH为L电平时，MIS晶体管72c变成导通状态，结点NDA与传送H电平的输出控制信号RDH的内部信号线耦合。但是，通过使MIS晶体管72c的电流驱动力比将输出控制信号RDH驱动到内部电源电压电平的晶体管的电流驱动力以及对内部结点NDA的MIS晶体管72b的电流驱动力足够小，能够在通常操作状态下将内部结点NDA驱动到输出电源电压VDDQ电平，而不发生任何通常操作时的问题。另外，这时，MIS晶体管76的源极电位是内部电源电压电平，栅极电压是输出电源电压，因而与源极为接地电压电平时相比电流驱动力减小，内部结点NDA能够可靠地驱动到输出电源电压电平。

即，内部电源切断时，MIS晶体管72c栅极和源极之间的电压比通常操作时大，内部结点NDA被放电，MIS晶体管72a开始充电操作，使MIS晶体管72b的栅极电位上升，以使MIS晶体管72b的充电操作停止，从而内部结点NDA高速放电到接地电压电平。

下拉驱动电路80中，内部结点NDA变成H电平(输出电源电压VDDQ电平)时，输出控制信号L0变成接地电压电平的L电平，MIS晶体管ND10变成截止状态，因而不发生电流消耗的问题。从而，无论在电源加电顺序或电源切断顺序中，都可以可靠地将该输出结点ND设定成输出高阻抗状态，并降低消耗电流和可靠抑制外部装置的误操作。

(变更例)

图17是表示本发明实施例5的变形例的结构的概略图。图17所示的数据输出电路的结构中，设置了根据来自CMOS反相器74的输出控制信号/H0、将内部结点ND驱动到接地电压电平的N沟道MIS晶体管78，以取代图16所示的MIS晶体管76。其他结构与图16所示结构相同，对应部分附有同一参照符号，因而省略其详细说明。

图17所示的数据输出电路的结构中，考虑输出结点ND在高阻抗状态时供给输出电源电压VDDQ，另一方面，外部电源电压VDD的供给被停止的状态。在该状态下，输出控制信号/H0为H电平，MIS晶体管78为导通状态。从而，即使不供给外部电源电压VDD，输出控制信号RDH及ZRDH都变成L电平，MIS晶体管72c及72d都变成截止状态，内部结点NDA即使由于噪音特性的影响，通过晶体管72充电到输出电源电压VDDQ电平的状态，但由于在这时内部结点NDA的电压电平上升之前，输出控制信号/H0为H电平，因而内部结点DNA可靠地放电到接地电压电平。

该状态中，由于内部结点NDA的电压电平通过MIS晶体管78放电到接地电压电平，MIS晶体管72a变成导通状态，MIS晶体管72b变成截止状态，MIS晶体管72a的漏极被驱动到输出电源电压VDDQ电平，MIS晶体管72b可以可靠保持在截止状态。从而，MIS晶体管78即使变成导通状态，由于MIS晶体管72b保持在截止状态，不产生通过MIS晶体管72b及78的贯通电流，能够降低消耗电流。另外，即使在电源施加状态，输出结点ND也可以可靠保持在高阻抗状态。

另外，在通常操作状态下，内部结点NDA为接地电压电平时，输出控制信号/H0变成H电平，在该状态下即使MIS晶体管78导通也不会发生任何问题。另外，内部结点NDA为H电平时，输出控制信号/H0为L电平，MIS晶体管78为非导通状态，对内部结点NDA的电压电平不会产生任何影响。

图16及17所示的结构配置在接收用以调整转换速率的输出控制信号的部分。

图16及17所示的根据本发明实施例5的数据输出电路也可以是不具有转换速率调整功能的通常的数据输出电路。若为具有电平变换功能的数据输出电路，则实施例5的结构可以适用。

另外，在图16所示结构中采用上拉输出结点的N沟道MIS晶体管，并对该上拉MIS晶体管的背面栅极偏压进行控制时，结点NDA的电压用作上拉用N沟道MIS晶体管的背面栅极偏压。

如上所述，根据本发明实施例5的结构，在根据电平变换电路的输出信号驱动输出晶体管的数据输出电路中，对应电源结点的电压电平，内部结点被驱动到接地电压电平，不管是电源加电还是切断系列，都能够可靠地达到高阻抗状态，防止消耗电流的增大。

(其他适用例)

上述结构中，以半导体存储装置的数据输出电路的结构作为例子进行说明，但是，本发明也可以适用于一般的驱动外部负载的输出电路。

另外，各个实施例中，可以应用各个独立的输出电路，也可以应用它们的适当的组合。

如上所述，根据本发明的结构中，驱动输出电路的输出结点的转换速率能够在标准模式和比标准模式慢的慢转换速率模式之间切换，根据操作环境，可以实现以正确、最佳的消耗电流进行操作的输出电路。

Claims (15)

1.一种半导体装置，包括：并联连接到输出结点的多个晶体管；存储用以设定所述多个晶体管操作状态的数据的寄存器电路；在所述寄存器电路中存储指定标准模式时所述输出结点驱动力的缺省值和指定比所述缺省值小的输出结点驱动力的慢转换速率数据中的任何一个，并根据内部信号驱动所述多个晶体管的输出驱动电路，其特征在于，所述输出驱动电路根据所述寄存器电路存储的数据，有选择地根据所述内部信号驱动所述多个晶体管。

2.如权利要求1所述的半导体装置，其特征在于，所述多个晶体管包括：并联连接到所述输出结点、导通时对所述输出结点充电的多个第一导电型晶体管；以及并联连接到所述输出结点、导通时对所述输出结点放电的多个第二导电型晶体管。

3.如权利要求1所述的半导体装置，其特征在于还包括与所述多个晶体管中所定的晶体管对应配置、延迟所述输出驱动电路的输出信号的延迟电路。

4.如权利要求3所述的半导体装置，其特征在于，所述所定的晶体管是根据所述慢转换速率数据设定成可操作状态的晶体管。

5.如权利要求1所述的半导体装置，其特征在于，所述多个晶体管包括具有互不相同导电型且导通时在同一方向上驱动所述输出结点的晶体管。

6.如权利要求1所述的半导体装置，其特征在于，所述多个晶体管包括在第一电源结点和所述输出结点之间并联连接、且具有互不相同的背面栅极偏压的多个绝缘栅型场效应晶体管。

7.如权利要求6所述的半导体装置，其特征在于，所述具有互不相同的背面栅极偏压的晶体管的导电型互不相同。

8.如权利要求1所述的半导体装置，其特征在于，所述输出电路是半导体存储装置的数据输出电路，所述寄存器电路是配置在所述半导体存储装置内、在施加有模式设定指令时设定其存储内容的模式寄存器。

9.一种半导体装置，包括有电源结点和输出结点之间连接的、导电型互不相同的第一及第二绝缘栅型场效应输出晶体管，所述第一及第二输出晶体管根据输出控制信号在同一方向上驱动所述输出结点，

所述第一输出晶体管形成于第一导电型半导体基片区域，而且，

在所述第一基片区域内形成第二导电型半导体基片区域使其被所述第一基片区域包围，并在第二导电型半导体基片区域上形成所述第二输出晶体管。

10.如权利要求9所述的半导体装置，其特征在于，所述第一输出晶体管是P沟道MIS晶体管，所述第二输出晶体管是N沟道MIS晶体管。

11.如权利要求9所述的半导体装置，其特征在于，所述第一半导体基片区域偏置成第一电源电压，所述第二半导体基片区域偏置成与第一电源电压不同的电压。

12.如权利要求11所述的半导体装置，其特征在于，所述第二半导体基片区域偏置成比接地电压高的电压电平。

13.一种半导体装置，包括：电平变换电路，接收外部电源电压作为操作电源电压，对第一振幅的内部输出信号进行电平变换并变换所述内部输出信号的振幅；

驱动电路，接收所述外部电源电压作为操作电源电压，根据所述电平变换电路的输出信号，产生输出控制信号；

输出晶体管，根据所述驱动电路的输出控制信号，将输出结点驱动到所述外部电源电压电平；以及

复位晶体管，对应接收所述外部电源电压的外部电源结点的电压电平，将所述电平变换电路的输出结点驱动到使所述输出晶体管变成截止状态的电压电平。

14.如权利要求13所述的半导体装置，其特征在于，所述复位晶体管根据所述驱动电路输出的输出控制信号，将所述电平变换电路的输出结点驱动到与所述电源电压不同的电压电平。

15.如权利要求13所述的半导体装置，其特征在于，所述复位晶体管根据接收所述外部电源电压的电源结点的电压，将所述电平变换电路的输出结点连接到所述内部输出信号传送到的结点。

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