JPH11308087A - スルーレートコントロール付き出力バッファ回路 - Google Patents
スルーレートコントロール付き出力バッファ回路Info
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- JPH11308087A JPH11308087A JP10115681A JP11568198A JPH11308087A JP H11308087 A JPH11308087 A JP H11308087A JP 10115681 A JP10115681 A JP 10115681A JP 11568198 A JP11568198 A JP 11568198A JP H11308087 A JPH11308087 A JP H11308087A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
- H03K17/166—Soft switching
- H03K17/167—Soft switching using parallel switching arrangements
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- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Abstract
(57)【要約】
【課題】 出力波形のスルーレートが負荷容量の変化に
より、また周囲温度等の変動によるトランジスタ特性の
変化により変動するという課題があった。 【解決手段】 各判定回路１１〜１３，１８〜２０が出
力端子１０の電位情報を入力して予め設定されている基
準値と比較して比較結果を出力し、入力端子１にＨレベ
ルかＬレベルの制御信号が入力され所定時間経過後に出
力される各遅延回路１４，２１からの制御信号を入力し
た際に、非同期ＳＥＴ付フリップフロップ回路１５〜１
７または非同期ＲＥＳＥＴ付フリップフロップ回路２２
〜２４は判定結果を取り込み、判定結果に従って各トラ
ンジスタ２〜９を動作させるものである。
より、また周囲温度等の変動によるトランジスタ特性の
変化により変動するという課題があった。 【解決手段】 各判定回路１１〜１３，１８〜２０が出
力端子１０の電位情報を入力して予め設定されている基
準値と比較して比較結果を出力し、入力端子１にＨレベ
ルかＬレベルの制御信号が入力され所定時間経過後に出
力される各遅延回路１４，２１からの制御信号を入力し
た際に、非同期ＳＥＴ付フリップフロップ回路１５〜１
７または非同期ＲＥＳＥＴ付フリップフロップ回路２２
〜２４は判定結果を取り込み、判定結果に従って各トラ
ンジスタ２〜９を動作させるものである。
Description
【０００１】
【発明の属する技術分野】この発明は、スルーレートコ
ントロール付き出力バッファ回路に関するものである。
ントロール付き出力バッファ回路に関するものである。
【０００２】
【従来の技術】図５は、従来のスルーレートコントロー
ル付き出力バッファ回路を示すブロック図であり、図に
おいて、６５は入力端子、５７〜６０はハイレベル（Ｈ
レベル）出力用トランジスタ、６１〜６４はロウレベル
（Ｌレベル）出力用トランジスタ、５１〜５６は遅延回
路、６６は出力端子である。
ル付き出力バッファ回路を示すブロック図であり、図に
おいて、６５は入力端子、５７〜６０はハイレベル（Ｈ
レベル）出力用トランジスタ、６１〜６４はロウレベル
（Ｌレベル）出力用トランジスタ、５１〜５６は遅延回
路、６６は出力端子である。
【０００３】次に動作について説明する。図５に示した
従来の出力バッファ回路の動作原理は、遅延回路５１〜
５６のそれぞれに予め設定された遅延時間の時間差に基
づいて、随時にＨレベル出力用トランジスタ５７〜６
０，Ｌレベル出力用トランジスタ６１〜６４をＯＮさせ
ることで、出力バッファ回路の出力端子から出力される
出力波形のスルーレートをコントロールしていた。
従来の出力バッファ回路の動作原理は、遅延回路５１〜
５６のそれぞれに予め設定された遅延時間の時間差に基
づいて、随時にＨレベル出力用トランジスタ５７〜６
０，Ｌレベル出力用トランジスタ６１〜６４をＯＮさせ
ることで、出力バッファ回路の出力端子から出力される
出力波形のスルーレートをコントロールしていた。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
出力バッファ回路では、出力端子６６に接続された負荷
容量（図示せず）の変化に係わらず、常に予め設定され
た固定の時間差で、各トランジスタ５７〜６４をＯＮさ
せていたので、負荷容量の変化により出力波形のスルー
レートが変化するという課題があった。図４の破線Ｅ〜
Ｈは、従来の出力バッファ回路の出力の出力波形を示す
説明図であり、図において、横軸は時間（ナノ秒、ｎａ
ｎｏ ｓｅｃ）、縦軸は電位（ｖｏｌｔ）を示す。尚、
図４には、従来の出力バッファ回路の出力波形とこの発
明の出力バッファ回路の出力波形を比較するため、この
発明の出力バッファ回路の出力波形も合わせて示されて
いるが、これに関しては「発明の実施の形態」において
詳細に説明する。出力端子６６に接続された負荷容量の
変化により、従来の出力バッファ回路の出力の出力波形
のスルーレートが変動している場合を示している。図４
において、出力波形Ｅは負荷容量が５ｐＦの場合、出力
波形Ｆは負荷容量が１０ｐＦの場合、出力波形Ｇは負荷
容量が１５ｐＦの場合、そして出力波形Ｈは負荷容量が
２０ｐＦの場合を示している。
出力バッファ回路では、出力端子６６に接続された負荷
容量（図示せず）の変化に係わらず、常に予め設定され
た固定の時間差で、各トランジスタ５７〜６４をＯＮさ
せていたので、負荷容量の変化により出力波形のスルー
レートが変化するという課題があった。図４の破線Ｅ〜
Ｈは、従来の出力バッファ回路の出力の出力波形を示す
説明図であり、図において、横軸は時間（ナノ秒、ｎａ
ｎｏ ｓｅｃ）、縦軸は電位（ｖｏｌｔ）を示す。尚、
図４には、従来の出力バッファ回路の出力波形とこの発
明の出力バッファ回路の出力波形を比較するため、この
発明の出力バッファ回路の出力波形も合わせて示されて
いるが、これに関しては「発明の実施の形態」において
詳細に説明する。出力端子６６に接続された負荷容量の
変化により、従来の出力バッファ回路の出力の出力波形
のスルーレートが変動している場合を示している。図４
において、出力波形Ｅは負荷容量が５ｐＦの場合、出力
波形Ｆは負荷容量が１０ｐＦの場合、出力波形Ｇは負荷
容量が１５ｐＦの場合、そして出力波形Ｈは負荷容量が
２０ｐＦの場合を示している。
【０００５】さらに、従来の出力バッファ回路では、周
囲の温度等の変動により引き起こされるトランジスタ５
７〜６４のトランジスタ特性の変化に関係なく、常に予
め設定された固定の時間差で、各トランジスタ５７〜６
４をＯＮさせていたので、出力波形のスルーレートが周
囲の温度等の変動で発生するトランジスタ特性の変化に
より変動するという課題があった。
囲の温度等の変動により引き起こされるトランジスタ５
７〜６４のトランジスタ特性の変化に関係なく、常に予
め設定された固定の時間差で、各トランジスタ５７〜６
４をＯＮさせていたので、出力波形のスルーレートが周
囲の温度等の変動で発生するトランジスタ特性の変化に
より変動するという課題があった。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、出力端子の電位情報に基づいて、
出力端子に接続された負荷容量の変化や周囲温度の変化
等によるトランジスタ特性の変化に対応して、トランジ
スタのＯＮ，ＯＦＦ動作をコントロールすることで、出
力波形のスルーレートを常に一定範囲に保つことのでき
る出力バッファ回路を得ることを目的とする。
めになされたもので、出力端子の電位情報に基づいて、
出力端子に接続された負荷容量の変化や周囲温度の変化
等によるトランジスタ特性の変化に対応して、トランジ
スタのＯＮ，ＯＦＦ動作をコントロールすることで、出
力波形のスルーレートを常に一定範囲に保つことのでき
る出力バッファ回路を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るスルーレ
ートコントロール付き出力バッファ回路は、複数の電位
判定手段が、出力端子の電位情報を入力し、電位情報に
基づいて、それぞれに予め設定されている基準値と比較
して比較結果を出力し、遅延手段が、入力端子に制御信
号が入力されて所定時間経過後に制御信号を出力し、制
御手段が、遅延手段からの制御信号を入力した際、電位
判定手段から出力される判定結果を取り込み、判定結果
の値に従って出力端子に出力電圧を供給する出力手段を
動作させるものであり、出力端子に接続された負荷容量
の変化や、あるいは周囲温度の変動によるトランジスタ
特性の変化の影響に関係なく、出力波形のスルーレート
を一定に保つものである。
ートコントロール付き出力バッファ回路は、複数の電位
判定手段が、出力端子の電位情報を入力し、電位情報に
基づいて、それぞれに予め設定されている基準値と比較
して比較結果を出力し、遅延手段が、入力端子に制御信
号が入力されて所定時間経過後に制御信号を出力し、制
御手段が、遅延手段からの制御信号を入力した際、電位
判定手段から出力される判定結果を取り込み、判定結果
の値に従って出力端子に出力電圧を供給する出力手段を
動作させるものであり、出力端子に接続された負荷容量
の変化や、あるいは周囲温度の変動によるトランジスタ
特性の変化の影響に関係なく、出力波形のスルーレート
を一定に保つものである。
【０００８】この発明に係るスルーレートコントロール
付き出力バッファ回路は、出力手段を複数のＨレベル出
力用トランジスタおよびＬレベル出力用トランジスタで
構成し、電位判定手段を複数のＨレベル出力用電位判定
回路およびＬレベル出力用電位判定回路で構成し、制御
手段を複数の非同期ＳＥＴ付フリップフロップ回路およ
び非同期ＲＥＳＥＴ付フリップフロップ回路で構成し、
遅延手段をＨレベル出力用信号遅延回路およびＬレベル
出力用信号遅延回路で構成したものであり、複数のＨレ
ベル出力用電位判定回路、複数の非同期ＳＥＴ付フリッ
プフロップ回路、およびＨレベル出力用信号遅延回路の
動作に基づいて、複数のＨレベル出力用トランジスタか
らＨレベルの出力波形を出力させ、複数のＬレベル出力
用電位判定回路、複数の非同期ＲＥＳＥＴ付フリップフ
ロップ回路、および前記Ｌレベル出力用信号遅延回路の
動作に基づいて、複数のＬレベル出力用トランジスタか
らＬレベルの出力波形を出力させるものである。
付き出力バッファ回路は、出力手段を複数のＨレベル出
力用トランジスタおよびＬレベル出力用トランジスタで
構成し、電位判定手段を複数のＨレベル出力用電位判定
回路およびＬレベル出力用電位判定回路で構成し、制御
手段を複数の非同期ＳＥＴ付フリップフロップ回路およ
び非同期ＲＥＳＥＴ付フリップフロップ回路で構成し、
遅延手段をＨレベル出力用信号遅延回路およびＬレベル
出力用信号遅延回路で構成したものであり、複数のＨレ
ベル出力用電位判定回路、複数の非同期ＳＥＴ付フリッ
プフロップ回路、およびＨレベル出力用信号遅延回路の
動作に基づいて、複数のＨレベル出力用トランジスタか
らＨレベルの出力波形を出力させ、複数のＬレベル出力
用電位判定回路、複数の非同期ＲＥＳＥＴ付フリップフ
ロップ回路、および前記Ｌレベル出力用信号遅延回路の
動作に基づいて、複数のＬレベル出力用トランジスタか
らＬレベルの出力波形を出力させるものである。
【０００９】この発明に係るスルーレートコントロール
付き出力バッファ回路は、遅延手段から出力された制御
信号を制御手段が入力した時に、電位判定手段から出力
される判定結果をこの制御手段が取り込むか、あるい
は、入力端子に制御信号が入力された時に電位判定手段
から出力される判定結果をこの制御手段が取り込むか
を、切替手段により選択するものである。
付き出力バッファ回路は、遅延手段から出力された制御
信号を制御手段が入力した時に、電位判定手段から出力
される判定結果をこの制御手段が取り込むか、あるい
は、入力端子に制御信号が入力された時に電位判定手段
から出力される判定結果をこの制御手段が取り込むか
を、切替手段により選択するものである。
【００１０】この発明に係るスルーレートコントロール
付き出力バッファ回路は、保持手段が電位判定手段から
出力される判定結果を一時格納し、保持手段の情報を基
に、制御手段は出力手段の動作を制御するものである。
付き出力バッファ回路は、保持手段が電位判定手段から
出力される判定結果を一時格納し、保持手段の情報を基
に、制御手段は出力手段の動作を制御するものである。
【００１１】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
出力バッファ回路を示すブロック図である。図１におい
て、１は入力端子、２〜５はハイレベル（Ｈレベル）出
力用トランジスタ（出力手段）、６〜９はロウレベル
（Ｌレベル）出力用トランジスタ（出力手段）、１１〜
１３はＨレベル出力用電位判定回路（電位判定手段）、
１４はＨレベル出力用信号遅延回路（遅延手段）、１５
〜１７は非同期ＳＥＴ付フリップフロップ回路（制御手
段），１８〜２０はＬレベル出力用電位判定回路（電位
判定手段）、２１はＬレベル出力用信号遅延回路（遅延
手段）、２２〜２４は非同期ＲＥＳＥＴ付フリップフロ
ップ回路（制御手段）、１０は出力端子である。また、
Ｈレベル出力用電位判定回路１１〜１３およびＬレベル
出力用電位判定回路１８〜２０のそれぞれには、異なる
判定基準レベルが設定されている。例えば、Ｈレベル出
力用電位判定回路１１には０．５Ｖ、Ｈレベル出力用電
位判定回路１２には、０．７Ｖ、Ｈレベル出力用電位判
定回路１３には１．３Ｖの値が基準値として設定され、
これらの値は用途に応じて適宜変化可能である。また、
Ｌレベル出力用電位判定回路１８〜２０に関しても同様
で必要に応じた遅延値を適宜設定できる。また、各電位
判定回路１１〜１３、１８〜２０の入力電位、即ち、出
力端子１０の電位が判定基準レベルを越えた場合、Ｈレ
ベルの制御信号をそれぞれ出力し、その入力電位が判定
基準レベル以下の場合はＬレベルの制御信号をそれぞれ
出力し、これにより非同期ＳＥＴ付フリップフロップ回
路１５〜１７および非同期ＲＥＳＥＴ付フリップフロッ
プ回路２２〜２４を介して、Ｈレベル出力用トランジス
タ２〜５、Ｌレベル出力用トランジスタ６〜９の動作を
制御する。
説明する。 実施の形態１．図１は、この発明の実施の形態１による
出力バッファ回路を示すブロック図である。図１におい
て、１は入力端子、２〜５はハイレベル（Ｈレベル）出
力用トランジスタ（出力手段）、６〜９はロウレベル
（Ｌレベル）出力用トランジスタ（出力手段）、１１〜
１３はＨレベル出力用電位判定回路（電位判定手段）、
１４はＨレベル出力用信号遅延回路（遅延手段）、１５
〜１７は非同期ＳＥＴ付フリップフロップ回路（制御手
段），１８〜２０はＬレベル出力用電位判定回路（電位
判定手段）、２１はＬレベル出力用信号遅延回路（遅延
手段）、２２〜２４は非同期ＲＥＳＥＴ付フリップフロ
ップ回路（制御手段）、１０は出力端子である。また、
Ｈレベル出力用電位判定回路１１〜１３およびＬレベル
出力用電位判定回路１８〜２０のそれぞれには、異なる
判定基準レベルが設定されている。例えば、Ｈレベル出
力用電位判定回路１１には０．５Ｖ、Ｈレベル出力用電
位判定回路１２には、０．７Ｖ、Ｈレベル出力用電位判
定回路１３には１．３Ｖの値が基準値として設定され、
これらの値は用途に応じて適宜変化可能である。また、
Ｌレベル出力用電位判定回路１８〜２０に関しても同様
で必要に応じた遅延値を適宜設定できる。また、各電位
判定回路１１〜１３、１８〜２０の入力電位、即ち、出
力端子１０の電位が判定基準レベルを越えた場合、Ｈレ
ベルの制御信号をそれぞれ出力し、その入力電位が判定
基準レベル以下の場合はＬレベルの制御信号をそれぞれ
出力し、これにより非同期ＳＥＴ付フリップフロップ回
路１５〜１７および非同期ＲＥＳＥＴ付フリップフロッ
プ回路２２〜２４を介して、Ｈレベル出力用トランジス
タ２〜５、Ｌレベル出力用トランジスタ６〜９の動作を
制御する。
【００１２】この実施の形態１の出力バッファ回路は、
Ｈレベル出力用電位判定回路およびＬレベル出力用電位
判定回路が、出力端子の電位情報を入力し、この電位情
報に基づいて、それぞれに予め設定されている基準値と
比較して比較結果を出力し、Ｈレベル出力用信号遅延回
路およびＬレベル出力用信号遅延回路が、入力端子に制
御信号が入力されて所定時間経過後に制御信号であるト
リガ信号を出力する。そして、非同期ＳＥＴ付フリップ
フロップ回路および非同期ＲＥＳＥＴ付フリップフロッ
プ回路が、Ｈレベル出力用信号遅延回路およびＬレベル
出力用信号遅延回路からの制御信号を入力した際、Ｈレ
ベル出力用電位判定回路およびＬレベル出力用電位判定
回路から出力される判定結果を取り込み、判定結果の値
に従って、Ｈレベル出力用トランジスタおよびＬレベル
出力用トランジスタから出力端子に出力電圧を供給する
ものであり、出力端子に接続された負荷容量の変化や、
あるいは周囲温度の変動によるトランジスタ特性の変化
の影響に関係なく、出力波形のスルーレートを一定に保
つものである。
Ｈレベル出力用電位判定回路およびＬレベル出力用電位
判定回路が、出力端子の電位情報を入力し、この電位情
報に基づいて、それぞれに予め設定されている基準値と
比較して比較結果を出力し、Ｈレベル出力用信号遅延回
路およびＬレベル出力用信号遅延回路が、入力端子に制
御信号が入力されて所定時間経過後に制御信号であるト
リガ信号を出力する。そして、非同期ＳＥＴ付フリップ
フロップ回路および非同期ＲＥＳＥＴ付フリップフロッ
プ回路が、Ｈレベル出力用信号遅延回路およびＬレベル
出力用信号遅延回路からの制御信号を入力した際、Ｈレ
ベル出力用電位判定回路およびＬレベル出力用電位判定
回路から出力される判定結果を取り込み、判定結果の値
に従って、Ｈレベル出力用トランジスタおよびＬレベル
出力用トランジスタから出力端子に出力電圧を供給する
ものであり、出力端子に接続された負荷容量の変化や、
あるいは周囲温度の変動によるトランジスタ特性の変化
の影響に関係なく、出力波形のスルーレートを一定に保
つものである。
【００１３】次に動作について説明する。出力バッファ
回路が、例えば、出力端子１０を介して外部へＨレベル
の出力信号を出力する場合、先ず入力端子１に制御信
号、例えば、Ｈレベルの制御信号が入力端子１へ入力さ
れる。つまり、入力端子１のレベルが、ＬレベルからＨ
レベルへ変化すると、瞬時にＨレベル出力用トランジス
タ２がオン（ＯＮ）し、同時に、非同期ＲＥＳＥＴ付フ
リップフロップ回路２２〜２４がリセットされ、Ｌレベ
ル出力用トランジスタ６〜９がオフ（ＯＦＦ）する。
回路が、例えば、出力端子１０を介して外部へＨレベル
の出力信号を出力する場合、先ず入力端子１に制御信
号、例えば、Ｈレベルの制御信号が入力端子１へ入力さ
れる。つまり、入力端子１のレベルが、ＬレベルからＨ
レベルへ変化すると、瞬時にＨレベル出力用トランジス
タ２がオン（ＯＮ）し、同時に、非同期ＲＥＳＥＴ付フ
リップフロップ回路２２〜２４がリセットされ、Ｌレベ
ル出力用トランジスタ６〜９がオフ（ＯＦＦ）する。
【００１４】次に、Ｈレベル出力用信号遅延回路１４内
に予め設定されている遅延時間データに基づいて、Ｈレ
ベル出力用トランジスタ２がＯＮしてから所定時間の経
過後に（例えば、２ナノ秒経過後、即ち、図４に示す
２．０Ｅ−９経過後）非同期ＳＥＴ付フリップフロップ
回路１５〜１７の端子Ｔへ、Ｈレベル出力用信号遅延回
路１４からトリガ信号が出力される。非同期ＳＥＴ付フ
リップフロップ回路１５〜１７の端子Ｔが、トリガ信号
を入力した時点でのＨレベル出力用電位判定回路１１〜
１３の出力レベルが、非同期ＳＥＴ付フリップフロップ
回路１５〜１７内に取り込まれる。この取り込まれた出
力レベルの情報をもとに、非同期ＳＥＴ付フリップフロ
ップ回路１５〜１７から制御信号がＨレベル出力用トラ
ンジスタ３〜５へ出力され、Ｈレベル出力用トランジス
タ３〜５の動作が制御される。
に予め設定されている遅延時間データに基づいて、Ｈレ
ベル出力用トランジスタ２がＯＮしてから所定時間の経
過後に（例えば、２ナノ秒経過後、即ち、図４に示す
２．０Ｅ−９経過後）非同期ＳＥＴ付フリップフロップ
回路１５〜１７の端子Ｔへ、Ｈレベル出力用信号遅延回
路１４からトリガ信号が出力される。非同期ＳＥＴ付フ
リップフロップ回路１５〜１７の端子Ｔが、トリガ信号
を入力した時点でのＨレベル出力用電位判定回路１１〜
１３の出力レベルが、非同期ＳＥＴ付フリップフロップ
回路１５〜１７内に取り込まれる。この取り込まれた出
力レベルの情報をもとに、非同期ＳＥＴ付フリップフロ
ップ回路１５〜１７から制御信号がＨレベル出力用トラ
ンジスタ３〜５へ出力され、Ｈレベル出力用トランジス
タ３〜５の動作が制御される。
【００１５】図４を参照しながら、上記した実施の形態
１の出力バッファ回路の動作をさらに詳しく説明する。
図４は、図１に示した実施の形態１の出力バッファ回路
の出力波形の一例を示す説明図であり、横軸は時間（ナ
ノ秒、ｎａｎｏ ｓｅｃ）、縦軸は電位（ｖｏｌｔ）を
示す。図４は、４種類の容量、例えば、５ｐＦ，１０ｐ
Ｆ，１５ｐＦ，２０ｐＦを負荷容量として出力端子１０
に接続した場合における実施の形態１の出力バッファ回
路の出力波形を示しており、点線で示される出力波形Ｅ
〜Ｈは既に説明した従来の出力バッファ回路の出力波
形、実線で示された出力波形Ｅ〜Ｈはこの発明の実施の
形態１の出力バッファ回路の出力波形を示す。また、図
４において、ＩはＨレベル出力用電位判定回路１１〜１
３から出力される判定結果が非同期ＳＥＴ付フリップフ
ロップ回路１５〜１７内に取り込まれるタイミング、Ｊ
〜ＬはＨレベル出力用電位判定回路１１〜１３の判定基
準レベルを表している。
１の出力バッファ回路の動作をさらに詳しく説明する。
図４は、図１に示した実施の形態１の出力バッファ回路
の出力波形の一例を示す説明図であり、横軸は時間（ナ
ノ秒、ｎａｎｏ ｓｅｃ）、縦軸は電位（ｖｏｌｔ）を
示す。図４は、４種類の容量、例えば、５ｐＦ，１０ｐ
Ｆ，１５ｐＦ，２０ｐＦを負荷容量として出力端子１０
に接続した場合における実施の形態１の出力バッファ回
路の出力波形を示しており、点線で示される出力波形Ｅ
〜Ｈは既に説明した従来の出力バッファ回路の出力波
形、実線で示された出力波形Ｅ〜Ｈはこの発明の実施の
形態１の出力バッファ回路の出力波形を示す。また、図
４において、ＩはＨレベル出力用電位判定回路１１〜１
３から出力される判定結果が非同期ＳＥＴ付フリップフ
ロップ回路１５〜１７内に取り込まれるタイミング、Ｊ
〜ＬはＨレベル出力用電位判定回路１１〜１３の判定基
準レベルを表している。
【００１６】波形Ａは、４種類の波形内で最も小さな負
荷容量（５ｐＦ）を出力バッファ回路へ接続した場合の
出力バッファ回路の出力波形である。この出力バッファ
回路の出力波形のレベルは、判定結果が取り込まれるタ
イミングＩの時点では、全ての電位判定回路１１〜１３
に設定されている判定基準レベルを越えているため、非
同期ＳＥＴ付フリップフロップ回路１５〜１７には、Ｈ
レベル出力用電位判定回路１１〜１３の判定結果である
Ｈレベルの制御信号が取り込まれる。よって、Ｈレベル
出力用トランジスタ３〜５はＯＦＦ状態を維持する。
荷容量（５ｐＦ）を出力バッファ回路へ接続した場合の
出力バッファ回路の出力波形である。この出力バッファ
回路の出力波形のレベルは、判定結果が取り込まれるタ
イミングＩの時点では、全ての電位判定回路１１〜１３
に設定されている判定基準レベルを越えているため、非
同期ＳＥＴ付フリップフロップ回路１５〜１７には、Ｈ
レベル出力用電位判定回路１１〜１３の判定結果である
Ｈレベルの制御信号が取り込まれる。よって、Ｈレベル
出力用トランジスタ３〜５はＯＦＦ状態を維持する。
【００１７】次に、波形Ｂは、波形Ａの負荷容量（５ｐ
Ｆ）の場合の２倍の負荷容量（１０ｐＦ）が出力バッフ
ァ回路へ接続された場合における出力バッファ回路の出
力波形を示している。Ｈレベル出力用電位判定回路１１
〜１３の判定結果が、非同期ＳＥＴ付フリップフロップ
回路１５〜１７へ取り込まれるタイミングＩ時点での出
力端子１０の電位は、判定基準レベルＪとＫの間にある
ため、非同期ＳＥＴ付フリップフロップ回路１５へは、
判定結果であるＬレベルの制御信号が取り込まれ、非同
期ＳＥＴ付フリップフロップ回路１６，１７へは判定結
果であるＨレベルの制御信号が取り込まれる。よって、
Ｈレベル出力用トランジスタ２と３とがＯＮし、即ち、
波形Ｂの場合の２倍のＨレベル出力用トランジスタがＯ
Ｎするため、波形Ｂに示す様に２倍の負荷容量（１０ｐ
Ｆ）がつながれた場合でも、波形Ａの場合と同じスルー
レートでＨレベルの出力波形を、実施の形態１の出力バ
ッファ回路は出力することができる。
Ｆ）の場合の２倍の負荷容量（１０ｐＦ）が出力バッフ
ァ回路へ接続された場合における出力バッファ回路の出
力波形を示している。Ｈレベル出力用電位判定回路１１
〜１３の判定結果が、非同期ＳＥＴ付フリップフロップ
回路１５〜１７へ取り込まれるタイミングＩ時点での出
力端子１０の電位は、判定基準レベルＪとＫの間にある
ため、非同期ＳＥＴ付フリップフロップ回路１５へは、
判定結果であるＬレベルの制御信号が取り込まれ、非同
期ＳＥＴ付フリップフロップ回路１６，１７へは判定結
果であるＨレベルの制御信号が取り込まれる。よって、
Ｈレベル出力用トランジスタ２と３とがＯＮし、即ち、
波形Ｂの場合の２倍のＨレベル出力用トランジスタがＯ
Ｎするため、波形Ｂに示す様に２倍の負荷容量（１０ｐ
Ｆ）がつながれた場合でも、波形Ａの場合と同じスルー
レートでＨレベルの出力波形を、実施の形態１の出力バ
ッファ回路は出力することができる。
【００１８】同様に、出力波形Ａの場合の負荷容量（５
ｐＦ）の３倍の負荷容量（１５ｐＦ）が出力バッファ回
路へ接続された場合（出力波形Ｃ）や、出力波形Ａの場
合の４倍の負荷容量（２０ｐＦ）が出力バッファ回路へ
接続された場合（出力波形Ｄ）においても、出力波形Ａ
の場合と同じスルーレートで、出力バッファ回路はＨレ
ベルの出力波形を出力できる。即ち、出力波形Ａの負荷
容量（５ｐＦ）の場合の３倍の負荷容量（１５ｐＦ）で
ある出力波形Ｃの場合は、非同期ＳＥＴ付フリップフロ
ップ回路１５，１６へは判定結果であるＬレベルの制御
信号が取り込まれ、非同期ＳＥＴ付フリップフロップ回
路１７へは判定結果であるＨレベルの制御信号が取り込
まれる。よって、Ｈレベル出力用トランジスタ２，３，
４がＯＮする、即ち、波形Ａの場合の３倍のＨレベル出
力用トランジスタ２，３，４がＯＮする。また、波形Ａ
の負荷容量（５ｐＦ）の場合の４倍の負荷容量（２０ｐ
Ｆ）である波形Ｄの場合は、非同期ＳＥＴ付フリップフ
ロップ回路１５〜１７へは判定結果であるＬレベルの制
御信号が取り込まれるので、すべてのＨレベル出力用ト
ランジスタ２，３，４，５がＯＮし、即ち、波形Ａの場
合の４倍のＨレベル出力用トランジスタ２，３，４，５
がＯＮする。
ｐＦ）の３倍の負荷容量（１５ｐＦ）が出力バッファ回
路へ接続された場合（出力波形Ｃ）や、出力波形Ａの場
合の４倍の負荷容量（２０ｐＦ）が出力バッファ回路へ
接続された場合（出力波形Ｄ）においても、出力波形Ａ
の場合と同じスルーレートで、出力バッファ回路はＨレ
ベルの出力波形を出力できる。即ち、出力波形Ａの負荷
容量（５ｐＦ）の場合の３倍の負荷容量（１５ｐＦ）で
ある出力波形Ｃの場合は、非同期ＳＥＴ付フリップフロ
ップ回路１５，１６へは判定結果であるＬレベルの制御
信号が取り込まれ、非同期ＳＥＴ付フリップフロップ回
路１７へは判定結果であるＨレベルの制御信号が取り込
まれる。よって、Ｈレベル出力用トランジスタ２，３，
４がＯＮする、即ち、波形Ａの場合の３倍のＨレベル出
力用トランジスタ２，３，４がＯＮする。また、波形Ａ
の負荷容量（５ｐＦ）の場合の４倍の負荷容量（２０ｐ
Ｆ）である波形Ｄの場合は、非同期ＳＥＴ付フリップフ
ロップ回路１５〜１７へは判定結果であるＬレベルの制
御信号が取り込まれるので、すべてのＨレベル出力用ト
ランジスタ２，３，４，５がＯＮし、即ち、波形Ａの場
合の４倍のＨレベル出力用トランジスタ２，３，４，５
がＯＮする。
【００１９】尚、上記の説明では、出力端子１０からＨ
レベルの信号の出力波形が出力される場合について説明
したが、Ｌレベルの信号の出力波形が出力される場合に
関しても、Ｌレベルの制御信号が入力端子１へ入力され
た後、Ｌレベル出力用トランジスタ６〜９、Ｌレベル出
力用電位判定回路１８〜２０、Ｌレベル出力用信号遅延
回路２１、非同期ＲＥＳＥＴ付フリップフロップ回路２
２〜２４が、上記したＨレベルの出力波形を出力する場
合と同様の動作を行い、Ｌレベルの出力波形のスルーレ
ートの制御を行うので、ここでは説明を省略する。
レベルの信号の出力波形が出力される場合について説明
したが、Ｌレベルの信号の出力波形が出力される場合に
関しても、Ｌレベルの制御信号が入力端子１へ入力され
た後、Ｌレベル出力用トランジスタ６〜９、Ｌレベル出
力用電位判定回路１８〜２０、Ｌレベル出力用信号遅延
回路２１、非同期ＲＥＳＥＴ付フリップフロップ回路２
２〜２４が、上記したＨレベルの出力波形を出力する場
合と同様の動作を行い、Ｌレベルの出力波形のスルーレ
ートの制御を行うので、ここでは説明を省略する。
【００２０】また、上記した実施の形態１の説明では、
Ｈレベル出力用電位判定回路１１〜１３，Ｌレベル出力
用電位判定回路１８〜２０、非同期ＳＥＴ付フリップフ
ロップ回路１５〜１７、非同期ＲＥＳＥＴ付フリップフ
ロップ回路２２〜２４の数は、それぞれ３個の場合につ
いて説明したが、この発明はこの例に限定されず、１個
以上であれば必要に応じて必要な個数を設けてもよい。
Ｈレベル出力用電位判定回路１１〜１３，Ｌレベル出力
用電位判定回路１８〜２０、非同期ＳＥＴ付フリップフ
ロップ回路１５〜１７、非同期ＲＥＳＥＴ付フリップフ
ロップ回路２２〜２４の数は、それぞれ３個の場合につ
いて説明したが、この発明はこの例に限定されず、１個
以上であれば必要に応じて必要な個数を設けてもよい。
【００２１】以上のように、この実施の形態１によれ
ば、出力用トランジスタの１つがＯＮし、信号遅延回路
内に設定された所定の遅延時間経過後に、非同期ＳＥＴ
付フリップフロップ回路、非同期ＲＥＳＥＴ付フリップ
フロップ回路が電位判定回路により判定された出力端子
１０の電位を取り込み、出力用トランジスタの動作を制
御する。換言すれば、所定の遅延時間の経過後に、出力
端子の電位情報をフィードバックして出力波形のスルー
レートをコントロールするため、負荷容量の変化や、あ
るいは周囲温度等によるトランジスタ特性が変化した場
合でも出力波形のスルーレートを一定に保つことができ
る。
ば、出力用トランジスタの１つがＯＮし、信号遅延回路
内に設定された所定の遅延時間経過後に、非同期ＳＥＴ
付フリップフロップ回路、非同期ＲＥＳＥＴ付フリップ
フロップ回路が電位判定回路により判定された出力端子
１０の電位を取り込み、出力用トランジスタの動作を制
御する。換言すれば、所定の遅延時間の経過後に、出力
端子の電位情報をフィードバックして出力波形のスルー
レートをコントロールするため、負荷容量の変化や、あ
るいは周囲温度等によるトランジスタ特性が変化した場
合でも出力波形のスルーレートを一定に保つことができ
る。
【００２２】実施の形態２．図２は、この発明の実施の
形態２による出力バッファ回路を示すブロック図であ
る。図２において、２６はＨレベル出力用信号切替セレ
クタ（切替手段）、２５はＨレベル出力用信号切替セレ
クタ２６へセレクト信号を入力するためのセレクト信号
入力端子、２８はＬレベル出力用信号切替セレクタ（切
替手段）、２７はＬレベル出力用信号切替セレクタ２８
へセレクト信号を入力するためのセレクト信号入力端子
である。その他の構成要素の機能および動作は、図１に
示した実施の形態１の出力バッファ回路のものと同様な
ので、同一番号を使用し、その説明を省略する。
形態２による出力バッファ回路を示すブロック図であ
る。図２において、２６はＨレベル出力用信号切替セレ
クタ（切替手段）、２５はＨレベル出力用信号切替セレ
クタ２６へセレクト信号を入力するためのセレクト信号
入力端子、２８はＬレベル出力用信号切替セレクタ（切
替手段）、２７はＬレベル出力用信号切替セレクタ２８
へセレクト信号を入力するためのセレクト信号入力端子
である。その他の構成要素の機能および動作は、図１に
示した実施の形態１の出力バッファ回路のものと同様な
ので、同一番号を使用し、その説明を省略する。
【００２３】実施の形態２の出力バッファ回路では、外
部から供給されたセレクト信号を入力し、このセレクト
信号に基づいてＨレベル出力用信号切替セレクタ２６お
よびＬレベル出力用信号切替セレクタ２８を動作させ、
実施の形態１の出力バッファ回路から出力される信号波
形のスルーレートの制御を行うか否かの選択を行うもの
である。
部から供給されたセレクト信号を入力し、このセレクト
信号に基づいてＨレベル出力用信号切替セレクタ２６お
よびＬレベル出力用信号切替セレクタ２８を動作させ、
実施の形態１の出力バッファ回路から出力される信号波
形のスルーレートの制御を行うか否かの選択を行うもの
である。
【００２４】次に動作について説明する。Ｈレベル出力
用信号切替セレクタ２６により、非同期ＳＥＴ付フリッ
プフロップ回路１５〜１７がＨレベル出力用電位判定回
路１１〜１３から出力される判定結果を取り込むタイミ
ングＩを、Ｈレベル出力用信号遅延回路１４で設定され
た遅延時間の経過後にするか、あるいは即時に判定結果
を取り込むかを選択する。Ｈレベル出力用電位判定回路
１１〜１３から出力される判定結果を、非同期ＳＥＴ付
フリップフロップ回路１５〜１７が取り込むタイミング
を「即時に取り込む」と設定すると、入力端子１にＨレ
ベルの信号が入力され出力端子１０からＨレベルの出力
波形が出力される、即ち、Ｈレベル出力の場合であれ
ば、Ｈレベル出力用電位判定回路１１〜１３の出力は全
てＬレベルの信号を出力するため、Ｈレベル出力用トラ
ンジスタ３〜５は同時にＯＮし、出力信号の出力波形の
スルーレートのコントロールがノンアクティブ（Ｎｏｎ
Ａｃｔｉｖｅ）となる。
用信号切替セレクタ２６により、非同期ＳＥＴ付フリッ
プフロップ回路１５〜１７がＨレベル出力用電位判定回
路１１〜１３から出力される判定結果を取り込むタイミ
ングＩを、Ｈレベル出力用信号遅延回路１４で設定され
た遅延時間の経過後にするか、あるいは即時に判定結果
を取り込むかを選択する。Ｈレベル出力用電位判定回路
１１〜１３から出力される判定結果を、非同期ＳＥＴ付
フリップフロップ回路１５〜１７が取り込むタイミング
を「即時に取り込む」と設定すると、入力端子１にＨレ
ベルの信号が入力され出力端子１０からＨレベルの出力
波形が出力される、即ち、Ｈレベル出力の場合であれ
ば、Ｈレベル出力用電位判定回路１１〜１３の出力は全
てＬレベルの信号を出力するため、Ｈレベル出力用トラ
ンジスタ３〜５は同時にＯＮし、出力信号の出力波形の
スルーレートのコントロールがノンアクティブ（Ｎｏｎ
Ａｃｔｉｖｅ）となる。
【００２５】上記の説明では、出力バッファ回路からＨ
レベルの信号を出力する場合について説明したが、実施
の形態２の出力バッファ回路がＬレベルの信号を出力す
る場合も、上記したＨレベルの信号を出力する場合と基
本的に同様の動作を行う。即ち、Ｌレベル出力用信号切
替セレクタ２８により、非同期ＲＥＳＥＴ付フリップフ
ロップ回路２２〜２４がＬレベル出力用電位判定回路１
８〜２０から出力される判定結果を取り込むタイミング
Ｉを、Ｌレベル出力用信号遅延回路２１で設定された遅
延時間の経過後にするか、あるいは即時に判定結果を取
り込むかを選択する。Ｌレベル出力用電位判定回路１８
〜２０から出力される判定結果を、非同期ＲＥＳＥＴ付
フリップフロップ回路２２〜２４が取り込むタイミング
を「即時に取り込む」と設定すると、Ｌレベル出力の場
合であれば、Ｌレベル出力用電位判定回路１８〜２０の
出力は全てＬレベルの信号を出力するため、Ｌレベル出
力用トランジスタ７〜９は同時にＯＮし、出力信号の出
力波形のスルーレートのコントロールがノンアクティブ
（Ｎｏｎ Ａｃｔｉｖｅ）となる。
レベルの信号を出力する場合について説明したが、実施
の形態２の出力バッファ回路がＬレベルの信号を出力す
る場合も、上記したＨレベルの信号を出力する場合と基
本的に同様の動作を行う。即ち、Ｌレベル出力用信号切
替セレクタ２８により、非同期ＲＥＳＥＴ付フリップフ
ロップ回路２２〜２４がＬレベル出力用電位判定回路１
８〜２０から出力される判定結果を取り込むタイミング
Ｉを、Ｌレベル出力用信号遅延回路２１で設定された遅
延時間の経過後にするか、あるいは即時に判定結果を取
り込むかを選択する。Ｌレベル出力用電位判定回路１８
〜２０から出力される判定結果を、非同期ＲＥＳＥＴ付
フリップフロップ回路２２〜２４が取り込むタイミング
を「即時に取り込む」と設定すると、Ｌレベル出力の場
合であれば、Ｌレベル出力用電位判定回路１８〜２０の
出力は全てＬレベルの信号を出力するため、Ｌレベル出
力用トランジスタ７〜９は同時にＯＮし、出力信号の出
力波形のスルーレートのコントロールがノンアクティブ
（Ｎｏｎ Ａｃｔｉｖｅ）となる。
【００２６】尚、出力端子１０から出力される信号の出
力波形のスルーレートのコントロールをアクティブとす
る場合は、実施の形態１の場合と同様である。即ち、セ
レクト信号を入力して、Ｈレベル出力用信号切替セレク
タ２６またはＬレベル出力用信号切替セレクタ２８によ
り、非同期ＳＥＴ付フリップフロップ回路１５〜１７が
Ｈレベル出力用電位判定回路１１〜１３から出力される
判定結果を取り込むタイミングＩを、Ｈレベル出力用信
号遅延回路１４で設定された遅延時間の経過後にするよ
うに設定する。また、非同期ＲＥＳＥＴ付フリップフロ
ップ回路２２〜２４がＬレベル出力用電位判定回路１８
〜２０から出力される判定結果を取り込むタイミングＩ
を、Ｌレベル出力用信号遅延回路２１で設定された遅延
時間の経過後にするように設定する。その後の動作は、
図１に示した実施の形態１の出力バッファ回路の動作と
同様なので、ここではその説明を省略する。
力波形のスルーレートのコントロールをアクティブとす
る場合は、実施の形態１の場合と同様である。即ち、セ
レクト信号を入力して、Ｈレベル出力用信号切替セレク
タ２６またはＬレベル出力用信号切替セレクタ２８によ
り、非同期ＳＥＴ付フリップフロップ回路１５〜１７が
Ｈレベル出力用電位判定回路１１〜１３から出力される
判定結果を取り込むタイミングＩを、Ｈレベル出力用信
号遅延回路１４で設定された遅延時間の経過後にするよ
うに設定する。また、非同期ＲＥＳＥＴ付フリップフロ
ップ回路２２〜２４がＬレベル出力用電位判定回路１８
〜２０から出力される判定結果を取り込むタイミングＩ
を、Ｌレベル出力用信号遅延回路２１で設定された遅延
時間の経過後にするように設定する。その後の動作は、
図１に示した実施の形態１の出力バッファ回路の動作と
同様なので、ここではその説明を省略する。
【００２７】以上のように、この実施の形態２によれ
ば、Ｈレベル出力用信号切替セレクタ２６およびＬレベ
ル出力用信号切替セレクタ２８により、出力信号の出力
波形のスルーレートのコントロールをアクティブにする
か、またはノンアクティブにするかを選択できるので、
出力信号の出力波形のスルーレートのコントロールを必
要に応じて選択でき、用途に応じて使い分けることがで
きる。
ば、Ｈレベル出力用信号切替セレクタ２６およびＬレベ
ル出力用信号切替セレクタ２８により、出力信号の出力
波形のスルーレートのコントロールをアクティブにする
か、またはノンアクティブにするかを選択できるので、
出力信号の出力波形のスルーレートのコントロールを必
要に応じて選択でき、用途に応じて使い分けることがで
きる。
【００２８】実施の形態３．図３は、この発明の実施の
形態３による出力バッファ回路を示すブロック図であ
る。図３において、２９はＨレベル出力用電位判定回路
の判定結果を保持するレジスタ（保持手段）、３０はＬ
レベル出力用電位判定回路の判定結果を保持するレジス
タである（保持手段）。実施の形態３の出力バッファ回
路におけるその他の構成要素の機能および動作は、図２
に示した実施の形態２の出力バッファ回路のものと同様
なので、同一番号を使用し、その説明を省略する。
形態３による出力バッファ回路を示すブロック図であ
る。図３において、２９はＨレベル出力用電位判定回路
の判定結果を保持するレジスタ（保持手段）、３０はＬ
レベル出力用電位判定回路の判定結果を保持するレジス
タである（保持手段）。実施の形態３の出力バッファ回
路におけるその他の構成要素の機能および動作は、図２
に示した実施の形態２の出力バッファ回路のものと同様
なので、同一番号を使用し、その説明を省略する。
【００２９】次に動作について説明する。実施の形態３
の出力バッファ回路からＨレベルの信号を出力する時の
動作原理について説明する。Ｈレベル出力用電位判定回
路１１〜１３による出力端子１０の電位の判定結果が、
非同期ＳＥＴ付フリップフロップ回路１５〜１７内へ取
り込まれるタイミングＩを、Ｈレベル出力用信号遅延回
路１４で設定された遅延時間の経過後に出力端子１０の
電位の判定結果が取り込まれるように、セレクタ２６を
セットした状態下で、一度、Ｈレベルの信号を出力す
る。このＨレベルの信号が出力された時のＨレベル出力
用電位判定回路１１〜１３の判定結果を、例えば、ＣＰ
Ｕ（図示せず）から送信される制御信号に基づいて、レ
ジスタ２９内に保持する。
の出力バッファ回路からＨレベルの信号を出力する時の
動作原理について説明する。Ｈレベル出力用電位判定回
路１１〜１３による出力端子１０の電位の判定結果が、
非同期ＳＥＴ付フリップフロップ回路１５〜１７内へ取
り込まれるタイミングＩを、Ｈレベル出力用信号遅延回
路１４で設定された遅延時間の経過後に出力端子１０の
電位の判定結果が取り込まれるように、セレクタ２６を
セットした状態下で、一度、Ｈレベルの信号を出力す
る。このＨレベルの信号が出力された時のＨレベル出力
用電位判定回路１１〜１３の判定結果を、例えば、ＣＰ
Ｕ（図示せず）から送信される制御信号に基づいて、レ
ジスタ２９内に保持する。
【００３０】次に、Ｈレベルを出力する場合は、Ｈレベ
ル出力用電位判定回路１１〜１３の判定結果が、非同期
ＳＥＴ付フリップフロップ回路１５〜１７内へ取り込ま
れるタイミングＩを、即時に取り込む様にセレクタをセ
ットする。これにより、レジスタ２９の内容が瞬時に非
同期ＳＥＴ付フリップフロップ回路１５〜１７内へ取り
込まれる。すなわち、Ｈレベル出力用信号遅延回路１４
で設定された遅延時間の経過後からＨレベル出力用トラ
ンジスタ３〜５を制御する場合に比べて、Ｈレベル出力
用トランジスタ３〜５を迅速に制御し動作させることが
できる。
ル出力用電位判定回路１１〜１３の判定結果が、非同期
ＳＥＴ付フリップフロップ回路１５〜１７内へ取り込ま
れるタイミングＩを、即時に取り込む様にセレクタをセ
ットする。これにより、レジスタ２９の内容が瞬時に非
同期ＳＥＴ付フリップフロップ回路１５〜１７内へ取り
込まれる。すなわち、Ｈレベル出力用信号遅延回路１４
で設定された遅延時間の経過後からＨレベル出力用トラ
ンジスタ３〜５を制御する場合に比べて、Ｈレベル出力
用トランジスタ３〜５を迅速に制御し動作させることが
できる。
【００３１】上記の説明では、出力バッファ回路からＨ
レベルの信号を出力する場合について説明したが、実施
の形態３の出力バッファ回路がＬレベルの信号を出力す
る場合もＨレベルの信号を出力する場合と基本的に同様
の動作を行う。即ち、Ｌレベル出力用電位判定回路１８
〜２０による出力端子１０の電位の判定結果が、非同期
ＲＥＳＥＴ付フリップフロップ回路２２〜２４内へ取り
込まれるタイミングＩを、Ｌレベル出力用信号遅延回路
２１で設定された遅延時間の経過後に出力端子１０の電
位の判定結果が取り込まれるように、Ｌレベル出力用信
号切替セレクタ２８をセットした状態の下で、一度Ｌレ
ベルの信号を出力する。このＬレベルの信号が出力され
た時のＬレベル出力用電位判定回路１８〜２０の判定結
果をレジスタ３０内に保持する。
レベルの信号を出力する場合について説明したが、実施
の形態３の出力バッファ回路がＬレベルの信号を出力す
る場合もＨレベルの信号を出力する場合と基本的に同様
の動作を行う。即ち、Ｌレベル出力用電位判定回路１８
〜２０による出力端子１０の電位の判定結果が、非同期
ＲＥＳＥＴ付フリップフロップ回路２２〜２４内へ取り
込まれるタイミングＩを、Ｌレベル出力用信号遅延回路
２１で設定された遅延時間の経過後に出力端子１０の電
位の判定結果が取り込まれるように、Ｌレベル出力用信
号切替セレクタ２８をセットした状態の下で、一度Ｌレ
ベルの信号を出力する。このＬレベルの信号が出力され
た時のＬレベル出力用電位判定回路１８〜２０の判定結
果をレジスタ３０内に保持する。
【００３２】次に、Ｌレベルを出力する場合は、Ｌレベ
ル出力用電位判定回路１８〜２０の判定結果が、非同期
ＲＥＳＥＴ付フリップフロップ回路２２〜２４内へ取り
込まれるタイミングＩを、即時に取り込む様にＬレベル
出力用信号切替セレクタ２８をセットする。これによ
り、レジスタ３０の内容が瞬時に非同期ＲＥＳＥＴ付フ
リップフロップ回路２２〜２４内へ取り込まれる。すな
わち、Ｌレベル出力用信号遅延回路２１で設定された遅
延時間の経過後からＬレベル出力用トランジスタ７〜９
を制御する場合に比べて、Ｌレベル出力用トランジスタ
７〜９を迅速に制御し動作させることができる。
ル出力用電位判定回路１８〜２０の判定結果が、非同期
ＲＥＳＥＴ付フリップフロップ回路２２〜２４内へ取り
込まれるタイミングＩを、即時に取り込む様にＬレベル
出力用信号切替セレクタ２８をセットする。これによ
り、レジスタ３０の内容が瞬時に非同期ＲＥＳＥＴ付フ
リップフロップ回路２２〜２４内へ取り込まれる。すな
わち、Ｌレベル出力用信号遅延回路２１で設定された遅
延時間の経過後からＬレベル出力用トランジスタ７〜９
を制御する場合に比べて、Ｌレベル出力用トランジスタ
７〜９を迅速に制御し動作させることができる。
【００３３】以上のように、この実施の形態３によれ
ば、Ｈレベル出力用電位判定回路の判定結果を保持する
レジスタ２９およびＬレベル出力用電位判定回路の判定
結果を保持するレジスタ３０を用いて、先の判定結果を
レジスタ２９，３０内に記憶させ、この判定結果を瞬時
に読みとることで、電位判定回路の判定結果を待たずに
出力トランジスタの動作を制御できるので出力バッファ
回路の動作スピードを向上させることができる。
ば、Ｈレベル出力用電位判定回路の判定結果を保持する
レジスタ２９およびＬレベル出力用電位判定回路の判定
結果を保持するレジスタ３０を用いて、先の判定結果を
レジスタ２９，３０内に記憶させ、この判定結果を瞬時
に読みとることで、電位判定回路の判定結果を待たずに
出力トランジスタの動作を制御できるので出力バッファ
回路の動作スピードを向上させることができる。
【００３４】
【発明の効果】以上のように、この発明によれば、複数
の電位判定手段が出力端子の電位情報を入力し、電位情
報に基づいて、それぞれに予め設定されている基準値と
比較して比較結果を出力し、遅延手段が入力端子に制御
信号が入力されて所定時間経過後に制御信号を出力し、
制御手段が遅延手段からの制御信号を入力した際、電位
判定手段から出力される判定結果を取り込み、判定結果
の値に従って出力端子に出力電圧を供給する出力手段を
動作させるように構成したので、所定の遅延時間の経過
後に、出力端子の電位情報をフィードバックして出力波
形のスルーレートコントロールすることができ、負荷容
量の変化や、または周囲温度等によるトランジスタ特性
が変化した場合でも、出力波形のスルーレートを一定に
保つことができる効果がある。
の電位判定手段が出力端子の電位情報を入力し、電位情
報に基づいて、それぞれに予め設定されている基準値と
比較して比較結果を出力し、遅延手段が入力端子に制御
信号が入力されて所定時間経過後に制御信号を出力し、
制御手段が遅延手段からの制御信号を入力した際、電位
判定手段から出力される判定結果を取り込み、判定結果
の値に従って出力端子に出力電圧を供給する出力手段を
動作させるように構成したので、所定の遅延時間の経過
後に、出力端子の電位情報をフィードバックして出力波
形のスルーレートコントロールすることができ、負荷容
量の変化や、または周囲温度等によるトランジスタ特性
が変化した場合でも、出力波形のスルーレートを一定に
保つことができる効果がある。
【００３５】この発明によれば、出力手段を複数のＨレ
ベル出力用トランジスタおよびＬレベル出力用トランジ
スタで構成し、電位判定手段を複数のＨレベル出力用電
位判定回路およびＬレベル出力用電位判定回路で構成
し、制御手段を複数の非同期ＳＥＴ付フリップフロップ
回路および非同期ＲＥＳＥＴ付フリップフロップ回路で
構成し、遅延手段をＨレベル出力用信号遅延回路および
Ｌレベル出力用信号遅延回路で構成したので、複数のＨ
レベル出力用電位判定回路、複数の非同期ＳＥＴ付フリ
ップフロップ回路、およびＨレベル出力用信号遅延回路
の動作に基づいて、複数のＨレベル出力用トランジスタ
からＨレベルの出力波形を出力させ、複数のＬレベル出
力用電位判定回路、複数の非同期ＲＥＳＥＴ付フリップ
フロップ回路、および前記Ｌレベル出力用信号遅延回路
の動作に基づいて、複数のＬレベル出力用トランジスタ
からＬレベルの出力波形を出力できるものであり、所定
の遅延時間の経過後に、出力端子の電位情報をフィード
バックして出力波形のスルーレートコントロールするこ
とができ、負荷容量の変化や、または周囲温度等による
トランジスタ特性が変化した場合でも、出力波形のスル
ーレートを一定に保つことができる効果がある。
ベル出力用トランジスタおよびＬレベル出力用トランジ
スタで構成し、電位判定手段を複数のＨレベル出力用電
位判定回路およびＬレベル出力用電位判定回路で構成
し、制御手段を複数の非同期ＳＥＴ付フリップフロップ
回路および非同期ＲＥＳＥＴ付フリップフロップ回路で
構成し、遅延手段をＨレベル出力用信号遅延回路および
Ｌレベル出力用信号遅延回路で構成したので、複数のＨ
レベル出力用電位判定回路、複数の非同期ＳＥＴ付フリ
ップフロップ回路、およびＨレベル出力用信号遅延回路
の動作に基づいて、複数のＨレベル出力用トランジスタ
からＨレベルの出力波形を出力させ、複数のＬレベル出
力用電位判定回路、複数の非同期ＲＥＳＥＴ付フリップ
フロップ回路、および前記Ｌレベル出力用信号遅延回路
の動作に基づいて、複数のＬレベル出力用トランジスタ
からＬレベルの出力波形を出力できるものであり、所定
の遅延時間の経過後に、出力端子の電位情報をフィード
バックして出力波形のスルーレートコントロールするこ
とができ、負荷容量の変化や、または周囲温度等による
トランジスタ特性が変化した場合でも、出力波形のスル
ーレートを一定に保つことができる効果がある。
【００３６】この発明によれば、切替手段が遅延手段か
ら出力された制御信号を入力した時に、電位判定手段か
ら出力される判定結果を制御手段が取り込むか、あるい
は、入力端子に制御信号が入力された時に、電位判定手
段から出力される判定結果を制御手段が取り込むかを選
択するように構成したので、出力信号の出力波形のスル
ーレートのコントロールをアクティブにするか、または
ノンアクティブにするかを選択でき、出力信号の出力波
形のスルーレートのコントロールを必要に応じて選択で
き、用途に応じて使い分けることができる効果がある。
ら出力された制御信号を入力した時に、電位判定手段か
ら出力される判定結果を制御手段が取り込むか、あるい
は、入力端子に制御信号が入力された時に、電位判定手
段から出力される判定結果を制御手段が取り込むかを選
択するように構成したので、出力信号の出力波形のスル
ーレートのコントロールをアクティブにするか、または
ノンアクティブにするかを選択でき、出力信号の出力波
形のスルーレートのコントロールを必要に応じて選択で
き、用途に応じて使い分けることができる効果がある。
【００３７】この発明によれば、保持手段が電位判定手
段から出力される判定結果を一時格納し、保持手段の情
報を基に、制御手段は出力手段の動作を制御するように
構成したので、先に実行された判定結果を保持手段内
に、例えばレジスタ内に記憶させ、この判定結果を瞬時
に読みとることで、電位判定回路の判定結果を待たずに
出力トランジスタの動作を制御できるので出力バッファ
回路の動作スピードを向上させることができる効果があ
る。
段から出力される判定結果を一時格納し、保持手段の情
報を基に、制御手段は出力手段の動作を制御するように
構成したので、先に実行された判定結果を保持手段内
に、例えばレジスタ内に記憶させ、この判定結果を瞬時
に読みとることで、電位判定回路の判定結果を待たずに
出力トランジスタの動作を制御できるので出力バッファ
回路の動作スピードを向上させることができる効果があ
る。
【図１】 この発明の実施の形態１による出力バッファ
回路を示すブロック図である。
回路を示すブロック図である。
【図２】 この発明の実施の形態２による出力バッファ
回路を示すブロック図である。
回路を示すブロック図である。
【図３】 この発明の実施の形態３による出力バッファ
回路を示すブロック図である。
回路を示すブロック図である。
【図４】 図１〜図３に示したこの発明の実施の形態１
〜実施の形態３の出力バッファ回路と図５に示す従来の
出力バッファ回路の出力波形を比較した説明図である。
〜実施の形態３の出力バッファ回路と図５に示す従来の
出力バッファ回路の出力波形を比較した説明図である。
【図５】 従来の出力バッファ回路を示すブロック図で
ある。
ある。
１ 入力端子、２〜５ Ｈレベル出力用トランジスタ
（出力手段）、６〜９Ｌレベル出力用トランジスタ（出
力手段）、１０ 出力端子、１１〜１３ Ｈレベル出力
用電位判定回路（電位判定手段）、１４ Ｈレベル出力
用信号遅延回路（遅延手段）、１５〜１７ 非同期ＳＥ
Ｔ付フリップフロップ回路（制御手段）、１８〜２０
Ｌレベル出力用電位判定回路（電位判定手段）、２１
Ｌレベル出力用信号遅延回路（遅延手段）、２２〜２４
非同期ＲＥＳＥＴ付フリップフロップ回路（制御手
段）、２６ Ｈレベル出力用信号切替セレクタ（切替手
段）、２８ Ｌレベル出力用信号切替セレクタ（切替手
段）、２９ Ｈレベル出力用電位判定回路結果保持レジ
スタ（保持手段）、３０ Ｌレベル出力用電位判定回路
結果保持レジスタ（保持手段）。
（出力手段）、６〜９Ｌレベル出力用トランジスタ（出
力手段）、１０ 出力端子、１１〜１３ Ｈレベル出力
用電位判定回路（電位判定手段）、１４ Ｈレベル出力
用信号遅延回路（遅延手段）、１５〜１７ 非同期ＳＥ
Ｔ付フリップフロップ回路（制御手段）、１８〜２０
Ｌレベル出力用電位判定回路（電位判定手段）、２１
Ｌレベル出力用信号遅延回路（遅延手段）、２２〜２４
非同期ＲＥＳＥＴ付フリップフロップ回路（制御手
段）、２６ Ｈレベル出力用信号切替セレクタ（切替手
段）、２８ Ｌレベル出力用信号切替セレクタ（切替手
段）、２９ Ｈレベル出力用電位判定回路結果保持レジ
スタ（保持手段）、３０ Ｌレベル出力用電位判定回路
結果保持レジスタ（保持手段）。
Claims (4)
- 【請求項１】 出力端子の電位情報を入力し、前記電位
情報に基づいて、それぞれに予め設定されている基準値
と比較して比較結果を出力する複数の電位判定手段と、
入力端子に制御信号が入力されて所定時間経過後に制御
信号を出力する遅延手段と、前記出力端子に出力電圧を
供給する複数の出力手段と、前記遅延手段からの前記制
御信号を入力した際、前記電位判定手段から出力される
前記判定結果を取り込み、前記判定結果に従って、前記
出力手段を動作させる制御手段とを備え、前記出力端子
から出力される出力波形のスルーレートを一定に保つス
ルーレートコントロール付き出力バッファ回路。 - 【請求項２】 出力手段は、複数のＨレベル出力用トラ
ンジスタおよびＬレベル出力用トランジスタを有し、電
位判定手段は複数のＨレベル出力用電位判定回路および
Ｌレベル出力用電位判定回路を有し、制御手段は複数の
非同期ＳＥＴ付フリップフロップ回路および非同期ＲＥ
ＳＥＴ付フリップフロップ回路を有し、遅延手段はＨレ
ベル出力用信号遅延回路およびＬレベル出力用信号遅延
回路を有し、複数の前記Ｈレベル出力用電位判定回路、
複数の前記非同期ＳＥＴ付フリップフロップ回路、およ
び前記Ｈレベル出力用信号遅延回路の動作に基づいて、
複数の前記Ｈレベル出力用トランジスタはＨレベルの出
力波形を出力し、複数の前記Ｌレベル出力用電位判定回
路、複数の前記非同期ＲＥＳＥＴ付フリップフロップ回
路、および前記Ｌレベル出力用信号遅延回路の動作に基
づいて、複数の前記Ｌレベル出力用トランジスタはＬレ
ベルの出力波形を出力することを特徴とする請求項１記
載のスルーレートコントロール付き出力バッファ回路。 - 【請求項３】 遅延手段から出力された制御信号を入力
した時に、電位判定手段から出力される判定結果を制御
手段が取り込むか、あるいは、入力端子に制御信号が入
力された時に、前記電位判定手段から出力される前記判
定結果を前記制御手段が取り込むかを選択する切替手段
をさらに備えたことを特徴とする請求項１または請求項
２記載のスルーレートコントロール付き出力バッファ回
路。 - 【請求項４】 電位判定手段から出力される判定結果を
一時格納する保持手段をさらに備え、前記保持手段の情
報を基に、前記制御手段は出力手段の動作を制御するこ
とを特徴とする請求項１から請求項３のうちのいずれか
１項記載のスルーレートコントロール付き出力バッファ
回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10115681A JPH11308087A (ja) | 1998-04-24 | 1998-04-24 | スルーレートコントロール付き出力バッファ回路 |
| US09/159,546 US6124747A (en) | 1998-04-24 | 1998-09-24 | Output buffer circuit capable of controlling through rate |
| KR1019980043330A KR100317203B1 (ko) | 1998-04-24 | 1998-10-16 | 스루율을제어할수있는출력버퍼회로 |
| DE19849560A DE19849560C2 (de) | 1998-04-24 | 1998-10-27 | Ausgangspufferschaltung zum Steuern einer Anstiegsrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10115681A JPH11308087A (ja) | 1998-04-24 | 1998-04-24 | スルーレートコントロール付き出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11308087A true JPH11308087A (ja) | 1999-11-05 |
Family
ID=14668647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10115681A Pending JPH11308087A (ja) | 1998-04-24 | 1998-04-24 | スルーレートコントロール付き出力バッファ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6124747A (ja) |
| JP (1) | JPH11308087A (ja) |
| KR (1) | KR100317203B1 (ja) |
| DE (1) | DE19849560C2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429870B1 (ko) * | 2001-02-14 | 2004-05-03 | 삼성전자주식회사 | Ｐｖｔ 변화와 출력단자의 부하 커패시턴스의 변화에 의한슬루율 변화를 최소화할 수 있는 출력버퍼 회로 |
| US8508273B2 (en) | 2005-11-09 | 2013-08-13 | Hynix Semiconductor Inc. | Apparatus and method for outputting data of semiconductor memory apparatus |
| US9496866B2 (en) | 2014-09-10 | 2016-11-15 | Mitsubishi Electric Corporation | Voltage controller that controls a rate of change of an output voltage |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380770B1 (en) * | 1998-10-08 | 2002-04-30 | National Semiconductor Corporation | Low ground bounce and low power supply bounce output driver with dual, interlocked, asymmetric delay lines |
| US6366129B1 (en) * | 1998-11-10 | 2002-04-02 | Intel Corporation | Method and apparatus for buffering an input-output node of an integrated circuit |
| US6347350B1 (en) * | 1998-12-22 | 2002-02-12 | Intel Corporation | Driving the last inbound signal on a line in a bus with a termination |
| US6738844B2 (en) | 1998-12-23 | 2004-05-18 | Intel Corporation | Implementing termination with a default signal on a bus line |
| JP4101973B2 (ja) * | 1999-05-21 | 2008-06-18 | 株式会社ルネサステクノロジ | 出力バッファ回路 |
| KR100327344B1 (ko) * | 2000-01-19 | 2002-03-06 | 윤종용 | 반도체 메모리 장치의 출력 데이터의 슬루 레이트를제어하는 데이터 출력회로 |
| JP2002367376A (ja) * | 2001-06-12 | 2002-12-20 | Mitsubishi Electric Corp | 半導体装置 |
| JP4675008B2 (ja) | 2001-09-17 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | 半導体回路装置 |
| KR20070074312A (ko) * | 2006-01-09 | 2007-07-12 | 삼성전자주식회사 | 출력 드라이버를 조절할 수 있는 반도체 메모리 장치 |
| US20100066430A1 (en) * | 2008-09-12 | 2010-03-18 | Infineon Technologies Ag | Controlling a Flicker Noise Characteristic Based on a Dielectric Thickness |
| US8633738B2 (en) * | 2012-01-18 | 2014-01-21 | Qualcomm Incorporated | Slew-rate limited output driver with output-load sensing feedback loop |
| DE102012107024B3 (de) * | 2012-08-01 | 2013-08-29 | Infineon Technologies Ag | Schaltung zum strombegrenzten Umladen eines Knotens |
| US9899993B2 (en) | 2013-08-19 | 2018-02-20 | Japan Science And Technology Agency | Reconfigurable delay circuit, delay monitor circuit using said delay circuit, variation compensation circuit, variation measurement method, and variation compensation method |
Family Cites Families (6)
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|---|---|---|---|---|
| US4829199A (en) * | 1987-07-13 | 1989-05-09 | Ncr Corporation | Driver circuit providing load and time adaptive current |
| US5134311A (en) * | 1990-06-07 | 1992-07-28 | International Business Machines Corporation | Self-adjusting impedance matching driver |
| US5122690A (en) * | 1990-10-16 | 1992-06-16 | General Electric Company | Interface circuits including driver circuits with switching noise reduction |
| US5332932A (en) * | 1991-09-16 | 1994-07-26 | Advanced Micro Devices, Inc. | Output driver circuit having reduced VSS/VDD voltage fluctuations |
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-
1998
- 1998-04-24 JP JP10115681A patent/JPH11308087A/ja active Pending
- 1998-09-24 US US09/159,546 patent/US6124747A/en not_active Expired - Fee Related
- 1998-10-16 KR KR1019980043330A patent/KR100317203B1/ko not_active IP Right Cessation
- 1998-10-27 DE DE19849560A patent/DE19849560C2/de not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6124747A (en) | 2000-09-26 |
| DE19849560C2 (de) | 2001-05-31 |
| DE19849560A1 (de) | 1999-11-04 |
| KR19990081770A (ko) | 1999-11-15 |
| KR100317203B1 (ko) | 2002-01-16 |
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