JP4101973B2 - 出力バッファ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、出力バッファ回路に関するものである。
【０００２】
【従来の技術】
図１４は従来のスルーレートコントロール付き出力バッファ回路の動作原理を表した回路図である。同図に示すように、入力端子９１，出力端子９２間に４段のHigh出力用トランジスタＱＰ２１〜ＱＰ２４とLow出力用トランジスタＱＮ２１〜ＱＮ２４とが設けられる。High出力用トランジスタＱＰ２１〜ＱＰ２４のソースはすべて電源に接続され、ドレインはそれぞれLow出力用トランジスタＱＮ２１〜ＱＮ２４のドレインに接続されるとともに、出力端子９２に共通に接続される。Low出力用トランジスタＱＮ２１〜ＱＮ２４のソースはすべて接地される。
【０００３】
入力端子９１より得られる入力信号ＩＮはHigh出力用トランジスタＱＰ２１のゲートに印加されるとともに遅延回路１１１及び遅延回路１２１に付与される。遅延回路１１１〜１１３及び遅延回路１２１〜１２３は直列に接続され、入力信号ＩＮを所定時間遅延させる。
【０００４】
遅延回路１１１の出力信号はHigh出力用トランジスタＱＰ２２のゲートに印加され、遅延回路１１２の出力信号はHigh出力用トランジスタＱＰ２３のゲートに印加され、遅延回路１１３の出力信号はHigh出力用トランジスタＱＰ２４のゲートに印加される。
【０００５】
遅延回路１２１の出力信号はLow出力用トランジスタＱＮ２２のゲートに印加され、遅延回路１２２の出力信号はLow出力用トランジスタＱＮ２３のゲートに印加され、遅延回路１２３の出力信号はLow出力用トランジスタＱＮ２４のゲートに印加される。
【０００６】
このように構成することによって、遅延回路１１１〜１１３によって、ＱＰ２１〜ＱＰ２４の順に時間差を生じさせて、入力信号ＩＮがHigh出力用トランジスタＱＰ２１〜ＱＰ２４のゲートに印加され、遅延回路１２１〜１２３によって、ＱＮ２１〜ＱＮ２４の順に時間差を生じさせて、入力信号ＩＮがLow出力用トランジスタＱＮ２１〜ＱＮ２４のゲートに印加される。
【０００７】
したがって、入力信号ＩＮの“Ｌ”から“Ｈ”、“Ｈ”から“Ｌ”へのレベル遷移時に、High出力用トランジスタＱＰ２１〜ＱＰ２４あるいはLow出力用トランジスタＱＮ２１〜ＱＮ２４が時間差をもって順次オン状態となることにより、出力端子９２に比較的大きな負荷がかかっている場合においても、出力端子９２に比較的小さな負荷しかかかっていない場合に近づく方向に出力信号ＯＵＴのスルーレートが改善される。
【０００８】
このように、従来の出力バッファ回路は、出力端子９２に比較的大きな負荷がかかった場合でもスルーレートが大きくなるように機能することにより、出力端子９２にかかる負荷によって生じる出力信号ＯＵＴのスルーレートの違いを緩和していた。
【０００９】
【発明が解決しようとする課題】
しかしながら、図１４で示した従来の出力バッファ回路では、出力端子９２の負荷容量や周囲温度等によるトランジスタ特性がどのように変化しても、遅延回路１１１〜１１３，１２１〜１２３によって常に同じ時間差をもたせてHigh出力用トランジスタＱＰ２１〜ＱＰ２４あるいはLow出力用トランジスタＱＮ２１〜ＱＮ２４をＯＮさせていたため、図４のＰ１〜Ｐ４に示すように、出力端子９２にかかる負荷の違いによって出力信号ＯＵＴの出力波形のスルーレートにバラツキが生じてしまうという問題点があった。
【００１０】
加えて、出力端子９２にかかる負荷が十分小さく１個のインバータで駆動しても十分良好なスルーレートが得られる場合でも、４個のインバータで順次駆動するのと等価な４段のトランジスタが順次ＯＮ状態となるため、余分な電流が消費される分、消費電流が多くなるという問題点もあった。
【００１１】
この発明は上記のような問題を解決するためになされたもので、出力端子の負荷の大小に関わらず出力信号の出力波形のスルーレートを一定範囲に保つ出力バッファ回路を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る請求項１記載の出力バッファ回路は、入力信号を受ける入力端子と、出力信号が出力される出力端子と、前記入力信号を遅延時間遅延させて遅延信号を出力する遅延回路とを備え、前記遅延時間は前記出力信号の電位に基づき変化し、前記入力信号に関連した関連入力信号に応答して前記出力信号を出力する出力バッファ部をさらに備え、前記出力バッファ部は前記遅延信号に関連した関連遅延信号を受け、前記関連入力信号に対する駆動能力は前記遅延時間によって可変設定され、前記関連入力信号は前記入力信号自体を含み、各々が制御データを格納し、各々に異なる取込タイミングが割り当てられ、各々が前記入力信号の論理レベル遷移時から割り当てられた前記取込タイミングで前記遅延信号を取り込み、取り込んだ前記遅延信号に前記論理レベル遷移が認識される場合は前記制御データの指示内容を停止状態にする複数のデータ記憶部をさらに備え、前記関連遅延信号は前記複数のデータ記憶部の前記制御データを含み、前記出力バッファ部は複数の出力バッファ部を含み、前記複数の出力バッファ部は前記複数のデータ記憶部に１対１に対応して設けられ、それぞれ対応するデータ記憶部の前記制御データの指示内容に基づき動作状態／停止状態が制御される。
【００１５】
請求項２記載の出力バッファ回路において、前記入力信号は第１及び第２の論理を取り、前記出力バッファ部は、動作状態時に前記関連遅延信号に基づき前記出力信号を前記第１の論理に設定する第１の論理出力部と、動作状態時に前記関連遅延信号に基づき前記出力信号を前記第２の論理に設定する第２の論理出力部とを有し、前記入力信号が前記第２の論理から前記第１の論理へと遷移する第１の遷移時に前記第１の論理出力部を動作状態にする第１の論理出力制御部と、前記入力信号が前記第１の論理から前記第２の論理へと遷移する第２の遷移時に前記第２の論理出力部を動作状態にする第２の論理出力制御部とをさらに備えている。
【００１６】
請求項３記載の出力バッファ回路は、前記入力信号をＲＣ時定数で遅延させて得られる複数のＲＣ遅延信号によって前記複数のデータ記憶部の前記取込タイミングを設定する取込タイミング設定部をさらに備えている。
【００１７】
請求項４記載の出力バッファ回路は、所定の条件の成立時に前記複数のデータ記憶部の前記制御データの指示内容を動作状態に設定して前記出力バッファ部を起動させる出力バッファ起動部をさらに備えている。
【００１８】
請求項５記載の出力バッファ回路において、前記所定の条件は電源投入時及びリセット時を含んでいる。
【００１９】
請求項６記載の出力バッファ回路において、前記出力バッファ起動部はタイマ機能を有し、所定の時間間隔毎に前記出力信号の状態をモニタし、モニタした前記出力信号の状態が所定の基準を満足しない時を前記所定の条件の成立時として、前記出力バッファ部を起動させる。
【００２０】
請求項７記載の出力バッファ回路において、前記出力バッファ起動部は、前記出力信号の電位に基づき論理演算処理を実行して、前記論理演算処理結果に基づき前記出力信号の電位を常時モニタする出力電位モニタ部を含み、前記所定の条件は論理演算処理結果が前記出力信号の電位が所定の基準を満足しないことを指示する場合を含んでいる。
【００２１】
【発明の実施の形態】
＜実施の形態１＞
図１はこの発明の実施の形態１である出力バッファ回路の構成を示す回路図である。
【００２２】
同図に示すように、入力端子１，出力端子２間に、４段のHigh出力用トランジスタＱＰ１〜ＱＰ４および４段のLow出力用トランジスタＱＮ１〜ＱＮ４をそれぞれ設けている。
【００２３】
High出力用トランジスタＱＰ１〜ＱＰ４のソースはすべて電源に接続され、ゲートはHigh出力選択用ＮＡＮＤゲートＧ１１〜Ｇ１４の出力にそれぞれ接続され、ドレインは共通に出力端子２に接続される。一方、Low出力用トランジスタＱＮ１〜ＱＮ４のソースはすべて接地され、ゲートはLow出力選択用ＮＯＲゲートＧ２１〜Ｇ２４の出力にそれぞれ接続され、ドレインは共通に出力端子２に接続される。
【００２４】
フィードバック付遅延回路１１〜１４は直列に接続されて入力端子１より得られる入力信号ＩＮを遅延させる。フィードバック付遅延回路１１〜１４それぞれから出力される入力信号ＩＮの遅延信号はHigh出力選択用ＮＡＮＤゲートＧ１１〜Ｇ１４に一方入力に付与される。High出力選択用ＮＡＮＤゲートＧ１１〜Ｇ１４の他方入力は入力信号ＩＮとなる。
【００２５】
フィードバック付遅延回路２１〜２４は直列に接続されて入力端子１より得られる入力信号ＩＮを遅延させる。フィードバック付遅延回路２１〜２４それぞれから出力される遅延信号はLow出力選択用ＮＯＲゲートＧ２１〜Ｇ２４の一方入力に付与される。Low出力選択用ＮＯＲゲートＧ２１〜２４の他方入力は入力信号ＩＮとなる。
【００２６】
フィードバック付遅延回路１４より出力される遅延信号はフィードバック初期化Ｎｃｈトランジスタ１５のゲート、インバータ１７の入力にも付与される。フィードバック初期化Ｎｃｈトランジスタ１５のソースは接地され、ドレインはフィードバック経路Ｌ１に接続される。フィードバック経路Ｌ１はフィードバック付遅延回路１１〜１４それぞれの遅延制御入力端に共通に接続される。インバータ１７の出力はフィードバックスイッチＮｃｈトランジスタ１６のゲートに付与され、フィードバックスイッチＮｃｈトランジスタ１６のドレインはフィードバック経路Ｌ１に接続され、ソースは出力端子２に接続される。
【００２７】
フィードバック付遅延回路２４より出力される遅延信号はフィードバック初期化Ｐｃｈトランジスタ２５のゲート、インバータ２７の入力にも付与される。フィードバック初期化Ｐｃｈトランジスタ２５のソースは電源に接続され、ドレインはフィードバック経路Ｌ２に接続される。フィードバック経路Ｌ２はフィードバック付遅延回路２１〜２４それぞれの遅延制御入力端に共通に接続される。インバータ２７の出力はフィードバックスイッチＰｃｈトランジスタ２６のゲートに付与され、フィードバックスイッチＰｃｈトランジスタ２６のドレインはフィードバック経路Ｌ２に接続され、ソースは出力端子２に接続される。
【００２８】
図２はフィードバック付遅延回路１１〜１４それぞれの内部構成を示す回路図である。フィードバック付遅延回路１１〜１４それぞれの内部構成は同一である。同図に示すように、入力端３１，出力端３２間に２段のインバータＩ１１，Ｉ１２が直列に接続されており、インバータＩ１１はＰｃｈトランジスタＴ１１及びＮｃｈトランジスタＴ１２からなるＣＭＯＳ構成であり、ＰｃｈトランジスタＴ１１のゲートが入力端３１に接続され、ソースが電源に接続され、ＮｃｈトランジスタＴ１２のソースが接地され、ゲートが入力端３１に接続され、ドレインがＰｃｈトランジスタＴ１１のドレインに接続され、インバータＩ１１の出力となる。
【００２９】
インバータＩ１２はＰｃｈトランジスタＴ１３及びＮｃｈトランジスタＴ１４からなるＣＭＯＳ構成の電源側にＰｃｈトランジスタＴ１５がさらに追加形成され、ＰｃｈトランジスタＴ１３のソースはＰｃｈトランジスタＴ１５を介して電源に接続され、ゲートがインバータＩ１１の出力に接続され、ＮｃｈトランジスタＴ１４のソースは接地され、ゲートはインバータＩ１１の出力にされ、ドレインがＰｃｈトランジスタＴ１３のドレイン接続され、インバータＩ１２の出力、すなわち、出力端３２となる。そして、ＰｃｈトランジスタＴ１５のゲートが遅延制御入力端３３に接続される。
【００３０】
図３はフィードバック付遅延回路２１〜２４それぞれの内部構成を示す回路図である。フィードバック付遅延回路２１〜２４それぞれの内部構成は同一である。同図に示すように、入力端４１，出力端４２間に２段のインバータＩ２１，Ｉ２２が直列に接続されており、インバータＩ２１はＰｃｈトランジスタＴ２１及びＮｃｈトランジスタＴ２２からなるＣＭＯＳ構成であり、ＰｃｈトランジスタＴ２１のゲートが入力端４１に接続され、ソースが電源に接続され、ＮｃｈトランジスタＴ２２のソースが接地され、ゲートが入力端４１に接続され、ドレインがＰｃｈトランジスタＴ２１のドレインに接続され、インバータＩ２１の出力となる。
【００３１】
インバータＩ２２はＰｃｈトランジスタＴ２３及びＮｃｈトランジスタＴ２４からなるＣＭＯＳ構成の接地側にＮｃｈトランジスタＴ２５がさらに追加形成され、ＰｃｈトランジスタＴ２３のソースは電源に接続され、ゲートがインバータＩ２１の出力に接続され、ＮｃｈトランジスタＴ２４のソースはＮｃｈトランジスタＴ２５を介して接地され、ゲートはインバータＩ２１の出力にされ、ドレインがＰｃｈトランジスタＴ２３のドレイン接続され、インバータＩ２２の出力、すなわち、出力端４２となる。そして、ＮｃｈトランジスタＴ２５のゲートが遅延制御入力端４３に接続される。
【００３２】
このような構成の実施の形態１の出力バッファ回路において、入力信号ＩＮが“Ｌ”から“Ｈ”に立ち上がる場合の動作について説明する。
【００３３】
まず、前処理を説明する。入力端子１から“Ｈ”の入力信号ＩＮをフィードバック付遅延回路１１〜１４を介してフィードバック初期化Ｎｃｈトランジスタ１５のゲートに付与する等により、フィードバック初期化Ｎｃｈトランジスタ１５をオン状態にして、フィードバック経路Ｌ１を“Ｌ”固定する初期動作を行う。
【００３４】
その後、入力端子１から“Ｌ”の入力信号ＩＮをフィードバック付遅延回路１１〜１４を介してインバータ１７に与えることにより、フィードバックスイッチＮｃｈトランジスタ１６をオン状態にする。すると、出力端子２がフィードバック経路Ｌ１に電気的に接続されることにより、フィードバック付き遅延回路１１〜１４のフィードバック機能を有効状態となる。以上で前処理が終了する。
【００３５】
そして、入力信号ＩＮが“Ｌ”から“Ｈ”に立ち上がると、瞬時にHigh出力選択用ＮＡＮＤゲートＧ１１〜Ｇ１４それぞれがフィードバック付遅延回路１１〜１４からの遅延信号出力待ち状態になる。
【００３６】
一方、Low出力選択用ＮＯＲゲートＧ２１〜Ｇ２４の出力はすべて“Ｌ”固定されるため、Low出力用トランジスタＱＮ１〜ＱＮ４はすべてオフ状態となり、無駄な消費電流を抑え、High出力用トランジスタＱＰ１〜ＱＰ４のみを効率的に利用することができる。
【００３７】
その後、入力信号ＩＮの“Ｈ”がフィードバック付遅延回路１１の遅延信号として現れると、High出力選択用ＮＡＮＤゲートＧ１１が“Ｌ”に変化し、High出力用トランジスタＱＰ１がオン状態となる。
【００３８】
同様にして、入力信号ＩＮの“Ｈ”がフィードバック付遅延回路１２〜１４の遅延信号として現れると、High出力選択用ＮＡＮＤゲートＧ１２〜Ｇ１４が“Ｌ”になり、High出力用トランジスタＱＰ２〜ＱＰ４がオン状態となる。
【００３９】
フィードバック付遅延回路１４の遅延信号が“Ｈ”になると、フィードバックスイッチＮｃｈトランジスタ１６はオフ状態となり、フィードバック機能を無効にするとともに、フィードバック初期化Ｎｃｈトランジスタ１５がオン状態となってフィードバック経路Ｌ１が“Ｌ”に初期化される。
【００４０】
図４を用いて上記動作を更に詳しく説明する。図４は出力信号ＯＵＴの出力波形の一例であり、横軸は時間（ｎｓ），縦軸は電位（Ｖ）を示す。出力端子２に４種類の容量の負荷Ｃ１，Ｃ２，Ｃ３及びＣ４がかかった第１〜第４のケースそれぞれの出力波形を表しており、図１４で示した従来の出力バッファ回路における第１〜第４のケースの出力信号ＯＵＴの出力波形はＰ１〜Ｐ４となり、実施の形態１の出力バッファ回路における第１〜第４のケースの出力信号ＯＵＴの出力波形がＥ１〜Ｅ４である。なお、負荷容量の関係は、Ｃ２＝２・Ｃ１、Ｃ３＝３・Ｃ１、Ｃ４＝４・Ｃ１である。
【００４１】
ＴＭ１１〜ＴＭ１４は第１のケースにおけるフィードバック付遅延回路１１〜１４それぞれの出力タイミング（入力信号ＩＮが各フィードバック付遅延回路１１〜１４の遅延信号として現れるタイミング）を表しており、ＴＭ２１〜ＴＭ２４は第２のケースにおけるフィードバック付遅延回路１１〜１４それぞれの出力タイミングを表している。
【００４２】
第１のケースは４種類の中で最も出力端子２にかかる負荷容量が少ないＣ１の場合であり、出力信号ＯＵＴの立ち上がりが急でありフィードバック付遅延回路１１〜１４それぞれのＰｃｈトランジスタＴ１５は弱くオンする。したがって、フィードバック付遅延回路１１〜１４それぞれの信号伝搬遅延時間は長くなるため、出力タイミングＴＭ１１〜ＴＭ１４はそれぞれ遅くなって、タイミングＴＭ１１〜ＴＭ１４間の間隔も広くなり、このタイミングＴＭ１１〜ＴＭ１４でHigh出力用トランジスタＱＰ１〜ＱＰ４が順次オン状態となる。
【００４３】
また、図４の波形Ｅ１に示すように、タイミングＴＭ１３、ＴＭ１４では既に出力信号ＯＵＴの電位が十分高く、本来の“Ｈ”レベルに近い状態となっているため、High出力用トランジスタＱＰ３，ＱＰ４はオン状態になっても、出力信号ＯＵＴのドライブ（駆動）にはほとんど寄与しない。すなわち、第１のケースでは実質的には２つのHigh出力用トランジスタＱＰ１，ＱＰ２によって出力信号ＯＵＴをドライブすることになる。
【００４４】
第２のケースは第１のケースに比べ、出力端子２にかかる負荷容量が２倍のＣ２の場合であり、出力信号ＯＵＴの立ち上がりが第１のケースに比べて緩やかでありフィードバック付遅延回路１１〜１４それぞれのＰｃｈトランジスタＴ１５は第１のケースに比べて強くオンする。したがって、フィードバック付遅延回路１１〜１４の出力タイミングＴＭ２１〜ＴＭ２４は第１のケースに比べて短く、その間隔も狭くなり、このタイミングＴＭ２１〜ＴＭ２４でHigh出力用トランジスタＱＰ１〜ＱＰ４が順次オン状態となる。
【００４５】
第２のケースでは、図４の波形Ｅ２に示すように、High出力用トランジスタＱＰ４がオンするタイミングＴＭ２４でも出力信号ＯＵＴの電位は比較的低い状態であるため、すべてのHigh出力用トランジスタＱＰ１〜ＱＰ４が出力信号ＯＵＴのドライブに寄与する。すなわち、第２のケースでは実質的に４つのHigh出力用トランジスタＱＰ１〜ＱＰ４すべてによって出力信号ＯＵＴをドライブすることになる。
【００４６】
同様にして、第３または第４のケースでも、フィードバック付遅延回路１１〜１４の出力タイミングを第２のケース以上に早くして、４個のHigh出力用トランジスタＱＰ１〜ＱＰ４それぞれが出力信号ＯＵＴのドライブに寄与するタイミングを早める。
【００４７】
このように、実施の形態１の出力バッファ回路は、入力信号ＩＮの立ち上がり時に、出力信号ＯＵＴの電位によってフィードバック付遅延回路１１〜１４それぞれの遅延時間を変更することにより、負荷容量が大きい場合は負荷容量が小さい場合に比べてHigh出力用トランジスタがオンするタイミングを早めると共に、場合によっては出力信号ＯＵＴのドライブに寄与するHigh出力用トランジスタ数を多く設定するようにしている。
【００４８】
その結果、図４の波形Ｅ１〜Ｅ４に示すように、出力端子２にかかる負荷容量に違いが生じても、出力信号ＯＵＴの出力波形のスルーレートを一定範囲に保つことができる。
【００４９】
なお、入力信号ＩＮが“Ｈ”から“Ｌ”に立ち下がる場合も、上述した入力信号ＩＮの立ち上がりの場合と同様に、出力信号ＯＵＴをフィードバック経路Ｌ２を介してフィードバック付遅延回路２１〜２４の遅延制御入力端にフィードバックさせて、Low出力用トランジスタＱＮ１〜ＱＮ４のオンするタイミング、場合によっては出力信号ＯＵＴのドライブに寄与するLow出力用トランジスタＱＮ１〜ＱＮ４の数を、出力端子２にかかる負荷容量に基づき変更することにより、出力端子２にかかる負荷容量に違いが生じても、出力信号ＯＵＴの出力波形のスルーレートを一定範囲に保つことができる。
【００５０】
＜実施の形態２＞
図５はこの発明の実施の形態２である出力バッファ回路の構成を示す回路図である。
【００５１】
同図に示すように、入力端子１，出力端子２間に、３段のHigh出力用トランジスタＱＰ１１〜ＱＰ１３および３段のLow出力用トランジスタＱＮ１１〜ＱＮ１３をそれぞれ設けている。
【００５２】
High出力用トランジスタＱＰ１１〜ＱＰ１３のソースはすべて電源に接続され、ゲートはHigh出力選択用ＮＡＮＤゲートＧ３１〜Ｇ３３の出力にそれぞれ接続され、ドレインは共通に出力端子２に接続される。一方、Low出力用トランジスタＱＮ１１〜ＱＮ１３のソースはすべて接地され、ゲートはLow出力選択用ＮＯＲゲートＧ４１〜Ｇ４３の出力にそれぞれ接続され、ドレインは共通に出力端子２に接続される。
【００５３】
フィードバック付遅延回路１０は入力端子１より得られる入力信号ＩＮを遅延させて、その遅延信号は非同期のセット入力付きフリップフロップＦＦ１１〜ＦＦ１３それぞれの入力Ｄに共通に付与される。
【００５４】
フリップフロップＦＦ１１〜ＦＦ１３のセット入力Ｓにセット端子３より得られるセット信号ＳＥＴを受け、出力ＱがHigh出力選択用ＮＡＮＤゲートＧ３１〜Ｇ３３に一方入力に付与される。High出力選択用ＮＡＮＤゲートＧ３１〜Ｇ３３の他方入力は入力信号ＩＮとなる。
【００５５】
また、許可信号入力端子４より得られる許可信号ＰＭ１がＮＡＮＤゲート７０一方入力に付与され、ＮＡＮＤゲート７０の出力が７段直列接続されたインバータ７１〜７７の初段のインバータ７１の入力に接続される。ＮＡＮＤゲート７０の他方入力が入力端子１に接続され、インバータ７３、７５及び７７の出力がそれぞれフリップフロップＦＦ１１〜ＦＦ１３のトグル入力Ｔに付与される。
【００５６】
フィードバック付遅延回路２０は入力端子１より得られる入力信号ＩＮを遅延させて、その遅延信号は非同期のリセット入力付きフリップフロップＦＦ２１〜ＦＦ２３それぞれの入力Ｄに共通に付与される。
【００５７】
フリップフロップＦＦ２１〜ＦＦ２３のリセット入力Ｒにリセット端子６より得られるリセット信号ＲＥＳＥＴを受け、出力ＱがLow出力選択用ＮＯＲゲートＧ４１〜Ｇ４３に一方入力に付与される。Low出力選択用ＮＯＲゲートＧ４１〜Ｇ４３の他方入力は入力信号ＩＮとなる。
【００５８】
また、許可信号入力端子５より得られる許可信号ＰＭ２がＮＡＮＤゲート８０一方入力に付与され、ＮＡＮＤゲート８０の出力が７段直列接続されたインバータ８１〜８７の初段のインバータ８１の入力に接続される。ＮＡＮＤゲート８０の他方入力が入力端子１に接続され、インバータ８３、８５及び８７の出力が反転されてフリップフロップＦＦ２１〜ＦＦ２３のトグル入力Ｔに付与される。
【００５９】
フィードバック付遅延回路１０より出力される遅延信号はインバータ１８を介してフィードバック初期化Ｎｃｈトランジスタ１５のゲートに付与されるとともにフィードバックスイッチＮｃｈトランジスタ１６のゲートに付与される。フィードバック初期化Ｎｃｈトランジスタ１５のソースは接地され、ドレインはフィードバック経路Ｌ１１に接続される。フィードバック経路Ｌ１１はフィードバック付遅延回路１０の遅延制御入力端に接続される。フィードバックスイッチＮｃｈトランジスタ１６のドレインはフィードバック経路Ｌ１１に接続され、ソースは出力端子２に接続される。
【００６０】
フィードバック付遅延回路２０より出力される遅延信号はインバータ２８を介してフィードバック初期化Ｐｃｈトランジスタ２６のゲート及びフィードバック初期化Ｐｃｈトランジスタ２５のゲートに付与される。フィードバック初期化Ｐｃｈトランジスタ２５のソースは電源に接続され、ドレインはフィードバック経路Ｌ１２に接続される。フィードバック経路Ｌ１２はフィードバック付遅延回路２０の遅延制御入力端に接続される。フィードバックスイッチＰｃｈトランジスタ２６のドレインはフィードバック経路Ｌ１に接続され、ソースは出力端子２に接続される。
【００６１】
図６はフィードバック付遅延回路１０の内部構成を示す回路図である。同図に示すように、入力端４４，出力端４５間に３段のインバータＩ４１〜Ｉ４３が直列に接続されており、インバータＩ４１はＰｃｈトランジスタＴ４１及びＮｃｈトランジスタＴ４２からなるＣＭＯＳ構成の接地側にＮｃｈトランジスタＴ４７がさらに追加形成され、ＰｃｈトランジスタＴ４１のゲートが入力端４４に接続され、ソースが電源に接続され、ＮｃｈトランジスタＴ４２のソースがＮｃｈトランジスタＴ４７を介して接地され、ゲートが入力端４４に接続され、ドレインがＰｃｈトランジスタＴ４１のドレインに接続され、インバータＩ４１の出力となる。
【００６２】
インバータＩ４２はＰｃｈトランジスタＴ４３及びＮｃｈトランジスタＴ４４からなるＣＭＯＳ構成であり、ＰｃｈトランジスタＴ４３のソースは電源に接続され、ゲートがインバータＩ４１の出力に接続され、ＮｃｈトランジスタＴ４４のソースは接地され、ゲートはインバータＩ４１の出力にされ、ドレインがＰｃｈトランジスタＴ４３のドレイン接続され、インバータＩ４２の出力となる。
【００６３】
インバータＩ４３はＰｃｈトランジスタＴ４５及びＮｃｈトランジスタＴ４６からなるＣＭＯＳ構成の接地側にＮｃｈトランジスタＴ４８がさらに追加形成され、ＰｃｈトランジスタＴ４５のゲートがインバータＩ４２の出力に接続され、ソースが電源に接続され、ＮｃｈトランジスタＴ４６のソースがＮｃｈトランジスタＴ４８を介して接地され、ゲートがインバータＩ４２の出力に接続され、ドレインがＰｃｈトランジスタＴ４５のドレインに接続され、インバータＩ４３の出力となり、出力端４５に接続される。
【００６４】
そして、ＮｃｈトランジスタＴ４７及びＴ４８のゲートが共通に遅延制御入力端４６に接続される。
【００６５】
図７はフィードバック付遅延回路２０の内部構成を示す回路図である。同図に示すように、入力端３４，出力端３５間に３段のインバータＩ３１〜Ｉ３３が直列に接続されており、インバータＩ３１はＰｃｈトランジスタＴ３１及びＮｃｈトランジスタＴ３２からなるＣＭＯＳ構成の電源側にＰｃｈトランジスタＴ３７がさらに追加形成され、ＰｃｈトランジスタＴ３１のゲートが入力端３４に接続され、ソースがＰｃｈトランジスタＴ３７を介して電源に接続され、ＮｃｈトランジスタＴ３２のソースが接地され、ゲートが入力端３４に接続され、ドレインがＰｃｈトランジスタＴ３１のドレインに接続され、インバータＩ３１の出力となる。
【００６６】
インバータＩ３２はＰｃｈトランジスタＴ３３及びＮｃｈトランジスタＴ３４からなるＣＭＯＳ構成であり、ＰｃｈトランジスタＴ３３のソースは電源に接続され、ゲートがインバータＩ３１の出力に接続され、ＮｃｈトランジスタＴ３４のソースは接地され、ゲートはインバータＩ３１の出力にされ、ドレインがＰｃｈトランジスタＴ３３のドレイン接続され、インバータＩ３２の出力となる。
【００６７】
インバータＩ３３はＰｃｈトランジスタＴ３５及びＮｃｈトランジスタＴ３６からなるＣＭＯＳ構成の電源側にＰｃｈトランジスタＴ３８がさらに追加形成され、ＰｃｈトランジスタＴ３５のゲートがインバータＩ３２の出力に接続され、ソースがＰｃｈトランジスタＴ３８を介して電源に接続され、ＮｃｈトランジスタＴ３６のソースが接地され、ゲートがインバータＩ３２の出力に接続され、ドレインがＰｃｈトランジスタＴ３５のドレインに接続され、インバータＩ３３の出力となり、出力端３５に接続される。
【００６８】
そして、ＰｃｈトランジスタＴ３７及びＴ３８のゲートが共通に遅延制御入力端３６に接続される。
【００６９】
このような構成において、入力信号ＩＮが“Ｌ”から“Ｈ”に立ち上がる場合の動作について説明する。
【００７０】
まず、前処理を説明する。入力端子１から“Ｈ”の入力信号ＩＮをフィードバック付遅延回路１０及びインバータ１８を介してフィードバック初期化Ｎｃｈトランジスタ１５のゲートに付与する等により、フィードバック初期化Ｎｃｈトランジスタ１５をオン状態にして、フィードバック付遅延回路１０のフィードバック経路Ｌ１１を“Ｌ”固定する初期動作を行う。さらに、フリップフロップＦＦ１１〜ＦＦ１３のセット入力Ｓに“Ｈ”のセット信号ＳＥＴを与えて、フリップフロップＦＦ１１〜ＦＦ１３の出力Ｑ（制御データ）を“Ｈ”に初期設定し、フリップフロップＦＦ２１〜ＦＦ２３のリセット入力Ｒに“Ｈ”のリセット信号ＲＥＳＥＴを与えて、フリップフロップＦＦ２１〜ＦＦ２３の出力Ｑ（制御データ）を“Ｌ”に初期設定する。そして、許可信号ＰＭ１を“Ｈ”に設定する。
【００７１】
その後、入力端子１から“Ｌ”の入力信号ＩＮをフィードバック付遅延回路１０を介してフィードバックスイッチＮｃｈトランジスタ１６のゲートに与えることにより、フィードバックスイッチＮｃｈトランジスタ１６をオン状態にする。すると、出力端子２がフィードバック経路Ｌ１１に電気的に接続されることにより、フィードバック付き遅延回路１０のフィードバック機能を有効状態となる。以上で前処理が終了する。
【００７２】
入力信号ＩＮが“Ｌ”から“Ｈ”に立ち上がると、瞬時にHigh出力選択用ＮＡＮＤゲートＧ３１〜Ｇ３３それぞれがフリップフロップＦＦ１１〜ＦＦ１３の出力Ｑからの出力信号の待ち状態になる。フリップフロップＦＦ１１〜ＦＦ１３の出力Ｑの初期状態は“Ｈ”のため、High出力選択用ＮＡＮＤゲートＧ３１〜Ｇ３３の出力はすべて“Ｌ”となり、High出力用トランジスタＱＰ１１〜ＱＰ１３がすべてオン状態となる。
【００７３】
一方、Low出力選択用ＮＯＲゲートＧ４１〜Ｇ４３の出力はすべて“Ｌ”固定されることにより、Low出力用トランジスタＱＮ１１〜ＱＮ１３はすべてオフ状態となるため、無駄な消費電流を抑え、High出力用トランジスタＱＰ１１〜ＱＰ１３のみを効率的に利用することができる。
【００７４】
そして、ＮＡＮＤゲート７０の他方入力に付与される入力信号ＩＮの立ち上がりが、一方入力が“Ｈ”のＮＡＮＤゲート７０からインバータ７１〜７３，７１〜７５及び７１〜７７を介して遅延時間ΔＴ１、ΔＴ２及びΔＴ３経過後に、フリップフロップＦＦ１１、ＦＦ１２及びＦＦ１３それぞれのトグル入力Ｔに伝達される。
【００７５】
したがって、入力信号ＩＮの立ち上がりからΔＴ１〜ΔＴ３経過後に、フィードバック付遅延回路１０の遅延信号がフリップフロップＦＦ１１〜ＦＦ１３の入力Ｄからそれぞれ取り込まれる。その結果、フリップフロップＦＦ１１〜ＦＦ１３のうち出力Ｑが“Ｌ”に変化したフリップフロップに対応するHigh出力用トランジスタがオフ状態となり、出力Ｑが“Ｈ”を維持するフリップフロップに対応するHigh出力用トランジスタがオン状態を維持する。
【００７６】
しかる後、フィードバック付遅延回路１０の遅延信号が“Ｌ”になると、フィードバックスイッチＮｃｈトランジスタ１６はオフ状態となり、フィードバック機能を無効にするとともに、フィードバック初期化Ｎｃｈトランジスタ１５がオン状態となってフィードバック経路Ｌ１１が“Ｌ”に初期化される。
【００７７】
図８を用いて上記動作を更に詳しく説明する。図８は出力信号ＯＵＴの出力波形の一例であり、横軸は時間（ｎｓ），縦軸は電位（Ｖ）を示す。出力端子２に４種類の容量の負荷Ｃ１，Ｃ２，Ｃ３及びＣ４がかかった第１〜第４のケースそれぞれの出力波形を表しており、図１４で示した従来の出力バッファ回路における第１〜第４のケースの出力信号ＯＵＴの出力波形はＰ１１〜Ｐ１４となり、実施の形態２の出力バッファ回路における第１〜第４のケースの出力信号ＯＵＴの出力波形がＥ１１〜Ｅ１４である。なお、負荷容量の関係は、Ｃ２＝２・Ｃ１、Ｃ３＝３・Ｃ１、Ｃ４＝４・Ｃ１である。
【００７８】
ＴＭ１〜ＴＭ３はフリップフロップＦＦ１１〜ＦＦ１３の入力Ｄの取込タイミングを表しており、タイミングＴＭ〜ＴＭ３はＮＡＮＤゲート７０、インバータ７１〜７７による遅延時間ΔＴ１，ΔＴ２及びΔＴ３で決定する。
【００７９】
第１のケースは４種類の最も出力端子２にかかる負荷容量が少ないＣ１の場合であり、図８の波形Ｅ１１に示すように、出力信号ＯＵＴの立ち上がりが急でありフィードバック付遅延回路１０のＮｃｈトランジスタＴ４７及びＴ４８は強くオンするため、フィードバック付遅延回路１０の信号伝搬遅延時間は短くなり、タイミングＴＭ２以前にフィードバック付遅延回路１０の遅延信号は確実に“Ｌ”になる。したがって、タイミングＴＭ１，ＴＭ２及びＴＭ３におけるフィードバック付遅延回路１０の遅延信号の値は“Ｈ”，“Ｌ”及び“Ｌ”となって、フリップフロップＦＦ１１，ＦＦ１２及びＦＦ１３にはそれぞれ“Ｈ”，“Ｌ”及び“Ｌ”の制御データが取り込まれる。
【００８０】
その結果、第１のケースではタイミングＴＭ３後において、High出力用トランジスタＱＰ１１のみがオン状態を維持し、High出力用トランジスタＱＰ１２及びＱＰ１３は共にオフ状態となる。
【００８１】
一方、第４のケースは第１のケースに比べ、出力端子２にかかる負荷容量が４倍大きいＣ４（４・Ｃ１）の場合であり、図８の波形Ｅ１４に示すように、出力信号ＯＵＴの立ち上がりが第１のケースに比べてかなり緩やかでありフィードバック付遅延回路１０のＮｃｈトランジスタＴ４７及びＴ４８は第１のケースにかなり弱くオンするため、フィードバック付遅延回路１０の信号伝搬遅延時間は第１のケースより長くなり、タイミングＴＭ３になってもフィードバック付遅延回路１０の遅延信号は“Ｈ”から変化しない。したがって、タイミングＴＭ１，ＴＭ２及びＴＭ３におけるフィードバック付遅延回路１０の遅延信号の値は“Ｈ”，“Ｈ”及び“Ｈ”となって、フリップフロップＦＦ１１，ＦＦ１２及びＦＦ１３にはそれぞれ“Ｈ”，“Ｈ”及び“Ｈ”の制御データが取り込まれる。
【００８２】
その結果、第４のケースではタイミングＴＭ３後において、３個のHigh出力用トランジスタＱＰ１１〜ＱＰ１３はすべてオン状態となる。
【００８３】
同様にして、第２または第３のケースでも、フィードバック付遅延回路１０の遅延信号が“Ｌ”になる時間を第１のケースより短くして、High出力用トランジスタＱＰ１１〜ＱＰ１３のうち、タイミングＴＭ３後にオン状態となるHigh出力用トランジスタの個数（２あるいは３個）を調整する。
【００８４】
このように、実施の形態２の出力バッファ回路は、入力信号ＩＮの立ち上がり時に、出力信号ＯＵＴの電位によってフィードバック付遅延回路１０の遅延時間を変更することにより、負荷容量が大きい場合は負荷容量が小さい場合に比べてHigh出力用トランジスタがオンする個数を多く設定するようにしている。
【００８５】
その結果、図８の波形Ｅ１１〜Ｅ１４に示すように、出力端子２にかかる負荷容量に違いが生じても、出力信号ＯＵＴの出力波形のスルーレートを一定範囲に保つことができる。
【００８６】
加えて、タイミングＴＭ３後は不要なHigh出力用トランジスタをオフ状態とするため、すべての出力用トランジスタが常にオン状態である従来の出力バッファ回路に比べて消費電流を必要最小限に抑えることができる。
【００８７】
なお、入力信号ＩＮが“Ｈ”から“Ｌ”に立ち下がる場合（この際、許可信号ＰＭ２が前処理時に“Ｈ”になる。）も、出力信号ＯＵＴをフィードバック経路Ｌ１２を介してフィードバック付遅延回路２０の遅延制御入力端にフィードバックさせて、タイミングＴＭ３後にLow出力用トランジスタＱＮ１１〜ＱＮ１３のオンする数を、出力端子２にかかる負荷容量に基づき変更することにより、入力信号ＩＮの立ち上がり時と同様、出力端子２にかかる負荷容量に違いが生じても、出力信号ＯＵＴの出力波形のスルーレートを一定範囲に保つことができる。
【００８８】
＜実施の形態３＞
図９はこの発明の実施の形態３である出力バッファ回路の構成を示す回路図である。同図に示すように、図１で示した実施の形態１の構成に切換用セレクタ４８が追加されている。切換用セレクタ４８は入力信号ＩＮを受け、入力信号ＩＮに基づき入力信号ＩＮの“Ｌ”から“Ｈ”への立ち上がり（第１の遷移）時に入力信号ＩＮをフィードバック付遅延回路１１に伝達し、入力信号ＩＮの“Ｈ”から“Ｌ”への立ち下がり（第２の遷移）時に入力信号ＩＮをフィードバック付遅延回路２１に伝達する信号切換えを行う。他の構成は実施の形態１の出力バッファ回路と同様であるため、説明を省略する。
【００８９】
このような構成の実施の形態３の出力バッファ回路は、フィードバック付遅延回路１１及びフィードバック付遅延回路２１のうち、動作させる必要のある出力用トランジスタ側のフィードバック付遅延回路のみに入力信号ＩＮを与えることができるため、入力信号ＩＮを与える必要ないフィードバック付遅延回路に信号を付与しない分、消費電流の低減を図ることができる。
【００９０】
なお、図５で示した実施の形態２の出力バッファ回路のフィードバック付遅延回路１０及び２０と入力端子１との間に切換用セレクタ４８と等価なセレクタを設けることにより、消費電流の低減を図ることもできる。
【００９１】
＜実施の形態４＞
図１０はこの発明の実施の形態４である出力バッファ回路の構成を示す回路図である。同図に示すように、図５で示した実施の形態２の構成のHigh出力用トランジスタＱＰ１１〜ＱＰ１３（図１０では図示せず）側にＲＣ遅延回路５１〜５３及びセレクタ６１〜６３が追加されている。なお、図１０では図示しないが、Low出力用トランジスタＱＮ１１〜ＱＮ１３（図１０では図示せず）側にもＲＣ遅延回路５１〜５３及びセレクタ６１〜６３と等価なＲＣ遅延回路及びセレクタが設けられている。他の構成は実施の形態２の出力バッファ回路と同様であるため、説明を省略する。
【００９２】
このような構成の実施の形態３の出力バッファ回路は、図示しない外部からの選択内容を指示する制御信号をセレクタ６１〜６３に与え、セレクタ６１〜６３によってＲＣ遅延回路５１〜５３による遅延信号をフリップフロップＦＦ１１〜ＦＦ１３のトグル入力Ｔとして選択させることができる。
【００９３】
ＲＣ遅延回路５１〜５３は温度や製造時のプロセス変動等に遅延時間が左右されにくい特性を有しているため、ＲＣ遅延回路５１〜５３からの遅延信号を用いてフリップフロップＦＦ１１〜ＦＦ１３のフィードバック付遅延回路１０の遅延信号の取込タイミング精度を高めることにより、出力バッファ回路の出力信号ＯＵＴの出力波形のスルーレートを一定範囲に保つ精度を高レベルに維持することができる。
【００９４】
また、ＮＡＮＤゲート７０，インバータ７１〜７７による遅延時間とＲＣ遅延回路５１〜５３による遅延時間を比較して両者の違いが所定の範囲内にあるかを検証することもできる。
【００９５】
さらに、High出力用トランジスタＱＰ１１〜ＱＰ１３側のＲＣ遅延回路とLow出力用トランジスタＱＮ１１〜ＱＮ１３側のＲＣ遅延回路との間で、遅延特性を異なるものに設定することも可能である。
【００９６】
＜実施の形態５＞
図１１はこの発明の実施の形態５である出力バッファ回路の構成を示す回路図である。同図に示すように、図５で示した実施の形態２の構成において、セット端子３、許可信号入力端子４及び許可信号入力端子５に置き換わって電源オン端子７及びリスタート制御回路５６が追加されている。
【００９７】
リスタート制御回路５６は、電源オン端子７より得られる電源投入信号ＳＯＮを受け、電源投入信号ＳＯＮに基づき制御信号Ｓ５６Ａ，Ｓ５６Ｂ、及びＳ５６ＣをフリップフロップＦＦ１１〜ＦＦ１３のセット入力Ｓ、フリップフロップＦＦ２１〜ＦＦ２３のリセット入力Ｒ、及びＮＡＮＤゲート７０，８０の一方入力にそれぞれ出力する。なお、電源投入信号ＳＯＮは電源投入時あるいはリセット時に活性状態となる信号である。
【００９８】
リスタート制御回路５６は、電源投入信号ＳＯＮの活性状態時に、制御信号Ｓ５６Ａ，Ｓ５６Ｂ、及びＳ５６Ｃを“Ｈ”にして、フリップフロップＦＦ１１〜ＦＦ１３に対するセット動作、フリップフロップＦＦ２１〜ＦＦ２３に対するリセット動作、及びＮＡＮＤゲート７０，インバータ７１〜７７とＮＡＮＤゲート８０，インバータ８１〜８７による入力信号ＩＮ〜フリップフロップのトグル入力Ｔ間の遅延経路を有効にする動作を実行して、実施の形態５の出力バッファ回路のバッファリング動作（実施の形態２の動作で述べた出力端子２の負荷を考慮した入力信号ＩＮのバッファリング動作）をリスタートさせる。なお、他の構成は実施の形態２の出力バッファ回路と同様であるため、説明を省略する。
【００９９】
このように構成することにより、実施の形態５の出力バッファ回路は、リセットあるいは電源投入毎に、バッファリング動作をリスタートして出力信号ＯＵＴを安定レベルにして、出力端子２かかる負荷によって出力信号ＯＵＴが変動してしまう危険性を定期的に回避することができる。
【０１００】
＜実施の形態６＞
図１２はこの発明の実施の形態６である出力バッファ回路の構成を示す回路図である。同図に示すように、図１１で示した実施の形態５の構成において、電源オン端子７に置き換わって、マイクロコンピュータ５７及び入力バッファ５８が追加されている。
【０１０１】
入力バッファ５８は入力に出力信号ＯＵＴを受け、出力信号ＯＵＴをバッファリングして出力信号をマイクロコンピュータ５７に付与する。マイクロコンピュータ５７は予め格納されたプログラムによって、入力バッファ５８の出力信号に基づき出力端子２にかかる負荷容量の変動を検知する。マイクロコンピュータ５７はさらいタイマ機能を有し、入力バッファ５８の出力信号に基づき所定時間毎に出力信号ＯＵＴの電位をモニタし、出力信号ＯＵＴの電位が所定の基準を越えて変動していると判断すると、リスタート制御回路５６にリスタート動作を指示する割込み処理を実行する。なお、他の構成および図１２で図示していない部分は図１１で示した実施の形態５の構成と同様である。
【０１０２】
リスタート制御回路５６は、マイクロコンピュータ５７の制御下でマイクロコンピュータ５７がリスタート動作を指示する時に、制御信号Ｓ５６Ａ，Ｓ５６Ｂ、及びＳ５６Ｃを“Ｈ”にして、フリップフロップＦＦ１１〜ＦＦ１３に対するセット動作、入力信号ＩＮ〜フリップフロップのトグル入力Ｔ間の遅延経路を有効にする動作を実行して、実施の形態６の出力バッファ回路のバッファリング動作をリスタートさせる。
【０１０３】
このように構成することにより、実施の形態６出力バッファ回路は、所定時間間隔毎に行われる出力信号ＯＵＴの電位モニタ時にマイクロコンピュータ５７が出力信号ＯＵＴの電位が所定の基準を越えて変動していると判断すると、バッファリング動作をリスタートして出力信号ＯＵＴを安定レベルするため、出力端子２にかかる負荷を定期的に監視しながら、出力信号ＯＵＴの変動を確実に抑制することができる。
【０１０４】
また、マイクロコンピュータ５７のタイマ機能を利用して、所定期間毎にリスタート制御回路５６にリスタート動作を指示する割込み処理を実行するようにして、出力端子２かかる負荷によって出力信号ＯＵＴが変動してしまう危険性を定期的に回避することもできる。すなわち、実施の形態６の出力バッファ回路は、出力信号ＯＵＴの監視に基づくリスタート動作と定期的なリスタート動作とを併用することもできる。
【０１０５】
＜実施の形態７＞
図１３はこの発明の実施の形態７である出力バッファ回路の構成を示す回路図である。同図に示すように、図１１で示した実施の形態５の構成において、電源オン端子７に置き換わって、入力バッファ３７，３８、遅延回路３９及びＸＯＲゲート４０が追加されている。
【０１０６】
入力バッファ３７は入力に出力信号ＯＵＴを受け、出力信号をＸＯＲゲート４０の一方入力に付与する。入力バッファ３８は入力に出力信号ＯＵＴを受け、出力信号を遅延回路３９を介してＸＯＲゲート４０の他方入力に付与する。
【０１０７】
入力バッファ３７と入力バッファ３８との閾値電圧は異なっており、例えば、入力バッファ３７は“Ｈ”のレベルの８０％のレベルに閾値電圧が設定され、入力バッファ３８は“Ｈ”のレベルの７０％のレベルに閾値電圧が設定される。ＸＯＲゲート４０の出力信号がリスタート制御回路５６に付与される。なお、図１３では図示しないが、Low出力用トランジスタＱＮ１１〜ＱＮ１３（図１３では図示せず）側にも入力バッファ３７，３８、遅延回路３９及びＸＯＲゲート４０と等価な回路が設けられている。また、他の構成および図１３で図示していない部分は図１１で示した実施の形態５の構成と同様である。
【０１０８】
リスタート制御回路５６は、ＸＯＲゲート４０の出力信号が“Ｈ”でリスタート動作を遅延回路３９の遅延時間で指示する時に、制御信号Ｓ５６Ａ，Ｓ５６Ｂ、及びＳ５６Ｃを“Ｈ”にして、フリップフロップＦＦ１１〜ＦＦ１３に対するセット動作、入力信号ＩＮ〜フリップフロップのトグル入力Ｔ間の遅延経路を有効にする動作を実行して、実施の形態７の出力バッファ回路のバッファリング動作をリスタートさせる。
【０１０９】
このように構成することにより、実施の形態７出力バッファ回路は、遅延回路３９の遅延時間を上回る期間において出力信号ＯＵＴが“Ｈ”の７０％以下から８０％以上に変化する等、出力信号ＯＵＴの異常を検出する毎にＸＯＲゲート４０の出力信号が“Ｈ”となり、バッファリング動作をリスタートさせるため、出力端子２にかかる負荷を常時に監視しながら、出力信号ＯＵＴの変動を確実に抑制することができる。
【０１１０】
また、予めプログラムが格納されたマイクロコンピュータを用いることなく、論理回路のみで構成するため、実施の形態６に比べ回路構成が簡単になるという効果も奏する。
【０１１１】
【発明の効果】
以上説明したように、この発明における請求項１記載の出力バッファ回路の出力バッファ部の関連入力信号に対する駆動能力は遅延時間によって可変設定され、上記遅延時間は出力信号の電位に基づき変化する。
【０１１２】
したがって、上記出力信号の電位に基づき、出力端子にかかる負荷が比較的大きいと判断される場合は出力バッファ部の駆動能力が高くなり、上記負荷が比較的小さいと判断される場合は出力バッファ部の駆動能力が低くなるように、出力信号の電位と上記遅延時間とを関係づけることにより、出力端子にかかる負荷に違いが生じても、出力信号の出力波形のスルーレートを一定範囲に保つことができる。
【０１１５】
さらに、請求項１記載の出力バッファ回路の複数の出力バッファ部は、対応するデータ記憶部の制御データの指示内容に基づき動作状態／停止状態が制御される。
【０１１６】
したがって、動作開始時に複数のデータ記憶部の制御データの指示内容を動作状態に設定した後に、上記出力信号の電位に基づき、出力端子にかかる負荷が比較的大きいと判断される場合は遅延時間が長くなり、上記負荷が比較的小さいと判断される場合は遅延期間が短くなるように、出力信号の電位と遅延時間とを関係づけることにより、上記負荷が比較的大きい場合は複数のデータ記憶部の制御データが停止状態を指示する割合を低くして駆動能力を高め、上記負荷が比較的小さい場合は複数のデータ記憶部の制御データが停止状態を指示する割合を高くして駆動能力を低くすることができ、出力端子にかかる負荷に違いが生じても、出力信号の出力波形のスルーレートを一定範囲に保つことができる。
【０１１７】
請求項２記載の出力バッファ回路の第１及び第２の論理出力制御部は、入力信号の第１及び第２の遷移時に第１及び第２の論理出力部をそれぞれ動作状態にするため、第１及び第２の論理出力部のうち必要な論理出力部のみを動作させることにより、効率的な利用ができる。
【０１１８】
請求項３記載の出力バッファ回路の取込タイミング設定部は、入力信号をＲＣ時定数で遅延させて得られる複数のＲＣ遅延信号によって複数のデータ記憶部の取込タイミングを設定するため、精度の良い取込タイミングを設定することができる。
【０１１９】
請求項４記載の出力バッファ回路は、出力バッファ起動部によって、所定の条件の成立時に出力バッファ部を起動させて出力信号を安定レベルにすることができる。
【０１２０】
請求項５記載の出力バッファ回路は電源投入時及びリセット時に出力バッファ部を起動させて出力信号を安定レベルにすることができる。
【０１２１】
請求項６記載の出力バッファ回路の出力バッファ起動部は、所定の時間間隔毎に出力信号の状態をモニタして監視することにより、モニタした出力信号の状態が所定の基準を満足しない時に出力バッファ部を起動させて出力信号を安定レベルにすることができる。
【０１２２】
請求項７記載の出力バッファ回路の出力バッファ起動部は、論理演算処理結果に基づき、出力信号の電位が所定の基準を満足しない時に出力バッファ部を起動させて出力信号を安定レベルにすることができる。
【０１２３】
また、出力電位モニタ部は上述した論理演算処理を行う論理回路により構成することができるため、回路構成の簡略化を図ることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１である出力バッファ回路の構成を示す回路図である。
【図２】 図１のHigh出力用トランジスタ側のフィードバック付遅延回路の内部構成を示す回路図である。
【図３】 図１のLow出力用トランジスタ側のフィードバック付遅延回路の内部構成を示す回路図である。
【図４】 実施の形態１の出力バッファ回路の動作を示す波形図である。
【図５】 この発明の実施の形態２である出力バッファ回路の構成を示す回路図である。
【図６】 図５のHigh出力用トランジスタ側のフィードバック付遅延回路の内部構成を示す回路図である。
【図７】 図５のLow出力用トランジスタ側のフィードバック付遅延回路の内部構成を示す回路図である。
【図８】 実施の形態２の出力バッファ回路の動作を示す波形図である。
【図９】 実施の形態３の出力バッファ回路の構成を示す回路図である。
【図１０】 実施の形態４の出力バッファ回路の構成を示す回路図である。
【図１１】 実施の形態５の出力バッファ回路の構成を示す回路図である。
【図１２】 実施の形態６の出力バッファ回路の構成を示す回路図である。
【図１３】 実施の形態７の出力バッファ回路の構成を示す回路図である。
【図１４】 従来の出力バッファ回路の構成を示す回路図である。
【符号の説明】
１ 入力端子、２ 出力端子、１０〜１４，２０〜２４ フィードバック付遅延回路、４０ ＸＯＲゲート、４８ セレクタ、５１〜５３ ＲＣ遅延回路、５６ リスタート制御回路、５７ マイクロコンピュータ、ＦＦ１１〜ＦＦ１３，ＦＦ２１〜ＦＦ２３ フリップフロップ、Ｇ１１〜Ｇ１４，Ｇ３１〜Ｇ３３ ＮＡＮＤゲート、Ｇ２１〜Ｇ２４，Ｇ４１〜Ｇ４３ ＮＯＲゲート、ＱＰ１〜ＱＰ４，ＱＰ１１〜ＱＰ１３ High出力用トランジスタ、ＱＮ１〜ＱＮ４，ＱＮ１１〜ＱＮ１３ Low出力用トランジスタ。
【発明の属する技術分野】
この発明は、出力バッファ回路に関するものである。
【０００２】
【従来の技術】
図１４は従来のスルーレートコントロール付き出力バッファ回路の動作原理を表した回路図である。同図に示すように、入力端子９１，出力端子９２間に４段のHigh出力用トランジスタＱＰ２１〜ＱＰ２４とLow出力用トランジスタＱＮ２１〜ＱＮ２４とが設けられる。High出力用トランジスタＱＰ２１〜ＱＰ２４のソースはすべて電源に接続され、ドレインはそれぞれLow出力用トランジスタＱＮ２１〜ＱＮ２４のドレインに接続されるとともに、出力端子９２に共通に接続される。Low出力用トランジスタＱＮ２１〜ＱＮ２４のソースはすべて接地される。
【０００３】
入力端子９１より得られる入力信号ＩＮはHigh出力用トランジスタＱＰ２１のゲートに印加されるとともに遅延回路１１１及び遅延回路１２１に付与される。遅延回路１１１〜１１３及び遅延回路１２１〜１２３は直列に接続され、入力信号ＩＮを所定時間遅延させる。
【０００４】
遅延回路１１１の出力信号はHigh出力用トランジスタＱＰ２２のゲートに印加され、遅延回路１１２の出力信号はHigh出力用トランジスタＱＰ２３のゲートに印加され、遅延回路１１３の出力信号はHigh出力用トランジスタＱＰ２４のゲートに印加される。
【０００５】
遅延回路１２１の出力信号はLow出力用トランジスタＱＮ２２のゲートに印加され、遅延回路１２２の出力信号はLow出力用トランジスタＱＮ２３のゲートに印加され、遅延回路１２３の出力信号はLow出力用トランジスタＱＮ２４のゲートに印加される。
【０００６】
このように構成することによって、遅延回路１１１〜１１３によって、ＱＰ２１〜ＱＰ２４の順に時間差を生じさせて、入力信号ＩＮがHigh出力用トランジスタＱＰ２１〜ＱＰ２４のゲートに印加され、遅延回路１２１〜１２３によって、ＱＮ２１〜ＱＮ２４の順に時間差を生じさせて、入力信号ＩＮがLow出力用トランジスタＱＮ２１〜ＱＮ２４のゲートに印加される。
【０００７】
したがって、入力信号ＩＮの“Ｌ”から“Ｈ”、“Ｈ”から“Ｌ”へのレベル遷移時に、High出力用トランジスタＱＰ２１〜ＱＰ２４あるいはLow出力用トランジスタＱＮ２１〜ＱＮ２４が時間差をもって順次オン状態となることにより、出力端子９２に比較的大きな負荷がかかっている場合においても、出力端子９２に比較的小さな負荷しかかかっていない場合に近づく方向に出力信号ＯＵＴのスルーレートが改善される。
【０００８】
このように、従来の出力バッファ回路は、出力端子９２に比較的大きな負荷がかかった場合でもスルーレートが大きくなるように機能することにより、出力端子９２にかかる負荷によって生じる出力信号ＯＵＴのスルーレートの違いを緩和していた。
【０００９】
【発明が解決しようとする課題】
しかしながら、図１４で示した従来の出力バッファ回路では、出力端子９２の負荷容量や周囲温度等によるトランジスタ特性がどのように変化しても、遅延回路１１１〜１１３，１２１〜１２３によって常に同じ時間差をもたせてHigh出力用トランジスタＱＰ２１〜ＱＰ２４あるいはLow出力用トランジスタＱＮ２１〜ＱＮ２４をＯＮさせていたため、図４のＰ１〜Ｐ４に示すように、出力端子９２にかかる負荷の違いによって出力信号ＯＵＴの出力波形のスルーレートにバラツキが生じてしまうという問題点があった。
【００１０】
加えて、出力端子９２にかかる負荷が十分小さく１個のインバータで駆動しても十分良好なスルーレートが得られる場合でも、４個のインバータで順次駆動するのと等価な４段のトランジスタが順次ＯＮ状態となるため、余分な電流が消費される分、消費電流が多くなるという問題点もあった。
【００１１】
この発明は上記のような問題を解決するためになされたもので、出力端子の負荷の大小に関わらず出力信号の出力波形のスルーレートを一定範囲に保つ出力バッファ回路を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る請求項１記載の出力バッファ回路は、入力信号を受ける入力端子と、出力信号が出力される出力端子と、前記入力信号を遅延時間遅延させて遅延信号を出力する遅延回路とを備え、前記遅延時間は前記出力信号の電位に基づき変化し、前記入力信号に関連した関連入力信号に応答して前記出力信号を出力する出力バッファ部をさらに備え、前記出力バッファ部は前記遅延信号に関連した関連遅延信号を受け、前記関連入力信号に対する駆動能力は前記遅延時間によって可変設定され、前記関連入力信号は前記入力信号自体を含み、各々が制御データを格納し、各々に異なる取込タイミングが割り当てられ、各々が前記入力信号の論理レベル遷移時から割り当てられた前記取込タイミングで前記遅延信号を取り込み、取り込んだ前記遅延信号に前記論理レベル遷移が認識される場合は前記制御データの指示内容を停止状態にする複数のデータ記憶部をさらに備え、前記関連遅延信号は前記複数のデータ記憶部の前記制御データを含み、前記出力バッファ部は複数の出力バッファ部を含み、前記複数の出力バッファ部は前記複数のデータ記憶部に１対１に対応して設けられ、それぞれ対応するデータ記憶部の前記制御データの指示内容に基づき動作状態／停止状態が制御される。
【００１５】
請求項２記載の出力バッファ回路において、前記入力信号は第１及び第２の論理を取り、前記出力バッファ部は、動作状態時に前記関連遅延信号に基づき前記出力信号を前記第１の論理に設定する第１の論理出力部と、動作状態時に前記関連遅延信号に基づき前記出力信号を前記第２の論理に設定する第２の論理出力部とを有し、前記入力信号が前記第２の論理から前記第１の論理へと遷移する第１の遷移時に前記第１の論理出力部を動作状態にする第１の論理出力制御部と、前記入力信号が前記第１の論理から前記第２の論理へと遷移する第２の遷移時に前記第２の論理出力部を動作状態にする第２の論理出力制御部とをさらに備えている。
【００１６】
請求項３記載の出力バッファ回路は、前記入力信号をＲＣ時定数で遅延させて得られる複数のＲＣ遅延信号によって前記複数のデータ記憶部の前記取込タイミングを設定する取込タイミング設定部をさらに備えている。
【００１７】
請求項４記載の出力バッファ回路は、所定の条件の成立時に前記複数のデータ記憶部の前記制御データの指示内容を動作状態に設定して前記出力バッファ部を起動させる出力バッファ起動部をさらに備えている。
【００１８】
請求項５記載の出力バッファ回路において、前記所定の条件は電源投入時及びリセット時を含んでいる。
【００１９】
請求項６記載の出力バッファ回路において、前記出力バッファ起動部はタイマ機能を有し、所定の時間間隔毎に前記出力信号の状態をモニタし、モニタした前記出力信号の状態が所定の基準を満足しない時を前記所定の条件の成立時として、前記出力バッファ部を起動させる。
【００２０】
請求項７記載の出力バッファ回路において、前記出力バッファ起動部は、前記出力信号の電位に基づき論理演算処理を実行して、前記論理演算処理結果に基づき前記出力信号の電位を常時モニタする出力電位モニタ部を含み、前記所定の条件は論理演算処理結果が前記出力信号の電位が所定の基準を満足しないことを指示する場合を含んでいる。
【００２１】
【発明の実施の形態】
＜実施の形態１＞
図１はこの発明の実施の形態１である出力バッファ回路の構成を示す回路図である。
【００２２】
同図に示すように、入力端子１，出力端子２間に、４段のHigh出力用トランジスタＱＰ１〜ＱＰ４および４段のLow出力用トランジスタＱＮ１〜ＱＮ４をそれぞれ設けている。
【００２３】
High出力用トランジスタＱＰ１〜ＱＰ４のソースはすべて電源に接続され、ゲートはHigh出力選択用ＮＡＮＤゲートＧ１１〜Ｇ１４の出力にそれぞれ接続され、ドレインは共通に出力端子２に接続される。一方、Low出力用トランジスタＱＮ１〜ＱＮ４のソースはすべて接地され、ゲートはLow出力選択用ＮＯＲゲートＧ２１〜Ｇ２４の出力にそれぞれ接続され、ドレインは共通に出力端子２に接続される。
【００２４】
フィードバック付遅延回路１１〜１４は直列に接続されて入力端子１より得られる入力信号ＩＮを遅延させる。フィードバック付遅延回路１１〜１４それぞれから出力される入力信号ＩＮの遅延信号はHigh出力選択用ＮＡＮＤゲートＧ１１〜Ｇ１４に一方入力に付与される。High出力選択用ＮＡＮＤゲートＧ１１〜Ｇ１４の他方入力は入力信号ＩＮとなる。
【００２５】
フィードバック付遅延回路２１〜２４は直列に接続されて入力端子１より得られる入力信号ＩＮを遅延させる。フィードバック付遅延回路２１〜２４それぞれから出力される遅延信号はLow出力選択用ＮＯＲゲートＧ２１〜Ｇ２４の一方入力に付与される。Low出力選択用ＮＯＲゲートＧ２１〜２４の他方入力は入力信号ＩＮとなる。
【００２６】
フィードバック付遅延回路１４より出力される遅延信号はフィードバック初期化Ｎｃｈトランジスタ１５のゲート、インバータ１７の入力にも付与される。フィードバック初期化Ｎｃｈトランジスタ１５のソースは接地され、ドレインはフィードバック経路Ｌ１に接続される。フィードバック経路Ｌ１はフィードバック付遅延回路１１〜１４それぞれの遅延制御入力端に共通に接続される。インバータ１７の出力はフィードバックスイッチＮｃｈトランジスタ１６のゲートに付与され、フィードバックスイッチＮｃｈトランジスタ１６のドレインはフィードバック経路Ｌ１に接続され、ソースは出力端子２に接続される。
【００２７】
フィードバック付遅延回路２４より出力される遅延信号はフィードバック初期化Ｐｃｈトランジスタ２５のゲート、インバータ２７の入力にも付与される。フィードバック初期化Ｐｃｈトランジスタ２５のソースは電源に接続され、ドレインはフィードバック経路Ｌ２に接続される。フィードバック経路Ｌ２はフィードバック付遅延回路２１〜２４それぞれの遅延制御入力端に共通に接続される。インバータ２７の出力はフィードバックスイッチＰｃｈトランジスタ２６のゲートに付与され、フィードバックスイッチＰｃｈトランジスタ２６のドレインはフィードバック経路Ｌ２に接続され、ソースは出力端子２に接続される。
【００２８】
図２はフィードバック付遅延回路１１〜１４それぞれの内部構成を示す回路図である。フィードバック付遅延回路１１〜１４それぞれの内部構成は同一である。同図に示すように、入力端３１，出力端３２間に２段のインバータＩ１１，Ｉ１２が直列に接続されており、インバータＩ１１はＰｃｈトランジスタＴ１１及びＮｃｈトランジスタＴ１２からなるＣＭＯＳ構成であり、ＰｃｈトランジスタＴ１１のゲートが入力端３１に接続され、ソースが電源に接続され、ＮｃｈトランジスタＴ１２のソースが接地され、ゲートが入力端３１に接続され、ドレインがＰｃｈトランジスタＴ１１のドレインに接続され、インバータＩ１１の出力となる。
【００２９】
インバータＩ１２はＰｃｈトランジスタＴ１３及びＮｃｈトランジスタＴ１４からなるＣＭＯＳ構成の電源側にＰｃｈトランジスタＴ１５がさらに追加形成され、ＰｃｈトランジスタＴ１３のソースはＰｃｈトランジスタＴ１５を介して電源に接続され、ゲートがインバータＩ１１の出力に接続され、ＮｃｈトランジスタＴ１４のソースは接地され、ゲートはインバータＩ１１の出力にされ、ドレインがＰｃｈトランジスタＴ１３のドレイン接続され、インバータＩ１２の出力、すなわち、出力端３２となる。そして、ＰｃｈトランジスタＴ１５のゲートが遅延制御入力端３３に接続される。
【００３０】
図３はフィードバック付遅延回路２１〜２４それぞれの内部構成を示す回路図である。フィードバック付遅延回路２１〜２４それぞれの内部構成は同一である。同図に示すように、入力端４１，出力端４２間に２段のインバータＩ２１，Ｉ２２が直列に接続されており、インバータＩ２１はＰｃｈトランジスタＴ２１及びＮｃｈトランジスタＴ２２からなるＣＭＯＳ構成であり、ＰｃｈトランジスタＴ２１のゲートが入力端４１に接続され、ソースが電源に接続され、ＮｃｈトランジスタＴ２２のソースが接地され、ゲートが入力端４１に接続され、ドレインがＰｃｈトランジスタＴ２１のドレインに接続され、インバータＩ２１の出力となる。
【００３１】
インバータＩ２２はＰｃｈトランジスタＴ２３及びＮｃｈトランジスタＴ２４からなるＣＭＯＳ構成の接地側にＮｃｈトランジスタＴ２５がさらに追加形成され、ＰｃｈトランジスタＴ２３のソースは電源に接続され、ゲートがインバータＩ２１の出力に接続され、ＮｃｈトランジスタＴ２４のソースはＮｃｈトランジスタＴ２５を介して接地され、ゲートはインバータＩ２１の出力にされ、ドレインがＰｃｈトランジスタＴ２３のドレイン接続され、インバータＩ２２の出力、すなわち、出力端４２となる。そして、ＮｃｈトランジスタＴ２５のゲートが遅延制御入力端４３に接続される。
【００３２】
このような構成の実施の形態１の出力バッファ回路において、入力信号ＩＮが“Ｌ”から“Ｈ”に立ち上がる場合の動作について説明する。
【００３３】
まず、前処理を説明する。入力端子１から“Ｈ”の入力信号ＩＮをフィードバック付遅延回路１１〜１４を介してフィードバック初期化Ｎｃｈトランジスタ１５のゲートに付与する等により、フィードバック初期化Ｎｃｈトランジスタ１５をオン状態にして、フィードバック経路Ｌ１を“Ｌ”固定する初期動作を行う。
【００３４】
その後、入力端子１から“Ｌ”の入力信号ＩＮをフィードバック付遅延回路１１〜１４を介してインバータ１７に与えることにより、フィードバックスイッチＮｃｈトランジスタ１６をオン状態にする。すると、出力端子２がフィードバック経路Ｌ１に電気的に接続されることにより、フィードバック付き遅延回路１１〜１４のフィードバック機能を有効状態となる。以上で前処理が終了する。
【００３５】
そして、入力信号ＩＮが“Ｌ”から“Ｈ”に立ち上がると、瞬時にHigh出力選択用ＮＡＮＤゲートＧ１１〜Ｇ１４それぞれがフィードバック付遅延回路１１〜１４からの遅延信号出力待ち状態になる。
【００３６】
一方、Low出力選択用ＮＯＲゲートＧ２１〜Ｇ２４の出力はすべて“Ｌ”固定されるため、Low出力用トランジスタＱＮ１〜ＱＮ４はすべてオフ状態となり、無駄な消費電流を抑え、High出力用トランジスタＱＰ１〜ＱＰ４のみを効率的に利用することができる。
【００３７】
その後、入力信号ＩＮの“Ｈ”がフィードバック付遅延回路１１の遅延信号として現れると、High出力選択用ＮＡＮＤゲートＧ１１が“Ｌ”に変化し、High出力用トランジスタＱＰ１がオン状態となる。
【００３８】
同様にして、入力信号ＩＮの“Ｈ”がフィードバック付遅延回路１２〜１４の遅延信号として現れると、High出力選択用ＮＡＮＤゲートＧ１２〜Ｇ１４が“Ｌ”になり、High出力用トランジスタＱＰ２〜ＱＰ４がオン状態となる。
【００３９】
フィードバック付遅延回路１４の遅延信号が“Ｈ”になると、フィードバックスイッチＮｃｈトランジスタ１６はオフ状態となり、フィードバック機能を無効にするとともに、フィードバック初期化Ｎｃｈトランジスタ１５がオン状態となってフィードバック経路Ｌ１が“Ｌ”に初期化される。
【００４０】
図４を用いて上記動作を更に詳しく説明する。図４は出力信号ＯＵＴの出力波形の一例であり、横軸は時間（ｎｓ），縦軸は電位（Ｖ）を示す。出力端子２に４種類の容量の負荷Ｃ１，Ｃ２，Ｃ３及びＣ４がかかった第１〜第４のケースそれぞれの出力波形を表しており、図１４で示した従来の出力バッファ回路における第１〜第４のケースの出力信号ＯＵＴの出力波形はＰ１〜Ｐ４となり、実施の形態１の出力バッファ回路における第１〜第４のケースの出力信号ＯＵＴの出力波形がＥ１〜Ｅ４である。なお、負荷容量の関係は、Ｃ２＝２・Ｃ１、Ｃ３＝３・Ｃ１、Ｃ４＝４・Ｃ１である。
【００４１】
ＴＭ１１〜ＴＭ１４は第１のケースにおけるフィードバック付遅延回路１１〜１４それぞれの出力タイミング（入力信号ＩＮが各フィードバック付遅延回路１１〜１４の遅延信号として現れるタイミング）を表しており、ＴＭ２１〜ＴＭ２４は第２のケースにおけるフィードバック付遅延回路１１〜１４それぞれの出力タイミングを表している。
【００４２】
第１のケースは４種類の中で最も出力端子２にかかる負荷容量が少ないＣ１の場合であり、出力信号ＯＵＴの立ち上がりが急でありフィードバック付遅延回路１１〜１４それぞれのＰｃｈトランジスタＴ１５は弱くオンする。したがって、フィードバック付遅延回路１１〜１４それぞれの信号伝搬遅延時間は長くなるため、出力タイミングＴＭ１１〜ＴＭ１４はそれぞれ遅くなって、タイミングＴＭ１１〜ＴＭ１４間の間隔も広くなり、このタイミングＴＭ１１〜ＴＭ１４でHigh出力用トランジスタＱＰ１〜ＱＰ４が順次オン状態となる。
【００４３】
また、図４の波形Ｅ１に示すように、タイミングＴＭ１３、ＴＭ１４では既に出力信号ＯＵＴの電位が十分高く、本来の“Ｈ”レベルに近い状態となっているため、High出力用トランジスタＱＰ３，ＱＰ４はオン状態になっても、出力信号ＯＵＴのドライブ（駆動）にはほとんど寄与しない。すなわち、第１のケースでは実質的には２つのHigh出力用トランジスタＱＰ１，ＱＰ２によって出力信号ＯＵＴをドライブすることになる。
【００４４】
第２のケースは第１のケースに比べ、出力端子２にかかる負荷容量が２倍のＣ２の場合であり、出力信号ＯＵＴの立ち上がりが第１のケースに比べて緩やかでありフィードバック付遅延回路１１〜１４それぞれのＰｃｈトランジスタＴ１５は第１のケースに比べて強くオンする。したがって、フィードバック付遅延回路１１〜１４の出力タイミングＴＭ２１〜ＴＭ２４は第１のケースに比べて短く、その間隔も狭くなり、このタイミングＴＭ２１〜ＴＭ２４でHigh出力用トランジスタＱＰ１〜ＱＰ４が順次オン状態となる。
【００４５】
第２のケースでは、図４の波形Ｅ２に示すように、High出力用トランジスタＱＰ４がオンするタイミングＴＭ２４でも出力信号ＯＵＴの電位は比較的低い状態であるため、すべてのHigh出力用トランジスタＱＰ１〜ＱＰ４が出力信号ＯＵＴのドライブに寄与する。すなわち、第２のケースでは実質的に４つのHigh出力用トランジスタＱＰ１〜ＱＰ４すべてによって出力信号ＯＵＴをドライブすることになる。
【００４６】
同様にして、第３または第４のケースでも、フィードバック付遅延回路１１〜１４の出力タイミングを第２のケース以上に早くして、４個のHigh出力用トランジスタＱＰ１〜ＱＰ４それぞれが出力信号ＯＵＴのドライブに寄与するタイミングを早める。
【００４７】
このように、実施の形態１の出力バッファ回路は、入力信号ＩＮの立ち上がり時に、出力信号ＯＵＴの電位によってフィードバック付遅延回路１１〜１４それぞれの遅延時間を変更することにより、負荷容量が大きい場合は負荷容量が小さい場合に比べてHigh出力用トランジスタがオンするタイミングを早めると共に、場合によっては出力信号ＯＵＴのドライブに寄与するHigh出力用トランジスタ数を多く設定するようにしている。
【００４８】
その結果、図４の波形Ｅ１〜Ｅ４に示すように、出力端子２にかかる負荷容量に違いが生じても、出力信号ＯＵＴの出力波形のスルーレートを一定範囲に保つことができる。
【００４９】
なお、入力信号ＩＮが“Ｈ”から“Ｌ”に立ち下がる場合も、上述した入力信号ＩＮの立ち上がりの場合と同様に、出力信号ＯＵＴをフィードバック経路Ｌ２を介してフィードバック付遅延回路２１〜２４の遅延制御入力端にフィードバックさせて、Low出力用トランジスタＱＮ１〜ＱＮ４のオンするタイミング、場合によっては出力信号ＯＵＴのドライブに寄与するLow出力用トランジスタＱＮ１〜ＱＮ４の数を、出力端子２にかかる負荷容量に基づき変更することにより、出力端子２にかかる負荷容量に違いが生じても、出力信号ＯＵＴの出力波形のスルーレートを一定範囲に保つことができる。
【００５０】
＜実施の形態２＞
図５はこの発明の実施の形態２である出力バッファ回路の構成を示す回路図である。
【００５１】
同図に示すように、入力端子１，出力端子２間に、３段のHigh出力用トランジスタＱＰ１１〜ＱＰ１３および３段のLow出力用トランジスタＱＮ１１〜ＱＮ１３をそれぞれ設けている。
【００５２】
High出力用トランジスタＱＰ１１〜ＱＰ１３のソースはすべて電源に接続され、ゲートはHigh出力選択用ＮＡＮＤゲートＧ３１〜Ｇ３３の出力にそれぞれ接続され、ドレインは共通に出力端子２に接続される。一方、Low出力用トランジスタＱＮ１１〜ＱＮ１３のソースはすべて接地され、ゲートはLow出力選択用ＮＯＲゲートＧ４１〜Ｇ４３の出力にそれぞれ接続され、ドレインは共通に出力端子２に接続される。
【００５３】
フィードバック付遅延回路１０は入力端子１より得られる入力信号ＩＮを遅延させて、その遅延信号は非同期のセット入力付きフリップフロップＦＦ１１〜ＦＦ１３それぞれの入力Ｄに共通に付与される。
【００５４】
フリップフロップＦＦ１１〜ＦＦ１３のセット入力Ｓにセット端子３より得られるセット信号ＳＥＴを受け、出力ＱがHigh出力選択用ＮＡＮＤゲートＧ３１〜Ｇ３３に一方入力に付与される。High出力選択用ＮＡＮＤゲートＧ３１〜Ｇ３３の他方入力は入力信号ＩＮとなる。
【００５５】
また、許可信号入力端子４より得られる許可信号ＰＭ１がＮＡＮＤゲート７０一方入力に付与され、ＮＡＮＤゲート７０の出力が７段直列接続されたインバータ７１〜７７の初段のインバータ７１の入力に接続される。ＮＡＮＤゲート７０の他方入力が入力端子１に接続され、インバータ７３、７５及び７７の出力がそれぞれフリップフロップＦＦ１１〜ＦＦ１３のトグル入力Ｔに付与される。
【００５６】
フィードバック付遅延回路２０は入力端子１より得られる入力信号ＩＮを遅延させて、その遅延信号は非同期のリセット入力付きフリップフロップＦＦ２１〜ＦＦ２３それぞれの入力Ｄに共通に付与される。
【００５７】
フリップフロップＦＦ２１〜ＦＦ２３のリセット入力Ｒにリセット端子６より得られるリセット信号ＲＥＳＥＴを受け、出力ＱがLow出力選択用ＮＯＲゲートＧ４１〜Ｇ４３に一方入力に付与される。Low出力選択用ＮＯＲゲートＧ４１〜Ｇ４３の他方入力は入力信号ＩＮとなる。
【００５８】
また、許可信号入力端子５より得られる許可信号ＰＭ２がＮＡＮＤゲート８０一方入力に付与され、ＮＡＮＤゲート８０の出力が７段直列接続されたインバータ８１〜８７の初段のインバータ８１の入力に接続される。ＮＡＮＤゲート８０の他方入力が入力端子１に接続され、インバータ８３、８５及び８７の出力が反転されてフリップフロップＦＦ２１〜ＦＦ２３のトグル入力Ｔに付与される。
【００５９】
フィードバック付遅延回路１０より出力される遅延信号はインバータ１８を介してフィードバック初期化Ｎｃｈトランジスタ１５のゲートに付与されるとともにフィードバックスイッチＮｃｈトランジスタ１６のゲートに付与される。フィードバック初期化Ｎｃｈトランジスタ１５のソースは接地され、ドレインはフィードバック経路Ｌ１１に接続される。フィードバック経路Ｌ１１はフィードバック付遅延回路１０の遅延制御入力端に接続される。フィードバックスイッチＮｃｈトランジスタ１６のドレインはフィードバック経路Ｌ１１に接続され、ソースは出力端子２に接続される。
【００６０】
フィードバック付遅延回路２０より出力される遅延信号はインバータ２８を介してフィードバック初期化Ｐｃｈトランジスタ２６のゲート及びフィードバック初期化Ｐｃｈトランジスタ２５のゲートに付与される。フィードバック初期化Ｐｃｈトランジスタ２５のソースは電源に接続され、ドレインはフィードバック経路Ｌ１２に接続される。フィードバック経路Ｌ１２はフィードバック付遅延回路２０の遅延制御入力端に接続される。フィードバックスイッチＰｃｈトランジスタ２６のドレインはフィードバック経路Ｌ１に接続され、ソースは出力端子２に接続される。
【００６１】
図６はフィードバック付遅延回路１０の内部構成を示す回路図である。同図に示すように、入力端４４，出力端４５間に３段のインバータＩ４１〜Ｉ４３が直列に接続されており、インバータＩ４１はＰｃｈトランジスタＴ４１及びＮｃｈトランジスタＴ４２からなるＣＭＯＳ構成の接地側にＮｃｈトランジスタＴ４７がさらに追加形成され、ＰｃｈトランジスタＴ４１のゲートが入力端４４に接続され、ソースが電源に接続され、ＮｃｈトランジスタＴ４２のソースがＮｃｈトランジスタＴ４７を介して接地され、ゲートが入力端４４に接続され、ドレインがＰｃｈトランジスタＴ４１のドレインに接続され、インバータＩ４１の出力となる。
【００６２】
インバータＩ４２はＰｃｈトランジスタＴ４３及びＮｃｈトランジスタＴ４４からなるＣＭＯＳ構成であり、ＰｃｈトランジスタＴ４３のソースは電源に接続され、ゲートがインバータＩ４１の出力に接続され、ＮｃｈトランジスタＴ４４のソースは接地され、ゲートはインバータＩ４１の出力にされ、ドレインがＰｃｈトランジスタＴ４３のドレイン接続され、インバータＩ４２の出力となる。
【００６３】
インバータＩ４３はＰｃｈトランジスタＴ４５及びＮｃｈトランジスタＴ４６からなるＣＭＯＳ構成の接地側にＮｃｈトランジスタＴ４８がさらに追加形成され、ＰｃｈトランジスタＴ４５のゲートがインバータＩ４２の出力に接続され、ソースが電源に接続され、ＮｃｈトランジスタＴ４６のソースがＮｃｈトランジスタＴ４８を介して接地され、ゲートがインバータＩ４２の出力に接続され、ドレインがＰｃｈトランジスタＴ４５のドレインに接続され、インバータＩ４３の出力となり、出力端４５に接続される。
【００６４】
そして、ＮｃｈトランジスタＴ４７及びＴ４８のゲートが共通に遅延制御入力端４６に接続される。
【００６５】
図７はフィードバック付遅延回路２０の内部構成を示す回路図である。同図に示すように、入力端３４，出力端３５間に３段のインバータＩ３１〜Ｉ３３が直列に接続されており、インバータＩ３１はＰｃｈトランジスタＴ３１及びＮｃｈトランジスタＴ３２からなるＣＭＯＳ構成の電源側にＰｃｈトランジスタＴ３７がさらに追加形成され、ＰｃｈトランジスタＴ３１のゲートが入力端３４に接続され、ソースがＰｃｈトランジスタＴ３７を介して電源に接続され、ＮｃｈトランジスタＴ３２のソースが接地され、ゲートが入力端３４に接続され、ドレインがＰｃｈトランジスタＴ３１のドレインに接続され、インバータＩ３１の出力となる。
【００６６】
インバータＩ３２はＰｃｈトランジスタＴ３３及びＮｃｈトランジスタＴ３４からなるＣＭＯＳ構成であり、ＰｃｈトランジスタＴ３３のソースは電源に接続され、ゲートがインバータＩ３１の出力に接続され、ＮｃｈトランジスタＴ３４のソースは接地され、ゲートはインバータＩ３１の出力にされ、ドレインがＰｃｈトランジスタＴ３３のドレイン接続され、インバータＩ３２の出力となる。
【００６７】
インバータＩ３３はＰｃｈトランジスタＴ３５及びＮｃｈトランジスタＴ３６からなるＣＭＯＳ構成の電源側にＰｃｈトランジスタＴ３８がさらに追加形成され、ＰｃｈトランジスタＴ３５のゲートがインバータＩ３２の出力に接続され、ソースがＰｃｈトランジスタＴ３８を介して電源に接続され、ＮｃｈトランジスタＴ３６のソースが接地され、ゲートがインバータＩ３２の出力に接続され、ドレインがＰｃｈトランジスタＴ３５のドレインに接続され、インバータＩ３３の出力となり、出力端３５に接続される。
【００６８】
そして、ＰｃｈトランジスタＴ３７及びＴ３８のゲートが共通に遅延制御入力端３６に接続される。
【００６９】
このような構成において、入力信号ＩＮが“Ｌ”から“Ｈ”に立ち上がる場合の動作について説明する。
【００７０】
まず、前処理を説明する。入力端子１から“Ｈ”の入力信号ＩＮをフィードバック付遅延回路１０及びインバータ１８を介してフィードバック初期化Ｎｃｈトランジスタ１５のゲートに付与する等により、フィードバック初期化Ｎｃｈトランジスタ１５をオン状態にして、フィードバック付遅延回路１０のフィードバック経路Ｌ１１を“Ｌ”固定する初期動作を行う。さらに、フリップフロップＦＦ１１〜ＦＦ１３のセット入力Ｓに“Ｈ”のセット信号ＳＥＴを与えて、フリップフロップＦＦ１１〜ＦＦ１３の出力Ｑ（制御データ）を“Ｈ”に初期設定し、フリップフロップＦＦ２１〜ＦＦ２３のリセット入力Ｒに“Ｈ”のリセット信号ＲＥＳＥＴを与えて、フリップフロップＦＦ２１〜ＦＦ２３の出力Ｑ（制御データ）を“Ｌ”に初期設定する。そして、許可信号ＰＭ１を“Ｈ”に設定する。
【００７１】
その後、入力端子１から“Ｌ”の入力信号ＩＮをフィードバック付遅延回路１０を介してフィードバックスイッチＮｃｈトランジスタ１６のゲートに与えることにより、フィードバックスイッチＮｃｈトランジスタ１６をオン状態にする。すると、出力端子２がフィードバック経路Ｌ１１に電気的に接続されることにより、フィードバック付き遅延回路１０のフィードバック機能を有効状態となる。以上で前処理が終了する。
【００７２】
入力信号ＩＮが“Ｌ”から“Ｈ”に立ち上がると、瞬時にHigh出力選択用ＮＡＮＤゲートＧ３１〜Ｇ３３それぞれがフリップフロップＦＦ１１〜ＦＦ１３の出力Ｑからの出力信号の待ち状態になる。フリップフロップＦＦ１１〜ＦＦ１３の出力Ｑの初期状態は“Ｈ”のため、High出力選択用ＮＡＮＤゲートＧ３１〜Ｇ３３の出力はすべて“Ｌ”となり、High出力用トランジスタＱＰ１１〜ＱＰ１３がすべてオン状態となる。
【００７３】
一方、Low出力選択用ＮＯＲゲートＧ４１〜Ｇ４３の出力はすべて“Ｌ”固定されることにより、Low出力用トランジスタＱＮ１１〜ＱＮ１３はすべてオフ状態となるため、無駄な消費電流を抑え、High出力用トランジスタＱＰ１１〜ＱＰ１３のみを効率的に利用することができる。
【００７４】
そして、ＮＡＮＤゲート７０の他方入力に付与される入力信号ＩＮの立ち上がりが、一方入力が“Ｈ”のＮＡＮＤゲート７０からインバータ７１〜７３，７１〜７５及び７１〜７７を介して遅延時間ΔＴ１、ΔＴ２及びΔＴ３経過後に、フリップフロップＦＦ１１、ＦＦ１２及びＦＦ１３それぞれのトグル入力Ｔに伝達される。
【００７５】
したがって、入力信号ＩＮの立ち上がりからΔＴ１〜ΔＴ３経過後に、フィードバック付遅延回路１０の遅延信号がフリップフロップＦＦ１１〜ＦＦ１３の入力Ｄからそれぞれ取り込まれる。その結果、フリップフロップＦＦ１１〜ＦＦ１３のうち出力Ｑが“Ｌ”に変化したフリップフロップに対応するHigh出力用トランジスタがオフ状態となり、出力Ｑが“Ｈ”を維持するフリップフロップに対応するHigh出力用トランジスタがオン状態を維持する。
【００７６】
しかる後、フィードバック付遅延回路１０の遅延信号が“Ｌ”になると、フィードバックスイッチＮｃｈトランジスタ１６はオフ状態となり、フィードバック機能を無効にするとともに、フィードバック初期化Ｎｃｈトランジスタ１５がオン状態となってフィードバック経路Ｌ１１が“Ｌ”に初期化される。
【００７７】
図８を用いて上記動作を更に詳しく説明する。図８は出力信号ＯＵＴの出力波形の一例であり、横軸は時間（ｎｓ），縦軸は電位（Ｖ）を示す。出力端子２に４種類の容量の負荷Ｃ１，Ｃ２，Ｃ３及びＣ４がかかった第１〜第４のケースそれぞれの出力波形を表しており、図１４で示した従来の出力バッファ回路における第１〜第４のケースの出力信号ＯＵＴの出力波形はＰ１１〜Ｐ１４となり、実施の形態２の出力バッファ回路における第１〜第４のケースの出力信号ＯＵＴの出力波形がＥ１１〜Ｅ１４である。なお、負荷容量の関係は、Ｃ２＝２・Ｃ１、Ｃ３＝３・Ｃ１、Ｃ４＝４・Ｃ１である。
【００７８】
ＴＭ１〜ＴＭ３はフリップフロップＦＦ１１〜ＦＦ１３の入力Ｄの取込タイミングを表しており、タイミングＴＭ〜ＴＭ３はＮＡＮＤゲート７０、インバータ７１〜７７による遅延時間ΔＴ１，ΔＴ２及びΔＴ３で決定する。
【００７９】
第１のケースは４種類の最も出力端子２にかかる負荷容量が少ないＣ１の場合であり、図８の波形Ｅ１１に示すように、出力信号ＯＵＴの立ち上がりが急でありフィードバック付遅延回路１０のＮｃｈトランジスタＴ４７及びＴ４８は強くオンするため、フィードバック付遅延回路１０の信号伝搬遅延時間は短くなり、タイミングＴＭ２以前にフィードバック付遅延回路１０の遅延信号は確実に“Ｌ”になる。したがって、タイミングＴＭ１，ＴＭ２及びＴＭ３におけるフィードバック付遅延回路１０の遅延信号の値は“Ｈ”，“Ｌ”及び“Ｌ”となって、フリップフロップＦＦ１１，ＦＦ１２及びＦＦ１３にはそれぞれ“Ｈ”，“Ｌ”及び“Ｌ”の制御データが取り込まれる。
【００８０】
その結果、第１のケースではタイミングＴＭ３後において、High出力用トランジスタＱＰ１１のみがオン状態を維持し、High出力用トランジスタＱＰ１２及びＱＰ１３は共にオフ状態となる。
【００８１】
一方、第４のケースは第１のケースに比べ、出力端子２にかかる負荷容量が４倍大きいＣ４（４・Ｃ１）の場合であり、図８の波形Ｅ１４に示すように、出力信号ＯＵＴの立ち上がりが第１のケースに比べてかなり緩やかでありフィードバック付遅延回路１０のＮｃｈトランジスタＴ４７及びＴ４８は第１のケースにかなり弱くオンするため、フィードバック付遅延回路１０の信号伝搬遅延時間は第１のケースより長くなり、タイミングＴＭ３になってもフィードバック付遅延回路１０の遅延信号は“Ｈ”から変化しない。したがって、タイミングＴＭ１，ＴＭ２及びＴＭ３におけるフィードバック付遅延回路１０の遅延信号の値は“Ｈ”，“Ｈ”及び“Ｈ”となって、フリップフロップＦＦ１１，ＦＦ１２及びＦＦ１３にはそれぞれ“Ｈ”，“Ｈ”及び“Ｈ”の制御データが取り込まれる。
【００８２】
その結果、第４のケースではタイミングＴＭ３後において、３個のHigh出力用トランジスタＱＰ１１〜ＱＰ１３はすべてオン状態となる。
【００８３】
同様にして、第２または第３のケースでも、フィードバック付遅延回路１０の遅延信号が“Ｌ”になる時間を第１のケースより短くして、High出力用トランジスタＱＰ１１〜ＱＰ１３のうち、タイミングＴＭ３後にオン状態となるHigh出力用トランジスタの個数（２あるいは３個）を調整する。
【００８４】
このように、実施の形態２の出力バッファ回路は、入力信号ＩＮの立ち上がり時に、出力信号ＯＵＴの電位によってフィードバック付遅延回路１０の遅延時間を変更することにより、負荷容量が大きい場合は負荷容量が小さい場合に比べてHigh出力用トランジスタがオンする個数を多く設定するようにしている。
【００８５】
その結果、図８の波形Ｅ１１〜Ｅ１４に示すように、出力端子２にかかる負荷容量に違いが生じても、出力信号ＯＵＴの出力波形のスルーレートを一定範囲に保つことができる。
【００８６】
加えて、タイミングＴＭ３後は不要なHigh出力用トランジスタをオフ状態とするため、すべての出力用トランジスタが常にオン状態である従来の出力バッファ回路に比べて消費電流を必要最小限に抑えることができる。
【００８７】
なお、入力信号ＩＮが“Ｈ”から“Ｌ”に立ち下がる場合（この際、許可信号ＰＭ２が前処理時に“Ｈ”になる。）も、出力信号ＯＵＴをフィードバック経路Ｌ１２を介してフィードバック付遅延回路２０の遅延制御入力端にフィードバックさせて、タイミングＴＭ３後にLow出力用トランジスタＱＮ１１〜ＱＮ１３のオンする数を、出力端子２にかかる負荷容量に基づき変更することにより、入力信号ＩＮの立ち上がり時と同様、出力端子２にかかる負荷容量に違いが生じても、出力信号ＯＵＴの出力波形のスルーレートを一定範囲に保つことができる。
【００８８】
＜実施の形態３＞
図９はこの発明の実施の形態３である出力バッファ回路の構成を示す回路図である。同図に示すように、図１で示した実施の形態１の構成に切換用セレクタ４８が追加されている。切換用セレクタ４８は入力信号ＩＮを受け、入力信号ＩＮに基づき入力信号ＩＮの“Ｌ”から“Ｈ”への立ち上がり（第１の遷移）時に入力信号ＩＮをフィードバック付遅延回路１１に伝達し、入力信号ＩＮの“Ｈ”から“Ｌ”への立ち下がり（第２の遷移）時に入力信号ＩＮをフィードバック付遅延回路２１に伝達する信号切換えを行う。他の構成は実施の形態１の出力バッファ回路と同様であるため、説明を省略する。
【００８９】
このような構成の実施の形態３の出力バッファ回路は、フィードバック付遅延回路１１及びフィードバック付遅延回路２１のうち、動作させる必要のある出力用トランジスタ側のフィードバック付遅延回路のみに入力信号ＩＮを与えることができるため、入力信号ＩＮを与える必要ないフィードバック付遅延回路に信号を付与しない分、消費電流の低減を図ることができる。
【００９０】
なお、図５で示した実施の形態２の出力バッファ回路のフィードバック付遅延回路１０及び２０と入力端子１との間に切換用セレクタ４８と等価なセレクタを設けることにより、消費電流の低減を図ることもできる。
【００９１】
＜実施の形態４＞
図１０はこの発明の実施の形態４である出力バッファ回路の構成を示す回路図である。同図に示すように、図５で示した実施の形態２の構成のHigh出力用トランジスタＱＰ１１〜ＱＰ１３（図１０では図示せず）側にＲＣ遅延回路５１〜５３及びセレクタ６１〜６３が追加されている。なお、図１０では図示しないが、Low出力用トランジスタＱＮ１１〜ＱＮ１３（図１０では図示せず）側にもＲＣ遅延回路５１〜５３及びセレクタ６１〜６３と等価なＲＣ遅延回路及びセレクタが設けられている。他の構成は実施の形態２の出力バッファ回路と同様であるため、説明を省略する。
【００９２】
このような構成の実施の形態３の出力バッファ回路は、図示しない外部からの選択内容を指示する制御信号をセレクタ６１〜６３に与え、セレクタ６１〜６３によってＲＣ遅延回路５１〜５３による遅延信号をフリップフロップＦＦ１１〜ＦＦ１３のトグル入力Ｔとして選択させることができる。
【００９３】
ＲＣ遅延回路５１〜５３は温度や製造時のプロセス変動等に遅延時間が左右されにくい特性を有しているため、ＲＣ遅延回路５１〜５３からの遅延信号を用いてフリップフロップＦＦ１１〜ＦＦ１３のフィードバック付遅延回路１０の遅延信号の取込タイミング精度を高めることにより、出力バッファ回路の出力信号ＯＵＴの出力波形のスルーレートを一定範囲に保つ精度を高レベルに維持することができる。
【００９４】
また、ＮＡＮＤゲート７０，インバータ７１〜７７による遅延時間とＲＣ遅延回路５１〜５３による遅延時間を比較して両者の違いが所定の範囲内にあるかを検証することもできる。
【００９５】
さらに、High出力用トランジスタＱＰ１１〜ＱＰ１３側のＲＣ遅延回路とLow出力用トランジスタＱＮ１１〜ＱＮ１３側のＲＣ遅延回路との間で、遅延特性を異なるものに設定することも可能である。
【００９６】
＜実施の形態５＞
図１１はこの発明の実施の形態５である出力バッファ回路の構成を示す回路図である。同図に示すように、図５で示した実施の形態２の構成において、セット端子３、許可信号入力端子４及び許可信号入力端子５に置き換わって電源オン端子７及びリスタート制御回路５６が追加されている。
【００９７】
リスタート制御回路５６は、電源オン端子７より得られる電源投入信号ＳＯＮを受け、電源投入信号ＳＯＮに基づき制御信号Ｓ５６Ａ，Ｓ５６Ｂ、及びＳ５６ＣをフリップフロップＦＦ１１〜ＦＦ１３のセット入力Ｓ、フリップフロップＦＦ２１〜ＦＦ２３のリセット入力Ｒ、及びＮＡＮＤゲート７０，８０の一方入力にそれぞれ出力する。なお、電源投入信号ＳＯＮは電源投入時あるいはリセット時に活性状態となる信号である。
【００９８】
リスタート制御回路５６は、電源投入信号ＳＯＮの活性状態時に、制御信号Ｓ５６Ａ，Ｓ５６Ｂ、及びＳ５６Ｃを“Ｈ”にして、フリップフロップＦＦ１１〜ＦＦ１３に対するセット動作、フリップフロップＦＦ２１〜ＦＦ２３に対するリセット動作、及びＮＡＮＤゲート７０，インバータ７１〜７７とＮＡＮＤゲート８０，インバータ８１〜８７による入力信号ＩＮ〜フリップフロップのトグル入力Ｔ間の遅延経路を有効にする動作を実行して、実施の形態５の出力バッファ回路のバッファリング動作（実施の形態２の動作で述べた出力端子２の負荷を考慮した入力信号ＩＮのバッファリング動作）をリスタートさせる。なお、他の構成は実施の形態２の出力バッファ回路と同様であるため、説明を省略する。
【００９９】
このように構成することにより、実施の形態５の出力バッファ回路は、リセットあるいは電源投入毎に、バッファリング動作をリスタートして出力信号ＯＵＴを安定レベルにして、出力端子２かかる負荷によって出力信号ＯＵＴが変動してしまう危険性を定期的に回避することができる。
【０１００】
＜実施の形態６＞
図１２はこの発明の実施の形態６である出力バッファ回路の構成を示す回路図である。同図に示すように、図１１で示した実施の形態５の構成において、電源オン端子７に置き換わって、マイクロコンピュータ５７及び入力バッファ５８が追加されている。
【０１０１】
入力バッファ５８は入力に出力信号ＯＵＴを受け、出力信号ＯＵＴをバッファリングして出力信号をマイクロコンピュータ５７に付与する。マイクロコンピュータ５７は予め格納されたプログラムによって、入力バッファ５８の出力信号に基づき出力端子２にかかる負荷容量の変動を検知する。マイクロコンピュータ５７はさらいタイマ機能を有し、入力バッファ５８の出力信号に基づき所定時間毎に出力信号ＯＵＴの電位をモニタし、出力信号ＯＵＴの電位が所定の基準を越えて変動していると判断すると、リスタート制御回路５６にリスタート動作を指示する割込み処理を実行する。なお、他の構成および図１２で図示していない部分は図１１で示した実施の形態５の構成と同様である。
【０１０２】
リスタート制御回路５６は、マイクロコンピュータ５７の制御下でマイクロコンピュータ５７がリスタート動作を指示する時に、制御信号Ｓ５６Ａ，Ｓ５６Ｂ、及びＳ５６Ｃを“Ｈ”にして、フリップフロップＦＦ１１〜ＦＦ１３に対するセット動作、入力信号ＩＮ〜フリップフロップのトグル入力Ｔ間の遅延経路を有効にする動作を実行して、実施の形態６の出力バッファ回路のバッファリング動作をリスタートさせる。
【０１０３】
このように構成することにより、実施の形態６出力バッファ回路は、所定時間間隔毎に行われる出力信号ＯＵＴの電位モニタ時にマイクロコンピュータ５７が出力信号ＯＵＴの電位が所定の基準を越えて変動していると判断すると、バッファリング動作をリスタートして出力信号ＯＵＴを安定レベルするため、出力端子２にかかる負荷を定期的に監視しながら、出力信号ＯＵＴの変動を確実に抑制することができる。
【０１０４】
また、マイクロコンピュータ５７のタイマ機能を利用して、所定期間毎にリスタート制御回路５６にリスタート動作を指示する割込み処理を実行するようにして、出力端子２かかる負荷によって出力信号ＯＵＴが変動してしまう危険性を定期的に回避することもできる。すなわち、実施の形態６の出力バッファ回路は、出力信号ＯＵＴの監視に基づくリスタート動作と定期的なリスタート動作とを併用することもできる。
【０１０５】
＜実施の形態７＞
図１３はこの発明の実施の形態７である出力バッファ回路の構成を示す回路図である。同図に示すように、図１１で示した実施の形態５の構成において、電源オン端子７に置き換わって、入力バッファ３７，３８、遅延回路３９及びＸＯＲゲート４０が追加されている。
【０１０６】
入力バッファ３７は入力に出力信号ＯＵＴを受け、出力信号をＸＯＲゲート４０の一方入力に付与する。入力バッファ３８は入力に出力信号ＯＵＴを受け、出力信号を遅延回路３９を介してＸＯＲゲート４０の他方入力に付与する。
【０１０７】
入力バッファ３７と入力バッファ３８との閾値電圧は異なっており、例えば、入力バッファ３７は“Ｈ”のレベルの８０％のレベルに閾値電圧が設定され、入力バッファ３８は“Ｈ”のレベルの７０％のレベルに閾値電圧が設定される。ＸＯＲゲート４０の出力信号がリスタート制御回路５６に付与される。なお、図１３では図示しないが、Low出力用トランジスタＱＮ１１〜ＱＮ１３（図１３では図示せず）側にも入力バッファ３７，３８、遅延回路３９及びＸＯＲゲート４０と等価な回路が設けられている。また、他の構成および図１３で図示していない部分は図１１で示した実施の形態５の構成と同様である。
【０１０８】
リスタート制御回路５６は、ＸＯＲゲート４０の出力信号が“Ｈ”でリスタート動作を遅延回路３９の遅延時間で指示する時に、制御信号Ｓ５６Ａ，Ｓ５６Ｂ、及びＳ５６Ｃを“Ｈ”にして、フリップフロップＦＦ１１〜ＦＦ１３に対するセット動作、入力信号ＩＮ〜フリップフロップのトグル入力Ｔ間の遅延経路を有効にする動作を実行して、実施の形態７の出力バッファ回路のバッファリング動作をリスタートさせる。
【０１０９】
このように構成することにより、実施の形態７出力バッファ回路は、遅延回路３９の遅延時間を上回る期間において出力信号ＯＵＴが“Ｈ”の７０％以下から８０％以上に変化する等、出力信号ＯＵＴの異常を検出する毎にＸＯＲゲート４０の出力信号が“Ｈ”となり、バッファリング動作をリスタートさせるため、出力端子２にかかる負荷を常時に監視しながら、出力信号ＯＵＴの変動を確実に抑制することができる。
【０１１０】
また、予めプログラムが格納されたマイクロコンピュータを用いることなく、論理回路のみで構成するため、実施の形態６に比べ回路構成が簡単になるという効果も奏する。
【０１１１】
【発明の効果】
以上説明したように、この発明における請求項１記載の出力バッファ回路の出力バッファ部の関連入力信号に対する駆動能力は遅延時間によって可変設定され、上記遅延時間は出力信号の電位に基づき変化する。
【０１１２】
したがって、上記出力信号の電位に基づき、出力端子にかかる負荷が比較的大きいと判断される場合は出力バッファ部の駆動能力が高くなり、上記負荷が比較的小さいと判断される場合は出力バッファ部の駆動能力が低くなるように、出力信号の電位と上記遅延時間とを関係づけることにより、出力端子にかかる負荷に違いが生じても、出力信号の出力波形のスルーレートを一定範囲に保つことができる。
【０１１５】
さらに、請求項１記載の出力バッファ回路の複数の出力バッファ部は、対応するデータ記憶部の制御データの指示内容に基づき動作状態／停止状態が制御される。
【０１１６】
したがって、動作開始時に複数のデータ記憶部の制御データの指示内容を動作状態に設定した後に、上記出力信号の電位に基づき、出力端子にかかる負荷が比較的大きいと判断される場合は遅延時間が長くなり、上記負荷が比較的小さいと判断される場合は遅延期間が短くなるように、出力信号の電位と遅延時間とを関係づけることにより、上記負荷が比較的大きい場合は複数のデータ記憶部の制御データが停止状態を指示する割合を低くして駆動能力を高め、上記負荷が比較的小さい場合は複数のデータ記憶部の制御データが停止状態を指示する割合を高くして駆動能力を低くすることができ、出力端子にかかる負荷に違いが生じても、出力信号の出力波形のスルーレートを一定範囲に保つことができる。
【０１１７】
請求項２記載の出力バッファ回路の第１及び第２の論理出力制御部は、入力信号の第１及び第２の遷移時に第１及び第２の論理出力部をそれぞれ動作状態にするため、第１及び第２の論理出力部のうち必要な論理出力部のみを動作させることにより、効率的な利用ができる。
【０１１８】
請求項３記載の出力バッファ回路の取込タイミング設定部は、入力信号をＲＣ時定数で遅延させて得られる複数のＲＣ遅延信号によって複数のデータ記憶部の取込タイミングを設定するため、精度の良い取込タイミングを設定することができる。
【０１１９】
請求項４記載の出力バッファ回路は、出力バッファ起動部によって、所定の条件の成立時に出力バッファ部を起動させて出力信号を安定レベルにすることができる。
【０１２０】
請求項５記載の出力バッファ回路は電源投入時及びリセット時に出力バッファ部を起動させて出力信号を安定レベルにすることができる。
【０１２１】
請求項６記載の出力バッファ回路の出力バッファ起動部は、所定の時間間隔毎に出力信号の状態をモニタして監視することにより、モニタした出力信号の状態が所定の基準を満足しない時に出力バッファ部を起動させて出力信号を安定レベルにすることができる。
【０１２２】
請求項７記載の出力バッファ回路の出力バッファ起動部は、論理演算処理結果に基づき、出力信号の電位が所定の基準を満足しない時に出力バッファ部を起動させて出力信号を安定レベルにすることができる。
【０１２３】
また、出力電位モニタ部は上述した論理演算処理を行う論理回路により構成することができるため、回路構成の簡略化を図ることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１である出力バッファ回路の構成を示す回路図である。
【図２】 図１のHigh出力用トランジスタ側のフィードバック付遅延回路の内部構成を示す回路図である。
【図３】 図１のLow出力用トランジスタ側のフィードバック付遅延回路の内部構成を示す回路図である。
【図４】 実施の形態１の出力バッファ回路の動作を示す波形図である。
【図５】 この発明の実施の形態２である出力バッファ回路の構成を示す回路図である。
【図６】 図５のHigh出力用トランジスタ側のフィードバック付遅延回路の内部構成を示す回路図である。
【図７】 図５のLow出力用トランジスタ側のフィードバック付遅延回路の内部構成を示す回路図である。
【図８】 実施の形態２の出力バッファ回路の動作を示す波形図である。
【図９】 実施の形態３の出力バッファ回路の構成を示す回路図である。
【図１０】 実施の形態４の出力バッファ回路の構成を示す回路図である。
【図１１】 実施の形態５の出力バッファ回路の構成を示す回路図である。
【図１２】 実施の形態６の出力バッファ回路の構成を示す回路図である。
【図１３】 実施の形態７の出力バッファ回路の構成を示す回路図である。
【図１４】 従来の出力バッファ回路の構成を示す回路図である。
【符号の説明】
１ 入力端子、２ 出力端子、１０〜１４，２０〜２４ フィードバック付遅延回路、４０ ＸＯＲゲート、４８ セレクタ、５１〜５３ ＲＣ遅延回路、５６ リスタート制御回路、５７ マイクロコンピュータ、ＦＦ１１〜ＦＦ１３，ＦＦ２１〜ＦＦ２３ フリップフロップ、Ｇ１１〜Ｇ１４，Ｇ３１〜Ｇ３３ ＮＡＮＤゲート、Ｇ２１〜Ｇ２４，Ｇ４１〜Ｇ４３ ＮＯＲゲート、ＱＰ１〜ＱＰ４，ＱＰ１１〜ＱＰ１３ High出力用トランジスタ、ＱＮ１〜ＱＮ４，ＱＮ１１〜ＱＮ１３ Low出力用トランジスタ。
Claims (7)
- 入力信号を受ける入力端子と、
出力信号が出力される出力端子と、
前記入力信号を遅延時間遅延させて遅延信号を出力する遅延回路とを備え、前記遅延時間は前記出力信号の電位に基づき変化し、
前記入力信号に関連した関連入力信号に応答して前記出力信号を出力する出力バッファ部をさらに備え、前記出力バッファ部は前記遅延信号に関連した関連遅延信号を受け、前記関連入力信号に対する駆動能力は前記遅延時間によって可変設定され、
前記関連入力信号は前記入力信号自体を含み、
各々が制御データを格納し、各々に異なる取込タイミングが割り当てられ、各々が前記入力信号の論理レベル遷移時から割り当てられた前記取込タイミングで前記遅延信号を取り込み、取り込んだ前記遅延信号に前記論理レベル遷移が認識される場合は前記制御データの指示内容を停止状態にする複数のデータ記憶部をさらに備え、前記関連遅延信号は前記複数のデータ記憶部の前記制御データを含み、
前記出力バッファ部は複数の出力バッファ部を含み、前記複数の出力バッファ部は前記複数のデータ記憶部に１対１に対応して設けられ、それぞれ対応するデータ記憶部の前記制御データの指示内容に基づき動作状態／停止状態が制御される、
出力バッファ回路。 - 前記入力信号は第１及び第２の論理を取り、
前記出力バッファ部は、動作状態時に前記関連遅延信号に基づき前記出力信号を前記第１の論理に設定する第１の論理出力部と、動作状態時に前記関連遅延信号に基づき前記出力信号を前記第２の論理に設定する第２の論理出力部とを有し、
前記入力信号が前記第２の論理から前記第１の論理へと遷移する第１の遷移時に前記第１の論理出力部を動作状態にする第１の論理出力制御部と、
前記入力信号が前記第１の論理から前記第２の論理へと遷移する第２の遷移時に前記第２の論理出力部を動作状態にする第２の論理出力制御部とをさらに備える、
請求項１記載の出力バッファ回路。 - 前記入力信号をＲＣ時定数で遅延させて得られる複数のＲＣ遅延信号によって前記複数のデータ記憶部の前記取込タイミングを設定する取込タイミング設定部をさらに備える、
請求項１記載の出力バッファ回路。 - 所定の条件の成立時に前記複数のデータ記憶部の前記制御データの指示内容を動作状態に設定して前記出力バッファ部を起動させる出力バッファ起動部をさらに備える、
請求項１記載の出力バッファ回路。 - 前記所定の条件は電源投入時及びリセット時を含む、
請求項４記載の出力バッファ回路。 - 前記出力バッファ起動部はタイマ機能を有し、所定の時間間隔毎に前記出力信号の状態をモニタし、モニタした前記出力信号の状態が所定の基準を満足しない時を前記所定の条件の成立時として、前記出力バッファ部を起動させる、
請求項４記載の出力バッファ回路。 - 前記出力バッファ起動部は、前記出力信号の電位に基づき論理演算処理を実行して、前記論理演算処理結果に基づき前記出力信号の電位を常時モニタする出力電位モニタ部を含み、前記所定の条件は論理演算処理結果が前記出力信号の電位が所定の基準を満足しないことを指示する場合を含む、
請求項４記載の出力バッファ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14125099A JP4101973B2 (ja) | 1999-05-21 | 1999-05-21 | 出力バッファ回路 |
| US09/421,932 US6586973B2 (en) | 1999-05-21 | 1999-10-21 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14125099A JP4101973B2 (ja) | 1999-05-21 | 1999-05-21 | 出力バッファ回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000332593A JP2000332593A (ja) | 2000-11-30 |
| JP2000332593A5 JP2000332593A5 (ja) | 2006-06-15 |
| JP4101973B2 true JP4101973B2 (ja) | 2008-06-18 |
Family
ID=15287575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14125099A Expired - Fee Related JP4101973B2 (ja) | 1999-05-21 | 1999-05-21 | 出力バッファ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6586973B2 (ja) |
| JP (1) | JP4101973B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3667690B2 (ja) | 2001-12-19 | 2005-07-06 | エルピーダメモリ株式会社 | 出力バッファ回路及び半導体集積回路装置 |
| US7199616B2 (en) * | 2004-11-29 | 2007-04-03 | Exar Corporation | Method and apparatus to generate break before make signals for high speed TTL driver |
| US7176743B2 (en) * | 2005-03-18 | 2007-02-13 | Agere Systems Inc. | Driver circuit capable of providing rise and fall transitions that step smoothly in the transition regions |
| US20060253663A1 (en) * | 2005-05-06 | 2006-11-09 | Micron Technology, Inc. | Memory device and method having a data bypass path to allow rapid testing and calibration |
| KR20070074312A (ko) * | 2006-01-09 | 2007-07-12 | 삼성전자주식회사 | 출력 드라이버를 조절할 수 있는 반도체 메모리 장치 |
| US7782091B2 (en) * | 2006-11-14 | 2010-08-24 | Aptina Imaging Corporation | Apparatus, system, and method for driver circuits |
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-
1999
- 1999-05-21 JP JP14125099A patent/JP4101973B2/ja not_active Expired - Fee Related
- 1999-10-21 US US09/421,932 patent/US6586973B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000332593A (ja) | 2000-11-30 |
| US20020075049A1 (en) | 2002-06-20 |
| US6586973B2 (en) | 2003-07-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060425 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060425 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071023 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071218 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080214 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080214 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080311 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080321 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110328 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110328 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110328 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110328 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130328 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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