JP2003134797A - パワーデバイスの駆動回路 - Google Patents
パワーデバイスの駆動回路Info
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- JP2003134797A JP2003134797A JP2001318686A JP2001318686A JP2003134797A JP 2003134797 A JP2003134797 A JP 2003134797A JP 2001318686 A JP2001318686 A JP 2001318686A JP 2001318686 A JP2001318686 A JP 2001318686A JP 2003134797 A JP2003134797 A JP 2003134797A
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Abstract
(57)【要約】 （修正有）
【課題】 異常検出に伴ってパワーデバイスを遮断する
際に、高サージ電圧が印加されることを確実に回避し信
頼性の向上を図る。 【解決手段】 過電流を検出する過電流検出回路３１及
び過熱或いは不足電圧等の異常を検出する異常検出回路
３２の出力をＯＲ回路３４に入力し、過電流検出回路３
１及び異常検出回路３２の何れかで異常を検出したとき
にＭＯＳＦＥＴ１４及び１５を制御し、ＩＧＢＴ３のゲ
ート電圧Ｖｇを低減させた状態で、ＩＧＢＴ３をオン制
御するためのＭＯＳＦＥＴ１２を遮断状態に切り換えて
ＩＧＢＴ３を遮断させ、その後、ＩＧＢＴ３をオフ制御
するためのＭＯＳＦＥＴ１３を導通状態に切り換えるよ
うにしたから、過電流発生時だけでなく、異常検出時に
はＩＧＢＴ３をソフト遮断することができ、高サージ電
圧が印加されることを確実に回避することができる。
際に、高サージ電圧が印加されることを確実に回避し信
頼性の向上を図る。 【解決手段】 過電流を検出する過電流検出回路３１及
び過熱或いは不足電圧等の異常を検出する異常検出回路
３２の出力をＯＲ回路３４に入力し、過電流検出回路３
１及び異常検出回路３２の何れかで異常を検出したとき
にＭＯＳＦＥＴ１４及び１５を制御し、ＩＧＢＴ３のゲ
ート電圧Ｖｇを低減させた状態で、ＩＧＢＴ３をオン制
御するためのＭＯＳＦＥＴ１２を遮断状態に切り換えて
ＩＧＢＴ３を遮断させ、その後、ＩＧＢＴ３をオフ制御
するためのＭＯＳＦＥＴ１３を導通状態に切り換えるよ
うにしたから、過電流発生時だけでなく、異常検出時に
はＩＧＢＴ３をソフト遮断することができ、高サージ電
圧が印加されることを確実に回避することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、インテリジェン
トパワーモジュールを構成するＩＧＢＴ等といった、パ
ワーデバイスの駆動回路に関する。
トパワーモジュールを構成するＩＧＢＴ等といった、パ
ワーデバイスの駆動回路に関する。
【０００２】
【従来の技術】インバータやチョッパ等の電力変換装置
に使用される半導体装置に、インテリジェントパワーモ
ジュール（以下、ＩＰＭという。）がある。このＩＰＭ
は複数個のＩＧＢＴチップ等の半導体チップと、その駆
動回路及び保護回路等が、同一のパッケージに収納され
ている。
に使用される半導体装置に、インテリジェントパワーモ
ジュール（以下、ＩＰＭという。）がある。このＩＰＭ
は複数個のＩＧＢＴチップ等の半導体チップと、その駆
動回路及び保護回路等が、同一のパッケージに収納され
ている。
【０００３】図３は、ＩＰＭを用いたインバータの主回
路図を示したものであって、図中１は直流電源、２はＩ
ＰＭである。なお、交流入力の場合には、直流電源１に
替えて、整流器と電解コンデンサ等を備える。前記ＩＰ
Ｍ２は、例えば、電圧駆動型パワーデバイスであるＩＧ
ＢＴ３とこのＩＧＢＴ３に逆並列に接続されたダイオー
ド４とを６組備えた３相のインバータと、ＩＧＢＴ３を
駆動するためのゲート駆動回路５及びＩＧＢＴ３を過電
流や過熱等の異常から保護する保護回路６を備え、ゲー
ト駆動回路５及び保護回路６は、前記ＩＧＢＴ３及びダ
イオード４からなる各組毎に設けられている。そして、
図示しない外部装置からの制御信号に応じてゲート駆動
回路５が作動して前記ＩＧＢＴ３をオンオフ制御し、ま
た、保護回路６では過電流や過熱等の異常を検出した場
合に、これを通知する異常検出信号を例えば外部装置に
出力するようになっている。
路図を示したものであって、図中１は直流電源、２はＩ
ＰＭである。なお、交流入力の場合には、直流電源１に
替えて、整流器と電解コンデンサ等を備える。前記ＩＰ
Ｍ２は、例えば、電圧駆動型パワーデバイスであるＩＧ
ＢＴ３とこのＩＧＢＴ３に逆並列に接続されたダイオー
ド４とを６組備えた３相のインバータと、ＩＧＢＴ３を
駆動するためのゲート駆動回路５及びＩＧＢＴ３を過電
流や過熱等の異常から保護する保護回路６を備え、ゲー
ト駆動回路５及び保護回路６は、前記ＩＧＢＴ３及びダ
イオード４からなる各組毎に設けられている。そして、
図示しない外部装置からの制御信号に応じてゲート駆動
回路５が作動して前記ＩＧＢＴ３をオンオフ制御し、ま
た、保護回路６では過電流や過熱等の異常を検出した場
合に、これを通知する異常検出信号を例えば外部装置に
出力するようになっている。
【０００４】前記ゲート駆動回路５及び保護回路６は、
例えば図４に示すように構成されている。図中１１は、
ゲート駆動回路５用の電源であって、この電源１１に、
ＭＯＳＦＥＴ１２及び１３が直列に接続されている。前
記ＭＯＳＦＥＴ１２はＩＧＢＴ３をオン制御するための
もの、また、前記ＭＯＳＦＥＴ１３はＩＧＢＴ３をオフ
制御するためのものであってゲート抵抗を兼ねている。
そして、ＭＯＳＦＥＴ１２及び１３間の電位がＩＧＢＴ
３のゲートに印加されるようになっている。
例えば図４に示すように構成されている。図中１１は、
ゲート駆動回路５用の電源であって、この電源１１に、
ＭＯＳＦＥＴ１２及び１３が直列に接続されている。前
記ＭＯＳＦＥＴ１２はＩＧＢＴ３をオン制御するための
もの、また、前記ＭＯＳＦＥＴ１３はＩＧＢＴ３をオフ
制御するためのものであってゲート抵抗を兼ねている。
そして、ＭＯＳＦＥＴ１２及び１３間の電位がＩＧＢＴ
３のゲートに印加されるようになっている。
【０００５】また、前記ＩＧＢＴ３のゲートと前記ＭＯ
ＳＦＥＴ１３のドレイン間には、ＭＯＳＦＥＴ１４及び
１５が、ＭＯＳＦＥＴ１３と並列に接続されている。そ
して、図示しない外部装置からの制御信号はバッファ２
１及び論理反転回路２２を介してＡＮＤ回路２３に反転
入力され、ＡＮＤ回路２３の反転出力が、ＩＧＢＴ３を
オン制御するためのＭＯＳＦＥＴ１２のゲートに印加さ
れるようになっている。また、前記制御信号はバッファ
２１を介して論理回路２４に反転入力され、論理回路２
４の出力がＯＲ回路２５の一方の入力端子に入力され、
ＯＲ回路２５の出力がＩＧＢＴ３をオフ制御するための
ＭＯＳＦＥＴ１３のゲートに印加されるようになってい
る。
ＳＦＥＴ１３のドレイン間には、ＭＯＳＦＥＴ１４及び
１５が、ＭＯＳＦＥＴ１３と並列に接続されている。そ
して、図示しない外部装置からの制御信号はバッファ２
１及び論理反転回路２２を介してＡＮＤ回路２３に反転
入力され、ＡＮＤ回路２３の反転出力が、ＩＧＢＴ３を
オン制御するためのＭＯＳＦＥＴ１２のゲートに印加さ
れるようになっている。また、前記制御信号はバッファ
２１を介して論理回路２４に反転入力され、論理回路２
４の出力がＯＲ回路２５の一方の入力端子に入力され、
ＯＲ回路２５の出力がＩＧＢＴ３をオフ制御するための
ＭＯＳＦＥＴ１３のゲートに印加されるようになってい
る。
【０００６】前記保護回路６は、ＩＧＢＴ３の過電流を
検出するための過電流検出回路３１及び過熱や不足電圧
等、過電流以外の異常を検出する異常検出回路３２を備
えている。前記過電流検出回路３１では、例えば、前記
ＩＧＢＴ３を電流検出機能を備えたセンスＩＧＢＴで構
成することによって、ＩＧＢＴ３の過電流を検出するよ
うになっている。そして、前記過電流検出回路３１の検
出信号はＡＮＤ回路３３の一方の入力端子に入力され、
ＡＮＤ回路３３の出力が前記ＭＯＳＦＥＴ１５のゲート
に印加されるようになっている。また、過電流検出回路
３１及び異常検出回路３２の出力はＯＲ回路３４に入力
され、その出力が遅延回路３５で所定時間Ｔ1 だけ遅延
された後、リセット回路３６を介してＯＲ回路３７に入
力されると共に前記ＭＯＳＦＥＴ１４のゲートに印加さ
れ、また、ＡＮＤ回路３３の他方の入力端子に反転入力
されるようになっている。前記リセット回路３６は、入
力される遅延回路３５からの信号を出力するが、これが
ＨＩＧＨレベルであるとき、ＨＩＧＨレベルとなった時
点から所定時間Ｔ2 が経過した時点で強制的にＬＯＷレ
ベルにリセットしこれを出力するようになっている。
検出するための過電流検出回路３１及び過熱や不足電圧
等、過電流以外の異常を検出する異常検出回路３２を備
えている。前記過電流検出回路３１では、例えば、前記
ＩＧＢＴ３を電流検出機能を備えたセンスＩＧＢＴで構
成することによって、ＩＧＢＴ３の過電流を検出するよ
うになっている。そして、前記過電流検出回路３１の検
出信号はＡＮＤ回路３３の一方の入力端子に入力され、
ＡＮＤ回路３３の出力が前記ＭＯＳＦＥＴ１５のゲート
に印加されるようになっている。また、過電流検出回路
３１及び異常検出回路３２の出力はＯＲ回路３４に入力
され、その出力が遅延回路３５で所定時間Ｔ1 だけ遅延
された後、リセット回路３６を介してＯＲ回路３７に入
力されると共に前記ＭＯＳＦＥＴ１４のゲートに印加さ
れ、また、ＡＮＤ回路３３の他方の入力端子に反転入力
されるようになっている。前記リセット回路３６は、入
力される遅延回路３５からの信号を出力するが、これが
ＨＩＧＨレベルであるとき、ＨＩＧＨレベルとなった時
点から所定時間Ｔ2 が経過した時点で強制的にＬＯＷレ
ベルにリセットしこれを出力するようになっている。
【０００７】前記ＯＲ回路３７には、前記遅延回路３５
及びリセット回路３６の出力信号が入力され、その出力
は前記ＡＮＤ回路２３に反転入力されると共に、遅延回
路３８に入力されるようになっている。この遅延回路３
８では、入力される信号を所定時間Ｔ3 期間だけ遅延さ
せた後、前記ＯＲ回路２５に出力するようになってい
る。
及びリセット回路３６の出力信号が入力され、その出力
は前記ＡＮＤ回路２３に反転入力されると共に、遅延回
路３８に入力されるようになっている。この遅延回路３
８では、入力される信号を所定時間Ｔ3 期間だけ遅延さ
せた後、前記ＯＲ回路２５に出力するようになってい
る。
【０００８】このような構成において、過電流検出回路
３１で過電流を検出し、ＨＩＧＨレベルの信号を出力す
ると、遅延回路３５での遅延時間Ｔ1 の期間、ＭＯＳＦ
ＥＴ１５がオン制御されて導通状態となる。このとき、
ＭＯＳＦＥＴ１２及び１５が導通状態となることによっ
て、これらＭＯＳＦＥＴ１２及び１５の抵抗分による分
圧値がＩＧＢＴ３のゲート電圧Ｖｇとなることから、ゲ
ート電圧Ｖｇは低減されることになる。通常、ゲート電
位Ｖｇが電源電圧１１に対して低下すると、ＩＧＢＴ３
の出力特性に応じてコレクタ電流が制限され、現状流れ
ている電流値の低減化を図ることが可能となる。したが
って、その後、ＩＧＢＴ３が導通状態から遮断状態に制
御された場合には、低サージ電圧化が図られることにな
る。
３１で過電流を検出し、ＨＩＧＨレベルの信号を出力す
ると、遅延回路３５での遅延時間Ｔ1 の期間、ＭＯＳＦ
ＥＴ１５がオン制御されて導通状態となる。このとき、
ＭＯＳＦＥＴ１２及び１５が導通状態となることによっ
て、これらＭＯＳＦＥＴ１２及び１５の抵抗分による分
圧値がＩＧＢＴ３のゲート電圧Ｖｇとなることから、ゲ
ート電圧Ｖｇは低減されることになる。通常、ゲート電
位Ｖｇが電源電圧１１に対して低下すると、ＩＧＢＴ３
の出力特性に応じてコレクタ電流が制限され、現状流れ
ている電流値の低減化を図ることが可能となる。したが
って、その後、ＩＧＢＴ３が導通状態から遮断状態に制
御された場合には、低サージ電圧化が図られることにな
る。
【０００９】なお、図４に示すＭＯＳＦＥＴ１５に替え
て、図５に示すように、直列に接続したツェナーダイオ
ードとＭＯＳＦＥＴを接続する場合もある。この場合、
ツェナー電圧値がゲート電圧となる。また、過電流検出
回路３１又は異常検出回路３２で異常を検出した場合に
は、遅延回路３５の遅延時間Ｔ1 経過後、ＭＯＳＦＥＴ
１４をオン、ＭＯＳＦＥＴ１２及び１５をオフさせる。
一般に、ＭＯＳＦＥＴ１４を高抵抗としているため、ソ
フト遮断となる。なお、ＭＯＳＦＥＴ１４は、リセット
回路３６によって設定時間Ｔ2 が経過した時点でオフ状
態に切り換えられる。そして、前記ＭＯＳＦＥＴ１４を
オンした後、遅延回路３８での遅延時間Ｔ3 が経過した
時点でＭＯＳＦＥＴ１３をオンさせる。これによって、
ＩＧＢＴ３がオフしている期間中のゲート及びエミッタ
間のインピーダンスの低減を図るようにしている。
て、図５に示すように、直列に接続したツェナーダイオ
ードとＭＯＳＦＥＴを接続する場合もある。この場合、
ツェナー電圧値がゲート電圧となる。また、過電流検出
回路３１又は異常検出回路３２で異常を検出した場合に
は、遅延回路３５の遅延時間Ｔ1 経過後、ＭＯＳＦＥＴ
１４をオン、ＭＯＳＦＥＴ１２及び１５をオフさせる。
一般に、ＭＯＳＦＥＴ１４を高抵抗としているため、ソ
フト遮断となる。なお、ＭＯＳＦＥＴ１４は、リセット
回路３６によって設定時間Ｔ2 が経過した時点でオフ状
態に切り換えられる。そして、前記ＭＯＳＦＥＴ１４を
オンした後、遅延回路３８での遅延時間Ｔ3 が経過した
時点でＭＯＳＦＥＴ１３をオンさせる。これによって、
ＩＧＢＴ３がオフしている期間中のゲート及びエミッタ
間のインピーダンスの低減を図るようにしている。
【００１０】
【発明が解決しようとする課題】上述のように、ＩＧＢ
Ｔ３の過電流を検出したときには、ゲート電位Ｖｇを低
減させた後、ＩＧＢＴ３を遮断するようにしている。こ
のため、ＩＧＢＴ３を遮断させても、高サージ電圧が印
加されることはない。しかしながら、過熱等のその他の
異常を検出した場合には、電流制限を行わずにＩＧＢＴ
３の遮断を行っているため、大電流遮断に伴う高サージ
電圧が印加される可能性があるという問題がある。
Ｔ３の過電流を検出したときには、ゲート電位Ｖｇを低
減させた後、ＩＧＢＴ３を遮断するようにしている。こ
のため、ＩＧＢＴ３を遮断させても、高サージ電圧が印
加されることはない。しかしながら、過熱等のその他の
異常を検出した場合には、電流制限を行わずにＩＧＢＴ
３の遮断を行っているため、大電流遮断に伴う高サージ
電圧が印加される可能性があるという問題がある。
【００１１】また、上述のようなＩＰＭ２を複数並列化
して用いる際に、ＩＧＢＴ３のゲート端子間を短絡して
複数のＩＰＭ２を並列化するようにした場合には、ある
ＩＰＭ２において過電流が発生した場合、本来ならば全
てのＩＰＭ２において過電流が検出されるべきである
が、各ＩＰＭ毎にゲート駆動回路５や保護回路６の特性
にばらつきがあるため、ある一つのＩＰＭ２においての
み過電流が検出される場合がある。
して用いる際に、ＩＧＢＴ３のゲート端子間を短絡して
複数のＩＰＭ２を並列化するようにした場合には、ある
ＩＰＭ２において過電流が発生した場合、本来ならば全
てのＩＰＭ２において過電流が検出されるべきである
が、各ＩＰＭ毎にゲート駆動回路５や保護回路６の特性
にばらつきがあるため、ある一つのＩＰＭ２においての
み過電流が検出される場合がある。
【００１２】この場合、過電流が検出されたＩＰＭ２に
おいてのみ、ゲート電位Ｖｇを低減させる回路が作動し
ゲート遮断が行われるため、並列接続している他のＩＰ
Ｍ２の動作が不平衡となり、特定のＩＰＭ２に電流集中
する等といった現象が生じる場合がある。そこで、この
発明は、上記従来の未解決の問題点に着目してなされた
ものであり、ＩＰＭの信頼性を向上させると共に、複数
のＩＰＭを並列化した状態で過電流が発生した場合であ
っても、特定のＩＰＭにゲート電流が集中することのな
いパワーデバイスの駆動回路を提供することを目的とし
ている。
おいてのみ、ゲート電位Ｖｇを低減させる回路が作動し
ゲート遮断が行われるため、並列接続している他のＩＰ
Ｍ２の動作が不平衡となり、特定のＩＰＭ２に電流集中
する等といった現象が生じる場合がある。そこで、この
発明は、上記従来の未解決の問題点に着目してなされた
ものであり、ＩＰＭの信頼性を向上させると共に、複数
のＩＰＭを並列化した状態で過電流が発生した場合であ
っても、特定のＩＰＭにゲート電流が集中することのな
いパワーデバイスの駆動回路を提供することを目的とし
ている。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に係るパワーデバイスの駆動回路
は、パワーデバイスの過電流を検出する過電流検出手段
と、前記パワーデバイスの過電流を除く異常を検出する
異常検出手段と、前記過電流検出手段で過電流を検出し
たとき又は前記異常検出手段で異常を検出したときに前
記パワーデバイスを遮断させる遮断手段と、前記過電流
検出手段で過電流を検出したとき前記遮断手段が作動す
る前に前記パワーデバイスを流れる電流量を低減させる
電流低減手段と、を備えたパワーデバイスの駆動回路に
おいて、前記電流低減手段は、前記異常検出手段で異常
を検出したときにも前記電流量の低減を図るようになっ
ていることを特徴としている。
に、本発明の請求項１に係るパワーデバイスの駆動回路
は、パワーデバイスの過電流を検出する過電流検出手段
と、前記パワーデバイスの過電流を除く異常を検出する
異常検出手段と、前記過電流検出手段で過電流を検出し
たとき又は前記異常検出手段で異常を検出したときに前
記パワーデバイスを遮断させる遮断手段と、前記過電流
検出手段で過電流を検出したとき前記遮断手段が作動す
る前に前記パワーデバイスを流れる電流量を低減させる
電流低減手段と、を備えたパワーデバイスの駆動回路に
おいて、前記電流低減手段は、前記異常検出手段で異常
を検出したときにも前記電流量の低減を図るようになっ
ていることを特徴としている。
【００１４】この請求項１に係る発明では、パワーデバ
イスの過電流が検出されたときだけでなく、これ以外の
何らかの異常が検出された場合であっても、遮断手段が
作動する前にパワーデバイスを流れる電流量が低減さ
れ、その後パワーデバイスが遮断される。つまり、過電
流検出手段或いは異常検出手段において過電流或いは異
常が検出されたときにはパワーデバイスが遮断される前
にその電流低減が図られることになり、すなわちソフト
遮断が行われる。
イスの過電流が検出されたときだけでなく、これ以外の
何らかの異常が検出された場合であっても、遮断手段が
作動する前にパワーデバイスを流れる電流量が低減さ
れ、その後パワーデバイスが遮断される。つまり、過電
流検出手段或いは異常検出手段において過電流或いは異
常が検出されたときにはパワーデバイスが遮断される前
にその電流低減が図られることになり、すなわちソフト
遮断が行われる。
【００１５】また、請求項２に係るパワーデバイスの駆
動回路は、前記パワーデバイスを複数並列に接続すると
きその制御端子間を短絡し、前記遮断手段は、前記過電
流検出手段又は前記異常検出手段で過電流又は異常を検
出したとき、前記パワーデバイスの制御端子への入力信
号を前記パワーデバイスを遮断させる遮断信号に切り換
えるようにしたパワーデバイスの駆動回路であって、前
記パワーデバイスを制御するための制御信号が前記パワ
ーデバイスを導通させる導通制御信号であり且つ前記制
御端子への入力信号が前記導通制御信号に相当する信号
レベルでないことを検出したとき、前記遮断手段及び電
流低減手段を作動させる制御手段を備えることを特徴と
している。
動回路は、前記パワーデバイスを複数並列に接続すると
きその制御端子間を短絡し、前記遮断手段は、前記過電
流検出手段又は前記異常検出手段で過電流又は異常を検
出したとき、前記パワーデバイスの制御端子への入力信
号を前記パワーデバイスを遮断させる遮断信号に切り換
えるようにしたパワーデバイスの駆動回路であって、前
記パワーデバイスを制御するための制御信号が前記パワ
ーデバイスを導通させる導通制御信号であり且つ前記制
御端子への入力信号が前記導通制御信号に相当する信号
レベルでないことを検出したとき、前記遮断手段及び電
流低減手段を作動させる制御手段を備えることを特徴と
している。
【００１６】この請求項２に係る発明では、複数のパワ
ーデバイスを並列に接続する際に、各パワーデバイスど
うしの制御端子間が短絡されて並列化される。そして、
各パワーデバイスを駆動するための駆動回路において
は、前記パワーデバイスを制御するための制御信号がパ
ワーデバイスを導通させるための導通制御信号であり且
つ、パワーデバイスの制御端子への入力信号が導通制御
信号に相当する信号レベルでないときに、電流低減手段
及び遮断手段を作動させる。
ーデバイスを並列に接続する際に、各パワーデバイスど
うしの制御端子間が短絡されて並列化される。そして、
各パワーデバイスを駆動するための駆動回路において
は、前記パワーデバイスを制御するための制御信号がパ
ワーデバイスを導通させるための導通制御信号であり且
つ、パワーデバイスの制御端子への入力信号が導通制御
信号に相当する信号レベルでないときに、電流低減手段
及び遮断手段を作動させる。
【００１７】つまり、例えば各パワーデバイスが導通状
態に制御されている状態から、あるパワーデバイスにお
いて異常が発生し、このパワーデバイスを駆動する駆動
回路において、このパワーデバイスの制御端子への入力
信号が遮断制御信号に切り換わると、このパワーデバイ
スの制御端子は他のパワーデバイスの制御端子と短絡さ
れているから、異常が発生していない他のパワーデバイ
スの制御端子への入力信号も変化することになる。この
とき、異常が発生していないパワーデバイスの駆動回路
では、パワーデバイスへの制御信号が導通制御信号であ
るにも関わらず、パワーデバイスへの入力信号は導通制
御信号に相当する信号レベルとはならないから、電流低
減手段が作動されてパワーデバイスを流れる電流低減が
行われた後、パワーデバイスが遮断されることになる。
したがって、並列接続されている全てのパワーデバイス
が遮断されることになる。
態に制御されている状態から、あるパワーデバイスにお
いて異常が発生し、このパワーデバイスを駆動する駆動
回路において、このパワーデバイスの制御端子への入力
信号が遮断制御信号に切り換わると、このパワーデバイ
スの制御端子は他のパワーデバイスの制御端子と短絡さ
れているから、異常が発生していない他のパワーデバイ
スの制御端子への入力信号も変化することになる。この
とき、異常が発生していないパワーデバイスの駆動回路
では、パワーデバイスへの制御信号が導通制御信号であ
るにも関わらず、パワーデバイスへの入力信号は導通制
御信号に相当する信号レベルとはならないから、電流低
減手段が作動されてパワーデバイスを流れる電流低減が
行われた後、パワーデバイスが遮断されることになる。
したがって、並列接続されている全てのパワーデバイス
が遮断されることになる。
【００１８】さらに、請求項３に係るパワーデバイスの
駆動回路は、パワーデバイスを複数並列に接続するとき
その制御端子間を短絡するようにしたパワーデバイスの
駆動回路であって、前記パワーデバイスの異常を検出す
るデバイス異常検出手段と、当該デバイス異常検出手段
で異常を検出したとき前記パワーデバイスの制御端子へ
の入力信号を前記パワーデバイスを遮断させる遮断信号
に切り換える遮断手段と、前記パワーデバイスを駆動す
るための制御信号が前記パワーデバイスを導通させる導
通制御信号であり且つ前記制御端子への入力信号が前記
導通制御信号に相当する信号レベルでないとき、前記遮
断手段を作動させる制御手段と、を備えることを特徴と
している。
駆動回路は、パワーデバイスを複数並列に接続するとき
その制御端子間を短絡するようにしたパワーデバイスの
駆動回路であって、前記パワーデバイスの異常を検出す
るデバイス異常検出手段と、当該デバイス異常検出手段
で異常を検出したとき前記パワーデバイスの制御端子へ
の入力信号を前記パワーデバイスを遮断させる遮断信号
に切り換える遮断手段と、前記パワーデバイスを駆動す
るための制御信号が前記パワーデバイスを導通させる導
通制御信号であり且つ前記制御端子への入力信号が前記
導通制御信号に相当する信号レベルでないとき、前記遮
断手段を作動させる制御手段と、を備えることを特徴と
している。
【００１９】この請求項３に係る発明では、複数のパワ
ーデバイスが並列接続されるときに、各パワーデバイス
の制御端子間が短絡されて並列化される。そして、各パ
ワーデバイスの駆動回路においては、パワーデバイスの
異常を検出したときにはパワーデバイスを制御するため
の制御信号をパワーデバイスを遮断させる遮断制御信号
に切り換えパワーデバイスを遮断する。
ーデバイスが並列接続されるときに、各パワーデバイス
の制御端子間が短絡されて並列化される。そして、各パ
ワーデバイスの駆動回路においては、パワーデバイスの
異常を検出したときにはパワーデバイスを制御するため
の制御信号をパワーデバイスを遮断させる遮断制御信号
に切り換えパワーデバイスを遮断する。
【００２０】このとき、パワーデバイスへの制御端子間
は短絡されているから、何れかのパワーデバイスの制御
端子への制御信号が遮断制御信号に切り換えられると、
他のパワーデバイスの制御端子への入力信号の信号レベ
ルが変化する。したがって、異常が検出されていないパ
ワーデバイスの駆動回路では、パワーデバイスへの制御
信号が導通制御信号であるにも関わらず、信号レベルが
導通制御信号に相当する信号レベルではないことから遮
断手段が作動し、異常が検出されていないパワーデバイ
スも遮断されることになる。
は短絡されているから、何れかのパワーデバイスの制御
端子への制御信号が遮断制御信号に切り換えられると、
他のパワーデバイスの制御端子への入力信号の信号レベ
ルが変化する。したがって、異常が検出されていないパ
ワーデバイスの駆動回路では、パワーデバイスへの制御
信号が導通制御信号であるにも関わらず、信号レベルが
導通制御信号に相当する信号レベルではないことから遮
断手段が作動し、異常が検出されていないパワーデバイ
スも遮断されることになる。
【００２１】
【発明の実施の形態】以下に、本発明の実施の形態を説
明する。図１は、本発明の第１の実施の形態を適用した
インテリジェントパワーモジュールの、駆動及び保護回
路部１０の一例を示す回路図である。なお、インテリジ
ェントパワーモジュール全体の構成は、図３に示す従来
と同様であるのでその詳細な説明は省略する。
明する。図１は、本発明の第１の実施の形態を適用した
インテリジェントパワーモジュールの、駆動及び保護回
路部１０の一例を示す回路図である。なお、インテリジ
ェントパワーモジュール全体の構成は、図３に示す従来
と同様であるのでその詳細な説明は省略する。
【００２２】このインテリジェントパワーモジュール
（ＩＰＭ）２は、図３に示すように３相のインバータ及
びこれを駆動するためのゲート駆動回路５及び保護する
ための保護回路６を備えて構成されている。これらゲー
ト駆動回路５及び保護回路６は、前記インバータを構成
する６個のＩＧＢＴ３毎に、設けられている。図１は、
前記ゲート駆動回路５及び保護回路６の回路図である。
（ＩＰＭ）２は、図３に示すように３相のインバータ及
びこれを駆動するためのゲート駆動回路５及び保護する
ための保護回路６を備えて構成されている。これらゲー
ト駆動回路５及び保護回路６は、前記インバータを構成
する６個のＩＧＢＴ３毎に、設けられている。図１は、
前記ゲート駆動回路５及び保護回路６の回路図である。
【００２３】図中１１は、ゲート駆動回路５用の電源で
あって、この電源１１に、Ｐチャネル型ＭＯＳＦＥＴ１
２及びＮチャネル型ＭＯＳＦＥＴ１３が直列に接続され
ている。前記ＭＯＳＦＥＴ１２はＩＧＢＴ３をオン制御
するためのもの、また、前記ＭＯＳＦＥＴ１３はＩＧＢ
Ｔ３をオフ制御するためのものであってゲート抵抗を兼
ねている。そして、ＭＯＳＦＥＴ１２及び１３間の電位
がＩＧＢＴ３のゲートに印加されるようになっている。
あって、この電源１１に、Ｐチャネル型ＭＯＳＦＥＴ１
２及びＮチャネル型ＭＯＳＦＥＴ１３が直列に接続され
ている。前記ＭＯＳＦＥＴ１２はＩＧＢＴ３をオン制御
するためのもの、また、前記ＭＯＳＦＥＴ１３はＩＧＢ
Ｔ３をオフ制御するためのものであってゲート抵抗を兼
ねている。そして、ＭＯＳＦＥＴ１２及び１３間の電位
がＩＧＢＴ３のゲートに印加されるようになっている。
【００２４】また、前記ＩＧＢＴ３のゲートと前記ＭＯ
ＳＦＥＴ１３のドレイン間には、Ｎチャネル型のＭＯＳ
ＦＥＴ１４及び１５が、ＭＯＳＦＥＴ１３と並列に接続
されている。なお、前記ＭＯＳＦＥＴ１４は高抵抗とな
るように設定される。そして、図示しない外部装置から
の制御信号はバッファ２１及び論理反転回路２２を介し
てＡＮＤ回路２３の一方の入力端子にに反転入力され、
ＡＮＤ回路２３の反転出力が、ＩＧＢＴ３をオン制御す
るためのＭＯＳＦＥＴ１２のゲートに印加される。ま
た、前記制御信号はバッファ２１を介して論理回路２４
の一方の入力端子に反転入力され、論理反転回路２４の
出力がＯＲ回路２５の一方の入力端子に入力され、ＯＲ
回路２５の出力がＩＧＢＴ３をオフ制御するためのＭＯ
ＳＦＥＴ１３のゲートに印加される。
ＳＦＥＴ１３のドレイン間には、Ｎチャネル型のＭＯＳ
ＦＥＴ１４及び１５が、ＭＯＳＦＥＴ１３と並列に接続
されている。なお、前記ＭＯＳＦＥＴ１４は高抵抗とな
るように設定される。そして、図示しない外部装置から
の制御信号はバッファ２１及び論理反転回路２２を介し
てＡＮＤ回路２３の一方の入力端子にに反転入力され、
ＡＮＤ回路２３の反転出力が、ＩＧＢＴ３をオン制御す
るためのＭＯＳＦＥＴ１２のゲートに印加される。ま
た、前記制御信号はバッファ２１を介して論理回路２４
の一方の入力端子に反転入力され、論理反転回路２４の
出力がＯＲ回路２５の一方の入力端子に入力され、ＯＲ
回路２５の出力がＩＧＢＴ３をオフ制御するためのＭＯ
ＳＦＥＴ１３のゲートに印加される。
【００２５】前記保護回路６は、ＩＧＢＴ３の過電流を
検出するための過電流検出回路３１及び過熱や不足電圧
等、過電流以外の異常を検出する異常検出回路３２を備
えており、前記過電流検出回路３１は、例えば前記ＩＧ
ＢＴ３を電流検出機能を備えたセンスＩＧＢＴで構成す
ることによって、ＩＧＢＴ３の過電流を検出するように
なっている。前記過電流検出回路３１及び異常検出回路
３２の出力はＯＲ回路３４に入力され、その出力が遅延
回路３５に入力されると共に、ＯＲ回路３３の一方の入
力端子に入力される。
検出するための過電流検出回路３１及び過熱や不足電圧
等、過電流以外の異常を検出する異常検出回路３２を備
えており、前記過電流検出回路３１は、例えば前記ＩＧ
ＢＴ３を電流検出機能を備えたセンスＩＧＢＴで構成す
ることによって、ＩＧＢＴ３の過電流を検出するように
なっている。前記過電流検出回路３１及び異常検出回路
３２の出力はＯＲ回路３４に入力され、その出力が遅延
回路３５に入力されると共に、ＯＲ回路３３の一方の入
力端子に入力される。
【００２６】前記遅延回路３５では、入力される信号を
所定時間Ｔ1 だけ遅延した後これを出力し、この出力
は、ＯＲ回路３７の一方の入力端子に入力されると共
に、リセット回路３６を介してＯＲ回路３７の他方の入
力端子に入力される。また、前記リセット回路３６の出
力は、前記ＯＲ回路３３の他方の入力端子に入力され
る。前記リセット回路３６では、入力される遅延回路３
５からの信号を出力すると共に、入力される信号がＨＩ
ＧＨレベルであるときには、ＨＩＧＨレベルとなった時
点から所定時間Ｔ2 が経過した時点で強制的にＬＯＷレ
ベルにリセットし出力する。
所定時間Ｔ1 だけ遅延した後これを出力し、この出力
は、ＯＲ回路３７の一方の入力端子に入力されると共
に、リセット回路３６を介してＯＲ回路３７の他方の入
力端子に入力される。また、前記リセット回路３６の出
力は、前記ＯＲ回路３３の他方の入力端子に入力され
る。前記リセット回路３６では、入力される遅延回路３
５からの信号を出力すると共に、入力される信号がＨＩ
ＧＨレベルであるときには、ＨＩＧＨレベルとなった時
点から所定時間Ｔ2 が経過した時点で強制的にＬＯＷレ
ベルにリセットし出力する。
【００２７】前記ＯＲ回路３７の出力は、前記ＡＮＤ回
路２３の他方の入力端子に反転入力されると共に、遅延
回路３８に入力される。この遅延回路３８では、入力さ
れる信号を所定時間Ｔ3 期間だけ遅延させた後、前記Ｏ
Ｒ回路２５に出力する。なお、前記図示しない外部装置
では、ＩＧＢＴ３を導通状態に制御するときＨＩＧＨレ
ベル、遮断状態に制御するときＬＯＷレベルの制御信号
を出力するようになっている。また、過電流検出回路３
１及び異常検出回路３２では、異常を検出したときＨＩ
ＧＨレベルの検出信号を出力するようになっている。
路２３の他方の入力端子に反転入力されると共に、遅延
回路３８に入力される。この遅延回路３８では、入力さ
れる信号を所定時間Ｔ3 期間だけ遅延させた後、前記Ｏ
Ｒ回路２５に出力する。なお、前記図示しない外部装置
では、ＩＧＢＴ３を導通状態に制御するときＨＩＧＨレ
ベル、遮断状態に制御するときＬＯＷレベルの制御信号
を出力するようになっている。また、過電流検出回路３
１及び異常検出回路３２では、異常を検出したときＨＩ
ＧＨレベルの検出信号を出力するようになっている。
【００２８】また、前記ＭＯＳＦＥＴ１２及び１３がゲ
ート駆動回路５を構成し、前記ＭＯＳＦＥＴ１４及び１
５、各種回路２１〜３８が保護回路６を構成している。
次に、上記第１の実施の形態の動作を説明する。今、図
示しない外部装置からＩＧＢＴ３を導通させるためのＨ
ＩＧＨレベルの制御信号が出力されているものとする。
また、過電流検出回路３１及び異常検出回路３２では共
に異常を検出していない状態であるとする。
ート駆動回路５を構成し、前記ＭＯＳＦＥＴ１４及び１
５、各種回路２１〜３８が保護回路６を構成している。
次に、上記第１の実施の形態の動作を説明する。今、図
示しない外部装置からＩＧＢＴ３を導通させるためのＨ
ＩＧＨレベルの制御信号が出力されているものとする。
また、過電流検出回路３１及び異常検出回路３２では共
に異常を検出していない状態であるとする。
【００２９】外部装置からのＨＩＧＨレベルの制御信号
はバッファ２１を介して論理反転回路２２で反転され、
ＡＮＤ回路２３の一方の入力端子に反転入力される。ま
た、過電流検出回路３１及び異常検出回路３２では異常
を検出していないから、これらの出力はＬＯＷレベルで
ある。したがって、ＯＲ回路３４の出力はＬＯＷレベル
となり、これが、遅延回路３５、リセット回路３６を経
てＯＲ回路３７に入力されるから、ＯＲ回路３７の出力
はＬＯＷレベルとなる。したがって、ＡＮＤ回路２３に
は共にＬＯＷレベルの信号が反転入力されるからその反
転出力はＬＯＷレベルとなり、ＩＧＢＴ３をオン制御す
るためのＭＯＳＦＥＴ１２は導通状態となる。
はバッファ２１を介して論理反転回路２２で反転され、
ＡＮＤ回路２３の一方の入力端子に反転入力される。ま
た、過電流検出回路３１及び異常検出回路３２では異常
を検出していないから、これらの出力はＬＯＷレベルで
ある。したがって、ＯＲ回路３４の出力はＬＯＷレベル
となり、これが、遅延回路３５、リセット回路３６を経
てＯＲ回路３７に入力されるから、ＯＲ回路３７の出力
はＬＯＷレベルとなる。したがって、ＡＮＤ回路２３に
は共にＬＯＷレベルの信号が反転入力されるからその反
転出力はＬＯＷレベルとなり、ＩＧＢＴ３をオン制御す
るためのＭＯＳＦＥＴ１２は導通状態となる。
【００３０】また、ＯＲ回路３７の出力がＬＯＷレベル
であるから、ＯＲ回路２５には、論理回路２４からのＬ
ＯＷレベルの信号と遅延回路３８からのＬＯＷレベルの
信号とが入力される。よって、ＯＲ回路２５の出力はＬ
ＯＷレベルとなり、ＩＧＢＴ３をオフ制御するためのＭ
ＯＳＦＥＴ１３は遮断状態となる。また、ＯＲ回路３４
の出力がＬＯＷレベルであり、遅延回路３６の出力がＬ
ＯＷレベルであることから、ＡＮＤ回路３３の出力がＬ
ＯＷレベルとなり、ＭＯＳＦＥＴ１４及び１５は遮断状
態となる。
であるから、ＯＲ回路２５には、論理回路２４からのＬ
ＯＷレベルの信号と遅延回路３８からのＬＯＷレベルの
信号とが入力される。よって、ＯＲ回路２５の出力はＬ
ＯＷレベルとなり、ＩＧＢＴ３をオフ制御するためのＭ
ＯＳＦＥＴ１３は遮断状態となる。また、ＯＲ回路３４
の出力がＬＯＷレベルであり、遅延回路３６の出力がＬ
ＯＷレベルであることから、ＡＮＤ回路３３の出力がＬ
ＯＷレベルとなり、ＭＯＳＦＥＴ１４及び１５は遮断状
態となる。
【００３１】したがって、ＩＧＢＴ３のゲート電圧Ｖｇ
がＨＩＧＨレベルとなり、ＩＧＢＴ３は導通状態とな
る。この状態から、例えば、異常検出回路３２で何らか
の異常が検出されると、その出力がＨＩＧＨレベルとな
る。このため、ＯＲ回路３４の出力がＨＩＧＨレベルと
なり、また、遅延回路３５の出力がＬＯＷレベルであり
リセット回路３６の出力がＬＯＷレベルであることか
ら、ＡＮＤ回路３３の出力がＨＩＧＨレベルとなりＭＯ
ＳＦＥＴ１５が導通状態となる。このため、ＭＯＳＦＥ
Ｔ１２及び１５が導通状態となり、ＭＯＳＦＥＴ１３及
び１４が遮断状態を維持することから、ＭＯＳＦＥＴ１
２及び１５の抵抗分による分圧値がＩＧＢＴ３のゲート
電圧Ｖｇとなるため、ゲート電圧Ｖｇは低下する。この
ため、ゲート電圧Ｖｇが電源電圧１１に対して低下する
から、コレクタ電流が制限されることになり現状流れて
いる電流値が低減されることになる。
がＨＩＧＨレベルとなり、ＩＧＢＴ３は導通状態とな
る。この状態から、例えば、異常検出回路３２で何らか
の異常が検出されると、その出力がＨＩＧＨレベルとな
る。このため、ＯＲ回路３４の出力がＨＩＧＨレベルと
なり、また、遅延回路３５の出力がＬＯＷレベルであり
リセット回路３６の出力がＬＯＷレベルであることか
ら、ＡＮＤ回路３３の出力がＨＩＧＨレベルとなりＭＯ
ＳＦＥＴ１５が導通状態となる。このため、ＭＯＳＦＥ
Ｔ１２及び１５が導通状態となり、ＭＯＳＦＥＴ１３及
び１４が遮断状態を維持することから、ＭＯＳＦＥＴ１
２及び１５の抵抗分による分圧値がＩＧＢＴ３のゲート
電圧Ｖｇとなるため、ゲート電圧Ｖｇは低下する。この
ため、ゲート電圧Ｖｇが電源電圧１１に対して低下する
から、コレクタ電流が制限されることになり現状流れて
いる電流値が低減されることになる。
【００３２】そして、異常検出回路３２で異常が検出さ
れた後、所定時間Ｔ1 が経過すると、遅延回路３５の出
力がＨＩＧＨレベルとなるから、ＯＲ回路３７の出力が
ＨＩＧＨレベルとなる。このため、ＡＮＤ回路２３の反
転出力がＨＩＧＨレベルとなり、ＭＯＳＦＥＴ１２は遮
断状態となる。また、ＡＮＤ回路３３の出力がＬＯＷレ
ベルとなることから、ＭＯＳＦＥＴ１５は遮断状態とな
りＭＯＳＦＥＴ１４は導通状態となる。
れた後、所定時間Ｔ1 が経過すると、遅延回路３５の出
力がＨＩＧＨレベルとなるから、ＯＲ回路３７の出力が
ＨＩＧＨレベルとなる。このため、ＡＮＤ回路２３の反
転出力がＨＩＧＨレベルとなり、ＭＯＳＦＥＴ１２は遮
断状態となる。また、ＡＮＤ回路３３の出力がＬＯＷレ
ベルとなることから、ＭＯＳＦＥＴ１５は遮断状態とな
りＭＯＳＦＥＴ１４は導通状態となる。
【００３３】このＭＯＳＦＥＴ１４は高抵抗となるよう
に設定されているから、ＩＧＢＴ３はソフト遮断される
ことになる。そして、異常検出回路３２で異常が検出さ
れた時点から遅延回路３５の遅延時間Ｔ1 が経過してＯ
Ｒ回路３７の出力がＨＩＧＨレベルになった時点から遅
延回路３８の遅延時間Ｔ3 が経過した時点で遅延回路３
８の出力がＨＩＧＨレベルに切り換わると、ＩＧＢＴ３
のオフ制御用のＭＯＳＦＥＴ１３が導通状態に切り換わ
る。
に設定されているから、ＩＧＢＴ３はソフト遮断される
ことになる。そして、異常検出回路３２で異常が検出さ
れた時点から遅延回路３５の遅延時間Ｔ1 が経過してＯ
Ｒ回路３７の出力がＨＩＧＨレベルになった時点から遅
延回路３８の遅延時間Ｔ3 が経過した時点で遅延回路３
８の出力がＨＩＧＨレベルに切り換わると、ＩＧＢＴ３
のオフ制御用のＭＯＳＦＥＴ１３が導通状態に切り換わ
る。
【００３４】これによって、ＭＯＳＦＥＴ１２が遮断状
態、ＭＯＳＦＥＴ１３が導通状態となるため、ＩＧＢＴ
３は遮断状態に制御されることになる。これによって、
ＩＧＢＴ３がオフしている期間中のゲート及びエミッタ
間のインピーダンスの低減が図られることになる。一
方、異常検出回路３２に替えて過電流検出回路３１にお
いて過電流が検出された場合には、ＯＲ回路３４の出力
がＨＩＧＨレベルとなることから、上記と同様の動作を
行うことになる。
態、ＭＯＳＦＥＴ１３が導通状態となるため、ＩＧＢＴ
３は遮断状態に制御されることになる。これによって、
ＩＧＢＴ３がオフしている期間中のゲート及びエミッタ
間のインピーダンスの低減が図られることになる。一
方、異常検出回路３２に替えて過電流検出回路３１にお
いて過電流が検出された場合には、ＯＲ回路３４の出力
がＨＩＧＨレベルとなることから、上記と同様の動作を
行うことになる。
【００３５】したがって、ＩＧＢＴ３の過電流を検出し
た場合、また、過熱、不足電圧等、過電流検出回路３１
及び異常検出回路３２において異常を検出した場合に
は、ＩＧＢＴ３を遮断する前に、そのゲート電位Ｖｇを
低減させるようにしたから、高サージ電圧が印加される
ことを回避し、信頼性を向上させることができる。な
お、上記第１の実施の形態においては、パワーデバイス
としてＩＧＢＴ３を適用した場合について説明したがこ
れに限るものではなく、他のパワーデバイスであっても
適用できることはいうまでもない。
た場合、また、過熱、不足電圧等、過電流検出回路３１
及び異常検出回路３２において異常を検出した場合に
は、ＩＧＢＴ３を遮断する前に、そのゲート電位Ｖｇを
低減させるようにしたから、高サージ電圧が印加される
ことを回避し、信頼性を向上させることができる。な
お、上記第１の実施の形態においては、パワーデバイス
としてＩＧＢＴ３を適用した場合について説明したがこ
れに限るものではなく、他のパワーデバイスであっても
適用できることはいうまでもない。
【００３６】また、上記第１の実施の形態においては、
異常検出回路３２において、過熱、不足電圧等を検出す
るようにした場合について説明したが、これに限るもの
ではなく、ＩＧＢＴ３の遮断を必要とする異常であれば
適用することができる。なお、上記第１の実施の形態に
おいて、ＩＧＢＴ３がパワーデバイスに対応し、過電流
検出回路３１が過電流検出手段に対応し、異常検出回路
３２が異常検出手段に対応し、保護回路６が遮断手段及
び電流低減手段に対応している。
異常検出回路３２において、過熱、不足電圧等を検出す
るようにした場合について説明したが、これに限るもの
ではなく、ＩＧＢＴ３の遮断を必要とする異常であれば
適用することができる。なお、上記第１の実施の形態に
おいて、ＩＧＢＴ３がパワーデバイスに対応し、過電流
検出回路３１が過電流検出手段に対応し、異常検出回路
３２が異常検出手段に対応し、保護回路６が遮断手段及
び電流低減手段に対応している。
【００３７】次に、本発明の第２の実施の形態を説明す
る。図２は、図３に示すインバータにおいて、各相のア
ームをそれぞれ２つ並列に接続して構成し、ＩＰＭ２ａ
及び２ｂを並列に接続し、各ＩＰＭの対応するＩＧＢＴ
３どうしのゲート端子間を短絡して、並列に接続するよ
うにした場合の回路図の一部を示したものである。な
お、ＩＰＭ２ａ及びＩＰＭ２ｂの構成は、上記第１の実
施の形態におけるＩＰＭ２とほぼ同様であるので、同一
部には同一符号を付与し、その詳細な説明は省略する。
る。図２は、図３に示すインバータにおいて、各相のア
ームをそれぞれ２つ並列に接続して構成し、ＩＰＭ２ａ
及び２ｂを並列に接続し、各ＩＰＭの対応するＩＧＢＴ
３どうしのゲート端子間を短絡して、並列に接続するよ
うにした場合の回路図の一部を示したものである。な
お、ＩＰＭ２ａ及びＩＰＭ２ｂの構成は、上記第１の実
施の形態におけるＩＰＭ２とほぼ同様であるので、同一
部には同一符号を付与し、その詳細な説明は省略する。
【００３８】この第２の実施の形態におけるＩＰＭ２ａ
及びＩＰＭ２ｂは同一に構成され、図１に示すＩＰＭ２
において、保護回路６に、比較器４１、比較器４１に基
準電圧ＶTHを供給するための電源４２、及びＡＮＤ回路
４３が追加されている。なお、比較器４１、電源４２及
びＡＮＤ回路４３が制御手段に対応している。前記電源
４２の基準電圧ＶTHは、例えば、他のＩＰＭにおいて、
後述の過電流・異常検出回路３０の動作によってそのＩ
ＧＢＴ３のゲート電圧Ｖｇの低減がなされたとみなすこ
との可能な値に設定される。
及びＩＰＭ２ｂは同一に構成され、図１に示すＩＰＭ２
において、保護回路６に、比較器４１、比較器４１に基
準電圧ＶTHを供給するための電源４２、及びＡＮＤ回路
４３が追加されている。なお、比較器４１、電源４２及
びＡＮＤ回路４３が制御手段に対応している。前記電源
４２の基準電圧ＶTHは、例えば、他のＩＰＭにおいて、
後述の過電流・異常検出回路３０の動作によってそのＩ
ＧＢＴ３のゲート電圧Ｖｇの低減がなされたとみなすこ
との可能な値に設定される。
【００３９】前記比較器４１は、その非反転入力端子が
ＩＧＢＴ３のゲート端子と接続され、その反転入力端子
は、電源４２を介してＩＧＢＴ３のエミッタ側に接続さ
れている。そして比較器４１の出力はＡＮＤ回路４３の
一方の入力端子に反転入力される。このＡＮＤ回路４３
の他方の入力端子には、前記論理反転回路２２の出力が
反転入力され、ＡＮＤ回路４３の出力は、ＯＲ回路３４
の一方の入力端子に入力されるようになっている。
ＩＧＢＴ３のゲート端子と接続され、その反転入力端子
は、電源４２を介してＩＧＢＴ３のエミッタ側に接続さ
れている。そして比較器４１の出力はＡＮＤ回路４３の
一方の入力端子に反転入力される。このＡＮＤ回路４３
の他方の入力端子には、前記論理反転回路２２の出力が
反転入力され、ＡＮＤ回路４３の出力は、ＯＲ回路３４
の一方の入力端子に入力されるようになっている。
【００４０】そして、このＯＲ回路３４の他方の入力端
子には、前記過電流検出回路３１及び異常検出回路３２
からなる過電流・異常検出回路３０の出力が入力される
ようになっている。そして、ＩＰＭ２ａのＩＧＢＴ３ａ
とＩＰＭ２ｂのＩＧＢＴ３ｂとが並列に接続され、各Ｉ
ＧＢＴ３ａ及び３ｂのゲート端子が、短絡線Ｌによって
短絡されている。
子には、前記過電流検出回路３１及び異常検出回路３２
からなる過電流・異常検出回路３０の出力が入力される
ようになっている。そして、ＩＰＭ２ａのＩＧＢＴ３ａ
とＩＰＭ２ｂのＩＧＢＴ３ｂとが並列に接続され、各Ｉ
ＧＢＴ３ａ及び３ｂのゲート端子が、短絡線Ｌによって
短絡されている。
【００４１】今、ＩＰＭ２ａ及び２ｂが正常である場合
には、ＩＰＭ２ａにおいては、図示しない外部装置から
の制御信号に基づいてＩＧＢＴ３ａが制御され、制御信
号がＨＩＧＨレベルの場合には、ゲート端子には所定の
電圧が印加され、そのゲート電圧Ｖｇは基準電圧ＶTHよ
りも高いから、比較回路４１の出力はＨＩＧＨレベルと
なり、また、制御信号がＨＩＧＨレベルである。よっ
て、ＡＮＤ回路４３には、ＬＯＷレベル及びＨＩＧＨレ
ベルの信号が入力されることになりその出力はＬＯＷレ
ベルとなるから、ＯＲ回路３４の出力はＬＯＷレベルを
維持する。逆に、制御信号がＬＯＷレベルの場合には、
論理反転回路２２の出力はＨＩＧＨレベルとなるので、
ＡＮＤ回路４３の出力はＬＯＷレベルとなるから、ＯＲ
回路３４の出力はＬＯＷレベルを維持する。
には、ＩＰＭ２ａにおいては、図示しない外部装置から
の制御信号に基づいてＩＧＢＴ３ａが制御され、制御信
号がＨＩＧＨレベルの場合には、ゲート端子には所定の
電圧が印加され、そのゲート電圧Ｖｇは基準電圧ＶTHよ
りも高いから、比較回路４１の出力はＨＩＧＨレベルと
なり、また、制御信号がＨＩＧＨレベルである。よっ
て、ＡＮＤ回路４３には、ＬＯＷレベル及びＨＩＧＨレ
ベルの信号が入力されることになりその出力はＬＯＷレ
ベルとなるから、ＯＲ回路３４の出力はＬＯＷレベルを
維持する。逆に、制御信号がＬＯＷレベルの場合には、
論理反転回路２２の出力はＨＩＧＨレベルとなるので、
ＡＮＤ回路４３の出力はＬＯＷレベルとなるから、ＯＲ
回路３４の出力はＬＯＷレベルを維持する。
【００４２】したがって、ゲート駆動回路５及び保護回
路６は、上記第１の実施の形態と同様に、制御信号に応
じて、ＭＯＳＦＥＴ１２及び１３が制御されて、ＩＧＢ
Ｔ３ａが制御されることになる。前記ＩＰＭ２ｂにおい
ても同様に制御されることになる。この状態から、ＩＰ
Ｍ２ａにおいて、ＩＧＢＴ３ａの異常、例えば過熱或い
は電圧不足等を検出した場合には、これが過電流・異常
検出回路３０によって検出され、過電流・異常検出回路
３０の出力信号がＨＩＧＨレベルとして出力されるか
ら、上記第１の実施の形態と同様の動作が行われ、ＩＧ
ＢＴ３ａのゲート電圧Ｖｇａが低減された後、ＩＧＢＴ
３ａは遮断状態に制御されることになる。
路６は、上記第１の実施の形態と同様に、制御信号に応
じて、ＭＯＳＦＥＴ１２及び１３が制御されて、ＩＧＢ
Ｔ３ａが制御されることになる。前記ＩＰＭ２ｂにおい
ても同様に制御されることになる。この状態から、ＩＰ
Ｍ２ａにおいて、ＩＧＢＴ３ａの異常、例えば過熱或い
は電圧不足等を検出した場合には、これが過電流・異常
検出回路３０によって検出され、過電流・異常検出回路
３０の出力信号がＨＩＧＨレベルとして出力されるか
ら、上記第１の実施の形態と同様の動作が行われ、ＩＧ
ＢＴ３ａのゲート電圧Ｖｇａが低減された後、ＩＧＢＴ
３ａは遮断状態に制御されることになる。
【００４３】ここで、ＩＧＢＴ３ａのゲート電圧Ｖｇａ
が低下すると、ＩＧＢＴ３ａ及び３ｂのゲート端子は短
絡されていることから、ＩＰＭ２ｂにおいてもＩＧＢＴ
３ｂのゲート電圧Ｖｇｂが減少し、このゲート電圧Ｖｇ
ｂが電源４２の基準電圧ＶTHを下回ると、比較回路４１
の出力はＬＯＷレベルとなる。このとき、制御信号はＨ
ＩＧＨレベルであるから、ＡＮＤ回路４３には、比較回
路４１からのＬＯＷレベルの信号と論理回路２２からの
ＬＯＷレベルの反転出力とが反転入力されることになる
から、その出力はＨＩＧＨレベルとなる。
が低下すると、ＩＧＢＴ３ａ及び３ｂのゲート端子は短
絡されていることから、ＩＰＭ２ｂにおいてもＩＧＢＴ
３ｂのゲート電圧Ｖｇｂが減少し、このゲート電圧Ｖｇ
ｂが電源４２の基準電圧ＶTHを下回ると、比較回路４１
の出力はＬＯＷレベルとなる。このとき、制御信号はＨ
ＩＧＨレベルであるから、ＡＮＤ回路４３には、比較回
路４１からのＬＯＷレベルの信号と論理回路２２からの
ＬＯＷレベルの反転出力とが反転入力されることになる
から、その出力はＨＩＧＨレベルとなる。
【００４４】したがって、ＩＰＭ２ｂの過電流・異常検
出回路３０において異常を検出しない場合でも、ＡＮＤ
回路４３からのＨＩＧＨレベルの信号が入力されＯＲ回
路３４に入力され、その出力がＨＩＧＨレベルとなるか
ら、前記ＩＰＭ２ａと同様に、ＩＧＢＴ３ｂのゲート電
圧Ｖｇｂが減圧された後、ＩＧＢＴ３ｂは遮断されるこ
とになる。
出回路３０において異常を検出しない場合でも、ＡＮＤ
回路４３からのＨＩＧＨレベルの信号が入力されＯＲ回
路３４に入力され、その出力がＨＩＧＨレベルとなるか
ら、前記ＩＰＭ２ａと同様に、ＩＧＢＴ３ｂのゲート電
圧Ｖｇｂが減圧された後、ＩＧＢＴ３ｂは遮断されるこ
とになる。
【００４５】したがって、ＩＰＭ２ａの過電流・異常検
出回路３０において異常を検出し、ＩＧＢＴ３ａを遮断
制御した場合には、他のＩＰＭ２ｂの過電流・異常検出
回路３０において、異常を検出しているかどうかに関わ
らず、遮断制御したＩＧＢＴ３ａに対応するＩＧＢＴ３
ｂを遮断制御するようにしたから、並列接続されている
ＩＰＭにおいて、対応するＩＧＢＴがほぼ同時に遮断制
御されることになる。よって、特定のＩＰＭのみがゲー
ト遮断されることによって、並列接続している他のＩＰ
Ｍにおいて、その動作が不平衡となり特定のＩＰＭに対
して電流集中する等といった現象が発生することはな
く、信頼性をより向上させることができる。
出回路３０において異常を検出し、ＩＧＢＴ３ａを遮断
制御した場合には、他のＩＰＭ２ｂの過電流・異常検出
回路３０において、異常を検出しているかどうかに関わ
らず、遮断制御したＩＧＢＴ３ａに対応するＩＧＢＴ３
ｂを遮断制御するようにしたから、並列接続されている
ＩＰＭにおいて、対応するＩＧＢＴがほぼ同時に遮断制
御されることになる。よって、特定のＩＰＭのみがゲー
ト遮断されることによって、並列接続している他のＩＰ
Ｍにおいて、その動作が不平衡となり特定のＩＰＭに対
して電流集中する等といった現象が発生することはな
く、信頼性をより向上させることができる。
【００４６】なお、上記第２の実施の形態においては、
インバータの各相のアームを２つ並列に設けた場合につ
いて説明したがこれに限らず、複数並列に接続する場合
であれば適用することができる。また、上記第２の実施
の形態においては、異常検出時にＩＧＢＴ３を遮断する
前に、ＩＧＢＴ３を流れる電流低減を図るようになって
いるＩＰＭに適用した場合について説明したが、電流低
減を図るようにしたＩＰＭでなくとも適用することがで
き、この場合にも特定にＩＰＭに対して電流集中する等
といった現象が発生することを回避することができる。
しかしながら、ＩＧＢＴ３を遮断する前に電流低減を図
るようにした方が、前述のように高サージ電圧が印加さ
れることを防止することができるため、好ましい。
インバータの各相のアームを２つ並列に設けた場合につ
いて説明したがこれに限らず、複数並列に接続する場合
であれば適用することができる。また、上記第２の実施
の形態においては、異常検出時にＩＧＢＴ３を遮断する
前に、ＩＧＢＴ３を流れる電流低減を図るようになって
いるＩＰＭに適用した場合について説明したが、電流低
減を図るようにしたＩＰＭでなくとも適用することがで
き、この場合にも特定にＩＰＭに対して電流集中する等
といった現象が発生することを回避することができる。
しかしながら、ＩＧＢＴ３を遮断する前に電流低減を図
るようにした方が、前述のように高サージ電圧が印加さ
れることを防止することができるため、好ましい。
【００４７】また、上記各実施の形態においては、前記
ＩＧＢＴ３を保護するための回路として、ＭＯＳＦＥＴ
１５を用いたＩＰＭに適用した場合について説明した
が、前記図５に示すように、ＭＯＳＦＥＴ１５とこれに
直列に接続したツェナーダイオード１６とを用いるよう
にしたＩＰＭにおいても適用することができ、また、直
流電源１に替えて、交流電源を用いる場合であっても適
用できることはいうまでもない。
ＩＧＢＴ３を保護するための回路として、ＭＯＳＦＥＴ
１５を用いたＩＰＭに適用した場合について説明した
が、前記図５に示すように、ＭＯＳＦＥＴ１５とこれに
直列に接続したツェナーダイオード１６とを用いるよう
にしたＩＰＭにおいても適用することができ、また、直
流電源１に替えて、交流電源を用いる場合であっても適
用できることはいうまでもない。
【００４８】また、上記各実施の形態においては、イン
バータを構成するＩＧＢＴに適用した場合について説明
したが、これに限るものではなく、コンバータ、チョッ
パ回路等といった電力変換装置であっても適用すること
ができ、また、ＩＧＢＴに関わらずＭＯＳＦＥＴや電力
制御用に用いられるパワーデバイスに適用することがで
きる。
バータを構成するＩＧＢＴに適用した場合について説明
したが、これに限るものではなく、コンバータ、チョッ
パ回路等といった電力変換装置であっても適用すること
ができ、また、ＩＧＢＴに関わらずＭＯＳＦＥＴや電力
制御用に用いられるパワーデバイスに適用することがで
きる。
【００４９】また、上記各実施の形態においては、ＩＰ
Ｍに適用した場合について説明したが、これに限るもの
ではなく、ＩＧＢＴ、ゲート駆動回路、保護回路をディ
スクリートで構成したシステムであっても適用すること
ができる。
Ｍに適用した場合について説明したが、これに限るもの
ではなく、ＩＧＢＴ、ゲート駆動回路、保護回路をディ
スクリートで構成したシステムであっても適用すること
ができる。
【００５０】
【発明の効果】以上説明したように、本発明の請求項１
に係るパワーデバイスの駆動回路によれば、パワーデバ
イスの過電流が検出されたときだけでなく、これ以外の
何らかの異常が検出された場合であっても、遮断手段が
作動する前にパワーデバイスを流れる電流量を低減さ
せ、その後パワーデバイスを遮断するようにしたから、
高サージ電圧が印加されることを回避し、信頼性を向上
させることができる。
に係るパワーデバイスの駆動回路によれば、パワーデバ
イスの過電流が検出されたときだけでなく、これ以外の
何らかの異常が検出された場合であっても、遮断手段が
作動する前にパワーデバイスを流れる電流量を低減さ
せ、その後パワーデバイスを遮断するようにしたから、
高サージ電圧が印加されることを回避し、信頼性を向上
させることができる。
【００５１】また、請求項２及び請求項３に係るパワー
デバイスの駆動回路によれば、パワーデバイスへの制御
信号がパワーデバイスを導通状態に制御する信号であり
且つパワーデバイスの制御端子への入力信号が導通制御
信号に相当する信号レベルでないときにはパワーデバイ
スを遮断するようにしたため、複数のパワーデバイスが
そのパワーデバイスの制御端子間を短絡して並列化され
た状態で何れかのパワーデバイスの異常が検出されてこ
れが遮断状態に制御されると、他のパワーデバイスも遮
断されるから、何れかのパワーデバイスへの電流集中等
が発生することを防止することができる。特に、請求項
２に係るパワーデバイスの駆動回路によれば、パワーデ
バイスを遮断する前にパワーデバイスを流れる電流量を
低減させた後遮断するようにしたから、高サージ電圧が
印加されることも回避することができる。
デバイスの駆動回路によれば、パワーデバイスへの制御
信号がパワーデバイスを導通状態に制御する信号であり
且つパワーデバイスの制御端子への入力信号が導通制御
信号に相当する信号レベルでないときにはパワーデバイ
スを遮断するようにしたため、複数のパワーデバイスが
そのパワーデバイスの制御端子間を短絡して並列化され
た状態で何れかのパワーデバイスの異常が検出されてこ
れが遮断状態に制御されると、他のパワーデバイスも遮
断されるから、何れかのパワーデバイスへの電流集中等
が発生することを防止することができる。特に、請求項
２に係るパワーデバイスの駆動回路によれば、パワーデ
バイスを遮断する前にパワーデバイスを流れる電流量を
低減させた後遮断するようにしたから、高サージ電圧が
印加されることも回避することができる。
【図１】本発明の第１の実施の形態におけるＩＰＭの一
例を示す回路図の一部である。
例を示す回路図の一部である。
【図２】本発明の第２の実施の形態におけるＩＰＭの一
例を示す回路図の一部である。
例を示す回路図の一部である。
【図３】ＩＰＭを用いてインバータを構成した場合の一
例を示す回路図である。
例を示す回路図である。
【図４】従来のＩＰＭの一例を示す回路図の一部であ
る。
る。
【図５】従来のＩＰＭのその他の例を示す回路図であ
る。
る。
１ 直流電源
２，２ａ，２ｂ ＩＰＭ（インテリジェントパワーモジ
ュール） ３，３ａ，３ｂ ＩＧＢＴ ４ ダイオード ５ ゲート駆動回路 ６ 保護回路 ３０ 過電流・異常検出回路 ３１ 過電流検出回路 ３２ 異常検出回路
ュール） ３，３ａ，３ｂ ＩＧＢＴ ４ ダイオード ５ ゲート駆動回路 ６ 保護回路 ３０ 過電流・異常検出回路 ３１ 過電流検出回路 ３２ 異常検出回路
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5G053 AA01 AA12 AA14 CA02 EA03
EB01 EC03
5H007 AA17 CA01 CB02 CB05 CC07
DC02 FA01 FA03 FA13 FA18
FA19
5H740 BA13 BB02 BB05 BC01 BC02
MM05 MM12
Claims (3)
- 【請求項１】 パワーデバイスの過電流を検出する過電
流検出手段と、 前記パワーデバイスの過電流を除く異常を検出する異常
検出手段と、 前記過電流検出手段で過電流を検出したとき又は前記異
常検出手段で異常を検出したときに前記パワーデバイス
を遮断させる遮断手段と、 前記過電流検出手段で過電流を検出したとき前記遮断手
段が作動する前に前記パワーデバイスを流れる電流量を
低減させる電流低減手段と、を備えたパワーデバイスの
駆動回路において、 前記電流低減手段は、前記異常検出手段で異常を検出し
たときにも前記電流量の低減を図るようになっているこ
とを特徴とするパワーデバイスの駆動回路。 - 【請求項２】 前記パワーデバイスを複数並列に接続す
るときその制御端子間を短絡し、 前記遮断手段は、前記過電流検出手段又は前記異常検出
手段で過電流又は異常を検出したとき、前記パワーデバ
イスの制御端子への入力信号を前記パワーデバイスを遮
断させる遮断信号に切り換えるようにしたパワーデバイ
スの駆動回路であって、 前記パワーデバイスを制御するための制御信号が前記パ
ワーデバイスを導通させる導通制御信号であり且つ前記
制御端子への入力信号が前記導通制御信号に相当する信
号レベルでないことを検出したとき、前記遮断手段及び
電流低減手段を作動させる制御手段を備えることを特徴
とする請求項１記載のパワーデバイスの駆動回路。 - 【請求項３】 パワーデバイスを複数並列に接続すると
きその制御端子間を短絡するようにしたパワーデバイス
の駆動回路であって、 前記パワーデバイスの異常を検出するデバイス異常検出
手段と、 当該デバイス異常検出手段で異常を検出したとき前記パ
ワーデバイスの制御端子への入力信号を前記パワーデバ
イスを遮断させる遮断信号に切り換える遮断手段と、 前記パワーデバイスを駆動するための制御信号が前記パ
ワーデバイスを導通させる導通制御信号であり且つ前記
制御端子への入力信号が前記導通制御信号に相当する信
号レベルでないとき、前記遮断手段を作動させる制御手
段と、を備えることを特徴とするパワーデバイスの駆動
回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001318686A JP3780898B2 (ja) | 2001-10-16 | 2001-10-16 | パワーデバイスの駆動回路 |
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|---|---|---|---|
| JP2001318686A JP3780898B2 (ja) | 2001-10-16 | 2001-10-16 | パワーデバイスの駆動回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2003134797A true JP2003134797A (ja) | 2003-05-09 |
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|---|---|---|---|---|
| JP2005176586A (ja) * | 2003-05-16 | 2005-06-30 | Power Integrations Inc | １つの集積回路を超えてトランジスタのサイズを拡張するための方法および装置 |
| JP2007507995A (ja) * | 2003-10-06 | 2007-03-29 | シーメンス アクチエンゲゼルシヤフト | エネルギー蓄積器間の双方向均等充電のためのスイッチングデバイス及びその作動方法 |
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| KR20150087356A (ko) | 2012-12-21 | 2015-07-29 | 미쓰비시덴키 가부시키가이샤 | 구동 보호 회로, 반도체 모듈 및 자동차 |
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| US10351002B2 (en) | 2014-11-14 | 2019-07-16 | Aisin Aw Co., Ltd. | Inverter control device and vehicle control device |
| DE102010062078B4 (de) * | 2010-09-17 | 2021-02-11 | Hyundai Motor Company | Invertersteuerungssystem |
| US11515700B2 (en) | 2019-11-18 | 2022-11-29 | Fuji Electric Co., Ltd. | Drive circuit of voltage-controlled power semiconductor element |
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|---|---|---|---|---|
| CN107492875B (zh) * | 2017-09-11 | 2018-11-20 | 广东美的制冷设备有限公司 | 智能功率模块及空调器控制器 |
| CN107492877B (zh) * | 2017-09-11 | 2018-11-20 | 广东美的制冷设备有限公司 | 智能功率模块及空调器控制器 |
| WO2019047474A1 (zh) | 2017-09-11 | 2019-03-14 | 广东美的制冷设备有限公司 | 智能功率模块及空调器控制器 |
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| JPH09238476A (ja) * | 1996-03-01 | 1997-09-09 | Fuji Electric Co Ltd | 半導体素子の異常検出および保護回路 |
| JP2001161078A (ja) * | 1999-09-20 | 2001-06-12 | Toshiba Corp | 電力変換器制御装置 |
-
2001
- 2001-10-16 JP JP2001318686A patent/JP3780898B2/ja not_active Expired - Fee Related
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