JP3667690B2 - 出力バッファ回路及び半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の出力バッファ回路に関し、特に外部からの制御信号にしたがって出力インピーダンスの切り替えが可能な出力バッファ回路に関する。
【０００２】
【従来の技術】
近年の半導体集積回路装置を用いたシステムでは、処理の高速化がより一層進んだ結果、例えば、数百ＭＨｚのクロックで動作するＤＲＡＭ（Dynamic Random Access Memory）やＳＤＲＡＭ（Synchronous DRAM）等の記憶装置が用いられるようになってきた。また、低消費電力化の要求に応じて電源電圧が低下し、例えば、１．５Ｖ程度の低電圧で動作する半導体集積回路装置も用いられる。
【０００３】
このように高速でかつ低電圧で動作するシステムでは、電源電圧や周囲温度の変動、あるいは素子性能の違いに対して、半導体集積回路装置が備える出力バッファ回路の駆動能力やスルーレートの変動を抑制し、ノイズの増大や誤動作を防止することが重要になる。
【０００４】
従来の出力バッファ回路のうち、出力インピーダンスを変えて駆動能力を変える構成は、例えば、特開平０５−１７５４４４号公報、あるいは特開平２−０９２０１９号公報等で提案されている。一方、出力パルス波形のｔｒ（立ち上がり時間）／ｔｆ（立ち下がり時間）を変えてスルーレートを変えるための構成は、例えば、特開２００１−６８９８６号公報、あるいは特開２０００−３３２５９３号公報等で提案されている。
【０００５】
【発明が解決しようとする課題】
ＤＤＲ（Double data rate）−ＳＤＲＡＭのように、システムクロックＣＬＫの立ち上がりと立ち下がりタイミングでそれぞれデータを出力する（図１１参照）記憶装置からのデータを受信する半導体集積回路装置では、データ送信側の出力タイミング（図１１の立ち上がり波形と立ち下がり波形のクロスポイントＣＰ）がシステムクロックＣＬＫに対して半周期（ｔｃｋ／２）以上ずれると、送信されたデータを正しく受け取ることができなくなる。特に実際のシステムでは、配線による遅延等もあるため、クロスポイントＣＰの変動を許容するマージン（ウィンドウ）が非常に少なくなる。
【０００６】
また、出力バッファ回路のスルーレートが小さくなった場合、高速動作させる際に出力パルスの振幅を最大値にすることができないため、「１」または「０」の論理を正しく判定することができなくなる。一方、出力バッファ回路のスルーレートが大きくなった場合、高周波成分の増大により出力パルスの波形が歪んでしまうため、ノイズが増加することでシステムの誤動作の要因となる。
【０００７】
そこで、データ送信側でクロスポイントＣＰやスルーレートの変動を補償すればよいが、例えば、出力インピーダンスを調整しただけではクロスポイントＣＰやスルーレートの変動を補償できるものではない。また、スルーレートだけを調整しても、クロスポイントＣＰやスルーレートは出力インピーダンス及び電源電圧のそれぞれの変動に依存するため、高速でかつ低電圧で動作するシステムで必要な変動範囲内に十分に補償することができない。
【０００８】
特に、スルーレートだけを調整した場合は、駆動能力の低下により出力信号のＨｉｇｈレベルが低下したりＬｏｗレベルが上昇したときに「１」または「０」の論理を正しく判定することができなくなる。また、出力バッファ回路の出力インピーダンスは、システムに実装された状態でも負荷電流や出力レベルをモニタすることで変動を容易に検出することが可能であるが、スルーレートはモニタすることが容易でないため変動を検出することが困難であるという問題もある。
【０００９】
上記したような従来の出力バッファ回路は、出力インピーダンスまたはスルーレートのいずれか一方だけを調整する構成を提案したものであり、システムに実装された状態で、電源電圧や周囲温度の変動に対してクロスポイントやスルーレートの変動を十分に補償することができないという問題があった。
【００１０】
また、クロスポイントやスルーレートを制御する場合、以下に記載する問題も生じる。
【００１１】
一般に、高速に動作するＤＤＲ−ＤＲＡＭ等の半導体集積回路装置を有するシステムでは、システムクロックに該半導体集積回路装置が備える出力バッファ回路のデータ出力タイミングを一致させるために、ＤＬＬやＰＬＬ等から成る位相同期回路が用いられる。位相同期回路は出力バッファ回路と同様の遅延量を有する回路を利用して出力バッファ回路の遅延量をモニタし、システムクロックから該遅延量を補償するための補償クロックを生成し、生成した補償クロックに出力バッファ回路のデータ出力タイミングを同期させる回路である。
【００１２】
システム性能を向上させるために出力バッファ回路のインピーダンスやスルーレートを制御する場合、出力バッファ回路のデータ出力タイミングはインピーダンスやスルーレートを制御することで変動する。
【００１３】
したがって、システムクロックに出力バッファ回路のデータ出力タイミングを正確に一致させるためには、上記出力バッファ回路のモニタ回路も出力バッファ回路の遅延量の変動に応じて遅延量を変える必要がある。
【００１４】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、システムに実装された状態でも電源電圧や周囲温度の変動に対して出力パルスの立ち上がり波形と立ち下がり波形のクロスポイントの変動やスルーレートの変動を十分に補償することが可能な出力バッファ回路を提供することを目的とする。
【００１５】
また、本発明はインピーダンス及びスルーレートを制御する半導体集積回路においても出力バッファ回路のデータ出力タイミングの変動を十分に補償することが可能な位相同期回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため本発明の出力バッファ回路は、入力されたパルス波形から成るデータを所定の出力インピーダンス及びスルーレートで出力するための出力バッファ回路であって、
前記データにしたがって負荷を駆動する少なくとも１対の第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタ、並びに前記第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタと共に前記負荷を駆動する少なくとも１対の第２のｐチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタを備えたメインドライバ部と、
前記データにしたがって前記第１のｐチャネルＭＯＳトランジスタを駆動する少なくとも１対の第３のｐチャネルＭＯＳトランジスタ及び第３のｎチャネルＭＯＳトランジスタ、前記データにしたがって前記第１のｎチャネルＭＯＳトランジスタを駆動する少なくとも１対の第４のｐチャネルＭＯＳトランジスタ及び第４のｎチャネルＭＯＳトランジスタ、前記第３のｎチャネルＭＯＳトランジスタと共に前記第１のｐチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｎチャネルＭＯＳトランジスタ、並びに前記第４のｐチャネルＭＯＳトランジスタと共に前記第１のｎチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｐチャネルＭＯＳトランジスタを備えたプリドライバ部と、
前記第２のｐチャネルＭＯＳトランジスタと共に前記第５のｎチャネルＭＯＳトランジスタの動作・非動作を制御し、前記第２のｎチャネルＭＯＳトランジスタと共に前記第５のｐチャネルＭＯＳトランジスタの動作・非動作を制御するための制御信号をそれぞれ生成する制御部と、
を有する構成である。
【００１７】
このとき、前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタの数と、前記第５のｎチャネルＭＯＳトランジスタ及び前記第５のｐチャネルＭＯＳトランジスタの数とが等しくてもよく、
前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタの数と、前記第５のｎチャネルＭＯＳトランジスタ及び前記第５のｐチャネルＭＯＳトランジスタの数とが異なっていてもよい。
【００１８】
また、本発明の他の出力バッファ回路は、入力されたパルス波形から成るデータを所定の出力インピーダンス及びスルーレートで出力するための出力バッファ回路であって、
前記データにしたがって負荷を駆動する少なくとも１対の第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタ、並びに前記第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタと共に前記負荷を駆動する少なくとも１対の第２のｐチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタを備えたメインドライバ部と、
前記データにしたがって前記第１のｐチャネルＭＯＳトランジスタを駆動する少なくとも１対の第３のｐチャネルＭＯＳトランジスタ及び第３のｎチャネルＭＯＳトランジスタ、前記データにしたがって前記第１のｎチャネルＭＯＳトランジスタを駆動する少なくとも１対の第４のｐチャネルＭＯＳトランジスタ及び第４のｎチャネルＭＯＳトランジスタ、前記第３のｎチャネルＭＯＳトランジスタと共に前記第１のｐチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｎチャネルＭＯＳトランジスタ、前記第３のｐチャネルＭＯＳトランジスタと共に前記第１のｐチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｐチャネルＭＯＳトランジスタ、前記第４のｐチャネルＭＯＳトランジスタと共に前記第１のｎチャネルＭＯＳトランジスタを駆動する少なくとも１つの第６のｐチャネルＭＯＳトランジスタ、並びに前記第４のｎチャネルＭＯＳトランジスタと共に前記第１のｎチャネルＭＯＳトランジスタを駆動する少なくとも１つの第６のｎチャネルＭＯＳトランジスタを備えたプリドライバ部と、
前記第２のｐチャネルＭＯＳトランジスタと共に前記第５のｐチャネルＭＯＳトランジスタ及び前記第５のｎチャネルＭＯＳトランジスタの動作・非動作を制御し、前記第２のｎチャネルＭＯＳトランジスタと共に前記第６のｐチャネルＭＯＳトランジスタ及び前記第６のｎチャネルＭＯＳトランジスタの動作・非動作を制御するための制御信号をそれぞれ生成する制御部と、
を有する構成である。
【００１９】
このとき、前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタの数と、前記第５のｎチャネルＭＯＳトランジスタ、前記第５のｐチャネルＭＯＳトランジスタ、前記第６のｎチャネルＭＯＳトランジスタ及び前記第６のｐチャネルＭＯＳトランジスタの数とが等しくてもよく、
前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタの数と、前記第５のｎチャネルＭＯＳトランジスタ、前記第５のｐチャネルＭＯＳトランジスタ、前記第６のｎチャネルＭＯＳトランジスタ及び前記第６のｐチャネルＭＯＳトランジスタの数とが異なっていてもよい。
【００２０】
なお、前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタは、
オンした状態で前記メインドライバ部から出力されるパルスの立ち上がり時間及び立ち下がり時間に対する影響が少ない、前記第１のｐチャネルＭＯＳトランジスタ及び前記第１のｎチャネルＭＯＳトランジスタよりもゲート幅が狭く形成された小さいデバイスサイズであることが望ましい。
【００２１】
一方、本発明の半導体集積回路装置は、上記記載のいずれかの出力バッファ回路と、
前記出力バッファ回路と同様に構成され、前記制御信号にしたがって前記出力バッファ回路と同様にトランジスタの動作がそれぞれ制御される、前記出力バッファ回路とのトランジスタサイズ比に基づいて前記出力バッファ回路の実負荷から求められた擬似負荷が出力に接続されるディレイモニタ回路と、
を有する構成である。
【００２２】
または、上記記載のいずれかの出力バッファ回路と、
前記データの出力タイミングをそれぞれ所定量だけ遅延させる複数のキャパシタ、及び前記制御信号にしたがって前記キャパシタによる遅延を有効または無効にそれぞれ切り換える複数のスイッチを備え、前記出力バッファ回路とのトランジスタサイズ比に基づいて前記出力バッファ回路の実負荷から求められた擬似負荷が出力に接続されるディレイモニタ回路と、
を有する構成である。
【００２３】
ここで、前記ディレイモニタ回路が備えるトランジスタは、
前記出力バッファ回路が備えるトランジスタよりもゲート幅が狭く形成された小さいデバイスサイズであることが望ましい。
【００２４】
上記のように構成された出力バッファ回路では、メインドライバ部に第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタと共に負荷を駆動する少なくとも１対の第２のｐチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタを備え、プリドライバ部に第３のｎチャネルＭＯＳトランジスタと共に第１のｐチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｎチャネルＭＯＳトランジスタ、並びに第４のｐチャネルＭＯＳトランジスタと共に第１のｎチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｐチャネルＭＯＳトランジスタを備えることで、同一の制御信号により出力インピーダンス及び出力パルスのスルーレートを同時に調整することができる。
【００２５】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００２６】
まず、本発明の出力バッファ回路を備える半導体集積回路装置の一例として、ＤＲＡＭ（ＳＤＲＡＭ等を含む）の構成を説明する。
【００２７】
図１は本発明の出力バッファ回路を備える半導体集積回路装置であるＤＲＡＭの一構成例を示すブロック図である。
【００２８】
図１に示すように、ＤＲＡＭは、データが格納される複数のメモリセルから成るメモリアレイ１と、データの書き込み／読み出しを行うメモリセルに対してアクセスするためにアドレス（Ai）をデコードするＸデコーダ（Ｘ−ＤＥＣ）２及びＹデコーダ（Ｙ−ＤＥＣ）３と、外部から入力されるアドレスを一時的に保持するＲＯＷアドレスバッファ４及びＣＯＬＵＭアドレスバッファ５と、外部から入力される各種制御信号にしたがってＤＲＡＭの動作を制御するコントロール回路６と、外部から入力される各種制御信号にしたがってＤＲＡＭを所定の動作モードで動作させるモードコントロール回路７と、メモリアレイ１から読み出された出力データを一時的に保持すると共に所定のタイミングでＤＱ端子から出力する出力バッファ回路８と、システムクロックＣＬＫに出力バッファ回路のデータ出力タイミングを一致させるための位相同期回路９とを有する構成である。
【００２９】
なお、メモリアレイ１に格納されたデータは不図示のセンスアンプによって読み出されて出力バッファ回路８に転送される。また、ＤＲＡＭに格納するデータはＤＱ端子を介して入力され、不図示のドライバ回路によって書き込みアドレスに対応するメモリセルに書き込まれる。
【００３０】
コントロール回路６には、例えば、／ＲＡＳ（Row Address Strobe command）、／ＣＡＳ（Column Address Strobe command）、／ＷＥ（Write Enable）、／ＣＳ(Chip select)、ＣＫＥ（Clock Enable）、ＣＬＫ（Clock）、／ＣＬＫ、ＤＭ（input/output mask）等の制御信号が入力される。なお、「／」はＬｏｗレベル時に有意な信号であることを示す。
【００３１】
このような構成において、上述したように、メモリアレイ１から不図示のセンスアンプによって読み出されたデータは、不図示のバッファメモリで一旦保持され、コントロール回路６及びモードコントロール回路７による制御タイミングにしたがって出力バッファ回路８からＤＱ端子を介して外部に出力される。一方、外部からＤＱ端子を介して入力されたデータは不図示のバッファメモリに一旦保持され、コントロール回路６及びモードコントロール回路７による制御タイミングにしたがって不図示の書き込みアンプを介してメモリアレイ１に書き込まれる。このとき、出力バッファ回路８はコントロール回路６からの制御信号にしたがってその出力がＨｉｇｈインピーダンスで維持される。
【００３２】
位相同期回路９は、上述したようにＤＬＬやＰＬＬ等から構成され、不図示の出力バッファ回路８と同様の遅延量を有する回路により出力バッファ回路８の遅延量をモニタし、システムクロックＣＬＫから該遅延量を補償するための補償クロックＣＬＫＯＥを生成し、生成した補償クロックＣＬＫＯＥを出力バッファ回路８に供給する。出力バッファ回路８は位相同期回路９から供給された補償クロックＣＬＫＯＥにデータ出力タイミングを同期させて出力する。なお、出力バッファ回路８の遅延量をモニタするための回路は、後述する制御信号φ１〜φＮ、／φ１〜／φＮにより出力インピーダンス、スルーレート、あるいは遅延量が制御される。
【００３３】
（第１の実施の形態）
次に本発明の出力バッファ回路の第１の実施の形態について図面を参照して説明する。
【００３４】
図２は本発明の出力バッファ回路の第１の実施の形態の構成を示す回路図である。
【００３５】
図２に示すように、本実施形態の出力バッファ回路は、ＤＱ端子に繋がる負荷を駆動する、出力インピーダンスが変更可能なメインドライバ部１１と、センスアンプ等から読み出されたデータ（ＤＡＴＡ）にしたがってメインドライバ部１１を駆動する、該メインドライバ部１１の出力パルスのｔｒ／ｔｆを変更するためのプリドライバ部１２と、コントロール回路等から供給される制御信号φ１〜φ６にしたがってメインドライバ部１１の出力インピーダンス及び出力パルスのｔｒ／ｔｆを変更するための信号を生成する制御部１３とを有する構成である。なお、図２に示す制御信号／φ１〜／φ６は、制御信号φ１〜φ６をそれぞれ反転させた信号であり、図２では制御信号φ１〜φ６を反転させるためのインバータ回路がそれぞれ省略されている。制御信号φ１〜φ６は外部から図２に示した出力バッファ回路を含む半導体集積回路装置の外部から入力されるコマンドにしたがって、例えばコントロール回路により生成されて供給される信号である。また、図２に示す出力バッファ回路に供給されるデータは、図１に示した位相同期回路から出力された補償クロックＣＬＫＯＥに同期させた後の信号とする。
【００３６】
メインドライバ部１１は、ドレインがそれぞれ共通に接続された４対のｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと称す）ＱＰ１〜ＱＰ４及びｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタと称す）ＱＮ１〜ＱＮ４を有する構成である。
【００３７】
ｐＭＯＳトランジスタＱＰ１〜ＱＰ４のソースはそれぞれ電源ＶＤＤに接続され、ｎＭＯＳトランジスタＱＮ１〜ＱＮ４のソースはそれぞれ接地電位に接続され、ｐＭＯＳトランジスタＱＰ１〜ＱＰ４及びｎＭＯＳトランジスタＱＮ１〜ＱＮ４のドレインはそれぞれＤＱ端子に接続される。また、ｐＭＯＳトランジスタＱＰ１及びｎＭＯＳトランジスタＱＮ１のゲートはそれぞれプリドライバ部１２に接続され、ｐＭＯＳトランジスタＱＰ２〜ＱＰ４及びｎＭＯＳトランジスタＱＮ２〜ＱＮ４のゲートはそれぞれ制御部１３に接続される。
【００３８】
ｐＭＯＳトランジスタＱＰ２〜ＱＰ４はｐＭＯＳトランジスタＱＰ１と共にＤＱ端子に繋がる負荷を駆動することでメインドライバ部１１のＨｉｇｈデータ出力時の出力インピーダンスを調整するためのものである。また、ｎＭＯＳトランジスタＱＮ２〜ＱＮ４はｎＭＯＳトランジスタＱＮ１と共に負荷を駆動することでメインドライバ部１１のＬｏｗデータ出力時の出力インピーダンスを調整するためのものである。
【００３９】
ｐＭＯＳトランジスタＱＰ２〜ＱＰ４及びｎＭＯＳトランジスタＱＮ２〜ＱＮ４は、出力パルスのｔｒ／ｔｆへの影響が少ないｐＭＯＳトランジスタＱＰ１及びｎＭＯＳトランジスタＱＮ１よりも小さいデバイスサイズ（ゲート幅が狭い）のトランジスタが用いられる。ｐＭＯＳトランジスタＱＰ１に並列に接続するｐＭＯＳトランジスタの数、及びｎＭＯＳトランジスタＱＮ１に並列に接続するｎＭＯＳトランジスタの数は３つに限定されるものではなく、少なくとも１つ以上であればいくつであってもよい。
【００４０】
プリドライバ部１２は、メインドライバ部１１のｐＭＯＳトランジスタＱＰ１を駆動するためのｐＭＯＳトランジスタＱＰ１１及びｎＭＯＳトランジスタＱＮ１１と、ｎＭＯＳトランジスタＱＮ１１によるｐＭＯＳトランジスタＱＰ１の駆動能力を調整するためのｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４と、ｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４をＯＮ／ＯＦＦさせるｎＭＯＳトランジスタＱＮ１５〜ＱＮ１７と、メインドライバ部１１のｎＭＯＳトランジスタＱＮ１を駆動するためのｐＭＯＳトランジスタＱＰ２１及びｎＭＯＳトランジスタＱＮ２１と、ｐＭＯＳトランジスタＱＰ２１によるｎＭＯＳトランジスタＱＮ１の駆動能力を調整するためのｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４と、ｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４をＯＮ／ＯＦＦさせるｐＭＯＳトランジスタＱＰ２５〜ＱＰ２７とを有する構成である。ｎＭＯＳトランジスタＱＮ１５〜ＱＮ１７は制御信号φ１〜φ３で制御され、ｐＭＯＳトランジスタＱＰ２５〜ＱＰ２７は制御信号／φ４〜／φ６で制御される。なお、図２では、ｐＭＯＳトランジスタＱＰ１１及びｎＭＯＳトランジスタＱＮ１１を外部から供給されるデータ（ＤＡＴＡ）にしたがって駆動するインバータＩＮＶ１、及びｐＭＯＳトランジスタＱＰ２１及びｎＭＯＳトランジスタＱＮ２１を外部から供給されるデータ（ＤＡＴＡ）にしたがって駆動するインバータＩＮＶ２を備える構成を例示しているが、インバータＩＮＶ１、ＩＮＶ２は論理上問題がなければ無くてもよく、論理を反転しないドライバ回路であってもよい。
【００４１】
ｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４は、ｎＭＯＳトランジスタＱＮ１１と共に負荷であるｐＭＯＳトランジスタＱＰ１を駆動することでｐＭＯＳトランジスタＱＰ１がＯＦＦからＯＮする時間、すなわちメインドライバ部１１の出力パルスの立ち上がり時間ｔｒを調整するためのものである。また、ｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４は、ｐＭＯＳトランジスタＱＰ２１と共に負荷であるｎＭＯＳトランジスタＱＮ１を駆動することでｎＭＯＳトランジスタＱＮ１がＯＦＦからＯＮする時間、すなわちメインドライバ部１１の出力パルスの立ち下がり時間ｔｆを調整するためのものである。ｎＭＯＳトランジスタＱＮ１１に並列に接続するｎＭＯＳトランジスタの数、ｐＭＯＳトランジスタＱＰ２１に並列に接続するｐＭＯＳトランジスタの数は３つに限定されるものではなく、少なくとも１つ以上であればいくつであってもよい。
【００４２】
制御部１３は、外部から供給される制御信号φ１〜φ６にしたがって、メインドライバ部１１のｐＭＯＳトランジスタＱＰ２〜ＱＰ４及びｎＭＯＳトランジスタＱＮ２〜ＱＮ４、並びにプリドライバ部１２のｎＭＯＳトランジスタＱＮ１５〜ＱＮ１７及びｐＭＯＳトランジスタＱＰ２５〜ＱＰ２７とをそれぞれＯＮ／ＯＦＦさせるための信号を生成する論理和ゲートＮＯＲ１〜３、論理積ゲートＮＡＮＤ１〜３、及びインバータＩＮＶ１１〜１６から成る論理回路である。
【００４３】
なお、図２では、上述したようにｎＭＯＳトランジスタＱＮ１５〜ＱＮ１７のＯＮ／ＯＦＦを制御信号φ１〜φ３で制御することで、ｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４をｎＭＯＳトランジスタＱＮ１１と共に駆動させ、ｐＭＯＳトランジスタＱＰ２５〜ＱＰ２７のＯＮ／ＯＦＦを制御信号／φ４〜／φ６で制御することで、ｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４をｐＭＯＳトランジスタＱＰ２１と共に駆動させる構成を示している。しかしながら、プリドライバ部１２は、メインドライバ部１１と同様に、制御部１３の論理回路から出力される制御信号によりｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４及びｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４をそれぞれ直接動作させて、ｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４をｎＭＯＳトランジスタＱＮ１１と共に駆動させ、ｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４をｐＭＯＳトランジスタＱＰ２１と共に駆動させる構成であってもよい。
【００４４】
逆に、メインドライバ部１１は、プリドライバ部１２と同様に、ｐＭＯＳトランジスタＱＰ２〜ＱＰ４に対してそれぞれ直列にｐＭＯＳトランジスタＸＰ２〜ＸＰ４を接続し、ｎＭＯＳトランジスタＱＮ２〜ＱＮ４に対してそれぞれ直列にｎＭＯＳトランジスタＸＮ２〜ＸＮ４を接続し、ｐＭＯＳトランジスタＸＰ２〜ＸＰ４のＯＮ／ＯＦＦを制御信号／φ１〜／φ３で制御することで、ｐＭＯＳトランジスタＱＰ２〜ＱＰ４をｐＭＯＳトランジスタＱＰ１と共に駆動させ、ｎＭＯＳトランジスタＸＮ２〜ＸＮ４のＯＮ／ＯＦＦを制御信号φ４〜φ６で制御することで、ｎＭＯＳトランジスタＱＮ２〜ＱＮ４をｎＭＯＳトランジスタＱＮ１と共に駆動させる構成であってもよい。
【００４５】
このような構成において、図２に示した出力バッファ回路の出力インピーダンスを調整する場合、上述したように、制御信号／φ１〜／φ３をＬｏｗレベルにすることで、対応するｐＭＯＳトランジスタＱＰ２〜ＱＰ４をＯＮさせ、Ｈｉｇｈデータ出力時の出力インピーダンスを小さくする。このとき、ＯＮさせるｐＭＯＳトランジスタの数が多いほど出力インピーダンスはより小さい値になる。同様に、制御信号φ４〜φ６をＨｉｇｈレベルにすることで、対応するｎＭＯＳトランジスタＱＮ２〜ＱＮ４をＯＮさせ、Ｌｏｗデータ出力時の出力インピーダンスを小さくする。このとき、ＯＮさせるｎＭＯＳトランジスタの数が多いほど出力インピーダンスはより小さい値になる。
【００４６】
一方、出力パルスのｔｒ／ｔｆ（スルーレート）を調整する場合、制御信号φ１〜φ３をＨｉｇｈレベルにすることで、対応するｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４をＯＮさせ、ＬｏｗデータからＨｉｇｈデータへの切り換わり時の立ち上がり時間ｔｒを短くする。このとき、ＯＮさせるｎＭＯＳトランジスタの数が多いほど立ち上がり時間ｔｒはより短縮する。同様に、制御信号／φ４〜／φ６をＬｏｗレベルにすることで、対応するｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４をＯＮさせ、ＨｉｇｈデータからＬｏｗデータへの切り換わり時の立ち下がり時間ｔｆを短くする。このとき、ＯＮさせるｐＭＯＳトランジスタの数が多いほど立ち下がり時間ｔｆはより短縮する。
【００４７】
本実施形態では、出力インピーダンスの調整とｔｒ／ｔｆの調整とを同時に行う構成であり、例えば、出力インピーダンスを１段階下げるために制御信号／φ１をＬｏｗレベル、制御信号φ４をＨｉｇｈレベルにすると、同時に、／φ１を反転させたφ１がＨｉｇｈレベルになってｎＭＯＳトランジスタＱＮ１２、ＱＮ１５をそれぞれＯＮさせ、φ４を反転させた／φ４がＬｏｗレベルになってｐＭＯＳトランジスタＱＰ２２、ＱＰ２５をそれぞれＯＮさせるため、ｔｒ／ｔｆがそれぞれ１段階づつ短縮する。同様に、出力インピーダンスを２段階下げればｔｒ／ｔｆもそれぞれ２段階短縮し、出力インピーダンスを３段階下げればｔｒ／ｔｆもそれぞれ３段階短縮する。なお、Ｈｉｇｈデータ出力時の出力インピーダンスと立ち上がり時間ｔｒ、あるいはＬｏｗデータ出力時の出力インピーダンスと立ち下がり時間ｔｆは、それぞれ独立して調整することも可能である。
【００４８】
上述したように、ｐＭＯＳトランジスタＱＰ２〜ＱＰ４及びｎＭＯＳトランジスタＱＮ２〜ＱＮ４は、ｐＭＯＳトランジスタＱＰ１及びｎＭＯＳトランジスタＱＮ１に比べてｔｒ／ｔｆへの影響が少ない小さいデバイスサイズのトランジスタであるため、図２に示した構成では、ｐＭＯＳトランジスタＱＰ１及びｎＭＯＳトランジスタＱＮ１でのみｔｒ／ｔｆを調整する構成を示している。ｐＭＯＳトランジスタＱＰ２〜ＱＰ４及びｎＭＯＳトランジスタＱＮ２〜ＱＮ４のサイズがそれぞれ大きい場合は、各々のトランジスタでｔｒ／ｔｆを調整する構成であってもよい。その場合、インバータＩＮＶ１１〜ＩＮＶ１６をそれぞれプリドライバ部と同様な構成にする必要があるため、回路規模が大きくなってしまう。したがって、図２に示すような１対のｐＭＯＳトランジスタＱＰ１及びｎＭＯＳトランジスタＱＮ１でｔｒ／ｔｆを調整する構成が好ましい。
【００４９】
また、図２に示した構成では、出力インピーダンスの調整段階とｔｒ／ｔｆの調整段階の数がそれぞれ等しい構成を示しているが、これらは一致している必要はなく異なっていてもよい。例えば、図３に示すように、メインドライバ部に８対のｐＭＯＳトランジスタとｎＭＯＳトランジスタを設け、出力インピーダンスが７段階に調整可能な構成にし、ｔｒ／ｔｆは図２と同様に３段階に調整する構成にしてもよい。
【００５０】
一般に、出力バッファ回路の出力インピーダンスが電源電圧や周囲温度の変動によって大きくなると、出力パルスのｔｒ／ｔｆも大きく（長く）なる方向に変化する。したがって、予め出力バッファ回路の出力インピーダンスの変化量とｔｒ／ｔｆの変化量の関係を求めておけば、その出力インピーダンスの補正量と出力パルスのｔｒ／ｔｆの補正量が定まるので、同一の制御信号で出力インピーダンスと出力パルスのｔｒ／ｔｆとを同時に補正することができる。これにより、データ受信側における誤動作が防止され、電源電圧や周囲温度が変動しても正常に動作するシステムを得ることができる。
【００５１】
本実施形態では、出力インピーダンスを大きくすると共にｔｒ／ｔｆが長くなるように制御して出力バッファ回路の出力レベルと出力信号のクロスポイントの変動を補正している。例えば、図４のシミュレーション結果で示すように、ｔｒ／ｔｆを制御しない場合に比べてｔｒ／ｔｆを制御した場合の方が、ｔｒ／ｔｆのクロスポイントの変動幅が約２／３程度に抑制されていることが分かる。なお、図４では、ｔｒ／ｔｆが最悪の状態（worst condition）に対して、ｔｒ／ｔｆを制御する場合、ｔｒ／ｔｆを制御しない場合のそれぞれの最良の状態（best condition）を示している。また、図４では、ｔｒ／ｔｆを制御する場合、ｔｒ／ｔｆを制御しない場合共に出力インピーダンスの制御を行っている場合のシミュレーション結果を示している。
【００５２】
また、図５のシミュレーション結果で示すように、ｔｒ／ｔｆを制御しない場合に比べてｔｒ／ｔｆを制御した場合の方がスルーレートの変動幅が約１／３程度に抑制されていることが分かる。なお、図５では、ｔｒ／ｔｆを制御しない場合で、かつ電源電圧が最小でスルーレートが最も遅くなる素子の高温時の波形（ａ：Device worst）に対し、ｔｒ／ｔｆを制御しない場合で、かつ電源電圧が最大でスルーレートが最も速い素子の低温時の波形（ｂ：Device best）、及びｔｒ／ｔｆを制御する場合で、かつ電源電圧が最大でスルーレートが最も速い素子の低温時の波形（ｃ：Device best）をそれぞれ示している。また、図５では、ｔｒ／ｔｆを制御する場合、ｔｒ／ｔｆを制御しない場合共に出力インピーダンスの制御を行っている場合のシミュレーション結果を示している。
【００５３】
したがって、本実施形態の出力バッファ回路によれば、出力インピーダンスの調整に加えて出力パルスのｔｒ／ｔｆを同時に制御することで、制御信号の数や試験工数を削減することができるため製造コストの増大が抑制され、これらを独立して制御する場合に比べて複雑な試験を行なう必要がなくなる。また、システム側は出力バッファ回路の出力インピーダンスのみモニタして調整すればスルーレートも自動的に改善されるためシステム性能を向上させることができる。
【００５４】
（第２の実施の形態）
次に本発明の出力バッファ回路の第２の実施の形態について図面を用いて説明する。
【００５５】
図６は本発明の出力バッファ回路の第２の実施の形態の構成を示す回路図である。
【００５６】
図６に示すように、本実施形態の出力バッファ回路は、図１に示した第１の実施の形態の出力バッファ回路が有するプリドライバ部に、ｐＭＯＳトランジスタＱＰ１１によるｐＭＯＳトランジスタＱＰ１の駆動能力を上げるためのｐＭＯＳトランジスタＱＰ３１〜ＱＰ３３と、ｐＭＯＳトランジスタＱＰ３１〜ＱＰ３３をＯＮ／ＯＦＦさせるｐＭＯＳトランジスタＱＰ３４〜ＱＰ３６と、ｎＭＯＳトランジスタＱＮ２１によるｎＭＯＳトランジスタＱＮ１の駆動能力を上げるためのｎＭＯＳトランジスタＱＮ３１〜ＱＮ３３と、ｎＭＯＳトランジスタＱＮ３１〜ＱＮ３３をＯＮ／ＯＦＦさせるｎＭＯＳトランジスタＱＮ３４〜ＱＮ３６とを追加した構成である。
【００５７】
ｐＭＯＳトランジスタＱＰ３４〜ＱＰ３６は制御信号／φ１〜／φ３で制御され、ｎＭＯＳトランジスタＱＮ３４〜ＱＮ３６は制御信号φ４〜φ６で制御される。したがって、ｐＭＯＳトランジスタＱＰ３１〜ＱＰ３３は、図１に示したｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４と同じタイミングでＯＮ／ＯＦＦが制御され、ｎＭＯＳトランジスタＱＮ３１〜ＱＮ３３は、図１に示したｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４と同じタイミングでＯＮ／ＯＦＦが制御される。その他の構成及び動作は第１の実施の形態と同様であるため、その説明は省略する。
【００５８】
第１の実施の形態では、メインドライバ部のｐＭＯＳトランジスタＱＰ１を駆動するために設けられたｐＭＯＳトランジスタＱＰ１１及びｎＭＯＳトランジスタＱＮ１１のうち、ｎＭＯＳトランジスタＱＮ１１側の駆動能力のみ向上させ、メインドライバ部のｎＭＯＳトランジスタＱＮ１を駆動するために設けられたｐＭＯＳトランジスタＱＰ２１及びｎＭＯＳトランジスタＱＮ２１のうち、ｐＭＯＳトランジスタＱＰ１１側の駆動能力のみ向上させている。
【００５９】
このような構成では、例えば、図７（ａ）に示すようにｐＭＯＳトランジスタＱＰ１１がＯＮからＯＦＦに切り換わり、ｎＭＯＳトランジスタＱＮ１１がＯＦＦからＯＮに切り換わる場合に、ｎＭＯＳトランジスタＱＮ１１側のみ駆動能力が大きくＯＦＦからＯＮへ切り換わるスピードが速まると、ｐＭＯＳトランジスタＱＰ１１及びｎＭＯＳトランジスタＱＮ１１がそれぞれＯＮする期間が生じ、電源から接地電位に貫通電流が流れてしまう。この貫通電流はノイズ源になると共に出力バッファ回路の消費電流を増大させる要因になる。
【００６０】
本実施形態では、図１に示した構成にｐＭＯＳトランジスタＱＰ３１〜ＱＰ３６を追加することで、図７（ｂ）に示すようにｐＭＯＳトランジスタＱＰ１１側とｎＭＯＳトランジスタＱＮ１１側の双方の駆動能力を同様に向上させる。このようにすることで、第１の実施の形態の効果に加えて貫通電流が生じることによるノイズの発生や消費電流の増大が防止される。同様に、図１に示した構成にｎＭＯＳトランジスタＱＮ３１〜ＱＮ３６を追加し、ｐＭＯＳトランジスタＱＰ２１側とｎＭＯＳトランジスタＱＮ２１側の双方の駆動能力を同様に向上させることで、貫通電流が生じることによるノイズの発生や消費電流の増大が防止される。
【００６１】
なお、本実施形態の出力バッファ回路も、出力インピーダンスの調整段階とｔｒ／ｔｆの調整段階の数がそれぞれ等しい構成である必要はなく、第１の実施の形態の図３で示した構成と同様に異なっていてもよい。
【００６２】
（第３の実施の形態）
第３の実施の形態では、第１の実施の形態及び第２の実施の形態で示した出力バッファ回路の構成を他の回路に適用する例について説明する。
【００６３】
上述したように、高速に動作するＤＤＲ−ＳＤＲＡＭ等の半導体集積回路装置には、出力バッファ回路８のデータ出力タイミングをシステムクロックＣＬＫに同期させるための位相同期回路９を備えている。
【００６４】
位相同期回路９は、例えば、図８に示すようなＤＬＬで構成され、システムクロックＣＬＫが入力される入力バッファ回路２１と、入力バッファ回路２１から出力されるクロックＣＬＫ１を遅延させ、出力バッファ回路８のデータ出力タイミングを補償するための補償クロックＣＬＫＯＥを出力する可変遅延回路２２と、補償クロックＣＬＫＯＥが入力される、出力バッファ回路８の遅延量をモニタするためのディレイモニタ回路２３と、ディレイモニタ回路２３の出力信号が入力され、遅延量のモニタ結果である帰還クロックＣＬＫＦＢを出力する入力バッファレプリカ回路２４と、入力バッファ回路２１から出力されるクロックＣＬＫ１と帰還クロックＣＬＫＦＢの位相差に比例する値を出力する位相比較器（ＰＤ）２５と、位相比較器２５の出力値にしたがって可変遅延回路２２による遅延量を制御するカウンタ回路（Ｃｏｕｎｔｅｒ）２６とを有する構成である。
【００６５】
このような構成では、入力バッファ回路２１から出力されるクロックＣＬＫ１と帰還クロックＣＬＫＦＢの位相が一致するように動作するため（正確にはクロックＣＬＫ１に対して帰還クロックＣＬＫＦＢが１周期遅れて一致する）、可変遅延回路２２から出力される補償クロックＣＬＫＯＥには、ディレイモニタ回路２３及び入力バッファレプリカ回路２４による遅延量を相殺するための位相情報を持つようになる。したがって、マルチプレクサ（ＭＵＸ）２７を用いて補償クロックＣＬＫＯＥにメモリアレイ１から読み出したデータ（ＤＡＴＡＲ，ＤＡＴＡＦ）を同期させることで、出力バッファ回路８のデータ出力タイミングをシステムクロックＣＬＫに一致させることができる。
【００６６】
ここで、出力バッファ回路８と同様の遅延量を有するディレイモニタ回路２３として、半導体集積回路装置内に出力バッファ回路を余分に設け、その余分な出力バッファ回路を用いて遅延量をモニタする構成でもよいが、消費電流や回路面積を低減するために、各トランジスタのサイズをそれぞれ小さくした出力バッファ回路と同様構成の回路（レプリカ回路）を用いることが好ましい。
【００６７】
その場合、レプリカ回路の出力には、出力バッファ回路とレプリカ回路のトランジスタサイズ比に基づいて実負荷（シミュレーション値等）から求めた擬似負荷を接続すれば、周囲温度や電源電圧の変動による出力バッファ回路の遅延量の変化もモニタすることができる。なお、図８では擬似負荷がレプリカ回路（ディレイモニタ回路２３）内に含まれる構成を示している。
【００６８】
例えば、図９（ａ）に示すように、実負荷の負荷抵抗値ＲTが２５Ω、負荷容量値ＣLが３０ｐＦ、実配線抵抗値ＲSが２５Ωであり、レプリカ回路の各トランジスタサイズを出力バッファ回路の１／１０にした場合、図９（ｂ）に示すように、擬似負荷には、実負荷の１０倍の負荷抵抗（ＲT＝２５０Ω）、１／１０の負荷容量（ＣL＝３ｐＦ）、及び実配線抵抗の１０倍の配線抵抗（ＲS＝２５０Ω）をそれぞれ接続すればよい。擬似負荷には、周囲温度や電源電圧の変動に応じて抵抗値や容量値が変化する回路（例えば、負荷のレプリカ）を作る必要はなく、これらの影響を受け難い構成であってもよい。
【００６９】
なお、図９（ａ）、（ｂ）に示したｐＭＯＳトランジスタＷＰ１は図２で示したメインドライバ部のｐＭＯＳトランジスタＱＰ１〜ＱＰ４をまとめて示し、ｎＭＯＳトランジスタＷＮ１は図２で示したメインドライバ部のｎＭＯＳトランジスタＱＮ１〜ＱＭ４をまとめて示している。また、図９（ａ）、（ｂ）に示したインバータ（ＷＰ２，ＷＮ２）は図２または図６で示したプリドライバ部のｐＭＯＳトランジスタＱＰ１１、ＱＰ３１〜ＱＰ３６、ｎＭＯＳトランジスタＱＮ１１〜ＱＮ１７をまとめて示し、インバータ（ＷＰ３，ＷＮ３）は図２または図６で示したプリドライバ部のｐＭＯＳトランジスタＱＰ２１〜ＱＰ２７、ｎＭＯＳトランジスタＱＮ２１，ＱＮ３１〜ＱＮ３６をまとめて示している。
【００７０】
図９（ａ）、（ｂ）では、図２または図６で示した制御部と、制御部からメインドライバ部のｐＭＯＳトランジスタＱＰ２〜ＱＰ４及びｎＭＯＳトランジスタＱＮ２〜ＱＮ４、並びにプリドライバ部のｐＭＯＳトランジスタＱＰ２５〜ＱＰ２７、ｐＭＯＳトランジスタＱＰ３４〜ＱＰ３６、ｎＭＯＳトランジスタＱＮ１５〜ＱＮ１７、及びｎＭＯＳトランジスタＱＮ３４〜ＱＮ３６に供給される制御信号φ１〜φ６、／φ１〜／φ６がそれぞれ省略されているが、これらの構成及び制御信号も図２または図６で示した回路と同様に備えている。
【００７１】
また、レプリカ回路に入力されるデータＲＤＡＴＡ（＝ＣＬＫＯＥ）は、出力バッファ回路に入力されるデータＤＡＴＡとは異なって、所定の周期で「０」、「１」が切り換わるデータである。
【００７２】
本実施形態では、図８に示したディレイモニタ回路２３を、第１の実施の形態または第２の実施の形態で示した出力バッファ回路と同様構成で、かつ該出力バッファ回路よりも小さいデバイスサイズのトランジスタで構成する。そして、第１の実施の形態及び第２の実施の形態と同様に制御信号φ１〜φＮ、／φ１〜／φＮ（Ｎは正の整数）で各トランジスタをそれぞれ動作させることで、ディレイモニタ回路２３の出力インピーダンス及び出力パルスのｔｒ／ｔｆを同時に制御する。なお、ディレイモニタ回路と出力バッファ回路の出力インピーダンス及び出力パルスのｔｒ／ｔｆの調整段階の数は一致させる必要はなく、ディレイモニタ回路の調整段階の数は出力バッファ回路よりも少なくてよい。
【００７３】
このようなディレイモニタ回路２３を構成することで、半導体集積回路装置が第１の実施の形態または第２の実施の形態で示した出力バッファ回路８を用いる場合に、該出力バッファ回路８の出力インピーダンスや出力パルスのｔｒ／ｔｆの調整値がディレイモニタ回路２３に反映されるため、上記位相同期回路９を用いたシステムクロックＣＬＫと出力バッファ回路のデータ出力タイミングとの同期調整がより正確に実施される。
【００７４】
ところで、ディレイモニタ回路２３では出力バッファ回路８で調整された出力インピーダンスや出力パルスのｔｒ／ｔｆに応じて変動する遅延量のみ調整できればよい。したがって、図１０に示すように、出力インピーダンス及び出力パルスのｔｒ／ｔｆを制御しない構成のディレイモニタ回路２３のプリドライバ部に、遅延量を変えるための複数のキャパシタ（図１０ではＣ１〜Ｃ６）、及び該キャパシタとインバータＩＮＶ１，２の出力とを接続するための複数のスイッチ（図１０ではＳＷ１〜ＳＷ６）を設け、制御信号／φ１〜／φＮ（図１０ではＮ＝６）で各スイッチのＯＮ／ＯＦＦを制御する構成にしてもよい。この場合、予め各キャパシタによる遅延量を、出力バッファ回路の出力インピーダンス及び出力パルスのｔｒ／ｔｆの調整後の遅延量にそれぞれ一致するようにしておけば、上記と同様の効果を得ることができる。
【００７５】
なお、図１０に示したｐＭＯＳトランジスタＷＰ１及びｎＭＯＳトランジスタＷＮ１は図２で示した構成と異なってそれぞれ１つのＭＯＳトランジスタで構成すればよく、インバータ（ＷＰ２，ＷＮ２）、（ＷＰ３，ＷＮ３）は図２または図６で示した構成と異なってそれぞれ一組のｐＭＯＳトランジスタ及びｎＭＯＳトランジスタで構成すればよい。
【００７６】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００７７】
メインドライバ部に第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタと共に負荷を駆動する少なくとも１対の第２のｐチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタを備え、プリドライバ部に第３のｎチャネルＭＯＳトランジスタと共に第１のｐチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｎチャネルＭＯＳトランジスタ、並びに第４のｐチャネルＭＯＳトランジスタと共に第１のｎチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｐチャネルＭＯＳトランジスタを備えることで、同一の制御信号により出力インピーダンスだけでなく出力パルスのクロスポイント及びスルーレートが同時に調整されるため、データ受信側における誤動作が防止されて、電源電圧や周囲温度が変動しても正常に動作するシステムを得ることができる。
【００７８】
また、出力インピーダンスと出力パルスの立ち上がり時間／立ち下がり時間を同時に制御することで、これらを独立して制御する場合に比べて制御信号の数や試験工数を削減することができるため、製造コストの増大が抑制される。
【００７９】
さらに、システム側は出力バッファ回路の出力インピーダンスのみモニタして調整すればスルーレートも自動的に改善されるためシステム性能を向上させることができる。
【００８０】
また、プリドライバ部に、第３のｎチャネルＭＯＳトランジスタと共に第１のｐチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｎチャネルＭＯＳトランジスタ、第３のｐチャネルＭＯＳトランジスタと共に第１のｐチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｐチャネルＭＯＳトランジスタ、第４のｐチャネルＭＯＳトランジスタと共に第１のｎチャネルＭＯＳトランジスタを駆動する少なくとも１つの第６のｐチャネルＭＯＳトランジスタ、並びに第４のｎチャネルＭＯＳトランジスタと共に第１のｎチャネルＭＯＳトランジスタを駆動する少なくとも１つの第６のｎチャネルＭＯＳトランジスタを備えることで、第３のｎチャネルＭＯＳトランジスタと第３のｐチャネルＭＯＳトランジスタの双方の駆動能力が同様に向上し、第４のｐチャネルＭＯＳトランジスタと第４のｎチャネルＭＯＳトランジスタの双方の駆動能力が同様に向上する。したがって、第１のｐチャネルＭＯＳトランジスタと第１のｎチャネルＭＯＳトランジスタに貫通電流が流れることが防止され、貫通電流が生じることによるノイズの発生や消費電流の増大が防止される。
【００８１】
また、上記出力バッファ回路と同様に構成され、制御信号にしたがって出力バッファ回路と同様にトランジスタの動作がそれぞれ制御される、出力バッファ回路とのトランジスタサイズ比に基づいて出力バッファ回路の実負荷から求められた擬似負荷が出力に接続される構成、あるいはデータの出力タイミングをそれぞれ所定量だけ遅延させる複数のキャパシタ、及び制御信号にしたがってキャパシタによる遅延を有効または無効にそれぞれ切り換える複数のスイッチを備え、出力バッファ回路とのトランジスタサイズ比に基づいて出力バッファ回路の実負荷から求められた擬似負荷が出力に接続される構成のディレイモニタ回路を有することで、半導体集積回路装置に上述した第１の実施の形態または第２の実施の形態で示した出力バッファ回路を用いている場合に、該出力バッファ回路の出力インピーダンスや出力パルスのｔｒ／ｔｆの調整値がディレイモニタ回路に反映されるため、システムクロックと出力バッファ回路のデータ出力タイミングとの同期調整がより正確に実施される。
【図面の簡単な説明】
【図１】本発明の出力バッファ回路を備える半導体集積回路装置であるＤＲＡＭの一構成例を示すブロック図である。
【図２】本発明の出力バッファ回路の第１の実施の形態の構成を示す回路図である。
【図３】第１の実施の形態の出力バッファ回路の変形例の構成を示す回路図である。
【図４】第１の実施の形態の出力バッファ回路のシミュレーション結果を示す図であり、ｔｒ／ｔｆを制御する場合及びｔｒ／ｔｆを制御しない場合の出力パルス波形を示す波形図である。
【図５】第１の実施の形態の出力バッファ回路のシミュレーション結果を示す図であり、ｔｒ／ｔｆを制御する場合及びｔｒ／ｔｆを制御しない場合の出力パルス波形を示す波形図である。
【図６】本発明の出力バッファ回路の第２の実施の形態の構成を示す回路図である。
【図７】本発明の出力バッファ回路の要部の動作の様子を示す波形図である。
【図８】図１に示した位相同期回路の一構成例を示すブロック図である。
【図９】ディレイモニタ回路の使用例を示す回路図である。
【図１０】本発明のディレイモニタ回路の一構成例を示す回路図である。
【図１１】従来の出力バッファ回路の動作の問題点を説明するための模式図である。
【符号の説明】
１ メモリアレイ
２ Ｘデコーダ
３ Ｙデコーダ
４ ＲＯＷアドレスバッファ
５ ＣＯＬＵＭアドレスバッファ
６ コントロール回路
７ モードコントロール回路
８ 出力バッファ回路
９ 位相同期回路
１１ メインドライバ部
１２ プリドライバ部
１３ 制御部
２１ 入力バッファ回路
２２ 可変遅延回路
２３ ディレイモニタ回路
２４ 入力バッファレプリカ回路
２５ 位相比較器
２６ カウンタ回路
２７ マルチプレクサ
ＱＰ１〜ＱＰ４，ＱＰ２１〜ＱＰ２７，ＱＰ３１〜ＱＰ３６ ｐＭＯＳトランジスタ
ＱＮ１〜ＱＮ４，ＱＮ１１〜ＱＮ１７，ＱＮ３１〜ＱＮ３６ ｎＭＯＳトランジスタ
ＩＮＶ１，ＩＮＶ２，ＩＮＶ１１〜ＩＮＶ１６ インバータ
ＮＯＲ１〜ＮＯＲ３ 論理和ゲート
ＮＡＮＤ１〜ＮＡＮＤ３ 論理積ゲート
【発明の属する技術分野】
本発明は、半導体集積回路装置の出力バッファ回路に関し、特に外部からの制御信号にしたがって出力インピーダンスの切り替えが可能な出力バッファ回路に関する。
【０００２】
【従来の技術】
近年の半導体集積回路装置を用いたシステムでは、処理の高速化がより一層進んだ結果、例えば、数百ＭＨｚのクロックで動作するＤＲＡＭ（Dynamic Random Access Memory）やＳＤＲＡＭ（Synchronous DRAM）等の記憶装置が用いられるようになってきた。また、低消費電力化の要求に応じて電源電圧が低下し、例えば、１．５Ｖ程度の低電圧で動作する半導体集積回路装置も用いられる。
【０００３】
このように高速でかつ低電圧で動作するシステムでは、電源電圧や周囲温度の変動、あるいは素子性能の違いに対して、半導体集積回路装置が備える出力バッファ回路の駆動能力やスルーレートの変動を抑制し、ノイズの増大や誤動作を防止することが重要になる。
【０００４】
従来の出力バッファ回路のうち、出力インピーダンスを変えて駆動能力を変える構成は、例えば、特開平０５−１７５４４４号公報、あるいは特開平２−０９２０１９号公報等で提案されている。一方、出力パルス波形のｔｒ（立ち上がり時間）／ｔｆ（立ち下がり時間）を変えてスルーレートを変えるための構成は、例えば、特開２００１−６８９８６号公報、あるいは特開２０００−３３２５９３号公報等で提案されている。
【０００５】
【発明が解決しようとする課題】
ＤＤＲ（Double data rate）−ＳＤＲＡＭのように、システムクロックＣＬＫの立ち上がりと立ち下がりタイミングでそれぞれデータを出力する（図１１参照）記憶装置からのデータを受信する半導体集積回路装置では、データ送信側の出力タイミング（図１１の立ち上がり波形と立ち下がり波形のクロスポイントＣＰ）がシステムクロックＣＬＫに対して半周期（ｔｃｋ／２）以上ずれると、送信されたデータを正しく受け取ることができなくなる。特に実際のシステムでは、配線による遅延等もあるため、クロスポイントＣＰの変動を許容するマージン（ウィンドウ）が非常に少なくなる。
【０００６】
また、出力バッファ回路のスルーレートが小さくなった場合、高速動作させる際に出力パルスの振幅を最大値にすることができないため、「１」または「０」の論理を正しく判定することができなくなる。一方、出力バッファ回路のスルーレートが大きくなった場合、高周波成分の増大により出力パルスの波形が歪んでしまうため、ノイズが増加することでシステムの誤動作の要因となる。
【０００７】
そこで、データ送信側でクロスポイントＣＰやスルーレートの変動を補償すればよいが、例えば、出力インピーダンスを調整しただけではクロスポイントＣＰやスルーレートの変動を補償できるものではない。また、スルーレートだけを調整しても、クロスポイントＣＰやスルーレートは出力インピーダンス及び電源電圧のそれぞれの変動に依存するため、高速でかつ低電圧で動作するシステムで必要な変動範囲内に十分に補償することができない。
【０００８】
特に、スルーレートだけを調整した場合は、駆動能力の低下により出力信号のＨｉｇｈレベルが低下したりＬｏｗレベルが上昇したときに「１」または「０」の論理を正しく判定することができなくなる。また、出力バッファ回路の出力インピーダンスは、システムに実装された状態でも負荷電流や出力レベルをモニタすることで変動を容易に検出することが可能であるが、スルーレートはモニタすることが容易でないため変動を検出することが困難であるという問題もある。
【０００９】
上記したような従来の出力バッファ回路は、出力インピーダンスまたはスルーレートのいずれか一方だけを調整する構成を提案したものであり、システムに実装された状態で、電源電圧や周囲温度の変動に対してクロスポイントやスルーレートの変動を十分に補償することができないという問題があった。
【００１０】
また、クロスポイントやスルーレートを制御する場合、以下に記載する問題も生じる。
【００１１】
一般に、高速に動作するＤＤＲ−ＤＲＡＭ等の半導体集積回路装置を有するシステムでは、システムクロックに該半導体集積回路装置が備える出力バッファ回路のデータ出力タイミングを一致させるために、ＤＬＬやＰＬＬ等から成る位相同期回路が用いられる。位相同期回路は出力バッファ回路と同様の遅延量を有する回路を利用して出力バッファ回路の遅延量をモニタし、システムクロックから該遅延量を補償するための補償クロックを生成し、生成した補償クロックに出力バッファ回路のデータ出力タイミングを同期させる回路である。
【００１２】
システム性能を向上させるために出力バッファ回路のインピーダンスやスルーレートを制御する場合、出力バッファ回路のデータ出力タイミングはインピーダンスやスルーレートを制御することで変動する。
【００１３】
したがって、システムクロックに出力バッファ回路のデータ出力タイミングを正確に一致させるためには、上記出力バッファ回路のモニタ回路も出力バッファ回路の遅延量の変動に応じて遅延量を変える必要がある。
【００１４】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、システムに実装された状態でも電源電圧や周囲温度の変動に対して出力パルスの立ち上がり波形と立ち下がり波形のクロスポイントの変動やスルーレートの変動を十分に補償することが可能な出力バッファ回路を提供することを目的とする。
【００１５】
また、本発明はインピーダンス及びスルーレートを制御する半導体集積回路においても出力バッファ回路のデータ出力タイミングの変動を十分に補償することが可能な位相同期回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため本発明の出力バッファ回路は、入力されたパルス波形から成るデータを所定の出力インピーダンス及びスルーレートで出力するための出力バッファ回路であって、
前記データにしたがって負荷を駆動する少なくとも１対の第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタ、並びに前記第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタと共に前記負荷を駆動する少なくとも１対の第２のｐチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタを備えたメインドライバ部と、
前記データにしたがって前記第１のｐチャネルＭＯＳトランジスタを駆動する少なくとも１対の第３のｐチャネルＭＯＳトランジスタ及び第３のｎチャネルＭＯＳトランジスタ、前記データにしたがって前記第１のｎチャネルＭＯＳトランジスタを駆動する少なくとも１対の第４のｐチャネルＭＯＳトランジスタ及び第４のｎチャネルＭＯＳトランジスタ、前記第３のｎチャネルＭＯＳトランジスタと共に前記第１のｐチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｎチャネルＭＯＳトランジスタ、並びに前記第４のｐチャネルＭＯＳトランジスタと共に前記第１のｎチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｐチャネルＭＯＳトランジスタを備えたプリドライバ部と、
前記第２のｐチャネルＭＯＳトランジスタと共に前記第５のｎチャネルＭＯＳトランジスタの動作・非動作を制御し、前記第２のｎチャネルＭＯＳトランジスタと共に前記第５のｐチャネルＭＯＳトランジスタの動作・非動作を制御するための制御信号をそれぞれ生成する制御部と、
を有する構成である。
【００１７】
このとき、前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタの数と、前記第５のｎチャネルＭＯＳトランジスタ及び前記第５のｐチャネルＭＯＳトランジスタの数とが等しくてもよく、
前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタの数と、前記第５のｎチャネルＭＯＳトランジスタ及び前記第５のｐチャネルＭＯＳトランジスタの数とが異なっていてもよい。
【００１８】
また、本発明の他の出力バッファ回路は、入力されたパルス波形から成るデータを所定の出力インピーダンス及びスルーレートで出力するための出力バッファ回路であって、
前記データにしたがって負荷を駆動する少なくとも１対の第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタ、並びに前記第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタと共に前記負荷を駆動する少なくとも１対の第２のｐチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタを備えたメインドライバ部と、
前記データにしたがって前記第１のｐチャネルＭＯＳトランジスタを駆動する少なくとも１対の第３のｐチャネルＭＯＳトランジスタ及び第３のｎチャネルＭＯＳトランジスタ、前記データにしたがって前記第１のｎチャネルＭＯＳトランジスタを駆動する少なくとも１対の第４のｐチャネルＭＯＳトランジスタ及び第４のｎチャネルＭＯＳトランジスタ、前記第３のｎチャネルＭＯＳトランジスタと共に前記第１のｐチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｎチャネルＭＯＳトランジスタ、前記第３のｐチャネルＭＯＳトランジスタと共に前記第１のｐチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｐチャネルＭＯＳトランジスタ、前記第４のｐチャネルＭＯＳトランジスタと共に前記第１のｎチャネルＭＯＳトランジスタを駆動する少なくとも１つの第６のｐチャネルＭＯＳトランジスタ、並びに前記第４のｎチャネルＭＯＳトランジスタと共に前記第１のｎチャネルＭＯＳトランジスタを駆動する少なくとも１つの第６のｎチャネルＭＯＳトランジスタを備えたプリドライバ部と、
前記第２のｐチャネルＭＯＳトランジスタと共に前記第５のｐチャネルＭＯＳトランジスタ及び前記第５のｎチャネルＭＯＳトランジスタの動作・非動作を制御し、前記第２のｎチャネルＭＯＳトランジスタと共に前記第６のｐチャネルＭＯＳトランジスタ及び前記第６のｎチャネルＭＯＳトランジスタの動作・非動作を制御するための制御信号をそれぞれ生成する制御部と、
を有する構成である。
【００１９】
このとき、前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタの数と、前記第５のｎチャネルＭＯＳトランジスタ、前記第５のｐチャネルＭＯＳトランジスタ、前記第６のｎチャネルＭＯＳトランジスタ及び前記第６のｐチャネルＭＯＳトランジスタの数とが等しくてもよく、
前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタの数と、前記第５のｎチャネルＭＯＳトランジスタ、前記第５のｐチャネルＭＯＳトランジスタ、前記第６のｎチャネルＭＯＳトランジスタ及び前記第６のｐチャネルＭＯＳトランジスタの数とが異なっていてもよい。
【００２０】
なお、前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタは、
オンした状態で前記メインドライバ部から出力されるパルスの立ち上がり時間及び立ち下がり時間に対する影響が少ない、前記第１のｐチャネルＭＯＳトランジスタ及び前記第１のｎチャネルＭＯＳトランジスタよりもゲート幅が狭く形成された小さいデバイスサイズであることが望ましい。
【００２１】
一方、本発明の半導体集積回路装置は、上記記載のいずれかの出力バッファ回路と、
前記出力バッファ回路と同様に構成され、前記制御信号にしたがって前記出力バッファ回路と同様にトランジスタの動作がそれぞれ制御される、前記出力バッファ回路とのトランジスタサイズ比に基づいて前記出力バッファ回路の実負荷から求められた擬似負荷が出力に接続されるディレイモニタ回路と、
を有する構成である。
【００２２】
または、上記記載のいずれかの出力バッファ回路と、
前記データの出力タイミングをそれぞれ所定量だけ遅延させる複数のキャパシタ、及び前記制御信号にしたがって前記キャパシタによる遅延を有効または無効にそれぞれ切り換える複数のスイッチを備え、前記出力バッファ回路とのトランジスタサイズ比に基づいて前記出力バッファ回路の実負荷から求められた擬似負荷が出力に接続されるディレイモニタ回路と、
を有する構成である。
【００２３】
ここで、前記ディレイモニタ回路が備えるトランジスタは、
前記出力バッファ回路が備えるトランジスタよりもゲート幅が狭く形成された小さいデバイスサイズであることが望ましい。
【００２４】
上記のように構成された出力バッファ回路では、メインドライバ部に第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタと共に負荷を駆動する少なくとも１対の第２のｐチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタを備え、プリドライバ部に第３のｎチャネルＭＯＳトランジスタと共に第１のｐチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｎチャネルＭＯＳトランジスタ、並びに第４のｐチャネルＭＯＳトランジスタと共に第１のｎチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｐチャネルＭＯＳトランジスタを備えることで、同一の制御信号により出力インピーダンス及び出力パルスのスルーレートを同時に調整することができる。
【００２５】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００２６】
まず、本発明の出力バッファ回路を備える半導体集積回路装置の一例として、ＤＲＡＭ（ＳＤＲＡＭ等を含む）の構成を説明する。
【００２７】
図１は本発明の出力バッファ回路を備える半導体集積回路装置であるＤＲＡＭの一構成例を示すブロック図である。
【００２８】
図１に示すように、ＤＲＡＭは、データが格納される複数のメモリセルから成るメモリアレイ１と、データの書き込み／読み出しを行うメモリセルに対してアクセスするためにアドレス（Ai）をデコードするＸデコーダ（Ｘ−ＤＥＣ）２及びＹデコーダ（Ｙ−ＤＥＣ）３と、外部から入力されるアドレスを一時的に保持するＲＯＷアドレスバッファ４及びＣＯＬＵＭアドレスバッファ５と、外部から入力される各種制御信号にしたがってＤＲＡＭの動作を制御するコントロール回路６と、外部から入力される各種制御信号にしたがってＤＲＡＭを所定の動作モードで動作させるモードコントロール回路７と、メモリアレイ１から読み出された出力データを一時的に保持すると共に所定のタイミングでＤＱ端子から出力する出力バッファ回路８と、システムクロックＣＬＫに出力バッファ回路のデータ出力タイミングを一致させるための位相同期回路９とを有する構成である。
【００２９】
なお、メモリアレイ１に格納されたデータは不図示のセンスアンプによって読み出されて出力バッファ回路８に転送される。また、ＤＲＡＭに格納するデータはＤＱ端子を介して入力され、不図示のドライバ回路によって書き込みアドレスに対応するメモリセルに書き込まれる。
【００３０】
コントロール回路６には、例えば、／ＲＡＳ（Row Address Strobe command）、／ＣＡＳ（Column Address Strobe command）、／ＷＥ（Write Enable）、／ＣＳ(Chip select)、ＣＫＥ（Clock Enable）、ＣＬＫ（Clock）、／ＣＬＫ、ＤＭ（input/output mask）等の制御信号が入力される。なお、「／」はＬｏｗレベル時に有意な信号であることを示す。
【００３１】
このような構成において、上述したように、メモリアレイ１から不図示のセンスアンプによって読み出されたデータは、不図示のバッファメモリで一旦保持され、コントロール回路６及びモードコントロール回路７による制御タイミングにしたがって出力バッファ回路８からＤＱ端子を介して外部に出力される。一方、外部からＤＱ端子を介して入力されたデータは不図示のバッファメモリに一旦保持され、コントロール回路６及びモードコントロール回路７による制御タイミングにしたがって不図示の書き込みアンプを介してメモリアレイ１に書き込まれる。このとき、出力バッファ回路８はコントロール回路６からの制御信号にしたがってその出力がＨｉｇｈインピーダンスで維持される。
【００３２】
位相同期回路９は、上述したようにＤＬＬやＰＬＬ等から構成され、不図示の出力バッファ回路８と同様の遅延量を有する回路により出力バッファ回路８の遅延量をモニタし、システムクロックＣＬＫから該遅延量を補償するための補償クロックＣＬＫＯＥを生成し、生成した補償クロックＣＬＫＯＥを出力バッファ回路８に供給する。出力バッファ回路８は位相同期回路９から供給された補償クロックＣＬＫＯＥにデータ出力タイミングを同期させて出力する。なお、出力バッファ回路８の遅延量をモニタするための回路は、後述する制御信号φ１〜φＮ、／φ１〜／φＮにより出力インピーダンス、スルーレート、あるいは遅延量が制御される。
【００３３】
（第１の実施の形態）
次に本発明の出力バッファ回路の第１の実施の形態について図面を参照して説明する。
【００３４】
図２は本発明の出力バッファ回路の第１の実施の形態の構成を示す回路図である。
【００３５】
図２に示すように、本実施形態の出力バッファ回路は、ＤＱ端子に繋がる負荷を駆動する、出力インピーダンスが変更可能なメインドライバ部１１と、センスアンプ等から読み出されたデータ（ＤＡＴＡ）にしたがってメインドライバ部１１を駆動する、該メインドライバ部１１の出力パルスのｔｒ／ｔｆを変更するためのプリドライバ部１２と、コントロール回路等から供給される制御信号φ１〜φ６にしたがってメインドライバ部１１の出力インピーダンス及び出力パルスのｔｒ／ｔｆを変更するための信号を生成する制御部１３とを有する構成である。なお、図２に示す制御信号／φ１〜／φ６は、制御信号φ１〜φ６をそれぞれ反転させた信号であり、図２では制御信号φ１〜φ６を反転させるためのインバータ回路がそれぞれ省略されている。制御信号φ１〜φ６は外部から図２に示した出力バッファ回路を含む半導体集積回路装置の外部から入力されるコマンドにしたがって、例えばコントロール回路により生成されて供給される信号である。また、図２に示す出力バッファ回路に供給されるデータは、図１に示した位相同期回路から出力された補償クロックＣＬＫＯＥに同期させた後の信号とする。
【００３６】
メインドライバ部１１は、ドレインがそれぞれ共通に接続された４対のｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと称す）ＱＰ１〜ＱＰ４及びｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタと称す）ＱＮ１〜ＱＮ４を有する構成である。
【００３７】
ｐＭＯＳトランジスタＱＰ１〜ＱＰ４のソースはそれぞれ電源ＶＤＤに接続され、ｎＭＯＳトランジスタＱＮ１〜ＱＮ４のソースはそれぞれ接地電位に接続され、ｐＭＯＳトランジスタＱＰ１〜ＱＰ４及びｎＭＯＳトランジスタＱＮ１〜ＱＮ４のドレインはそれぞれＤＱ端子に接続される。また、ｐＭＯＳトランジスタＱＰ１及びｎＭＯＳトランジスタＱＮ１のゲートはそれぞれプリドライバ部１２に接続され、ｐＭＯＳトランジスタＱＰ２〜ＱＰ４及びｎＭＯＳトランジスタＱＮ２〜ＱＮ４のゲートはそれぞれ制御部１３に接続される。
【００３８】
ｐＭＯＳトランジスタＱＰ２〜ＱＰ４はｐＭＯＳトランジスタＱＰ１と共にＤＱ端子に繋がる負荷を駆動することでメインドライバ部１１のＨｉｇｈデータ出力時の出力インピーダンスを調整するためのものである。また、ｎＭＯＳトランジスタＱＮ２〜ＱＮ４はｎＭＯＳトランジスタＱＮ１と共に負荷を駆動することでメインドライバ部１１のＬｏｗデータ出力時の出力インピーダンスを調整するためのものである。
【００３９】
ｐＭＯＳトランジスタＱＰ２〜ＱＰ４及びｎＭＯＳトランジスタＱＮ２〜ＱＮ４は、出力パルスのｔｒ／ｔｆへの影響が少ないｐＭＯＳトランジスタＱＰ１及びｎＭＯＳトランジスタＱＮ１よりも小さいデバイスサイズ（ゲート幅が狭い）のトランジスタが用いられる。ｐＭＯＳトランジスタＱＰ１に並列に接続するｐＭＯＳトランジスタの数、及びｎＭＯＳトランジスタＱＮ１に並列に接続するｎＭＯＳトランジスタの数は３つに限定されるものではなく、少なくとも１つ以上であればいくつであってもよい。
【００４０】
プリドライバ部１２は、メインドライバ部１１のｐＭＯＳトランジスタＱＰ１を駆動するためのｐＭＯＳトランジスタＱＰ１１及びｎＭＯＳトランジスタＱＮ１１と、ｎＭＯＳトランジスタＱＮ１１によるｐＭＯＳトランジスタＱＰ１の駆動能力を調整するためのｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４と、ｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４をＯＮ／ＯＦＦさせるｎＭＯＳトランジスタＱＮ１５〜ＱＮ１７と、メインドライバ部１１のｎＭＯＳトランジスタＱＮ１を駆動するためのｐＭＯＳトランジスタＱＰ２１及びｎＭＯＳトランジスタＱＮ２１と、ｐＭＯＳトランジスタＱＰ２１によるｎＭＯＳトランジスタＱＮ１の駆動能力を調整するためのｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４と、ｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４をＯＮ／ＯＦＦさせるｐＭＯＳトランジスタＱＰ２５〜ＱＰ２７とを有する構成である。ｎＭＯＳトランジスタＱＮ１５〜ＱＮ１７は制御信号φ１〜φ３で制御され、ｐＭＯＳトランジスタＱＰ２５〜ＱＰ２７は制御信号／φ４〜／φ６で制御される。なお、図２では、ｐＭＯＳトランジスタＱＰ１１及びｎＭＯＳトランジスタＱＮ１１を外部から供給されるデータ（ＤＡＴＡ）にしたがって駆動するインバータＩＮＶ１、及びｐＭＯＳトランジスタＱＰ２１及びｎＭＯＳトランジスタＱＮ２１を外部から供給されるデータ（ＤＡＴＡ）にしたがって駆動するインバータＩＮＶ２を備える構成を例示しているが、インバータＩＮＶ１、ＩＮＶ２は論理上問題がなければ無くてもよく、論理を反転しないドライバ回路であってもよい。
【００４１】
ｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４は、ｎＭＯＳトランジスタＱＮ１１と共に負荷であるｐＭＯＳトランジスタＱＰ１を駆動することでｐＭＯＳトランジスタＱＰ１がＯＦＦからＯＮする時間、すなわちメインドライバ部１１の出力パルスの立ち上がり時間ｔｒを調整するためのものである。また、ｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４は、ｐＭＯＳトランジスタＱＰ２１と共に負荷であるｎＭＯＳトランジスタＱＮ１を駆動することでｎＭＯＳトランジスタＱＮ１がＯＦＦからＯＮする時間、すなわちメインドライバ部１１の出力パルスの立ち下がり時間ｔｆを調整するためのものである。ｎＭＯＳトランジスタＱＮ１１に並列に接続するｎＭＯＳトランジスタの数、ｐＭＯＳトランジスタＱＰ２１に並列に接続するｐＭＯＳトランジスタの数は３つに限定されるものではなく、少なくとも１つ以上であればいくつであってもよい。
【００４２】
制御部１３は、外部から供給される制御信号φ１〜φ６にしたがって、メインドライバ部１１のｐＭＯＳトランジスタＱＰ２〜ＱＰ４及びｎＭＯＳトランジスタＱＮ２〜ＱＮ４、並びにプリドライバ部１２のｎＭＯＳトランジスタＱＮ１５〜ＱＮ１７及びｐＭＯＳトランジスタＱＰ２５〜ＱＰ２７とをそれぞれＯＮ／ＯＦＦさせるための信号を生成する論理和ゲートＮＯＲ１〜３、論理積ゲートＮＡＮＤ１〜３、及びインバータＩＮＶ１１〜１６から成る論理回路である。
【００４３】
なお、図２では、上述したようにｎＭＯＳトランジスタＱＮ１５〜ＱＮ１７のＯＮ／ＯＦＦを制御信号φ１〜φ３で制御することで、ｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４をｎＭＯＳトランジスタＱＮ１１と共に駆動させ、ｐＭＯＳトランジスタＱＰ２５〜ＱＰ２７のＯＮ／ＯＦＦを制御信号／φ４〜／φ６で制御することで、ｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４をｐＭＯＳトランジスタＱＰ２１と共に駆動させる構成を示している。しかしながら、プリドライバ部１２は、メインドライバ部１１と同様に、制御部１３の論理回路から出力される制御信号によりｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４及びｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４をそれぞれ直接動作させて、ｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４をｎＭＯＳトランジスタＱＮ１１と共に駆動させ、ｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４をｐＭＯＳトランジスタＱＰ２１と共に駆動させる構成であってもよい。
【００４４】
逆に、メインドライバ部１１は、プリドライバ部１２と同様に、ｐＭＯＳトランジスタＱＰ２〜ＱＰ４に対してそれぞれ直列にｐＭＯＳトランジスタＸＰ２〜ＸＰ４を接続し、ｎＭＯＳトランジスタＱＮ２〜ＱＮ４に対してそれぞれ直列にｎＭＯＳトランジスタＸＮ２〜ＸＮ４を接続し、ｐＭＯＳトランジスタＸＰ２〜ＸＰ４のＯＮ／ＯＦＦを制御信号／φ１〜／φ３で制御することで、ｐＭＯＳトランジスタＱＰ２〜ＱＰ４をｐＭＯＳトランジスタＱＰ１と共に駆動させ、ｎＭＯＳトランジスタＸＮ２〜ＸＮ４のＯＮ／ＯＦＦを制御信号φ４〜φ６で制御することで、ｎＭＯＳトランジスタＱＮ２〜ＱＮ４をｎＭＯＳトランジスタＱＮ１と共に駆動させる構成であってもよい。
【００４５】
このような構成において、図２に示した出力バッファ回路の出力インピーダンスを調整する場合、上述したように、制御信号／φ１〜／φ３をＬｏｗレベルにすることで、対応するｐＭＯＳトランジスタＱＰ２〜ＱＰ４をＯＮさせ、Ｈｉｇｈデータ出力時の出力インピーダンスを小さくする。このとき、ＯＮさせるｐＭＯＳトランジスタの数が多いほど出力インピーダンスはより小さい値になる。同様に、制御信号φ４〜φ６をＨｉｇｈレベルにすることで、対応するｎＭＯＳトランジスタＱＮ２〜ＱＮ４をＯＮさせ、Ｌｏｗデータ出力時の出力インピーダンスを小さくする。このとき、ＯＮさせるｎＭＯＳトランジスタの数が多いほど出力インピーダンスはより小さい値になる。
【００４６】
一方、出力パルスのｔｒ／ｔｆ（スルーレート）を調整する場合、制御信号φ１〜φ３をＨｉｇｈレベルにすることで、対応するｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４をＯＮさせ、ＬｏｗデータからＨｉｇｈデータへの切り換わり時の立ち上がり時間ｔｒを短くする。このとき、ＯＮさせるｎＭＯＳトランジスタの数が多いほど立ち上がり時間ｔｒはより短縮する。同様に、制御信号／φ４〜／φ６をＬｏｗレベルにすることで、対応するｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４をＯＮさせ、ＨｉｇｈデータからＬｏｗデータへの切り換わり時の立ち下がり時間ｔｆを短くする。このとき、ＯＮさせるｐＭＯＳトランジスタの数が多いほど立ち下がり時間ｔｆはより短縮する。
【００４７】
本実施形態では、出力インピーダンスの調整とｔｒ／ｔｆの調整とを同時に行う構成であり、例えば、出力インピーダンスを１段階下げるために制御信号／φ１をＬｏｗレベル、制御信号φ４をＨｉｇｈレベルにすると、同時に、／φ１を反転させたφ１がＨｉｇｈレベルになってｎＭＯＳトランジスタＱＮ１２、ＱＮ１５をそれぞれＯＮさせ、φ４を反転させた／φ４がＬｏｗレベルになってｐＭＯＳトランジスタＱＰ２２、ＱＰ２５をそれぞれＯＮさせるため、ｔｒ／ｔｆがそれぞれ１段階づつ短縮する。同様に、出力インピーダンスを２段階下げればｔｒ／ｔｆもそれぞれ２段階短縮し、出力インピーダンスを３段階下げればｔｒ／ｔｆもそれぞれ３段階短縮する。なお、Ｈｉｇｈデータ出力時の出力インピーダンスと立ち上がり時間ｔｒ、あるいはＬｏｗデータ出力時の出力インピーダンスと立ち下がり時間ｔｆは、それぞれ独立して調整することも可能である。
【００４８】
上述したように、ｐＭＯＳトランジスタＱＰ２〜ＱＰ４及びｎＭＯＳトランジスタＱＮ２〜ＱＮ４は、ｐＭＯＳトランジスタＱＰ１及びｎＭＯＳトランジスタＱＮ１に比べてｔｒ／ｔｆへの影響が少ない小さいデバイスサイズのトランジスタであるため、図２に示した構成では、ｐＭＯＳトランジスタＱＰ１及びｎＭＯＳトランジスタＱＮ１でのみｔｒ／ｔｆを調整する構成を示している。ｐＭＯＳトランジスタＱＰ２〜ＱＰ４及びｎＭＯＳトランジスタＱＮ２〜ＱＮ４のサイズがそれぞれ大きい場合は、各々のトランジスタでｔｒ／ｔｆを調整する構成であってもよい。その場合、インバータＩＮＶ１１〜ＩＮＶ１６をそれぞれプリドライバ部と同様な構成にする必要があるため、回路規模が大きくなってしまう。したがって、図２に示すような１対のｐＭＯＳトランジスタＱＰ１及びｎＭＯＳトランジスタＱＮ１でｔｒ／ｔｆを調整する構成が好ましい。
【００４９】
また、図２に示した構成では、出力インピーダンスの調整段階とｔｒ／ｔｆの調整段階の数がそれぞれ等しい構成を示しているが、これらは一致している必要はなく異なっていてもよい。例えば、図３に示すように、メインドライバ部に８対のｐＭＯＳトランジスタとｎＭＯＳトランジスタを設け、出力インピーダンスが７段階に調整可能な構成にし、ｔｒ／ｔｆは図２と同様に３段階に調整する構成にしてもよい。
【００５０】
一般に、出力バッファ回路の出力インピーダンスが電源電圧や周囲温度の変動によって大きくなると、出力パルスのｔｒ／ｔｆも大きく（長く）なる方向に変化する。したがって、予め出力バッファ回路の出力インピーダンスの変化量とｔｒ／ｔｆの変化量の関係を求めておけば、その出力インピーダンスの補正量と出力パルスのｔｒ／ｔｆの補正量が定まるので、同一の制御信号で出力インピーダンスと出力パルスのｔｒ／ｔｆとを同時に補正することができる。これにより、データ受信側における誤動作が防止され、電源電圧や周囲温度が変動しても正常に動作するシステムを得ることができる。
【００５１】
本実施形態では、出力インピーダンスを大きくすると共にｔｒ／ｔｆが長くなるように制御して出力バッファ回路の出力レベルと出力信号のクロスポイントの変動を補正している。例えば、図４のシミュレーション結果で示すように、ｔｒ／ｔｆを制御しない場合に比べてｔｒ／ｔｆを制御した場合の方が、ｔｒ／ｔｆのクロスポイントの変動幅が約２／３程度に抑制されていることが分かる。なお、図４では、ｔｒ／ｔｆが最悪の状態（worst condition）に対して、ｔｒ／ｔｆを制御する場合、ｔｒ／ｔｆを制御しない場合のそれぞれの最良の状態（best condition）を示している。また、図４では、ｔｒ／ｔｆを制御する場合、ｔｒ／ｔｆを制御しない場合共に出力インピーダンスの制御を行っている場合のシミュレーション結果を示している。
【００５２】
また、図５のシミュレーション結果で示すように、ｔｒ／ｔｆを制御しない場合に比べてｔｒ／ｔｆを制御した場合の方がスルーレートの変動幅が約１／３程度に抑制されていることが分かる。なお、図５では、ｔｒ／ｔｆを制御しない場合で、かつ電源電圧が最小でスルーレートが最も遅くなる素子の高温時の波形（ａ：Device worst）に対し、ｔｒ／ｔｆを制御しない場合で、かつ電源電圧が最大でスルーレートが最も速い素子の低温時の波形（ｂ：Device best）、及びｔｒ／ｔｆを制御する場合で、かつ電源電圧が最大でスルーレートが最も速い素子の低温時の波形（ｃ：Device best）をそれぞれ示している。また、図５では、ｔｒ／ｔｆを制御する場合、ｔｒ／ｔｆを制御しない場合共に出力インピーダンスの制御を行っている場合のシミュレーション結果を示している。
【００５３】
したがって、本実施形態の出力バッファ回路によれば、出力インピーダンスの調整に加えて出力パルスのｔｒ／ｔｆを同時に制御することで、制御信号の数や試験工数を削減することができるため製造コストの増大が抑制され、これらを独立して制御する場合に比べて複雑な試験を行なう必要がなくなる。また、システム側は出力バッファ回路の出力インピーダンスのみモニタして調整すればスルーレートも自動的に改善されるためシステム性能を向上させることができる。
【００５４】
（第２の実施の形態）
次に本発明の出力バッファ回路の第２の実施の形態について図面を用いて説明する。
【００５５】
図６は本発明の出力バッファ回路の第２の実施の形態の構成を示す回路図である。
【００５６】
図６に示すように、本実施形態の出力バッファ回路は、図１に示した第１の実施の形態の出力バッファ回路が有するプリドライバ部に、ｐＭＯＳトランジスタＱＰ１１によるｐＭＯＳトランジスタＱＰ１の駆動能力を上げるためのｐＭＯＳトランジスタＱＰ３１〜ＱＰ３３と、ｐＭＯＳトランジスタＱＰ３１〜ＱＰ３３をＯＮ／ＯＦＦさせるｐＭＯＳトランジスタＱＰ３４〜ＱＰ３６と、ｎＭＯＳトランジスタＱＮ２１によるｎＭＯＳトランジスタＱＮ１の駆動能力を上げるためのｎＭＯＳトランジスタＱＮ３１〜ＱＮ３３と、ｎＭＯＳトランジスタＱＮ３１〜ＱＮ３３をＯＮ／ＯＦＦさせるｎＭＯＳトランジスタＱＮ３４〜ＱＮ３６とを追加した構成である。
【００５７】
ｐＭＯＳトランジスタＱＰ３４〜ＱＰ３６は制御信号／φ１〜／φ３で制御され、ｎＭＯＳトランジスタＱＮ３４〜ＱＮ３６は制御信号φ４〜φ６で制御される。したがって、ｐＭＯＳトランジスタＱＰ３１〜ＱＰ３３は、図１に示したｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４と同じタイミングでＯＮ／ＯＦＦが制御され、ｎＭＯＳトランジスタＱＮ３１〜ＱＮ３３は、図１に示したｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４と同じタイミングでＯＮ／ＯＦＦが制御される。その他の構成及び動作は第１の実施の形態と同様であるため、その説明は省略する。
【００５８】
第１の実施の形態では、メインドライバ部のｐＭＯＳトランジスタＱＰ１を駆動するために設けられたｐＭＯＳトランジスタＱＰ１１及びｎＭＯＳトランジスタＱＮ１１のうち、ｎＭＯＳトランジスタＱＮ１１側の駆動能力のみ向上させ、メインドライバ部のｎＭＯＳトランジスタＱＮ１を駆動するために設けられたｐＭＯＳトランジスタＱＰ２１及びｎＭＯＳトランジスタＱＮ２１のうち、ｐＭＯＳトランジスタＱＰ１１側の駆動能力のみ向上させている。
【００５９】
このような構成では、例えば、図７（ａ）に示すようにｐＭＯＳトランジスタＱＰ１１がＯＮからＯＦＦに切り換わり、ｎＭＯＳトランジスタＱＮ１１がＯＦＦからＯＮに切り換わる場合に、ｎＭＯＳトランジスタＱＮ１１側のみ駆動能力が大きくＯＦＦからＯＮへ切り換わるスピードが速まると、ｐＭＯＳトランジスタＱＰ１１及びｎＭＯＳトランジスタＱＮ１１がそれぞれＯＮする期間が生じ、電源から接地電位に貫通電流が流れてしまう。この貫通電流はノイズ源になると共に出力バッファ回路の消費電流を増大させる要因になる。
【００６０】
本実施形態では、図１に示した構成にｐＭＯＳトランジスタＱＰ３１〜ＱＰ３６を追加することで、図７（ｂ）に示すようにｐＭＯＳトランジスタＱＰ１１側とｎＭＯＳトランジスタＱＮ１１側の双方の駆動能力を同様に向上させる。このようにすることで、第１の実施の形態の効果に加えて貫通電流が生じることによるノイズの発生や消費電流の増大が防止される。同様に、図１に示した構成にｎＭＯＳトランジスタＱＮ３１〜ＱＮ３６を追加し、ｐＭＯＳトランジスタＱＰ２１側とｎＭＯＳトランジスタＱＮ２１側の双方の駆動能力を同様に向上させることで、貫通電流が生じることによるノイズの発生や消費電流の増大が防止される。
【００６１】
なお、本実施形態の出力バッファ回路も、出力インピーダンスの調整段階とｔｒ／ｔｆの調整段階の数がそれぞれ等しい構成である必要はなく、第１の実施の形態の図３で示した構成と同様に異なっていてもよい。
【００６２】
（第３の実施の形態）
第３の実施の形態では、第１の実施の形態及び第２の実施の形態で示した出力バッファ回路の構成を他の回路に適用する例について説明する。
【００６３】
上述したように、高速に動作するＤＤＲ−ＳＤＲＡＭ等の半導体集積回路装置には、出力バッファ回路８のデータ出力タイミングをシステムクロックＣＬＫに同期させるための位相同期回路９を備えている。
【００６４】
位相同期回路９は、例えば、図８に示すようなＤＬＬで構成され、システムクロックＣＬＫが入力される入力バッファ回路２１と、入力バッファ回路２１から出力されるクロックＣＬＫ１を遅延させ、出力バッファ回路８のデータ出力タイミングを補償するための補償クロックＣＬＫＯＥを出力する可変遅延回路２２と、補償クロックＣＬＫＯＥが入力される、出力バッファ回路８の遅延量をモニタするためのディレイモニタ回路２３と、ディレイモニタ回路２３の出力信号が入力され、遅延量のモニタ結果である帰還クロックＣＬＫＦＢを出力する入力バッファレプリカ回路２４と、入力バッファ回路２１から出力されるクロックＣＬＫ１と帰還クロックＣＬＫＦＢの位相差に比例する値を出力する位相比較器（ＰＤ）２５と、位相比較器２５の出力値にしたがって可変遅延回路２２による遅延量を制御するカウンタ回路（Ｃｏｕｎｔｅｒ）２６とを有する構成である。
【００６５】
このような構成では、入力バッファ回路２１から出力されるクロックＣＬＫ１と帰還クロックＣＬＫＦＢの位相が一致するように動作するため（正確にはクロックＣＬＫ１に対して帰還クロックＣＬＫＦＢが１周期遅れて一致する）、可変遅延回路２２から出力される補償クロックＣＬＫＯＥには、ディレイモニタ回路２３及び入力バッファレプリカ回路２４による遅延量を相殺するための位相情報を持つようになる。したがって、マルチプレクサ（ＭＵＸ）２７を用いて補償クロックＣＬＫＯＥにメモリアレイ１から読み出したデータ（ＤＡＴＡＲ，ＤＡＴＡＦ）を同期させることで、出力バッファ回路８のデータ出力タイミングをシステムクロックＣＬＫに一致させることができる。
【００６６】
ここで、出力バッファ回路８と同様の遅延量を有するディレイモニタ回路２３として、半導体集積回路装置内に出力バッファ回路を余分に設け、その余分な出力バッファ回路を用いて遅延量をモニタする構成でもよいが、消費電流や回路面積を低減するために、各トランジスタのサイズをそれぞれ小さくした出力バッファ回路と同様構成の回路（レプリカ回路）を用いることが好ましい。
【００６７】
その場合、レプリカ回路の出力には、出力バッファ回路とレプリカ回路のトランジスタサイズ比に基づいて実負荷（シミュレーション値等）から求めた擬似負荷を接続すれば、周囲温度や電源電圧の変動による出力バッファ回路の遅延量の変化もモニタすることができる。なお、図８では擬似負荷がレプリカ回路（ディレイモニタ回路２３）内に含まれる構成を示している。
【００６８】
例えば、図９（ａ）に示すように、実負荷の負荷抵抗値ＲTが２５Ω、負荷容量値ＣLが３０ｐＦ、実配線抵抗値ＲSが２５Ωであり、レプリカ回路の各トランジスタサイズを出力バッファ回路の１／１０にした場合、図９（ｂ）に示すように、擬似負荷には、実負荷の１０倍の負荷抵抗（ＲT＝２５０Ω）、１／１０の負荷容量（ＣL＝３ｐＦ）、及び実配線抵抗の１０倍の配線抵抗（ＲS＝２５０Ω）をそれぞれ接続すればよい。擬似負荷には、周囲温度や電源電圧の変動に応じて抵抗値や容量値が変化する回路（例えば、負荷のレプリカ）を作る必要はなく、これらの影響を受け難い構成であってもよい。
【００６９】
なお、図９（ａ）、（ｂ）に示したｐＭＯＳトランジスタＷＰ１は図２で示したメインドライバ部のｐＭＯＳトランジスタＱＰ１〜ＱＰ４をまとめて示し、ｎＭＯＳトランジスタＷＮ１は図２で示したメインドライバ部のｎＭＯＳトランジスタＱＮ１〜ＱＭ４をまとめて示している。また、図９（ａ）、（ｂ）に示したインバータ（ＷＰ２，ＷＮ２）は図２または図６で示したプリドライバ部のｐＭＯＳトランジスタＱＰ１１、ＱＰ３１〜ＱＰ３６、ｎＭＯＳトランジスタＱＮ１１〜ＱＮ１７をまとめて示し、インバータ（ＷＰ３，ＷＮ３）は図２または図６で示したプリドライバ部のｐＭＯＳトランジスタＱＰ２１〜ＱＰ２７、ｎＭＯＳトランジスタＱＮ２１，ＱＮ３１〜ＱＮ３６をまとめて示している。
【００７０】
図９（ａ）、（ｂ）では、図２または図６で示した制御部と、制御部からメインドライバ部のｐＭＯＳトランジスタＱＰ２〜ＱＰ４及びｎＭＯＳトランジスタＱＮ２〜ＱＮ４、並びにプリドライバ部のｐＭＯＳトランジスタＱＰ２５〜ＱＰ２７、ｐＭＯＳトランジスタＱＰ３４〜ＱＰ３６、ｎＭＯＳトランジスタＱＮ１５〜ＱＮ１７、及びｎＭＯＳトランジスタＱＮ３４〜ＱＮ３６に供給される制御信号φ１〜φ６、／φ１〜／φ６がそれぞれ省略されているが、これらの構成及び制御信号も図２または図６で示した回路と同様に備えている。
【００７１】
また、レプリカ回路に入力されるデータＲＤＡＴＡ（＝ＣＬＫＯＥ）は、出力バッファ回路に入力されるデータＤＡＴＡとは異なって、所定の周期で「０」、「１」が切り換わるデータである。
【００７２】
本実施形態では、図８に示したディレイモニタ回路２３を、第１の実施の形態または第２の実施の形態で示した出力バッファ回路と同様構成で、かつ該出力バッファ回路よりも小さいデバイスサイズのトランジスタで構成する。そして、第１の実施の形態及び第２の実施の形態と同様に制御信号φ１〜φＮ、／φ１〜／φＮ（Ｎは正の整数）で各トランジスタをそれぞれ動作させることで、ディレイモニタ回路２３の出力インピーダンス及び出力パルスのｔｒ／ｔｆを同時に制御する。なお、ディレイモニタ回路と出力バッファ回路の出力インピーダンス及び出力パルスのｔｒ／ｔｆの調整段階の数は一致させる必要はなく、ディレイモニタ回路の調整段階の数は出力バッファ回路よりも少なくてよい。
【００７３】
このようなディレイモニタ回路２３を構成することで、半導体集積回路装置が第１の実施の形態または第２の実施の形態で示した出力バッファ回路８を用いる場合に、該出力バッファ回路８の出力インピーダンスや出力パルスのｔｒ／ｔｆの調整値がディレイモニタ回路２３に反映されるため、上記位相同期回路９を用いたシステムクロックＣＬＫと出力バッファ回路のデータ出力タイミングとの同期調整がより正確に実施される。
【００７４】
ところで、ディレイモニタ回路２３では出力バッファ回路８で調整された出力インピーダンスや出力パルスのｔｒ／ｔｆに応じて変動する遅延量のみ調整できればよい。したがって、図１０に示すように、出力インピーダンス及び出力パルスのｔｒ／ｔｆを制御しない構成のディレイモニタ回路２３のプリドライバ部に、遅延量を変えるための複数のキャパシタ（図１０ではＣ１〜Ｃ６）、及び該キャパシタとインバータＩＮＶ１，２の出力とを接続するための複数のスイッチ（図１０ではＳＷ１〜ＳＷ６）を設け、制御信号／φ１〜／φＮ（図１０ではＮ＝６）で各スイッチのＯＮ／ＯＦＦを制御する構成にしてもよい。この場合、予め各キャパシタによる遅延量を、出力バッファ回路の出力インピーダンス及び出力パルスのｔｒ／ｔｆの調整後の遅延量にそれぞれ一致するようにしておけば、上記と同様の効果を得ることができる。
【００７５】
なお、図１０に示したｐＭＯＳトランジスタＷＰ１及びｎＭＯＳトランジスタＷＮ１は図２で示した構成と異なってそれぞれ１つのＭＯＳトランジスタで構成すればよく、インバータ（ＷＰ２，ＷＮ２）、（ＷＰ３，ＷＮ３）は図２または図６で示した構成と異なってそれぞれ一組のｐＭＯＳトランジスタ及びｎＭＯＳトランジスタで構成すればよい。
【００７６】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００７７】
メインドライバ部に第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタと共に負荷を駆動する少なくとも１対の第２のｐチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタを備え、プリドライバ部に第３のｎチャネルＭＯＳトランジスタと共に第１のｐチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｎチャネルＭＯＳトランジスタ、並びに第４のｐチャネルＭＯＳトランジスタと共に第１のｎチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｐチャネルＭＯＳトランジスタを備えることで、同一の制御信号により出力インピーダンスだけでなく出力パルスのクロスポイント及びスルーレートが同時に調整されるため、データ受信側における誤動作が防止されて、電源電圧や周囲温度が変動しても正常に動作するシステムを得ることができる。
【００７８】
また、出力インピーダンスと出力パルスの立ち上がり時間／立ち下がり時間を同時に制御することで、これらを独立して制御する場合に比べて制御信号の数や試験工数を削減することができるため、製造コストの増大が抑制される。
【００７９】
さらに、システム側は出力バッファ回路の出力インピーダンスのみモニタして調整すればスルーレートも自動的に改善されるためシステム性能を向上させることができる。
【００８０】
また、プリドライバ部に、第３のｎチャネルＭＯＳトランジスタと共に第１のｐチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｎチャネルＭＯＳトランジスタ、第３のｐチャネルＭＯＳトランジスタと共に第１のｐチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｐチャネルＭＯＳトランジスタ、第４のｐチャネルＭＯＳトランジスタと共に第１のｎチャネルＭＯＳトランジスタを駆動する少なくとも１つの第６のｐチャネルＭＯＳトランジスタ、並びに第４のｎチャネルＭＯＳトランジスタと共に第１のｎチャネルＭＯＳトランジスタを駆動する少なくとも１つの第６のｎチャネルＭＯＳトランジスタを備えることで、第３のｎチャネルＭＯＳトランジスタと第３のｐチャネルＭＯＳトランジスタの双方の駆動能力が同様に向上し、第４のｐチャネルＭＯＳトランジスタと第４のｎチャネルＭＯＳトランジスタの双方の駆動能力が同様に向上する。したがって、第１のｐチャネルＭＯＳトランジスタと第１のｎチャネルＭＯＳトランジスタに貫通電流が流れることが防止され、貫通電流が生じることによるノイズの発生や消費電流の増大が防止される。
【００８１】
また、上記出力バッファ回路と同様に構成され、制御信号にしたがって出力バッファ回路と同様にトランジスタの動作がそれぞれ制御される、出力バッファ回路とのトランジスタサイズ比に基づいて出力バッファ回路の実負荷から求められた擬似負荷が出力に接続される構成、あるいはデータの出力タイミングをそれぞれ所定量だけ遅延させる複数のキャパシタ、及び制御信号にしたがってキャパシタによる遅延を有効または無効にそれぞれ切り換える複数のスイッチを備え、出力バッファ回路とのトランジスタサイズ比に基づいて出力バッファ回路の実負荷から求められた擬似負荷が出力に接続される構成のディレイモニタ回路を有することで、半導体集積回路装置に上述した第１の実施の形態または第２の実施の形態で示した出力バッファ回路を用いている場合に、該出力バッファ回路の出力インピーダンスや出力パルスのｔｒ／ｔｆの調整値がディレイモニタ回路に反映されるため、システムクロックと出力バッファ回路のデータ出力タイミングとの同期調整がより正確に実施される。
【図面の簡単な説明】
【図１】本発明の出力バッファ回路を備える半導体集積回路装置であるＤＲＡＭの一構成例を示すブロック図である。
【図２】本発明の出力バッファ回路の第１の実施の形態の構成を示す回路図である。
【図３】第１の実施の形態の出力バッファ回路の変形例の構成を示す回路図である。
【図４】第１の実施の形態の出力バッファ回路のシミュレーション結果を示す図であり、ｔｒ／ｔｆを制御する場合及びｔｒ／ｔｆを制御しない場合の出力パルス波形を示す波形図である。
【図５】第１の実施の形態の出力バッファ回路のシミュレーション結果を示す図であり、ｔｒ／ｔｆを制御する場合及びｔｒ／ｔｆを制御しない場合の出力パルス波形を示す波形図である。
【図６】本発明の出力バッファ回路の第２の実施の形態の構成を示す回路図である。
【図７】本発明の出力バッファ回路の要部の動作の様子を示す波形図である。
【図８】図１に示した位相同期回路の一構成例を示すブロック図である。
【図９】ディレイモニタ回路の使用例を示す回路図である。
【図１０】本発明のディレイモニタ回路の一構成例を示す回路図である。
【図１１】従来の出力バッファ回路の動作の問題点を説明するための模式図である。
【符号の説明】
１ メモリアレイ
２ Ｘデコーダ
３ Ｙデコーダ
４ ＲＯＷアドレスバッファ
５ ＣＯＬＵＭアドレスバッファ
６ コントロール回路
７ モードコントロール回路
８ 出力バッファ回路
９ 位相同期回路
１１ メインドライバ部
１２ プリドライバ部
１３ 制御部
２１ 入力バッファ回路
２２ 可変遅延回路
２３ ディレイモニタ回路
２４ 入力バッファレプリカ回路
２５ 位相比較器
２６ カウンタ回路
２７ マルチプレクサ
ＱＰ１〜ＱＰ４，ＱＰ２１〜ＱＰ２７，ＱＰ３１〜ＱＰ３６ ｐＭＯＳトランジスタ
ＱＮ１〜ＱＮ４，ＱＮ１１〜ＱＮ１７，ＱＮ３１〜ＱＮ３６ ｎＭＯＳトランジスタ
ＩＮＶ１，ＩＮＶ２，ＩＮＶ１１〜ＩＮＶ１６ インバータ
ＮＯＲ１〜ＮＯＲ３ 論理和ゲート
ＮＡＮＤ１〜ＮＡＮＤ３ 論理積ゲート
Claims (10)
- 入力されたパルス波形から成るデータを所定の出力インピーダンス及びスルーレートで出力するための出力バッファ回路であって、
前記データにしたがって負荷を駆動する少なくとも１対の第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタ、並びに前記第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタと共に前記負荷を駆動する少なくとも１対の第２のｐチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタを備えたメインドライバ部と、
前記データにしたがって前記第１のｐチャネルＭＯＳトランジスタを駆動する少なくとも１対の第３のｐチャネルＭＯＳトランジスタ及び第３のｎチャネルＭＯＳトランジスタ、前記データにしたがって前記第１のｎチャネルＭＯＳトランジスタを駆動する少なくとも１対の第４のｐチャネルＭＯＳトランジスタ及び第４のｎチャネルＭＯＳトランジスタ、前記第３のｎチャネルＭＯＳトランジスタと共に前記第１のｐチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｎチャネルＭＯＳトランジスタ、並びに前記第４のｐチャネルＭＯＳトランジスタと共に前記第１のｎチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｐチャネルＭＯＳトランジスタを備えたプリドライバ部と、
前記第２のｐチャネルＭＯＳトランジスタと共に前記第５のｎチャネルＭＯＳトランジスタの動作・非動作を制御し、前記第２のｎチャネルＭＯＳトランジスタと共に前記第５のｐチャネルＭＯＳトランジスタの動作・非動作を制御するための制御信号をそれぞれ生成する制御部と、
を有する出力バッファ回路。 - 前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタの数と、前記第５のｎチャネルＭＯＳトランジスタ及び前記第５のｐチャネルＭＯＳトランジスタの数とが等しい請求項１記載の出力バッファ回路。
- 前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタの数と、前記第５のｎチャネルＭＯＳトランジスタ及び前記第５のｐチャネルＭＯＳトランジスタの数とが異なる請求項１記載の出力バッファ回路。
- 入力されたパルス波形から成るデータを所定の出力インピーダンス及びスルーレートで出力するための出力バッファ回路であって、
前記データにしたがって負荷を駆動する少なくとも１対の第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタ、並びに前記第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタと共に前記負荷を駆動する少なくとも１対の第２のｐチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタを備えたメインドライバ部と、
前記データにしたがって前記第１のｐチャネルＭＯＳトランジスタを駆動する少なくとも１対の第３のｐチャネルＭＯＳトランジスタ及び第３のｎチャネルＭＯＳトランジスタ、前記データにしたがって前記第１のｎチャネルＭＯＳトランジスタを駆動する少なくとも１対の第４のｐチャネルＭＯＳトランジスタ及び第４のｎチャネルＭＯＳトランジスタ、前記第３のｎチャネルＭＯＳトランジスタと共に前記第１のｐチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｎチャネルＭＯＳトランジスタ、前記第３のｐチャネルＭＯＳトランジスタと共に前記第１のｐチャネルＭＯＳトランジスタを駆動する少なくとも１つの第５のｐチャネルＭＯＳトランジスタ、前記第４のｐチャネルＭＯＳトランジスタと共に前記第１のｎチャネルＭＯＳトランジスタを駆動する少なくとも１つの第６のｐチャネルＭＯＳトランジスタ、並びに前記第４のｎチャネルＭＯＳトランジスタと共に前記第１のｎチャネルＭＯＳトランジスタを駆動する少なくとも１つの第６のｎチャネルＭＯＳトランジスタを備えたプリドライバ部と、
前記第２のｐチャネルＭＯＳトランジスタと共に前記第５のｐチャネルＭＯＳトランジスタ及び前記第５のｎチャネルＭＯＳトランジスタの動作・非動作を制御し、前記第２のｎチャネルＭＯＳトランジスタと共に前記第６のｐチャネルＭＯＳトランジスタ及び前記第６のｎチャネルＭＯＳトランジスタの動作・非動作を制御するための制御信号をそれぞれ生成する制御部と、
を有する出力バッファ回路。 - 前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタの数と、前記第５のｎチャネルＭＯＳトランジスタ、前記第５のｐチャネルＭＯＳトランジスタ、前記第６のｎチャネルＭＯＳトランジスタ及び前記第６のｐチャネルＭＯＳトランジスタの数とが等しい請求項４記載の出力バッファ回路。
- 前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタの数と、前記第５のｎチャネルＭＯＳトランジスタ、前記第５のｐチャネルＭＯＳトランジスタ、前記第６のｎチャネルＭＯＳトランジスタ及び前記第６のｐチャネルＭＯＳトランジスタの数とが異なる請求項４記載の出力バッファ回路。
- 前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタは、
オンした状態で前記メインドライバ部から出力されるパルスの立ち上がり時間及び立ち下がり時間に対する影響が少ない、前記第１のｐチャネルＭＯＳトランジスタ及び前記第１のｎチャネルＭＯＳトランジスタよりもゲート幅が狭く形成された小さいデバイスサイズである請求項１乃至６のいずれか１項記載の出力バッファ回路。 - 請求項１乃至７のいずれか１項記載の出力バッファ回路と、
前記出力バッファ回路と同様に構成され、前記制御信号にしたがって前記出力バッファ回路と同様にトランジスタの動作がそれぞれ制御される、前記出力バッファ回路とのトランジスタサイズ比に基づいて前記出力バッファ回路の実負荷から求められた擬似負荷が出力に接続されるディレイモニタ回路と、
を有する半導体集積回路装置。 - 請求項１乃至７のいずれか１項記載の出力バッファ回路と、
前記データの出力タイミングをそれぞれ所定量だけ遅延させる複数のキャパシタ、及び前記制御信号にしたがって前記キャパシタによる遅延を有効または無効にそれぞれ切り換える複数のスイッチを備え、前記出力バッファ回路とのトランジスタサイズ比に基づいて前記出力バッファ回路の実負荷から求められた擬似負荷が出力に接続されるディレイモニタ回路と、
を有する半導体集積回路装置。 - 前記ディレイモニタ回路が備えるトランジスタは、
前記出力バッファ回路が備えるトランジスタよりもゲート幅が狭く形成された小さいデバイスサイズである請求項８または９記載の半導体集積回路装置。
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