JP3155032B2 - 半導体メモリにおける出力回路 - Google Patents

半導体メモリにおける出力回路

Info

Publication number
JP3155032B2
JP3155032B2 JP22330991A JP22330991A JP3155032B2 JP 3155032 B2 JP3155032 B2 JP 3155032B2 JP 22330991 A JP22330991 A JP 22330991A JP 22330991 A JP22330991 A JP 22330991A JP 3155032 B2 JP3155032 B2 JP 3155032B2
Authority
JP
Japan
Prior art keywords
output
transistor
circuit
output buffer
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP22330991A
Other languages
English (en)
Other versions
JPH0547186A (ja
Inventor
正浩 松尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP22330991A priority Critical patent/JP3155032B2/ja
Publication of JPH0547186A publication Critical patent/JPH0547186A/ja
Application granted granted Critical
Publication of JP3155032B2 publication Critical patent/JP3155032B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、スタテック半導体メ
モリ等の半導体メモリにおける出力回路に関する。
【0002】
【従来の技術】出力ピンを多数本有する高速半導体メモ
リにおいては、出力バッファのスイッチング時に生じる
電源ノイズが問題になっている。
【0003】従来のこの種の半導体メモリでは、半導体
メモリのトランジスタのドライブ能力に係わらず、一律
に出力バッファのゲート電圧のHレベルを制限すること
により、出力バッファの駆動力を低下させて、スイッチ
ング時のノイズを低く抑えている。
【0004】
【発明が解決しようとする課題】ところで、半導体メモ
リにおいても、半導体シリコンチップの出来上がり条件
によっては、チップごとにチップ内に形成されたトラン
ジスタのドライブ能力にばらつきが生じる。つまり、同
種の半導体メモリにおいても、チップ内に形成されたト
ランジスタのドライブ能力が高いもの、すなわちアクセ
スタイムが短いものと、チップ内に形成されたトランジ
スタのドライブ能力が低いもの、すなわちアクセスタイ
ムが長いものとが生産される。
【0005】アクセスタイムが短いものにおいては、出
力バッファのスイッチング時に電源ノイズが発生しやす
く、アクセスタイムが長いものにおいては、出力バッフ
ァのスイッチング時に電源ノイズが発生しにくい。
【0006】従来の半導体メモリでは、半導体メモリの
トランジスタのドライブ能力に係わらず出力バッファの
駆動力を低下させているために、出力バッファのスイッ
チング時に電源ノイズが発生しにくいアクセスタイムが
長い半導体メモリにおいては、アクセスタイムがさらに
長くなるという問題がある。
【0007】この発明は、出力バッファのスイッチング
時に生じる電源ノイズが問題となるアクセスタイムの短
い半導体メモリについては、電源ノイズを低下させるこ
とができ、電源ノイズが問題とならないアクセスタイム
の長い半導体メモリについては、アクセスタイムが長く
ならないように電源ノイズを低下させるための動作を行
わせないようにすることができる半導体メモリの出力回
路を提供することを目的とする。
【0008】
【課題を解決するための手段】この発明による半導体メ
モリの出力回路では、半導体メモリのアドレス入力ピン
への外部からの入力信号のレベル変化点の検知信号が同
時に入力されるCR遅延回路およびインバータ遅延回路
と、前記両遅延回路の出力が入力されかつ前記インバー
タ遅延回路の出力が早く入力したか否かを判別して半導
体メモリのアクセスタイムが長いか短いかを判別する比
較回路と、で構成された判別回路と、前記半導体メモリ
のアクセスタイムが短いと判別されたときには、前記半
導体メモリのアクセスタイムが長いと判別されたときに
比べて出力バッファのドライブ能力を低下させるように
出力バッファのゲート電位を制御する制御回路と、を備
えていることを特徴とする。
【0009】
【0010】
【0011】
【0012】
【作用】半導体メモリのアクセスタイムが短いか長いか
が判別回路により判別される。判別回路によって半導体
メモリのアクセスタイムが短いと判別されたときには、
半導体メモリのアクセスタイムが長いと判別されたとき
に比べて出力バッファのドライブ能力を低下させるよう
に出力バッファのゲート電位が制御される。
【0013】
【実施例】以下、図面を参照して、この発明の実施例に
ついて説明する。
【0014】図1は、スタテック型半導体メモリの出力
回路を示している。図2は、図1の各部の信号を示して
いる。
【0015】図1および図2において、信号Aiは、半
導体メモリのアドレス入力ピンへの外部からの入力信号
である。信号φは、信号Aiのレベル変化点の検知信号
である。信号*Oiは、メモリ内容を示している。信号
ODは、信号Aiのレベル変化点の検出時点、すなわち
信号φの立ち上がり時点からメモリ内容*Oiが正しく
読み出されるまでの期間、Lレベルとなる信号である。
【0016】半導体メモリの出力回路は、信号φが入力
されかつ半導体メモリチップ内に形成されたトランジス
タのドライブ能力が高いか低いか、すなわちアクセスタ
イムが短いか長いかを判別するための判別回路1と、第
1の出力バッファ2と、第2の出力バッファ3と、半導
体メモリのアクセスタイムが短いと判別されたときに、
半導体メモリのアクセスタイムが長いと判別されたとき
に比べて出力バッファ2、3のドライブ能力を低下させ
るように出力バッファ2、3のゲート電位を制御する制
御回路4と、出力パッド5とを備えている。
【0017】第1の出力バッファ2は、ソース側が直流
電源Vccにドレイン側が出力パッド5に接続されたP
チャネルMOSトランジスタからなる。第2の出力バッ
ファ3は、ソース側がGNDにドレイン側が出力パッド
5に接続されたNチャネルMOSトランジスタからな
る。
【0018】判別回路1は、信号φが同時に入力される
CR遅延回路11およびインバータ遅延回路12と、両
遅延回路11、12の出力i1、i2が入力されかつイ
ンバータ遅延回路12の出力i2がCR遅延回路11の
出力i1より早く入力したときに出力FastがHレベ
ルとなる比較器13とから構成されている。
【0019】インバータ遅延回路12に使用されている
トランジスタのドライブ能力が高いときに信号Fast
がHレベルになり、インバータ遅延回路12に使用され
ているトランジスタのドライブ能力が低いときに信号F
astがLレベルとなる。つまり、インバータ遅延回路
12に使用されているトランジスタのドライブ能力に基
づいて、半導体メモリチップ内に形成されたトランジス
タのドライブ能力が高いか低いか、すなわちアクセスタ
イムが短いか長いかが判別される。
【0020】制御回路4は、信号OD、信号*Oiおよ
び判別回路1の出力信号Fastが入力される論理回路
6と、論理回路6の出力が入力する第1のプリバッファ
回路7と、論理回路6の出力が入力する第2のプリバッ
ファ回路8とを備えている。
【0021】論理回路6は、2つのインバータ61、6
2と、AND回路63と、NAND回路64とを備えて
いる。信号*Oiは、インバータ61とNAND回路6
4の一方の入力端子に入力する。インバータ61の出力
は、AND回路63の一方の入力端子に入力する。信号
ODは、NAND回路64の他方の入力端子に入力する
AND回路63の一方の入力端子に入力する。信号Fa
stは、インバータ62に入力する。
【0022】第1のプリバッファ回路7は、2つのPチ
ャネルMOSトランジスタ71、72と、3つのNチャ
ネルMOSトランジスタ73、74、75とからなる。
トランジスタ71のソース側は直流電源に、ドレイン側
は第1の出力バッファ2のゲートに接続されており、こ
のトランジスタ71のゲートにはAND回路63の出力
が送られる。トランジスタ72のソース側は直流電源
に、ドレイン側は第1の出力バッファ2のゲートに接続
されており、このトランジスタ72のゲートにはインバ
ータ62の出力が送られる。
【0023】トランジスタ73のソース側はGNDに、
ドレイン側はトランジスタ75のソースに接続されてお
り、このトランジスタ73のゲートにはインバータ62
の出力が送られる。トランジスタ74のソース側はGN
Dに、ドレイン側はトランジスタ75のソースに接続さ
れており、このトランジスタ74のゲートは直流電源に
接続されている。トランジスタ75のソース側はトラン
ジスタ73および74のドレインに、ドレイン側は第1
の出力バッファ2のゲートに接続されており、このトラ
ンジスタ75のゲートにはAND回路63の出力が送ら
れる。
【0024】第2のプリバッファ回路8は、2つのNチ
ャネルMOSトランジスタ81、82と、3つのPチャ
ネルMOSトランジスタ83、84、85とからなる。
トランジスタ81のソース側はGNDに、ドレイン側は
第2の出力バッファ3のゲートに接続されており、この
トランジスタ81のゲートにはNAND回路64の出力
が送られる。トランジスタ82のソース側はGNDに、
ドレイン側は第2の出力バッファ3のゲートに接続され
ており、このトランジスタ82のゲートには信号Fas
tが送られる。
【0025】トランジスタ83のソース側は直流電源
に、ドレイン側はトランジスタ85のソースに接続され
ており、このトランジスタ83のゲートには信号Fas
tが送られる。トランジスタ84のソース側は直流電源
に、ドレイン側はトランジスタ85のソースに接続され
ており、このトランジスタ84のゲートはGNDに接続
されている。トランジスタ85のソース側はトランジス
タ83および84のドレインに、ドレイン側は第2の出
力バッファ3のゲートに接続されており、このトランジ
スタ85のゲートにはNAND回路63の出力が送られ
る。
【0026】次に、出力回路の動作について説明する。
【0027】(1)OD信号がHレベルの期間におい
て、記憶内容*OiがHレベルである場合。
【0028】(a)信号FastがLレベルの場合。
【0029】この場合には、第1のプリバッファ回路7
に入力するAND回路63の出力はLレベルとなり、イ
ンバータ62の出力はHレベルとなる。AND回路63
の出力がLレベルとなるので、トランジスタ71がオン
となり、トランジスタ75がオフとなる。インバータ6
2の出力がHレベルとなるので、トランジスタ72はオ
フとなり、トランジスタ73はオンとなる。トランジス
タ74は、常時オンである。
【0030】したがって、この場合には、直流電源から
トランジスタ71を介して第1の出力バッファ2のゲー
トに電流が流れる。すなわち、第1の出力バッファ2の
ゲート電圧PBPがHレベルとなり、第1の出力バッフ
ァ2はオフとなる。
【0031】第2のプリバッファ回路8に入力するNA
ND回路64の出力はLレベルとなとなるので、トラン
ジスタ85がオンとなり、トランジスタ81がオフとな
る。信号FastがLレベルなので、トランジスタ83
はオンとなり、トランジスタ82はオフとなる。トラン
ジスタ84は、常時オンである。
【0032】したがって、この場合には、直流電源から
トランジスタ83および85を介して第2の出力バッフ
ァ3のゲートに電流が流れる。すなわち、第2の出力バ
ッファ3のゲート電圧PBNがHレベルとなり、第2の
出力バッファ3はオンとなる。この結果、出力パッド5
は、第2の出力バッファ3を介してGNDに繋がった状
態となり、出力Outiは、Lレベルとなる。
【0033】(b)信号FastがHレベルの場合。
【0034】この場合には、第1のプリバッファ回路7
に入力するAND回路63の出力はLレベルとなり、イ
ンバータ62の出力はLレベルとなる。AND回路63
の出力がLレベルとなるので、トランジスタ71がオン
となり、トランジスタ75がオフとなる。インバータ6
2の出力がLレベルとなるので、トランジスタ72はオ
ンとなり、トランジスタ73はオフとなる。トランジス
タ74は、常時オンである。
【0035】したがって、この場合には、直流電源から
トランジスタ71またはトランジスタ72を介して第1
の出力バッファ2のゲートに電流が流れる。すなわち、
第1の出力バッファ2のゲート電圧PBPがHレベルと
なり、第1の出力バッファ2はオフとなる。
【0036】第2のプリバッファ回路8に入力するNA
ND回路64の出力も上記(1)(a)の場合と同様の
Lレベルであるので、トランジスタ85がオンとなり、
トランジスタ81がオフとなる。信号Fastは上記
(1)(a)の場合と異なり、Hレベルなので、トラン
ジスタ83はオフとなり、トランジスタ82はオンとな
る。トランジスタ84は、常時オンである。
【0037】したがって、この場合には、直流電源から
トランジスタ84および85を介して第2の出力バッフ
ァ3のゲートに電流が流れるとともに直流電源からトラ
ンジスタ84および85を介してトランジスタ82にも
電流が流れる。第2の出力バッファ3のゲート電圧PB
NはHレベルとなり、第2の出力バッファ3はオンとな
るので、出力パッド5は、第2の出力バッファ3を介し
てGNDに繋がった状態となり、出力Outiは、Lレ
ベルとなる。
【0038】この場合の第2の出力バッファ3のゲート
電圧PBNは直流電源の電圧がトランジスタ84、85
およびトランジスタ82のオン抵抗によって分割された
値となるので、上記(1)(a)の場合より小さくな
る。したがって、第2の出力バッファ3のドライブ能力
が制限される。
【0039】(2)OD信号がHレベルの期間におい
て、記憶内容*OiがLレベルである場合。
【0040】(a)信号FastがLレベルの場合。
【0041】この場合には、第1のプリバッファ回路7
に入力するAND回路63の出力はHレベルとなり、イ
ンバータ62の出力はHレベルとなる。AND回路63
の出力がHレベルとなるので、トランジスタ71がオフ
となり、トランジスタ75がオンとなる。インバータ6
2の出力がHレベルとなるので、トランジスタ72はオ
フとなり、トランジスタ73はオンとなる。トランジス
タ74は、常時オンである。
【0042】したがって、この場合には、第1の出力バ
ッファ2のゲートは、トランジスタ75および73を介
してGNDに繋がった状態となる。すなわち、第1の出
力バッファ2のゲート電圧PBPがLレベルとなり、第
1の出力バッファ2はオンとなる。
【0043】第2のプリバッファ回路8に入力するNA
ND回路64の出力はHレベルとなとなるので、トラン
ジスタ85がオフとなり、トランジスタ81がオンとな
る。信号FastがLレベルなので、トランジスタ83
はオンとなり、トランジスタ82はオフとなる。トラン
ジスタ84は、常時オンである。
【0044】したがって、この場合には、第2の出力バ
ッファ3のゲートは、トランジスタ81を介してGND
に繋がった状態となる。すなわち、第2の出力バッファ
3のゲート電圧PBNがLレベルとなり、第2の出力バ
ッファ3はオフとなる。第1の出力バッファ3がオン
で、第2の出力バッファ3はオフとなるので、出力パッ
ド5は、第1の出力バッファ2を介して直流電源Vcc
に繋がった状態となり、出力Outiは、Hレベルとな
る。
【0045】(b)信号FastがHレベルの場合。
【0046】この場合には、第2のプリバッファ回路8
に入力するNAND回路64の出力はHレベルとなり、
インバータ62の出力はHレベルとなる。NAND回路
64の出力はHレベルなので、トランジスタ85がオフ
となり、トランジスタ81がオンとなる。信号Fast
がHレベルなので、トランジスタ83はオフとなり、ト
ランジスタ82はオンとなる。トランジスタ84は、常
時オンである。
【0047】したがって、この場合には、第2の出力バ
ッファ3のゲートは、トランジスタ81または82を介
してGNDに繋がった状態となる。すなわち、第2の出
力バッファ3のゲート電圧PBNがLレベルとなり、第
2の出力バッファ3はオフとなる。
【0048】第1のプリバッファ回路7に入力するAN
D回路63の出力はHレベルとなり、インバータ62の
出力はLレベルとなる。AND回路63の出力がHレベ
ルとなるので、トランジスタ71がオフとなり、トラン
ジスタ75がオンとなる。インバータ62の出力がLレ
ベルとなるので、トランジスタ72はオンとなり、トラ
ンジスタ73はオフとなる。トランジスタ74は、常時
オンである。
【0049】したがって、この場合には、第1の出力バ
ッファ2のゲートは、トランジスタ75および74を介
してGNDに繋がった状態となる。すなわち、第1の出
力バッファ2のゲート電圧PBPがLレベルとなり、第
1の出力バッファ2はオンとなる。第1の出力バッファ
2がオンで、第2の出力バッファ3はオフとなるので、
出力パッド5は、第1の出力バッファ2を介して直流電
源Vccに繋がった状態となり、出力Outiは、Hレ
ベルとなる。
【0050】しかし、この場合には、上記(2)(a)
の場合と異なり、トランジスタ72がオンとなっている
ため第1の出力バッファ2のゲート電圧PBPは、直流
電源の電圧がトランジスタ72、75およびトランジス
タ74のオン抵抗によって分割された値となるので、上
記(2)(a)の場合より高くなる。したがって、第1
の出力バッファ2のドライブ能力が制限される。
【0051】この実施例によれば、判別回路1によっ
て、半導体メモリチップ内に形成されたトランジスタの
ドライブ能力が高いと判別された場合には(信号Fas
tがHレベル)、オンとされる出力バッファ2、3のゲ
ート電圧のHレベルまたはLレベルの値が出力バッファ
2、3のドライブ能力を低下させるように制御される。
したがって、出力バッファ2、3のスイツチング時のノ
イズが問題となるアクセスタイムの短い半導体メモリに
おいては、出力バッファ2、3のオン、オフ切り替え時
に発生する電源ノイズが低く抑えられる。
【0052】一方、判別回路1によって、半導体メモリ
チップ内に形成されたトランジスタのドライブ能力が低
いと判別された場合には(信号FastがLレベル)、
オンとされる出力バッファ2、3のゲート電圧のHレベ
ルまたはLレベルの値は制御されず、オンとされる出力
バッファ2、3のドライブ能力は低下させられない。し
たがって、出力バッファ2、3のスイツチング時のノイ
ズが問題とならないアクセクタイムの長い半導体メモリ
においては、電源ノイズを低く抑えるための動作が行わ
れず、電源ノイズ対策に起因するアクセスタイムが長く
なるといったことが回避される。
【0053】
【発明の効果】この発明によれば、出力バッファのスイ
ツチング時のノイズが問題となるアクセスタイムの短い
半導体メモリにおいては、出力バッファのオン、オフ切
り替え時に発生する電源ノイズが低く抑えられる。
【0054】一方、出力バッファのスイツチング時のノ
イズが問題とならないアクセクタイムの長い半導体メモ
リにおいては、電源ノイズを低く抑えるための動作が行
われず、電源ノイズ対策に起因するアクセスタイムが長
くなるといったことが回避される。
【図面の簡単な説明】
【図1】半導体メモリの出力回路を示す電気回路図であ
る。
【図2】図1の各部の信号を示すタイムチャートであ
る。
【符号の説明】
1 判別回路 2 第1の出力バッファ 3 第2の出力バッファ 4 制御回路 5 出力パッド 6 論理回路 7 第1のプリバッファ回路 8 第2のプリバッファ回路

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体メモリのアドレス入力ピンへの外
    部からの入力信号のレベル変化点の検知信号が同時に入
    力されるCR遅延回路およびインバータ遅延回路と、前
    記両遅延回路の出力が入力されかつ前記インバータ遅延
    回路の出力が早く入力したか否かを判別して半導体メモ
    リのアクセスタイムが長いか短いかを判別する比較回路
    と、で構成された判別回路と、前記半導体メモリのアク
    セスタイムが短いと判別されたときには、前記半導体メ
    モリのアクセスタイムが長いと判別されたときに比べて
    出力バッファのドライブ能力を低下させるように出力バ
    ッファのゲート電位を制御する制御回路と、を備えてい
    る半導体メモリにおける出力回路。
JP22330991A 1991-08-08 1991-08-08 半導体メモリにおける出力回路 Expired - Fee Related JP3155032B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP22330991A JP3155032B2 (ja) 1991-08-08 1991-08-08 半導体メモリにおける出力回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP22330991A JP3155032B2 (ja) 1991-08-08 1991-08-08 半導体メモリにおける出力回路

Publications (2)

Publication Number Publication Date
JPH0547186A JPH0547186A (ja) 1993-02-26
JP3155032B2 true JP3155032B2 (ja) 2001-04-09

Family

ID=16796133

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22330991A Expired - Fee Related JP3155032B2 (ja) 1991-08-08 1991-08-08 半導体メモリにおける出力回路

Country Status (1)

Country Link
JP (1) JP3155032B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4083946B2 (ja) 1999-12-24 2008-04-30 株式会社ルネサステクノロジ 論理回路
JP3667690B2 (ja) 2001-12-19 2005-07-06 エルピーダメモリ株式会社 出力バッファ回路及び半導体集積回路装置
JP4457810B2 (ja) * 2004-03-04 2010-04-28 富士電機システムズ株式会社 表示装置駆動回路
US8413723B2 (en) 2006-01-12 2013-04-09 Schlumberger Technology Corporation Methods of using enhanced wellbore electrical cables
US10049789B2 (en) 2016-06-09 2018-08-14 Schlumberger Technology Corporation Compression and stretch resistant components and cables for oilfield applications

Also Published As

Publication number Publication date
JPH0547186A (ja) 1993-02-26

Similar Documents

Publication Publication Date Title
EP0608489B1 (en) Low-to-high voltage translator with latch-up immunity
EP0212584B1 (en) Output circuit device with stabilized potential
US6268744B1 (en) Three level pre-buffer voltage level shifting circuit and method
US9525421B2 (en) High speed low voltage hybrid output driver for FPGA I/O circuits
KR930008859A (ko) 직류 전류를 제거한 데이타 출력 버퍼
JPH0529995B2 (ja)
US5994922A (en) Output buffer, semiconductor integrated circuit having output buffer and driving ability adjusting method for output buffer
KR20020092117A (ko) 전원전압의 변동을 감지하는 데이터 출력 버퍼
US5889420A (en) OCD with low output capacitance
JP3155032B2 (ja) 半導体メモリにおける出力回路
US5699000A (en) Output buffer circuit for a semiconductor IC
KR19980076176A (ko) 데이터 출력 버퍼 회로
US7239198B1 (en) Single gate oxide differential receiver and method
US6388475B1 (en) Voltage tolerant high drive pull-up driver for an I/O buffer
JPS62159911A (ja) 半導体集積回路
KR100190303B1 (ko) 반도체 메모리소자의 출력 버퍼
JPH05327443A (ja) バッファ回路
US20070176633A1 (en) Output circuit
JPH10135818A (ja) 入力回路
US6559678B1 (en) Node predisposition circuit
KR100232207B1 (ko) 데이타 출력버퍼
KR970013802A (ko) 출력 버퍼 회로
JPH0537343A (ja) 双方向バツフア
KR100825292B1 (ko) 그라운드 바운스 보정 장치
JPH11330936A (ja) 半導体集積回路

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees