JP3155032B2 - 半導体メモリにおける出力回路 - Google Patents
半導体メモリにおける出力回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、スタテック半導体メ
モリ等の半導体メモリにおける出力回路に関する。
モリ等の半導体メモリにおける出力回路に関する。
【０００２】
【従来の技術】出力ピンを多数本有する高速半導体メモ
リにおいては、出力バッファのスイッチング時に生じる
電源ノイズが問題になっている。
リにおいては、出力バッファのスイッチング時に生じる
電源ノイズが問題になっている。
【０００３】従来のこの種の半導体メモリでは、半導体
メモリのトランジスタのドライブ能力に係わらず、一律
に出力バッファのゲート電圧のＨレベルを制限すること
により、出力バッファの駆動力を低下させて、スイッチ
ング時のノイズを低く抑えている。
メモリのトランジスタのドライブ能力に係わらず、一律
に出力バッファのゲート電圧のＨレベルを制限すること
により、出力バッファの駆動力を低下させて、スイッチ
ング時のノイズを低く抑えている。
【０００４】
【発明が解決しようとする課題】ところで、半導体メモ
リにおいても、半導体シリコンチップの出来上がり条件
によっては、チップごとにチップ内に形成されたトラン
ジスタのドライブ能力にばらつきが生じる。つまり、同
種の半導体メモリにおいても、チップ内に形成されたト
ランジスタのドライブ能力が高いもの、すなわちアクセ
スタイムが短いものと、チップ内に形成されたトランジ
スタのドライブ能力が低いもの、すなわちアクセスタイ
ムが長いものとが生産される。
リにおいても、半導体シリコンチップの出来上がり条件
によっては、チップごとにチップ内に形成されたトラン
ジスタのドライブ能力にばらつきが生じる。つまり、同
種の半導体メモリにおいても、チップ内に形成されたト
ランジスタのドライブ能力が高いもの、すなわちアクセ
スタイムが短いものと、チップ内に形成されたトランジ
スタのドライブ能力が低いもの、すなわちアクセスタイ
ムが長いものとが生産される。
【０００５】アクセスタイムが短いものにおいては、出
力バッファのスイッチング時に電源ノイズが発生しやす
く、アクセスタイムが長いものにおいては、出力バッフ
ァのスイッチング時に電源ノイズが発生しにくい。
力バッファのスイッチング時に電源ノイズが発生しやす
く、アクセスタイムが長いものにおいては、出力バッフ
ァのスイッチング時に電源ノイズが発生しにくい。
【０００６】従来の半導体メモリでは、半導体メモリの
トランジスタのドライブ能力に係わらず出力バッファの
駆動力を低下させているために、出力バッファのスイッ
チング時に電源ノイズが発生しにくいアクセスタイムが
長い半導体メモリにおいては、アクセスタイムがさらに
長くなるという問題がある。
トランジスタのドライブ能力に係わらず出力バッファの
駆動力を低下させているために、出力バッファのスイッ
チング時に電源ノイズが発生しにくいアクセスタイムが
長い半導体メモリにおいては、アクセスタイムがさらに
長くなるという問題がある。
【０００７】この発明は、出力バッファのスイッチング
時に生じる電源ノイズが問題となるアクセスタイムの短
い半導体メモリについては、電源ノイズを低下させるこ
とができ、電源ノイズが問題とならないアクセスタイム
の長い半導体メモリについては、アクセスタイムが長く
ならないように電源ノイズを低下させるための動作を行
わせないようにすることができる半導体メモリの出力回
路を提供することを目的とする。
時に生じる電源ノイズが問題となるアクセスタイムの短
い半導体メモリについては、電源ノイズを低下させるこ
とができ、電源ノイズが問題とならないアクセスタイム
の長い半導体メモリについては、アクセスタイムが長く
ならないように電源ノイズを低下させるための動作を行
わせないようにすることができる半導体メモリの出力回
路を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明による半導体メ
モリの出力回路では、半導体メモリのアドレス入力ピン
への外部からの入力信号のレベル変化点の検知信号が同
時に入力されるＣＲ遅延回路およびインバータ遅延回路
と、前記両遅延回路の出力が入力されかつ前記インバー
タ遅延回路の出力が早く入力したか否かを判別して半導
体メモリのアクセスタイムが長いか短いかを判別する比
較回路と、で構成された判別回路と、前記半導体メモリ
のアクセスタイムが短いと判別されたときには、前記半
導体メモリのアクセスタイムが長いと判別されたときに
比べて出力バッファのドライブ能力を低下させるように
出力バッファのゲート電位を制御する制御回路と、を備
えていることを特徴とする。
モリの出力回路では、半導体メモリのアドレス入力ピン
への外部からの入力信号のレベル変化点の検知信号が同
時に入力されるＣＲ遅延回路およびインバータ遅延回路
と、前記両遅延回路の出力が入力されかつ前記インバー
タ遅延回路の出力が早く入力したか否かを判別して半導
体メモリのアクセスタイムが長いか短いかを判別する比
較回路と、で構成された判別回路と、前記半導体メモリ
のアクセスタイムが短いと判別されたときには、前記半
導体メモリのアクセスタイムが長いと判別されたときに
比べて出力バッファのドライブ能力を低下させるように
出力バッファのゲート電位を制御する制御回路と、を備
えていることを特徴とする。
【０００９】
【００１０】
【００１１】
【００１２】
【作用】半導体メモリのアクセスタイムが短いか長いか
が判別回路により判別される。判別回路によって半導体
メモリのアクセスタイムが短いと判別されたときには、
半導体メモリのアクセスタイムが長いと判別されたとき
に比べて出力バッファのドライブ能力を低下させるよう
に出力バッファのゲート電位が制御される。
が判別回路により判別される。判別回路によって半導体
メモリのアクセスタイムが短いと判別されたときには、
半導体メモリのアクセスタイムが長いと判別されたとき
に比べて出力バッファのドライブ能力を低下させるよう
に出力バッファのゲート電位が制御される。
【００１３】
【実施例】以下、図面を参照して、この発明の実施例に
ついて説明する。
ついて説明する。
【００１４】図１は、スタテック型半導体メモリの出力
回路を示している。図２は、図１の各部の信号を示して
いる。
回路を示している。図２は、図１の各部の信号を示して
いる。
【００１５】図１および図２において、信号Ａｉは、半
導体メモリのアドレス入力ピンへの外部からの入力信号
である。信号φは、信号Ａｉのレベル変化点の検知信号
である。信号＊Ｏｉは、メモリ内容を示している。信号
ＯＤは、信号Ａｉのレベル変化点の検出時点、すなわち
信号φの立ち上がり時点からメモリ内容＊Ｏｉが正しく
読み出されるまでの期間、Ｌレベルとなる信号である。
導体メモリのアドレス入力ピンへの外部からの入力信号
である。信号φは、信号Ａｉのレベル変化点の検知信号
である。信号＊Ｏｉは、メモリ内容を示している。信号
ＯＤは、信号Ａｉのレベル変化点の検出時点、すなわち
信号φの立ち上がり時点からメモリ内容＊Ｏｉが正しく
読み出されるまでの期間、Ｌレベルとなる信号である。
【００１６】半導体メモリの出力回路は、信号φが入力
されかつ半導体メモリチップ内に形成されたトランジス
タのドライブ能力が高いか低いか、すなわちアクセスタ
イムが短いか長いかを判別するための判別回路１と、第
１の出力バッファ２と、第２の出力バッファ３と、半導
体メモリのアクセスタイムが短いと判別されたときに、
半導体メモリのアクセスタイムが長いと判別されたとき
に比べて出力バッファ２、３のドライブ能力を低下させ
るように出力バッファ２、３のゲート電位を制御する制
御回路４と、出力パッド５とを備えている。
されかつ半導体メモリチップ内に形成されたトランジス
タのドライブ能力が高いか低いか、すなわちアクセスタ
イムが短いか長いかを判別するための判別回路１と、第
１の出力バッファ２と、第２の出力バッファ３と、半導
体メモリのアクセスタイムが短いと判別されたときに、
半導体メモリのアクセスタイムが長いと判別されたとき
に比べて出力バッファ２、３のドライブ能力を低下させ
るように出力バッファ２、３のゲート電位を制御する制
御回路４と、出力パッド５とを備えている。
【００１７】第１の出力バッファ２は、ソース側が直流
電源Ｖｃｃにドレイン側が出力パッド５に接続されたＰ
チャネルＭＯＳトランジスタからなる。第２の出力バッ
ファ３は、ソース側がＧＮＤにドレイン側が出力パッド
５に接続されたＮチャネルＭＯＳトランジスタからな
る。
電源Ｖｃｃにドレイン側が出力パッド５に接続されたＰ
チャネルＭＯＳトランジスタからなる。第２の出力バッ
ファ３は、ソース側がＧＮＤにドレイン側が出力パッド
５に接続されたＮチャネルＭＯＳトランジスタからな
る。
【００１８】判別回路１は、信号φが同時に入力される
ＣＲ遅延回路１１およびインバータ遅延回路１２と、両
遅延回路１１、１２の出力ｉ１、ｉ２が入力されかつイ
ンバータ遅延回路１２の出力ｉ２がＣＲ遅延回路１１の
出力ｉ１より早く入力したときに出力ＦａｓｔがＨレベ
ルとなる比較器１３とから構成されている。
ＣＲ遅延回路１１およびインバータ遅延回路１２と、両
遅延回路１１、１２の出力ｉ１、ｉ２が入力されかつイ
ンバータ遅延回路１２の出力ｉ２がＣＲ遅延回路１１の
出力ｉ１より早く入力したときに出力ＦａｓｔがＨレベ
ルとなる比較器１３とから構成されている。
【００１９】インバータ遅延回路１２に使用されている
トランジスタのドライブ能力が高いときに信号Ｆａｓｔ
がＨレベルになり、インバータ遅延回路１２に使用され
ているトランジスタのドライブ能力が低いときに信号Ｆ
ａｓｔがＬレベルとなる。つまり、インバータ遅延回路
１２に使用されているトランジスタのドライブ能力に基
づいて、半導体メモリチップ内に形成されたトランジス
タのドライブ能力が高いか低いか、すなわちアクセスタ
イムが短いか長いかが判別される。
トランジスタのドライブ能力が高いときに信号Ｆａｓｔ
がＨレベルになり、インバータ遅延回路１２に使用され
ているトランジスタのドライブ能力が低いときに信号Ｆ
ａｓｔがＬレベルとなる。つまり、インバータ遅延回路
１２に使用されているトランジスタのドライブ能力に基
づいて、半導体メモリチップ内に形成されたトランジス
タのドライブ能力が高いか低いか、すなわちアクセスタ
イムが短いか長いかが判別される。
【００２０】制御回路４は、信号ＯＤ、信号＊Ｏｉおよ
び判別回路１の出力信号Ｆａｓｔが入力される論理回路
６と、論理回路６の出力が入力する第１のプリバッファ
回路７と、論理回路６の出力が入力する第２のプリバッ
ファ回路８とを備えている。
び判別回路１の出力信号Ｆａｓｔが入力される論理回路
６と、論理回路６の出力が入力する第１のプリバッファ
回路７と、論理回路６の出力が入力する第２のプリバッ
ファ回路８とを備えている。
【００２１】論理回路６は、２つのインバータ６１、６
２と、ＡＮＤ回路６３と、ＮＡＮＤ回路６４とを備えて
いる。信号＊Ｏｉは、インバータ６１とＮＡＮＤ回路６
４の一方の入力端子に入力する。インバータ６１の出力
は、ＡＮＤ回路６３の一方の入力端子に入力する。信号
ＯＤは、ＮＡＮＤ回路６４の他方の入力端子に入力する
ＡＮＤ回路６３の一方の入力端子に入力する。信号Ｆａ
ｓｔは、インバータ６２に入力する。
２と、ＡＮＤ回路６３と、ＮＡＮＤ回路６４とを備えて
いる。信号＊Ｏｉは、インバータ６１とＮＡＮＤ回路６
４の一方の入力端子に入力する。インバータ６１の出力
は、ＡＮＤ回路６３の一方の入力端子に入力する。信号
ＯＤは、ＮＡＮＤ回路６４の他方の入力端子に入力する
ＡＮＤ回路６３の一方の入力端子に入力する。信号Ｆａ
ｓｔは、インバータ６２に入力する。
【００２２】第１のプリバッファ回路７は、２つのＰチ
ャネルＭＯＳトランジスタ７１、７２と、３つのＮチャ
ネルＭＯＳトランジスタ７３、７４、７５とからなる。
トランジスタ７１のソース側は直流電源に、ドレイン側
は第１の出力バッファ２のゲートに接続されており、こ
のトランジスタ７１のゲートにはＡＮＤ回路６３の出力
が送られる。トランジスタ７２のソース側は直流電源
に、ドレイン側は第１の出力バッファ２のゲートに接続
されており、このトランジスタ７２のゲートにはインバ
ータ６２の出力が送られる。
ャネルＭＯＳトランジスタ７１、７２と、３つのＮチャ
ネルＭＯＳトランジスタ７３、７４、７５とからなる。
トランジスタ７１のソース側は直流電源に、ドレイン側
は第１の出力バッファ２のゲートに接続されており、こ
のトランジスタ７１のゲートにはＡＮＤ回路６３の出力
が送られる。トランジスタ７２のソース側は直流電源
に、ドレイン側は第１の出力バッファ２のゲートに接続
されており、このトランジスタ７２のゲートにはインバ
ータ６２の出力が送られる。
【００２３】トランジスタ７３のソース側はＧＮＤに、
ドレイン側はトランジスタ７５のソースに接続されてお
り、このトランジスタ７３のゲートにはインバータ６２
の出力が送られる。トランジスタ７４のソース側はＧＮ
Ｄに、ドレイン側はトランジスタ７５のソースに接続さ
れており、このトランジスタ７４のゲートは直流電源に
接続されている。トランジスタ７５のソース側はトラン
ジスタ７３および７４のドレインに、ドレイン側は第１
の出力バッファ２のゲートに接続されており、このトラ
ンジスタ７５のゲートにはＡＮＤ回路６３の出力が送ら
れる。
ドレイン側はトランジスタ７５のソースに接続されてお
り、このトランジスタ７３のゲートにはインバータ６２
の出力が送られる。トランジスタ７４のソース側はＧＮ
Ｄに、ドレイン側はトランジスタ７５のソースに接続さ
れており、このトランジスタ７４のゲートは直流電源に
接続されている。トランジスタ７５のソース側はトラン
ジスタ７３および７４のドレインに、ドレイン側は第１
の出力バッファ２のゲートに接続されており、このトラ
ンジスタ７５のゲートにはＡＮＤ回路６３の出力が送ら
れる。
【００２４】第２のプリバッファ回路８は、２つのＮチ
ャネルＭＯＳトランジスタ８１、８２と、３つのＰチャ
ネルＭＯＳトランジスタ８３、８４、８５とからなる。
トランジスタ８１のソース側はＧＮＤに、ドレイン側は
第２の出力バッファ３のゲートに接続されており、この
トランジスタ８１のゲートにはＮＡＮＤ回路６４の出力
が送られる。トランジスタ８２のソース側はＧＮＤに、
ドレイン側は第２の出力バッファ３のゲートに接続され
ており、このトランジスタ８２のゲートには信号Ｆａｓ
ｔが送られる。
ャネルＭＯＳトランジスタ８１、８２と、３つのＰチャ
ネルＭＯＳトランジスタ８３、８４、８５とからなる。
トランジスタ８１のソース側はＧＮＤに、ドレイン側は
第２の出力バッファ３のゲートに接続されており、この
トランジスタ８１のゲートにはＮＡＮＤ回路６４の出力
が送られる。トランジスタ８２のソース側はＧＮＤに、
ドレイン側は第２の出力バッファ３のゲートに接続され
ており、このトランジスタ８２のゲートには信号Ｆａｓ
ｔが送られる。
【００２５】トランジスタ８３のソース側は直流電源
に、ドレイン側はトランジスタ８５のソースに接続され
ており、このトランジスタ８３のゲートには信号Ｆａｓ
ｔが送られる。トランジスタ８４のソース側は直流電源
に、ドレイン側はトランジスタ８５のソースに接続され
ており、このトランジスタ８４のゲートはＧＮＤに接続
されている。トランジスタ８５のソース側はトランジス
タ８３および８４のドレインに、ドレイン側は第２の出
力バッファ３のゲートに接続されており、このトランジ
スタ８５のゲートにはＮＡＮＤ回路６３の出力が送られ
る。
に、ドレイン側はトランジスタ８５のソースに接続され
ており、このトランジスタ８３のゲートには信号Ｆａｓ
ｔが送られる。トランジスタ８４のソース側は直流電源
に、ドレイン側はトランジスタ８５のソースに接続され
ており、このトランジスタ８４のゲートはＧＮＤに接続
されている。トランジスタ８５のソース側はトランジス
タ８３および８４のドレインに、ドレイン側は第２の出
力バッファ３のゲートに接続されており、このトランジ
スタ８５のゲートにはＮＡＮＤ回路６３の出力が送られ
る。
【００２６】次に、出力回路の動作について説明する。
【００２７】（１）ＯＤ信号がＨレベルの期間におい
て、記憶内容＊ＯｉがＨレベルである場合。
て、記憶内容＊ＯｉがＨレベルである場合。
【００２８】（ａ）信号ＦａｓｔがＬレベルの場合。
【００２９】この場合には、第１のプリバッファ回路７
に入力するＡＮＤ回路６３の出力はＬレベルとなり、イ
ンバータ６２の出力はＨレベルとなる。ＡＮＤ回路６３
の出力がＬレベルとなるので、トランジスタ７１がオン
となり、トランジスタ７５がオフとなる。インバータ６
２の出力がＨレベルとなるので、トランジスタ７２はオ
フとなり、トランジスタ７３はオンとなる。トランジス
タ７４は、常時オンである。
に入力するＡＮＤ回路６３の出力はＬレベルとなり、イ
ンバータ６２の出力はＨレベルとなる。ＡＮＤ回路６３
の出力がＬレベルとなるので、トランジスタ７１がオン
となり、トランジスタ７５がオフとなる。インバータ６
２の出力がＨレベルとなるので、トランジスタ７２はオ
フとなり、トランジスタ７３はオンとなる。トランジス
タ７４は、常時オンである。
【００３０】したがって、この場合には、直流電源から
トランジスタ７１を介して第１の出力バッファ２のゲー
トに電流が流れる。すなわち、第１の出力バッファ２の
ゲート電圧ＰＢＰがＨレベルとなり、第１の出力バッフ
ァ２はオフとなる。
トランジスタ７１を介して第１の出力バッファ２のゲー
トに電流が流れる。すなわち、第１の出力バッファ２の
ゲート電圧ＰＢＰがＨレベルとなり、第１の出力バッフ
ァ２はオフとなる。
【００３１】第２のプリバッファ回路８に入力するＮＡ
ＮＤ回路６４の出力はＬレベルとなとなるので、トラン
ジスタ８５がオンとなり、トランジスタ８１がオフとな
る。信号ＦａｓｔがＬレベルなので、トランジスタ８３
はオンとなり、トランジスタ８２はオフとなる。トラン
ジスタ８４は、常時オンである。
ＮＤ回路６４の出力はＬレベルとなとなるので、トラン
ジスタ８５がオンとなり、トランジスタ８１がオフとな
る。信号ＦａｓｔがＬレベルなので、トランジスタ８３
はオンとなり、トランジスタ８２はオフとなる。トラン
ジスタ８４は、常時オンである。
【００３２】したがって、この場合には、直流電源から
トランジスタ８３および８５を介して第２の出力バッフ
ァ３のゲートに電流が流れる。すなわち、第２の出力バ
ッファ３のゲート電圧ＰＢＮがＨレベルとなり、第２の
出力バッファ３はオンとなる。この結果、出力パッド５
は、第２の出力バッファ３を介してＧＮＤに繋がった状
態となり、出力Ｏｕｔｉは、Ｌレベルとなる。
トランジスタ８３および８５を介して第２の出力バッフ
ァ３のゲートに電流が流れる。すなわち、第２の出力バ
ッファ３のゲート電圧ＰＢＮがＨレベルとなり、第２の
出力バッファ３はオンとなる。この結果、出力パッド５
は、第２の出力バッファ３を介してＧＮＤに繋がった状
態となり、出力Ｏｕｔｉは、Ｌレベルとなる。
【００３３】（ｂ）信号ＦａｓｔがＨレベルの場合。
【００３４】この場合には、第１のプリバッファ回路７
に入力するＡＮＤ回路６３の出力はＬレベルとなり、イ
ンバータ６２の出力はＬレベルとなる。ＡＮＤ回路６３
の出力がＬレベルとなるので、トランジスタ７１がオン
となり、トランジスタ７５がオフとなる。インバータ６
２の出力がＬレベルとなるので、トランジスタ７２はオ
ンとなり、トランジスタ７３はオフとなる。トランジス
タ７４は、常時オンである。
に入力するＡＮＤ回路６３の出力はＬレベルとなり、イ
ンバータ６２の出力はＬレベルとなる。ＡＮＤ回路６３
の出力がＬレベルとなるので、トランジスタ７１がオン
となり、トランジスタ７５がオフとなる。インバータ６
２の出力がＬレベルとなるので、トランジスタ７２はオ
ンとなり、トランジスタ７３はオフとなる。トランジス
タ７４は、常時オンである。
【００３５】したがって、この場合には、直流電源から
トランジスタ７１またはトランジスタ７２を介して第１
の出力バッファ２のゲートに電流が流れる。すなわち、
第１の出力バッファ２のゲート電圧ＰＢＰがＨレベルと
なり、第１の出力バッファ２はオフとなる。
トランジスタ７１またはトランジスタ７２を介して第１
の出力バッファ２のゲートに電流が流れる。すなわち、
第１の出力バッファ２のゲート電圧ＰＢＰがＨレベルと
なり、第１の出力バッファ２はオフとなる。
【００３６】第２のプリバッファ回路８に入力するＮＡ
ＮＤ回路６４の出力も上記（１）（ａ）の場合と同様の
Ｌレベルであるので、トランジスタ８５がオンとなり、
トランジスタ８１がオフとなる。信号Ｆａｓｔは上記
（１）（ａ）の場合と異なり、Ｈレベルなので、トラン
ジスタ８３はオフとなり、トランジスタ８２はオンとな
る。トランジスタ８４は、常時オンである。
ＮＤ回路６４の出力も上記（１）（ａ）の場合と同様の
Ｌレベルであるので、トランジスタ８５がオンとなり、
トランジスタ８１がオフとなる。信号Ｆａｓｔは上記
（１）（ａ）の場合と異なり、Ｈレベルなので、トラン
ジスタ８３はオフとなり、トランジスタ８２はオンとな
る。トランジスタ８４は、常時オンである。
【００３７】したがって、この場合には、直流電源から
トランジスタ８４および８５を介して第２の出力バッフ
ァ３のゲートに電流が流れるとともに直流電源からトラ
ンジスタ８４および８５を介してトランジスタ８２にも
電流が流れる。第２の出力バッファ３のゲート電圧ＰＢ
ＮはＨレベルとなり、第２の出力バッファ３はオンとな
るので、出力パッド５は、第２の出力バッファ３を介し
てＧＮＤに繋がった状態となり、出力Ｏｕｔｉは、Ｌレ
ベルとなる。
トランジスタ８４および８５を介して第２の出力バッフ
ァ３のゲートに電流が流れるとともに直流電源からトラ
ンジスタ８４および８５を介してトランジスタ８２にも
電流が流れる。第２の出力バッファ３のゲート電圧ＰＢ
ＮはＨレベルとなり、第２の出力バッファ３はオンとな
るので、出力パッド５は、第２の出力バッファ３を介し
てＧＮＤに繋がった状態となり、出力Ｏｕｔｉは、Ｌレ
ベルとなる。
【００３８】この場合の第２の出力バッファ３のゲート
電圧ＰＢＮは直流電源の電圧がトランジスタ８４、８５
およびトランジスタ８２のオン抵抗によって分割された
値となるので、上記（１）（ａ）の場合より小さくな
る。したがって、第２の出力バッファ３のドライブ能力
が制限される。
電圧ＰＢＮは直流電源の電圧がトランジスタ８４、８５
およびトランジスタ８２のオン抵抗によって分割された
値となるので、上記（１）（ａ）の場合より小さくな
る。したがって、第２の出力バッファ３のドライブ能力
が制限される。
【００３９】（２）ＯＤ信号がＨレベルの期間におい
て、記憶内容＊ＯｉがＬレベルである場合。
て、記憶内容＊ＯｉがＬレベルである場合。
【００４０】（ａ）信号ＦａｓｔがＬレベルの場合。
【００４１】この場合には、第１のプリバッファ回路７
に入力するＡＮＤ回路６３の出力はＨレベルとなり、イ
ンバータ６２の出力はＨレベルとなる。ＡＮＤ回路６３
の出力がＨレベルとなるので、トランジスタ７１がオフ
となり、トランジスタ７５がオンとなる。インバータ６
２の出力がＨレベルとなるので、トランジスタ７２はオ
フとなり、トランジスタ７３はオンとなる。トランジス
タ７４は、常時オンである。
に入力するＡＮＤ回路６３の出力はＨレベルとなり、イ
ンバータ６２の出力はＨレベルとなる。ＡＮＤ回路６３
の出力がＨレベルとなるので、トランジスタ７１がオフ
となり、トランジスタ７５がオンとなる。インバータ６
２の出力がＨレベルとなるので、トランジスタ７２はオ
フとなり、トランジスタ７３はオンとなる。トランジス
タ７４は、常時オンである。
【００４２】したがって、この場合には、第１の出力バ
ッファ２のゲートは、トランジスタ７５および７３を介
してＧＮＤに繋がった状態となる。すなわち、第１の出
力バッファ２のゲート電圧ＰＢＰがＬレベルとなり、第
１の出力バッファ２はオンとなる。
ッファ２のゲートは、トランジスタ７５および７３を介
してＧＮＤに繋がった状態となる。すなわち、第１の出
力バッファ２のゲート電圧ＰＢＰがＬレベルとなり、第
１の出力バッファ２はオンとなる。
【００４３】第２のプリバッファ回路８に入力するＮＡ
ＮＤ回路６４の出力はＨレベルとなとなるので、トラン
ジスタ８５がオフとなり、トランジスタ８１がオンとな
る。信号ＦａｓｔがＬレベルなので、トランジスタ８３
はオンとなり、トランジスタ８２はオフとなる。トラン
ジスタ８４は、常時オンである。
ＮＤ回路６４の出力はＨレベルとなとなるので、トラン
ジスタ８５がオフとなり、トランジスタ８１がオンとな
る。信号ＦａｓｔがＬレベルなので、トランジスタ８３
はオンとなり、トランジスタ８２はオフとなる。トラン
ジスタ８４は、常時オンである。
【００４４】したがって、この場合には、第２の出力バ
ッファ３のゲートは、トランジスタ８１を介してＧＮＤ
に繋がった状態となる。すなわち、第２の出力バッファ
３のゲート電圧ＰＢＮがＬレベルとなり、第２の出力バ
ッファ３はオフとなる。第１の出力バッファ３がオン
で、第２の出力バッファ３はオフとなるので、出力パッ
ド５は、第１の出力バッファ２を介して直流電源Ｖｃｃ
に繋がった状態となり、出力Ｏｕｔｉは、Ｈレベルとな
る。
ッファ３のゲートは、トランジスタ８１を介してＧＮＤ
に繋がった状態となる。すなわち、第２の出力バッファ
３のゲート電圧ＰＢＮがＬレベルとなり、第２の出力バ
ッファ３はオフとなる。第１の出力バッファ３がオン
で、第２の出力バッファ３はオフとなるので、出力パッ
ド５は、第１の出力バッファ２を介して直流電源Ｖｃｃ
に繋がった状態となり、出力Ｏｕｔｉは、Ｈレベルとな
る。
【００４５】（ｂ）信号ＦａｓｔがＨレベルの場合。
【００４６】この場合には、第２のプリバッファ回路８
に入力するＮＡＮＤ回路６４の出力はＨレベルとなり、
インバータ６２の出力はＨレベルとなる。ＮＡＮＤ回路
６４の出力はＨレベルなので、トランジスタ８５がオフ
となり、トランジスタ８１がオンとなる。信号Ｆａｓｔ
がＨレベルなので、トランジスタ８３はオフとなり、ト
ランジスタ８２はオンとなる。トランジスタ８４は、常
時オンである。
に入力するＮＡＮＤ回路６４の出力はＨレベルとなり、
インバータ６２の出力はＨレベルとなる。ＮＡＮＤ回路
６４の出力はＨレベルなので、トランジスタ８５がオフ
となり、トランジスタ８１がオンとなる。信号Ｆａｓｔ
がＨレベルなので、トランジスタ８３はオフとなり、ト
ランジスタ８２はオンとなる。トランジスタ８４は、常
時オンである。
【００４７】したがって、この場合には、第２の出力バ
ッファ３のゲートは、トランジスタ８１または８２を介
してＧＮＤに繋がった状態となる。すなわち、第２の出
力バッファ３のゲート電圧ＰＢＮがＬレベルとなり、第
２の出力バッファ３はオフとなる。
ッファ３のゲートは、トランジスタ８１または８２を介
してＧＮＤに繋がった状態となる。すなわち、第２の出
力バッファ３のゲート電圧ＰＢＮがＬレベルとなり、第
２の出力バッファ３はオフとなる。
【００４８】第１のプリバッファ回路７に入力するＡＮ
Ｄ回路６３の出力はＨレベルとなり、インバータ６２の
出力はＬレベルとなる。ＡＮＤ回路６３の出力がＨレベ
ルとなるので、トランジスタ７１がオフとなり、トラン
ジスタ７５がオンとなる。インバータ６２の出力がＬレ
ベルとなるので、トランジスタ７２はオンとなり、トラ
ンジスタ７３はオフとなる。トランジスタ７４は、常時
オンである。
Ｄ回路６３の出力はＨレベルとなり、インバータ６２の
出力はＬレベルとなる。ＡＮＤ回路６３の出力がＨレベ
ルとなるので、トランジスタ７１がオフとなり、トラン
ジスタ７５がオンとなる。インバータ６２の出力がＬレ
ベルとなるので、トランジスタ７２はオンとなり、トラ
ンジスタ７３はオフとなる。トランジスタ７４は、常時
オンである。
【００４９】したがって、この場合には、第１の出力バ
ッファ２のゲートは、トランジスタ７５および７４を介
してＧＮＤに繋がった状態となる。すなわち、第１の出
力バッファ２のゲート電圧ＰＢＰがＬレベルとなり、第
１の出力バッファ２はオンとなる。第１の出力バッファ
２がオンで、第２の出力バッファ３はオフとなるので、
出力パッド５は、第１の出力バッファ２を介して直流電
源Ｖｃｃに繋がった状態となり、出力Ｏｕｔｉは、Ｈレ
ベルとなる。
ッファ２のゲートは、トランジスタ７５および７４を介
してＧＮＤに繋がった状態となる。すなわち、第１の出
力バッファ２のゲート電圧ＰＢＰがＬレベルとなり、第
１の出力バッファ２はオンとなる。第１の出力バッファ
２がオンで、第２の出力バッファ３はオフとなるので、
出力パッド５は、第１の出力バッファ２を介して直流電
源Ｖｃｃに繋がった状態となり、出力Ｏｕｔｉは、Ｈレ
ベルとなる。
【００５０】しかし、この場合には、上記（２）（ａ）
の場合と異なり、トランジスタ７２がオンとなっている
ため第１の出力バッファ２のゲート電圧ＰＢＰは、直流
電源の電圧がトランジスタ７２、７５およびトランジス
タ７４のオン抵抗によって分割された値となるので、上
記（２）（ａ）の場合より高くなる。したがって、第１
の出力バッファ２のドライブ能力が制限される。
の場合と異なり、トランジスタ７２がオンとなっている
ため第１の出力バッファ２のゲート電圧ＰＢＰは、直流
電源の電圧がトランジスタ７２、７５およびトランジス
タ７４のオン抵抗によって分割された値となるので、上
記（２）（ａ）の場合より高くなる。したがって、第１
の出力バッファ２のドライブ能力が制限される。
【００５１】この実施例によれば、判別回路１によっ
て、半導体メモリチップ内に形成されたトランジスタの
ドライブ能力が高いと判別された場合には（信号Ｆａｓ
ｔがＨレベル）、オンとされる出力バッファ２、３のゲ
ート電圧のＨレベルまたはＬレベルの値が出力バッファ
２、３のドライブ能力を低下させるように制御される。
したがって、出力バッファ２、３のスイツチング時のノ
イズが問題となるアクセスタイムの短い半導体メモリに
おいては、出力バッファ２、３のオン、オフ切り替え時
に発生する電源ノイズが低く抑えられる。
て、半導体メモリチップ内に形成されたトランジスタの
ドライブ能力が高いと判別された場合には（信号Ｆａｓ
ｔがＨレベル）、オンとされる出力バッファ２、３のゲ
ート電圧のＨレベルまたはＬレベルの値が出力バッファ
２、３のドライブ能力を低下させるように制御される。
したがって、出力バッファ２、３のスイツチング時のノ
イズが問題となるアクセスタイムの短い半導体メモリに
おいては、出力バッファ２、３のオン、オフ切り替え時
に発生する電源ノイズが低く抑えられる。
【００５２】一方、判別回路１によって、半導体メモリ
チップ内に形成されたトランジスタのドライブ能力が低
いと判別された場合には（信号ＦａｓｔがＬレベル）、
オンとされる出力バッファ２、３のゲート電圧のＨレベ
ルまたはＬレベルの値は制御されず、オンとされる出力
バッファ２、３のドライブ能力は低下させられない。し
たがって、出力バッファ２、３のスイツチング時のノイ
ズが問題とならないアクセクタイムの長い半導体メモリ
においては、電源ノイズを低く抑えるための動作が行わ
れず、電源ノイズ対策に起因するアクセスタイムが長く
なるといったことが回避される。
チップ内に形成されたトランジスタのドライブ能力が低
いと判別された場合には（信号ＦａｓｔがＬレベル）、
オンとされる出力バッファ２、３のゲート電圧のＨレベ
ルまたはＬレベルの値は制御されず、オンとされる出力
バッファ２、３のドライブ能力は低下させられない。し
たがって、出力バッファ２、３のスイツチング時のノイ
ズが問題とならないアクセクタイムの長い半導体メモリ
においては、電源ノイズを低く抑えるための動作が行わ
れず、電源ノイズ対策に起因するアクセスタイムが長く
なるといったことが回避される。
【００５３】
【発明の効果】この発明によれば、出力バッファのスイ
ツチング時のノイズが問題となるアクセスタイムの短い
半導体メモリにおいては、出力バッファのオン、オフ切
り替え時に発生する電源ノイズが低く抑えられる。
ツチング時のノイズが問題となるアクセスタイムの短い
半導体メモリにおいては、出力バッファのオン、オフ切
り替え時に発生する電源ノイズが低く抑えられる。
【００５４】一方、出力バッファのスイツチング時のノ
イズが問題とならないアクセクタイムの長い半導体メモ
リにおいては、電源ノイズを低く抑えるための動作が行
われず、電源ノイズ対策に起因するアクセスタイムが長
くなるといったことが回避される。
イズが問題とならないアクセクタイムの長い半導体メモ
リにおいては、電源ノイズを低く抑えるための動作が行
われず、電源ノイズ対策に起因するアクセスタイムが長
くなるといったことが回避される。
【図面の簡単な説明】
【図１】半導体メモリの出力回路を示す電気回路図であ
る。
る。
【図２】図１の各部の信号を示すタイムチャートであ
る。
る。
１ 判別回路 ２ 第１の出力バッファ ３ 第２の出力バッファ ４ 制御回路 ５ 出力パッド ６ 論理回路 ７ 第１のプリバッファ回路 ８ 第２のプリバッファ回路
Claims (1)
- 【請求項１】 半導体メモリのアドレス入力ピンへの外
部からの入力信号のレベル変化点の検知信号が同時に入
力されるＣＲ遅延回路およびインバータ遅延回路と、前
記両遅延回路の出力が入力されかつ前記インバータ遅延
回路の出力が早く入力したか否かを判別して半導体メモ
リのアクセスタイムが長いか短いかを判別する比較回路
と、で構成された判別回路と、前記半導体メモリのアク
セスタイムが短いと判別されたときには、前記半導体メ
モリのアクセスタイムが長いと判別されたときに比べて
出力バッファのドライブ能力を低下させるように出力バ
ッファのゲート電位を制御する制御回路と、を備えてい
る半導体メモリにおける出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22330991A JP3155032B2 (ja) | 1991-08-08 | 1991-08-08 | 半導体メモリにおける出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22330991A JP3155032B2 (ja) | 1991-08-08 | 1991-08-08 | 半導体メモリにおける出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0547186A JPH0547186A (ja) | 1993-02-26 |
| JP3155032B2 true JP3155032B2 (ja) | 2001-04-09 |
Family
ID=16796133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22330991A Expired - Fee Related JP3155032B2 (ja) | 1991-08-08 | 1991-08-08 | 半導体メモリにおける出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3155032B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4083946B2 (ja) | 1999-12-24 | 2008-04-30 | 株式会社ルネサステクノロジ | 論理回路 |
| JP3667690B2 (ja) | 2001-12-19 | 2005-07-06 | エルピーダメモリ株式会社 | 出力バッファ回路及び半導体集積回路装置 |
| JP4457810B2 (ja) * | 2004-03-04 | 2010-04-28 | 富士電機システムズ株式会社 | 表示装置駆動回路 |
| US8413723B2 (en) | 2006-01-12 | 2013-04-09 | Schlumberger Technology Corporation | Methods of using enhanced wellbore electrical cables |
| US10049789B2 (en) | 2016-06-09 | 2018-08-14 | Schlumberger Technology Corporation | Compression and stretch resistant components and cables for oilfield applications |
-
1991
- 1991-08-08 JP JP22330991A patent/JP3155032B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0547186A (ja) | 1993-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |