KR100825292B1 - 그라운드 바운스 보정 장치 - Google Patents

그라운드 바운스 보정 장치 Download PDF

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Abstract

본 발명은 그라운드 바운스 보정 장치를 제공하기 위한 것으로, 클럭을 입력받아 입력클럭의 위상을 반전시키는 입력클럭 위상반전부와; 상기 입력클럭 위상반전부의 그라운드 바운스에 의해 반전위상 클럭 출력을 제어하는 반전위상 클럭출력제어부와; 상기 그라운드 바운스 출력제어부에 의해 출력제어된 상기 입력클럭 위상반전부의 출력의 위상을 재반전시켜 클럭을 출력시키는 위상재반전 출력부를 포함하여 구성함으로써, 그라운드 바운스에 의한 더블 클럭킹으로 인하여 생기는 시그널 에러를 감소시켜 안정된 클럭 파형을 얻을 수 있게 되는 것이다.

Description

그라운드 바운스 보정 장치{Apparatus for correction of ground bounce}
도 1은 종래 MOSFET을 이용한 그라운드 바운스 보정 장치의 블록구성도이고,
도 2는 종래 버퍼를 이용한 그라운드 바운스 보정 장치의 블록구성도이며,
도 3은 본 발명에 의한 그라운드 바운스 보정 장치의 블록구성도이고,
도 4는 도 3의 입출력 파형도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
I1, I2 : 인버터 A1 : P-채널 MOSFET
A2 : N-채널 MOSFET B1 : N-채널 MOSFET
B2 : P-채널 MOSFET L1 ~ L5 : 인덕턴스
D : 클럭 지연 소자 D0 ~ D63 : 버퍼 입력 데이터
10 : 입력클럭 위상반전부 20 : 반전 위상 클럭출력 제어부
30 : 위상재반전 출력부 CLKin1 : 입력 클럭 신호
M1 : 제 1 P-채널 MOSFET M2 : 제 2 N-채널 MOSFET
M3 : 제 3 P-채널 MOSFET M4 : 제 4 N-채널 MOSFET
M5 : 제 5 P-채널 MOSFET M6 : 제 6 N-채널 MOSFET
M7 : 제 7 P-채널 MOSFET M8 : 제 8 N-채널 MOSFET
L1, L2, L3 : 인덕턴스 CLKin2 : 위상재반전 출력부의 입력 클럭
C : 커패시턴스 Vdd : 전압 전원
GND : 그라운드
본 발명은 그라운드 바운스(Ground Bounce) 보정 장치에 관한 것으로, 특히 그라운드 바운스에 의한 더블 클럭킹(Double Clocking)으로 인하여 생기는 시그널 에러(Signal Error)를 감소시켜 안정된 클럭 파형을 얻기에 적당하도록 한 그라운드 바운스 보정 장치에 관한 것이다.
일반적으로 고속의 CMOS(Complementary Metal Oxide Semiconductor, 상보성 금속 산화막 반도체) 디지털 회로 시그널은 에지 레이트(Edge rate))rising/falling time)가 매우 작다. 이는 용량성 부하 버퍼 출력(capacitive loaded buffer output)들이 스위칭을 할 때 커패시터의 충전/방전(charging/discharging)에 의한 전류의 시간적 변화율인 di/dt를 매우 크게 하여 상당한 스위칭 노이즈를 유발하게 된다.
고속에서 저속으로의 천이(high to low transition)에 의해 생기는 스위칭 노이즈를 그라운드 바운스라 하고, 이 노이즈에 의해 그라운드 전압에 시프트(shift)가 생긴다.
그리고 저속에서 고속으로의 천이(lot to high transition)에 의해 생기는 스위칭 노이즈를 파워 서플라이(Vcc) 바운스라 하고, 이 노이즈에 의해 Vcc 전압에 시프트가 생긴다.
전압 레퍼런스(voltage reference)가 되는 Vcc와 그라운드가 이러한 노이즈에 의해 영향을 받으면, 시그널이나 클럭 레벨에 글리치(glitch)가 생겨 시그널 에러가 발생하게 된다.
스위칭 노이즈를 구성하는 요소로는 전압 스윙(voltage swing)(ΔV), 에지 레이트(T), 패키지(package) 또는 리드(lead) 인덕턴스(L), 부하 커패시턴스(C)가 있다.
용량성 부하에 대한 그라운드 바운스(VGB)를 수식으로 표현하면 다음의 수학식 1과 같이 된다.
VGB = L * C * 1.52 * ΔV / T2
그리고 버퍼 출력이 M개 있고, 이 M개의 출력이 동시에 스위칭(high to low) 한다면 그라운드 바운스는 M배가 되어 전체 그라운드 바운스 값은 다음의 수학식 2와 같이 된다.
VGB = M * L * C * 1.52 * ΔV / T2
이러한 수학식 2에서 그라운드 바운스를 줄이려면, 배수값인 M 또는 인덕턴스인 L 또는 커패시턴스인 C 또는 전압 스윙인 ΔV를 줄이거나 에지 레이트인 T를 늘려야 한다.
그래서 종래에는 이러한 수학식 2에서 그라운드 바운스를 줄이기 위해 첫째는 CMOS로 구성된 버퍼 드라이브 출력 단의 출력이 그라운드 바운스로 인한 드라이브 전압 감소(drive voltage reduction)에 의해 드라이브 용량(drive capability)이 감소하는 문제점을 해결하기도 하고(도 1 참조), 둘째 M을 줄이도록 동기 시그널 출력 버퍼 (synchronous signal output buffer) 단에 구현(도 2 참조)하여 문제점을 해결하기도 한다.
도 1은 종래 MOSFET을 이용한 그라운드 바운스 보정 장치의 블록구성도이다.
여기서 참조부호 I1과 I2는 인버터이고, A1과 B2는 P-채널 MOSFET(Metal-Oxide Semiconductor Field-Effect Transistor, 금속 산화막 반도체 전계 효과 트랜지스터)이며, A2와 B1은 N-채널 MOSFET이고, L1 내지 L5는 인덕턴스이며, Vdd는 전압 전원이고, Vin은 입력 전압이며, Vout는 출력 전압이다.
이는 일반적인 MOS 스위치 구조로서 풀업(pull up) 부분은 P-채널 MOSFET(A1)을 사용하고 풀다운(pull down) 부분은 N-채널 MOSFET(A2)을 사용한다.
이러한 구조에서 시그널 스위칭 시 Vcc 바운스와 그라운드 바운스에 의해 각각의 P-채널 MOSFET(A1)과 N-채널 MOSFET(A2)의 게이트-소스 전압이 감소하게 된다.
이러한 도 1과 같은 종래 장치의 동작을 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다.
먼저 버퍼 출력 단에서 Vdd와 그라운드 바운스는 출력 트랜지스터의 풀업, 풀다운 용량을 떨어뜨리게 되는데, 이를 보상하기 위하여 MOS 회로를 추가하여 사용한다.
그래서 Vin에 하이 레벨 신호가 인가되면, 첫 번째 인버터(I1)의 출력은 로우 레벨로 된다.
이 첫 번째 인버터(I1)의 출력은 A1의 P-채널 MOSFET과 A2의 N-채널 MOSFET에 입력되어 A1은 턴 온(turn on) 되고, A2는 턴 오프(turn Off) 된다. 여기서 A1과 A2로 이루어진 경로만을 보면, 일반적인 스위치 구조로서 동시적인 스위칭(Vout 레벨이 로우 -> 하이)에 의해 Vdd 쪽의 자기 인덕턴스인 L3에 전압이 유기(power supply bounce)되면, A1의 VGS,A1(트랜지스터 A1의 게이트-소스간 전압)이 감소되어 하이 상태로서의 출력 Vout의 드라이브 용량을 떨어뜨린다.
반면에 B1과 B2로 이루어진 경로가 삽입됨으로써 이를 보상할 수 있다.
즉, 두 번째 인버터인 I2의 출력은 하이 레벨이고, 이는 B1의 N-채널 MOSFET과 B2의 P-채널 MOSFET에 입력된다.
출력 초기 전압이 로우 레벨이라면 B1은 턴 오프 되고, B2는 턴 온 된다.
B2는 인덕턴스인 L3의 영향에 관계없이 풀(full) VGS,B2(트랜지스터 B2의 게이트-소스간 전압)를 인가하므로 A1에 의한 풀 업 용량(pull up capability)을 보상할 수 있다.
또한 Vin에 로우 레벨이 인가되면 첫 번째 인버터인 I1의 출력은 하이 레벨이 된다.
이 첫 번째 인버터(I1)의 출력은 A1과 A2에 입력되어 A1은 턴 오프 되고 A2는 턴 온 된다.
일반적인 스위치 구조인 A1과 A2의 경로에서 동시적인 스위칭(Vout 레벨이 하이 -> 로우)에 의해 그라운드 쪽의 인덕턴스 L5에 전압이 유기(ground bounce)되면, A2의 VGS,A2(트랜지스터 A2의 게이트-소스간 전압)가 감소되어 로우 레벨로서의 출력 Vout의 드라이브 용량을 떨어뜨린다.
반면에 B1과 B2로 이루어진 경로가 삽입됨으로서 이를 보상할 수 있다.
즉, 두 번째 인버터인 I2의 출력은 로우 레벨이고, 이는 B1의 N-채널 MOSFET과 B2의 P-채널 MOSFET에 입력된다.
출력 초기 전압이 하이 레벨이라면 B1은 턴 온 되고, B2는 턴 오프 된다.
B1은 인덕턴스인 L5의 영향에 관계없이 풀(full) VGS,B1(트랜지스터 B1의 게이트-소스간 전압)을 인가하므로 A2에 의한 풀다운 용량(pull down capability)을 보상할 수 있다.
도 2는 종래 버퍼를 이용한 그라운드 바운스 보정 장치의 블록구성도이다.
여기서 참조부호 D는 클럭 지연 소자이고, D0 내지 D63은 버퍼 입력 데이터이며, CLK는 입력 클럭이다. 또한 버퍼 뱅크1(buffer bank1)과 버퍼 뱅크2(buffer bank2)와 라우팅 경로(routing path)가 있다.
이는 M 비트 출력 버퍼(M bits output buffer)를 패키지로 구현할 것을 보인 것이다. 그래서 내부는 M/2 비트용 버퍼 뱅크1과 버퍼 뱅크2와 클럭 지연 소자로 구성한다. 클럭 지연 소자를 통해 지연된 클럭은 버퍼 뱅크2에 입력되고, 버퍼 뱅크1에는 지연 없이 입력한다. 클럭 지연에 의해 지연된 버퍼 뱅크2의 출력 신호와 클럭 지연 없이 출력되는 버퍼 뱅크1의 출력 신호를 동기시키기 위해 버퍼 뱅크1의 출력들에 클럭 지연 만큼을 보상할 수 있는 길이의 라우팅(routing)을 삽입한다.
이러한 도 2와 같은 종래 기술의 동작을 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다.
먼저 32비트의 버퍼 뱅크1 및 버퍼 뱅크2와 클럭 지연 소자, 지연용 버퍼 출력 라우팅 경로로 64비트 버퍼 패키지를 구성한다.
그래서 버퍼 패키지에 입력되는 클럭은 분기되어, 하나는 버퍼 뱅크1로 입력되고, 다른 하나는 클럭 지연 소자(D)에 의해 지연되어 버퍼 뱅크2로 입력된다.
버퍼 뱅크1과 버퍼 뱅크2에서 샘플링 되는 각각의 32비트 출력은 서로 스큐(skew) 되어 있어 동시에 스위칭 하는 출력 수가 줄어든다.
이를 통해 그라운드 바운스 효과를 줄일 수 있게 된다.
반면에 버퍼 뱅크1과 버퍼 뱅크2의 출력은 동시적으로 출력되어야 하므로 패키지 내부에서 지연을 보정할 필요가 있다. 이를 위해 지연되지 않은 버퍼 뱅크1의 출력에 지연을 위한 라우팅 경로를 연결하여 최종 출력은 모두 동시적으로 출력하게 된다.
그러나 이러한 종래의 기술은 다음과 같은 문제점이 있었다.
즉, 첫 번째의 MOSFET을 이용한 그라운드 바운스 보정 장치이거나 두 번째의 버퍼를 이용한 그라운드 바운스 보정 장치이거나 이러한 종래의 기술은 모두 데이 터 또는 어드레스 출력 버퍼 상에서 발생할 수 있는 시그널 에러만을 고려하여 이를 해결하고자 한다.
그러나 동기 시스템에서 중요한 클럭 역시 그라운드 바운스에 의해 영향을 받게 된다. 즉, 그라운드 바운스에 의해 그라운드 전압이 시프트 되면 이를 레퍼런스(reference)하는 클럭 레벨 역시 시프트 되어 클럭 에지 샘플링(clock edge sampling)인 경우 더블 클럭킹(double clocking)이 일어나 한 구간에서 두 번의 샘플링을 수행하여 시그널 에러가 발생할 수 있는 문제점이 있었다.
이에 본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위해 제안된 것으로, 본 발명의 목적은 그라운드 바운스에 의한 더블 클럭킹으로 인하여 생기는 시그널 에러를 감소시켜 안정된 클럭 파형을 얻을 수 있는 그라운드 바운스 보정 장치를 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명의 일실시예에 의한 그라운드 바운스 보정 장치는,
클럭을 입력받아 입력클럭의 위상을 반전시키는 입력클럭 위상반전부와; 상기 입력클럭 위상반전부의 그라운드 바운스에 의해 반전위상 클럭 출력을 제어하는 반전위상 클럭출력 제어부와; 상기 반전위상 클럭출력 제어부에 의해 출력제어된 상기 입력클럭 위상반전부의 출력의 위상을 재반전시켜 클럭을 출력시키는 위상재반전 출력부를 포함하여 이루어짐을 그 기술적 구성상의 특징으로 한다.
이하, 상기와 같은 본 발명, 그라운드 바운스 보정 장치의 기술적 사상에 따른 일실시예를 도면을 참조하여 설명하면 다음과 같다.
도 3은 본 발명에 의한 그라운드 바운스 보정 장치의 블록구성도이고, 도 4는 도 3의 입출력 파형도이다.
이에 도시된 바와 같이, 클럭을 입력받아 입력클럭의 위상을 반전시키는 입력클럭 위상반전부(10)와; 상기 입력클럭 위상반전부(10)의 그라운드 바운스에 의해 반전위상 클럭 출력을 제어하는 반전위상 클럭출력 제어부(20)와; 상기 반전위상 클럭출력 제어부(20)에 의해 출력제어된 상기 입력클럭 위상반전부(10)의 출력의 위상을 재반전시켜 클럭을 출력시키는 위상재반전 출력부(30)를 포함하여 구성된다.
상기에서 위상반전부(10)는, 게이트 단자는 입력클럭을 입력받고, 소스 단자는 전압 전원(Vcc)을 입력받으며, 드레인 단자는 상기 반전위상 클럭출력 제어부(20) 내의 제 4 N-채널 MOSFET(M4)의 소스 단자와 연결된 제 3 P-채널 MOSFET(M3)과; 게이트 단자는 입력클럭을 입력받고, 드레인 단자는 상기 반전위상 클럭출력 제어부(20) 내의 제 4 N-채널 MOSFET(M4)의 드레인 단자 및 상기 위상재반전 출력부(30)의 입력 단자와 연결되며, 소스 단자는 상기 반전위상 클럭출력 제어부(20) 내의 제 6 N-채널 MOSFET(M6)의 드레인 단자와 연결된 제 5 P-채널 MOSFET(M5)을 포함하여 구성된다.
상기에서 반전위상 클럭출력 제어부(20)는, 게이트 단자는 그라운드(GND)와 연결되고 소스 단자는 전압 전원(Vdd)과 연결된 제 1 P-채널 MOSFET(M1)과; 게이트 단자는 그라운드(GND)와 연결되고 소스 단자는 그라운드와 연결되며 드레인 단자는 상기 제 1 P-채널 MOSFET(M1)의 드레인 단자와 연결된 제 2 N-채널 MOSFET(M2)과; 게이트 단자는 그라운드와 연결되고, 소스 단자는 상기 입력클럭 위상반전부(10) 내의 제 3 P-채널 MOSFET(M3)의 드레인 단자와 연결되며, 드레인 단자는 상기 입력클럭 위상반전부(10) 내의 제 5 P-채널 MOSFET(M5)의 드레인 단자와 연결된 제 4 N-채널 MOSFET(M4)과; 게이트 단자는 상기 제 1 P-채널 MOSFET(M1)과 상기 제 2 N-채널 MOSFET(M2)의 드레인 단자와 연결되고, 소스 단자는 그라운드와 연결되며, 드레인 단자는 상기 입력클럭 위상반전부(10) 내의 제 5 P-채널 MOSFET(M5)의 소스 단자와 연결된 제 6 N-채널 MOSFET(M6)을 포함하여 구성된다.
상기에서 위상재반전 출력부(30)는, 게이트 단자는 상기 입력클럭 위상반전부(10) 내의 제 5 P-채널 MOSFET(M5)의 드레인 단자와 연결되고, 소스 단자는 전압 전원과 연결된 제 7 P-채널 MOSFET(M7)과; 게이트 단자는 상기 입력클럭 위상반전부(10) 내의 제 5 P-채널 MOSFET(M5)의 드레인 단자와 연결되고, 소스 단자는 그라운드와 연결된 제 8 N-채널 MOSFET(M8)과; 상기 제 7 P-채널 MOSFET(M7)과 상기 제 8 N-채널 MOSFET(M8)의 드레인 단자와 그라운드 사이에 접속되는 커패시턴스(C)를 포함하여 구성된다.
이와 같이 구성된 본 발명에 의한 그라운드 바운스 보정 장치의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.
먼저 본 발명은 그라운드 바운스에 의한 더블 클럭킹으로 인하여 생기는 시그널 에러를 감소시키고자 한 것이다.
그래서 그라운드 바운스에 의해 생길 수 있는 더블 클럭킹을 방지하기 위한 일반적인 출력 버퍼 드라이버의 클럭 수신 부분을 MOS 회로를 추가하여 이에 대한 클럭 출력으로 시그널 샘플링을 수행한다.
따라서 본 발명에 의한 회로는 트랜지스터의 게이트 부분에서 그라운드를 입력으로 받는 CMOS 인버터, 수정 2입력 부정논리합 게이트(modified 2 input NOR gate)(입력 1은 인버팅된 GND, 입력 2는 CLKin1)인 M3과 M5로 구성된 입력클럭 위상반전부(10), M1과 M2와 M4와 M6에 의해 그라운드 바운스로 클럭 출력을 제어하는 반전위상 클럭출력 제어부(20), 그리고 수정 부정논리합 게이트(modified NOR gate)의 출력(CLKin2)을 입력으로 받는 위상재반전 출력부(30)로 이루어진다.
이러한 본 발명의 동작을 도 4의 파형도를 참조하여 상세히 설명한다.
여기서 CLKin2와 CLKout 파형은 로직 지연을 고려한 결과이다.
1. (a) 영역
클럭 입력 CLKin1이 로우 레벨 일 때 그라운드 바운스가 없는 상태에서 반전위상 클럭 출력제어부(20) 내의 제 1 P-채널 MOSFET인 M1은 턴 온 되고, 제 2 N-채널 MOSFET인 M2는 턴 오프 되어 그라운드 출력 GNDout은 하이 레벨이 된다.
이에 따라 제 4 N-채널 MOSFET인 M4와 제 6 N-채널 MOSFET인 M6은 턴 온 된다.
CLKin1이 로우 레벨 이므로 입력클럭 위상반전부(10)의 제 3 P-채널 MOSFET인 M3은 턴 온, 제 5 P-채널 MOSFET인 M5는 턴 오프 되어, 입력클럭 위상반전부(10)에서 위상재반전 출력부(30)로 입력되는 CLKin2는 하이 레벨(지연 됨)이 된다.
그러면 위상재반전 출력부(30)의 제 7 P-채널 MOSFET인 M7인 턴 오프 되고, 제 8 N-채널 MOSFET인 M8은 턴 온 되어 위상재반전 출력부(30)에서 출력되는 CLKout은 로우 레벨(지연됨)이 된다.
여기서 M3, M4, M5, M6으로 이루어진 회로는 부정논리합 게이트를 수정한 것으로, 진리표를 비교하면 다음의 표 1 및 표 2와 같다.
입력1 입력2 출력
0 0 1
0 1 0
1 0 0
1 1 0
입력1 입력2 출력
0 0 1
0 1 undetermined
1 0 0
1 1 undetermined
여기서 표 1은 부정논리합 게이트의 진리표이며, 표 2는 수정 부정논리합 게이트의 진리표이다.
그래서 수정 부정논리합 게이트의 입력이 그라운드 바운스를 고려한 클럭과 그라운드가 입력이라면 (입력1, 입력2) = (1, 1) 의 상태는 존재할 수 없다. 따라서 이에 대한 출력은 정의될 필요가 없다. 그리고 (입력1, 입력2) = (0, 1) 인 상태에서 출력이 undetermined 로 되게 한 것은 클럭과 그라운드가 입력일 경우 그라운드 바운스에 의한 그라운드 오버슈트(overshoot)에 대해서는 반응이 없도록 하기 위한 것이다.
2. (b) 영역
클럭 입력 CLKin1이 하이 레벨 일 때 그라운드 바운스가 없는 상태에서 반전위상 클럭출력 제어부(20) 내의 M1은 턴 온, M2는 턴 오프 되어 그라운드 출력 GNDout 는 하이 레벨이 된다. 이에 따라 M4, M6은 턴 온 된다.
CLKin1이 하이 레벨이므로 입력클럭 위상반전부(10) 내의 M3은 턴 오프, M5는 턴 온 되어, CLKin2는 로우 레벨이 된다.
그러면 위상재반전 출력부(30) 내의 M7은 턴 온 되고, M8은 턴 오프 되어 CLKout 은 하이 레벨이 된다.
3. (c) 영역
버퍼 출력이 동시에 스위칭 하여 그라운드 바운스가 생긴 상태로 이를 레퍼런싱(referencing)하는 클럭은 도 4의 CLKin1의 모양이 된다.
여기서 그라운드 바운스 레벨은 트랜지스터를 게이트(gate) 시킬 수 있는 레벨까지 도달했다고 가정한다.
이때 M1은 턴 오프 되지만, M2는 트랜지스터의 게이트와 소스 부분이 동시에 하이 레벨이 되어 턴 오프 가 된다.
결과적으로 CLKin2는 언디터민드(undetermined) 상태가 되어 플로팅(floating) 상태가 된다.
따라서 CLKin2 라인에 있는 파라시틱(parasitic) 커패시턴스(C)에 의해 기존의 값(로우 레벨)이 유지될 경우 M7은 턴 온, M8은 턴 오프 가 되어 CLKout은 하이 레벨이 된다.
만일 CLKin2 라인에서 기존의 값이 유지되지 않았을 경우 M7, M8로 이루어진 위상재반전 출력부(30)의 출력 역시 언디터민드 플로팅(undetermined floating) 상태가 되는데, 이때 CLKout 라인에 있는 커패시턴스(C)에 의해 기존의 값(하이 레벨)이 유지될 수 있게 된다.
4. (d) 영역
CLKin1에 오버슈트(overshoot)가 생기고, 그라운드는 언더슈트(undershoot)가 생기게 되는데, 로직 게이트 레벨에서는 각각 하이 레벨과 로우 레벨로 인식되므로 결과는 (b) 영역에서의 결과와 동일하다.
이처럼 본 발명은 그라운드 바운스에 의한 더블 클럭킹으로 인하여 생기는 시그널 에러를 감소시켜 안정된 클럭 파형을 얻게 되는 것이다.
이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.
이상에서 살펴본 바와 같이, 본 발명에 의한 그라운드 바운스 보정 장치는 전체적으로 클럭 시그널이 그라운드 바운스에 의해 레벨 시프트가 일어나더라도 안정화된 클럭 파형을 출력으로 얻을 수 있게 됨으로써 더블 클럭킹에 의한 시그널 샘플링 에러를 방지할 수 있는 효과가 있게 된다.
또한 버퍼 출력들의 스위칭에 의해 그라운드 바운스가 생기더라도 MOS 트랜 지스터가 게이트 될 수 있을 정도의 레벨이 아니라면, 이 때 본 발명에 따라 로직 기능상 클럭 파형은 어떠한 조각 파형 없이 바이패스되어 로직 지연만 되고 더블 클럭킹에 의한 시그널 에러가 감소된 안정된 클럭 출력을 얻을 수 있는 장점도 있다.

Claims (4)

  1. 클럭을 입력받아 입력클럭의 위상을 반전시키는 입력클럭 위상반전부와;
    상기 입력클럭 위상반전부의 그라운드 바운스에 의한 출력을 제어하는 반전위상 클럭출력 제어부와;
    상기 반전위상 클럭출력 제어부에 의해 출력제어된 상기 입력클럭 위상반전부의 출력의 위상을 재반전시켜 클럭을 출력시키는 위상재반전 출력부를 포함하여 구성된 것을 특징으로 하는 그라운드 바운스 보정 장치.
  2. 제 1 항에 있어서, 상기 위상반전부는,
    게이트 단자는 입력클럭을 입력받고, 소스 단자는 전압 전원을 입력받으며, 드레인 단자는 상기 반전위상 클럭출력 제어부 내의 제 4 N-채널 MOSFET의 소스 단자와 연결된 제 3 P-채널 MOSFET과;
    게이트 단자는 입력클럭을 입력받고, 드레인 단자는 상기 반전위상 클럭출력제어부 내의 제 4 N-채널 MOSFET의 드레인 단자 및 상기 위상재반전 출력부의 입력 단자와 연결되며, 소스 단자는 상기 반전위상 크럭출력 제어부 내의 제 6 N-채널 MOSFET의 드레인 단자와 연결된 제 5 P-채널 MOSFET을 포함하여 구성된 것을 특징으로 하는 그라운드 바운스 보정 장치.
  3. 제 1 항에 있어서, 상기 반전위상 클럭출력 제어부는,
    게이트 단자는 그라운드와 연결되고 소스 단자는 전압 전원과 연결된 제 1 P-채널 MOSFET과;
    게이트 단자는 그라운드와 연결되고 소스 단자는 그라운드와 연결되며 드레인 단자는 상기 제 1 P-채널 MOSFET의 드레인 단자와 연결된 제 2 N-채널 MOSFET과;
    게이트 단자는 그라운드와 연결되고, 소스 단자는 상기 입력클럭 위상반전부 내의 제 3 P-채널 MOSFET의 드레인 단자와 연결되며, 드레인 단자는 상기 입력클럭 위상반전부 내의 제 5 P-채널 MOSFET의 드레인 단자와 연결된 제 4 N-채널 MOSFET과;
    게이트 단자는 상기 제 1 P-채널 MOSFET과 상기 제 2 N-채널 MOSFET의 드레인 단자와 연결되고, 소스 단자는 그라운드와 연결되며, 드레인 단자는 상기 입력클럭 위상반전부 내의 제 5 P-채널 MOSFET의 소스 단자와 연결된 제 6 N-채널 MOSFET을 포함하여 구성된 것을 특징으로 하는 그라운드 바운스 보정 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 위상재반전 출력부는,
    게이트 단자는 상기 입력클럭 위상반전부 내의 제 5 P-채널 MOSFET의 드레인 단자와 연결되고, 소스 단자는 전압 전원과 연결된 제 7 P-채널 MOSFET과;
    게이트 단자는 상기 입력클럭 위상반전부 내의 제 5 P-채널 MOSFET의 드레인 단자와 연결되고, 소스 단자는 그라운드와 연결된 제 8 N-채널 MOSFET과;
    상기 제 7 P-채널 MOSFET과 상기 제 8 N-채널 MOSFET의 드레인 단자와 그라 운드 사이에 접속되는 커패시턴스를 포함하여 구성된 것을 특징으로 하는 그라운드 바운스 보정 장치.
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