JPH10135818A - 入力回路 - Google Patents
入力回路Info
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- JPH10135818A JPH10135818A JP8286652A JP28665296A JPH10135818A JP H10135818 A JPH10135818 A JP H10135818A JP 8286652 A JP8286652 A JP 8286652A JP 28665296 A JP28665296 A JP 28665296A JP H10135818 A JPH10135818 A JP H10135818A
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- gate
- input
- transistor
- power supply
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Abstract
(57)【要約】
【課題】 ３Ｖ／５Ｖトレラント入力バッファの消費電
力を低減し、かつ信頼性を向上する。 【解決手段】 トランジスタ１５および１６からなるＣ
ＭＯＳインバータで、トランジスタ１５中の貫通電流を
低減するため、入力信号ＩＮをトランジスタ１５のゲー
トに直接与え、内部電源電圧ｉｎｔＶｃｃをゲートに受
けるトランジスタ１７を介してトランジスタ１６のゲー
トに与える。トランジスタ１５のゲート・ドレイン間に
ゲート酸化膜を破壊する電圧がかからないように、接地
電圧ＧＮＤをゲートに受けるトランジスタ１８をトラン
ジスタ１５と直列に接続する。
力を低減し、かつ信頼性を向上する。 【解決手段】 トランジスタ１５および１６からなるＣ
ＭＯＳインバータで、トランジスタ１５中の貫通電流を
低減するため、入力信号ＩＮをトランジスタ１５のゲー
トに直接与え、内部電源電圧ｉｎｔＶｃｃをゲートに受
けるトランジスタ１７を介してトランジスタ１６のゲー
トに与える。トランジスタ１５のゲート・ドレイン間に
ゲート酸化膜を破壊する電圧がかからないように、接地
電圧ＧＮＤをゲートに受けるトランジスタ１８をトラン
ジスタ１５と直列に接続する。
Description
【０００１】
【発明の属する技術分野】この発明は入力回路に関し、
さらに詳しくは、内部電源電圧または内部電源電圧より
も高い外部電源電圧と接地電圧との間で変化する入力信
号を受け、内部電源電圧と接地電圧との間で変化する出
力信号を供給する入力回路に関する。
さらに詳しくは、内部電源電圧または内部電源電圧より
も高い外部電源電圧と接地電圧との間で変化する入力信
号を受け、内部電源電圧と接地電圧との間で変化する出
力信号を供給する入力回路に関する。
【０００２】
【従来の技術】半導体集積回路の電源電圧は５Ｖから３
Ｖまたは３．３Ｖに変わりつつあるが、その過渡期にお
いては５Ｖ駆動素子と３Ｖ駆動素子とが混在している。
このような場合、５Ｖ駆動素子から３Ｖ駆動素子へのイ
ンタフェースにおいて、入力バッファの初段を構成する
ＭＯＳトランジスタのゲート酸化膜の信頼性が確保され
ないという問題がある。
Ｖまたは３．３Ｖに変わりつつあるが、その過渡期にお
いては５Ｖ駆動素子と３Ｖ駆動素子とが混在している。
このような場合、５Ｖ駆動素子から３Ｖ駆動素子へのイ
ンタフェースにおいて、入力バッファの初段を構成する
ＭＯＳトランジスタのゲート酸化膜の信頼性が確保され
ないという問題がある。
【０００３】このような問題を解決するため、従来、図
６に示されるような３Ｖ／５Ｖトレラント入力バッファ
６０が提供されている。図６を参照して、入力バッファ
６０は、ＰチャネルＭＯＳトランジスタ１５と、Ｎチャ
ネルＭＯＳトランジスタ１６および１７とを備える。ト
ランジスタ１７は、内部電源電圧ｉｎｔＶｃｃを受ける
ゲートを有し、入力ノード１３とトランジスタ１５およ
び１６のゲートとの間に接続される。
６に示されるような３Ｖ／５Ｖトレラント入力バッファ
６０が提供されている。図６を参照して、入力バッファ
６０は、ＰチャネルＭＯＳトランジスタ１５と、Ｎチャ
ネルＭＯＳトランジスタ１６および１７とを備える。ト
ランジスタ１７は、内部電源電圧ｉｎｔＶｃｃを受ける
ゲートを有し、入力ノード１３とトランジスタ１５およ
び１６のゲートとの間に接続される。
【０００４】このような入力バッファ６０において、内
部電源電圧ｉｎｔＶｃｃが３Ｖである場合に５Ｖの入力
信号ＩＮが与えられると、トランジスタ１７のゲートが
内部電源電圧ｉｎｔＶｃｃを受けるため、ノードＭの電
圧ＶＭは３Ｖ−Ｖｔｈｎにクランプされる。５Ｖの入力
信号ＩＮがトランジスタ１６のゲートに直接的に与えら
れないため、トランジスタ１６のゲート酸化膜の信頼性
が確保される。ここで、Ｖｔｈｎはトランジスタ１７の
しきい値電圧である。
部電源電圧ｉｎｔＶｃｃが３Ｖである場合に５Ｖの入力
信号ＩＮが与えられると、トランジスタ１７のゲートが
内部電源電圧ｉｎｔＶｃｃを受けるため、ノードＭの電
圧ＶＭは３Ｖ−Ｖｔｈｎにクランプされる。５Ｖの入力
信号ＩＮがトランジスタ１６のゲートに直接的に与えら
れないため、トランジスタ１６のゲート酸化膜の信頼性
が確保される。ここで、Ｖｔｈｎはトランジスタ１７の
しきい値電圧である。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ようなトレラント入力バッファ６０には大きな貫通電流
Ｉが流れるという問題があった。図７に示されるよう
に、ノードＭの電圧ＶＭはトランジスタ１７のしきい値
電圧Ｖｔｈｎが１．２Ｖであるとき１．８（＝３−１．
２）Ｖにクランプされる。このようなクランプ電圧
（１．８Ｖ）がトランジスタ１５のゲートに与えられる
ため、トランジスタ１５中には約１８０μＡの貫通電流
Ｉが流れ、消費電力が増大するという問題があった。こ
のような貫通電流を低減するためにトランジスタ１５お
よび１６のゲート長を長くすることが考えられるが、ト
ランジスタ１５および１６の占有面積の増大を招くこと
になる。
ようなトレラント入力バッファ６０には大きな貫通電流
Ｉが流れるという問題があった。図７に示されるよう
に、ノードＭの電圧ＶＭはトランジスタ１７のしきい値
電圧Ｖｔｈｎが１．２Ｖであるとき１．８（＝３−１．
２）Ｖにクランプされる。このようなクランプ電圧
（１．８Ｖ）がトランジスタ１５のゲートに与えられる
ため、トランジスタ１５中には約１８０μＡの貫通電流
Ｉが流れ、消費電力が増大するという問題があった。こ
のような貫通電流を低減するためにトランジスタ１５お
よび１６のゲート長を長くすることが考えられるが、ト
ランジスタ１５および１６の占有面積の増大を招くこと
になる。
【０００６】一方、図６の構成に加えて、図８に示され
るように、制御電圧ＣＮＴおよび／ＣＮＴに応答してオ
ン／オフになるトランスファーゲート８１を備えたトレ
ラント入力バッファ８０が提供されている。このような
複数の入力バッファ８０を備えた半導体集積回路におい
ては、ボンディングオプションなどによって複数の入力
バッファ８０のうちいずれかが選択的に活性化される。
るように、制御電圧ＣＮＴおよび／ＣＮＴに応答してオ
ン／オフになるトランスファーゲート８１を備えたトレ
ラント入力バッファ８０が提供されている。このような
複数の入力バッファ８０を備えた半導体集積回路におい
ては、ボンディングオプションなどによって複数の入力
バッファ８０のうちいずれかが選択的に活性化される。
【０００７】上記のような入力バッファ８０では入力信
号ＩＮがトランスファーゲート８１を介してノードＭに
与えられるため、動作速度が遅いという問題があった。
号ＩＮがトランスファーゲート８１を介してノードＭに
与えられるため、動作速度が遅いという問題があった。
【０００８】この発明は上記のような問題点を解決する
ためになされたもので、その１つの目的は消費電力の低
い入力回路を提供することである。
ためになされたもので、その１つの目的は消費電力の低
い入力回路を提供することである。
【０００９】この発明のもう１つの目的は、高速動作が
可能な入力回路を提供することである。
可能な入力回路を提供することである。
【００１０】
【課題を解決するための手段】請求項１に係る入力回路
は、内部電源電圧または内部電源電圧よりも高い外部電
源電圧と接地電圧との間で変化する入力信号を受け、内
部電源電圧と接地電圧との間で変化する出力信号を供給
する入力回路であって、入力ノード、出力ノード、第１
のＰチャネルトランジスタ、第１のＮチャネルトランジ
スタ、および第２のＮチャネルトランジスタを備える。
入力ノードは入力信号を受ける。出力ノードは出力信号
を供給する。第１のＰチャネルトランジスタは、入力ノ
ードに直接的に接続されたゲートと、内部電源電圧を受
けるソースと、出力ノードに接続されたドレインとを有
する。第１のＮチャネルトランジスタは、出力ノードに
接続されたドレインと、接地電圧を受けるソースとを有
する。第２のＮチャネルトランジスタは、内部電源電圧
を受けるゲートと、入力ノードに接続されたドレイン
と、第１のＮチャネルトランジスタのゲートに接続され
たソースとを有する。
は、内部電源電圧または内部電源電圧よりも高い外部電
源電圧と接地電圧との間で変化する入力信号を受け、内
部電源電圧と接地電圧との間で変化する出力信号を供給
する入力回路であって、入力ノード、出力ノード、第１
のＰチャネルトランジスタ、第１のＮチャネルトランジ
スタ、および第２のＮチャネルトランジスタを備える。
入力ノードは入力信号を受ける。出力ノードは出力信号
を供給する。第１のＰチャネルトランジスタは、入力ノ
ードに直接的に接続されたゲートと、内部電源電圧を受
けるソースと、出力ノードに接続されたドレインとを有
する。第１のＮチャネルトランジスタは、出力ノードに
接続されたドレインと、接地電圧を受けるソースとを有
する。第２のＮチャネルトランジスタは、内部電源電圧
を受けるゲートと、入力ノードに接続されたドレイン
と、第１のＮチャネルトランジスタのゲートに接続され
たソースとを有する。
【００１１】請求項２に係る入力回路は、上記請求項１
の構成に加えて、第２のＰチャネルトランジスタを備え
る。第２のＰチャネルトランジスタは、所定の電圧を受
けるゲートを有し、第１のＰチャネルトランジスタと出
力ノードとの間に接続される。
の構成に加えて、第２のＰチャネルトランジスタを備え
る。第２のＰチャネルトランジスタは、所定の電圧を受
けるゲートを有し、第１のＰチャネルトランジスタと出
力ノードとの間に接続される。
【００１２】請求項３に係る入力回路においては、上記
請求項２の構成に加えて、上記所定の電圧は接地電圧に
等しい。
請求項２の構成に加えて、上記所定の電圧は接地電圧に
等しい。
【００１３】請求項４に係る入力回路は上記請求項３の
構成に加えて、第３のＮチャネルトランジスタ、および
第３のＰチャネルトランジスタを備える。第３のＮチャ
ネルトランジスタは制御電圧を受けるゲートを有し、出
力ノードと第１のＮチャネルトランジスタとの間に接続
される。第３のＰチャネルトランジスタは、制御電圧を
受けるゲートと、内部電源電圧を受けるソースと、出力
ノードに接続されたドレインとを有する。
構成に加えて、第３のＮチャネルトランジスタ、および
第３のＰチャネルトランジスタを備える。第３のＮチャ
ネルトランジスタは制御電圧を受けるゲートを有し、出
力ノードと第１のＮチャネルトランジスタとの間に接続
される。第３のＰチャネルトランジスタは、制御電圧を
受けるゲートと、内部電源電圧を受けるソースと、出力
ノードに接続されたドレインとを有する。
【００１４】請求項５に係る入力回路においては、上記
請求項２の構成に加えて、上記所定の電圧は第１の制御
電圧である。上記入力回路はさらに、第３のＮチャネル
トランジスタを備える。第３のＮチャネルトランジスタ
は、第１の制御電圧と相補的な第２の制御電圧を受ける
ゲートを有し、出力ノードと第１のＮチャネルトランジ
スタとの間に接続される。
請求項２の構成に加えて、上記所定の電圧は第１の制御
電圧である。上記入力回路はさらに、第３のＮチャネル
トランジスタを備える。第３のＮチャネルトランジスタ
は、第１の制御電圧と相補的な第２の制御電圧を受ける
ゲートを有し、出力ノードと第１のＮチャネルトランジ
スタとの間に接続される。
【００１５】請求項６に係る入力回路においては、上記
請求項２の構成に加えて、上記所定の電圧は制御電圧で
ある。上記入力回路はさらに、第３のＮチャネルトラン
ジスタを備える。第３のＮチャネルトランジスタは、制
御電圧を受けるゲートと、出力ノードに接続されたドレ
インと、接地電圧を受けるソースとを有する。
請求項２の構成に加えて、上記所定の電圧は制御電圧で
ある。上記入力回路はさらに、第３のＮチャネルトラン
ジスタを備える。第３のＮチャネルトランジスタは、制
御電圧を受けるゲートと、出力ノードに接続されたドレ
インと、接地電圧を受けるソースとを有する。
【００１６】上記入力回路においては、外部電源電圧の
入力信号が第１のＰチャネルトランジスタのゲートに直
接的に与えられる。それにより第１のＰチャネルトラン
ジスタは完全にオフになるため、貫通電流が流れない。
入力信号が第１のＰチャネルトランジスタのゲートに直
接的に与えられる。それにより第１のＰチャネルトラン
ジスタは完全にオフになるため、貫通電流が流れない。
【００１７】また、接地電圧を受けるゲートを有する第
２のＰチャネルトランジスタが第１のＰチャネルトラン
ジスタと出力ノードとの間に接続されるため、第１のＰ
チャネルトランジスタのゲート・ドレイン間に与えられ
る電圧が緩和される。
２のＰチャネルトランジスタが第１のＰチャネルトラン
ジスタと出力ノードとの間に接続されるため、第１のＰ
チャネルトランジスタのゲート・ドレイン間に与えられ
る電圧が緩和される。
【００１８】また、制御電圧が第３のＮチャネルトラン
ジスタおよび第３のＰチャネルトランジスタのゲートに
与えられるため、上記入力回路は制御電圧に応答して活
性化／不活性化される。
ジスタおよび第３のＰチャネルトランジスタのゲートに
与えられるため、上記入力回路は制御電圧に応答して活
性化／不活性化される。
【００１９】また、第１の制御電圧が第２のＰチャネル
トランジスタのゲートに与えられ、第２の制御電圧が第
３のＮチャネルトランジスタのゲートに与えられるた
め、上記入力回路は第１および第２の制御信号に応答し
て活性化／不活性化される。
トランジスタのゲートに与えられ、第２の制御電圧が第
３のＮチャネルトランジスタのゲートに与えられるた
め、上記入力回路は第１および第２の制御信号に応答し
て活性化／不活性化される。
【００２０】また、制御電圧は第２のＰチャネルトラン
ジスタおよび第３のＮチャネルトランジスタのゲートに
与えられるため、上記入力回路は制御電圧に応答して活
性化／不活性化される。
ジスタおよび第３のＮチャネルトランジスタのゲートに
与えられるため、上記入力回路は制御電圧に応答して活
性化／不活性化される。
【００２１】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。
【００２２】［実施の形態１］図１を参照して、この発
明の実施の形態１による３Ｖ／５Ｖトレラント入力バッ
ファ１０は、たとえばＳＲＡＭなどの半導体集積回路装
置内で用いられる。トレラント入力バッファ１０は、入
力ノード１３、出力ノード１４、ＰチャネルＭＯＳトラ
ンジスタ１５、ＮチャネルＭＯＳトランジスタ１６、Ｎ
チャネルＭＯＳトランジスタ１７、およびＰチャネルＭ
ＯＳトランジスタ１８とを備える。
明の実施の形態１による３Ｖ／５Ｖトレラント入力バッ
ファ１０は、たとえばＳＲＡＭなどの半導体集積回路装
置内で用いられる。トレラント入力バッファ１０は、入
力ノード１３、出力ノード１４、ＰチャネルＭＯＳトラ
ンジスタ１５、ＮチャネルＭＯＳトランジスタ１６、Ｎ
チャネルＭＯＳトランジスタ１７、およびＰチャネルＭ
ＯＳトランジスタ１８とを備える。
【００２３】入力ノード１３は入力信号ＩＮを受ける。
出力ノード１４は出力信号ＯＵＴを供給する。ここで、
入力信号ＩＮは内部電源電圧ｉｎｔＶｃｃまたはそれよ
りも高い外部電源電圧と接地電圧ＧＮＤとの間で変化す
る。出力信号ＯＵＴは、内部電源電圧ｉｎｔＶｃｃと接
地電圧ＧＮＤとの間で変化する。なお、内部電源電圧ｉ
ｎｔＶｃｃは電源ノード１１に供給される。接地電圧Ｇ
ＮＤは接地ノード１２に供給される。
出力ノード１４は出力信号ＯＵＴを供給する。ここで、
入力信号ＩＮは内部電源電圧ｉｎｔＶｃｃまたはそれよ
りも高い外部電源電圧と接地電圧ＧＮＤとの間で変化す
る。出力信号ＯＵＴは、内部電源電圧ｉｎｔＶｃｃと接
地電圧ＧＮＤとの間で変化する。なお、内部電源電圧ｉ
ｎｔＶｃｃは電源ノード１１に供給される。接地電圧Ｇ
ＮＤは接地ノード１２に供給される。
【００２４】ＰチャネルＭＯＳトランジスタ１５は、入
力ノード１３に直接的に接続されたゲートと、電源ノー
ド１１に接続されたソースと、出力ノード１４に間接的
に接続されたドレインとを有する。ＮチャネルＭＯＳト
ランジスタ１６は、出力ノード１４に接続されたドレイ
ンと、接地ノード１２に接続されたソースと、Ｎチャネ
ルＭＯＳトランジスタ１７のソースに接続されたゲート
とを有する。ＮチャネルＭＯＳトランジスタ１７は、電
源ノード１１に接続されたゲートと、入力ノード１３に
接続されたドレインと、ＮチャネルＭＯＳトランジスタ
１６のゲートに接続されたソースとを有する。Ｐチャネ
ルＭＯＳトランジスタ１８は、接地ノード１２に接続さ
れたゲートを有し、出力ノード１４とＮチャネルＭＯＳ
トランジスタ１５との間に接続される。ここで、Ｐチャ
ネルＭＯＳトランジスタ１５およびＮチャネルＭＯＳト
ランジスタ１６はＣＭＯＳインバータを構成する。
力ノード１３に直接的に接続されたゲートと、電源ノー
ド１１に接続されたソースと、出力ノード１４に間接的
に接続されたドレインとを有する。ＮチャネルＭＯＳト
ランジスタ１６は、出力ノード１４に接続されたドレイ
ンと、接地ノード１２に接続されたソースと、Ｎチャネ
ルＭＯＳトランジスタ１７のソースに接続されたゲート
とを有する。ＮチャネルＭＯＳトランジスタ１７は、電
源ノード１１に接続されたゲートと、入力ノード１３に
接続されたドレインと、ＮチャネルＭＯＳトランジスタ
１６のゲートに接続されたソースとを有する。Ｐチャネ
ルＭＯＳトランジスタ１８は、接地ノード１２に接続さ
れたゲートを有し、出力ノード１４とＮチャネルＭＯＳ
トランジスタ１５との間に接続される。ここで、Ｐチャ
ネルＭＯＳトランジスタ１５およびＮチャネルＭＯＳト
ランジスタ１６はＣＭＯＳインバータを構成する。
【００２５】次に、上記のように構成されたトレラント
入力バッファ１０の動作を説明する。ここでは、内部電
源電圧ｉｎｔＶｃｃが３Ｖで、外部電源電圧が５Ｖであ
る場合について説明する。
入力バッファ１０の動作を説明する。ここでは、内部電
源電圧ｉｎｔＶｃｃが３Ｖで、外部電源電圧が５Ｖであ
る場合について説明する。
【００２６】５Ｖの入力信号ＩＮが入力ノード１３に与
えられると、入力信号ＩＮはＰチャネルＭＯＳトランジ
スタ１５のゲートに直接的に与えられるとともに、Ｎチ
ャネルＭＯＳトランジスタ１７を介してＮチャネルＭＯ
Ｓトランジスタ１６のゲートに与えられる。したがっ
て、ＰチャネルＭＯＳトランジスタ１５のゲート電圧は
５Ｖになるが、ＮチャネルＭＯＳトランジスタ１６のゲ
ート電圧はＮチャネルＭＯＳトランジスタ１７によって
１．８（＝ｉｎｔＶｃｃ−Ｖｔｈｎ＝３−１．２）Ｖに
クランプされる。ここで、ＶｔｈｎはＮチャネルＭＯＳ
トランジスタ１７のしきい値電圧で、具体的には１．２
Ｖである。その結果、ＰチャネルＭＯＳトランジスタ１
５は完全にオフになるため、貫通電流は流れない。ま
た、５Ｖの入力信号ＩＮはＰチャネルＭＯＳトランジス
タ１７によって緩和されるため、ＮチャネルＭＯＳトラ
ンジスタ１６のゲート酸化膜の信頼性が確保される。
えられると、入力信号ＩＮはＰチャネルＭＯＳトランジ
スタ１５のゲートに直接的に与えられるとともに、Ｎチ
ャネルＭＯＳトランジスタ１７を介してＮチャネルＭＯ
Ｓトランジスタ１６のゲートに与えられる。したがっ
て、ＰチャネルＭＯＳトランジスタ１５のゲート電圧は
５Ｖになるが、ＮチャネルＭＯＳトランジスタ１６のゲ
ート電圧はＮチャネルＭＯＳトランジスタ１７によって
１．８（＝ｉｎｔＶｃｃ−Ｖｔｈｎ＝３−１．２）Ｖに
クランプされる。ここで、ＶｔｈｎはＮチャネルＭＯＳ
トランジスタ１７のしきい値電圧で、具体的には１．２
Ｖである。その結果、ＰチャネルＭＯＳトランジスタ１
５は完全にオフになるため、貫通電流は流れない。ま
た、５Ｖの入力信号ＩＮはＰチャネルＭＯＳトランジス
タ１７によって緩和されるため、ＮチャネルＭＯＳトラ
ンジスタ１６のゲート酸化膜の信頼性が確保される。
【００２７】加えて、常にオン状態のＰチャネルＭＯＳ
トランジスタ１８がＰチャネルＭＯＳトランジスタ１５
と直列に接続されているため、ＰチャネルＭＯＳトラン
ジスタ１５のゲート・ドレイン間の電圧はＰチャネルＭ
ＯＳトランジスタ１８によって５Ｖ−Ｖｔｈｐに緩和さ
れる。そのため、ＰチャネルＭＯＳトランジスタ１５の
ゲート酸化膜の信頼性もまた確保される。ここで、Ｖｔ
ｈｐはＰチャネルＭＯＳトランジスタ１８のしきい値電
圧である。
トランジスタ１８がＰチャネルＭＯＳトランジスタ１５
と直列に接続されているため、ＰチャネルＭＯＳトラン
ジスタ１５のゲート・ドレイン間の電圧はＰチャネルＭ
ＯＳトランジスタ１８によって５Ｖ−Ｖｔｈｐに緩和さ
れる。そのため、ＰチャネルＭＯＳトランジスタ１５の
ゲート酸化膜の信頼性もまた確保される。ここで、Ｖｔ
ｈｐはＰチャネルＭＯＳトランジスタ１８のしきい値電
圧である。
【００２８】他方、３Ｖの入力信号ＩＮが入力ノード１
３に与えられると、ＰチャネルＭＯＳトランジスタ１５
がオフになり、ＮチャネルＭＯＳトランジスタ１６がオ
ンになる。その結果、出力信号ＯＵＴは０Ｖになる。
３に与えられると、ＰチャネルＭＯＳトランジスタ１５
がオフになり、ＮチャネルＭＯＳトランジスタ１６がオ
ンになる。その結果、出力信号ＯＵＴは０Ｖになる。
【００２９】また、０Ｖの入力信号ＩＮが入力ノード１
３に与えられると、ＰチャネルＭＯＳトランジスタ１５
がオンになり、ＮチャネルＭＯＳトランジスタ１６がオ
フになる。その結果、出力信号ＯＵＴは３Ｖになる。
３に与えられると、ＰチャネルＭＯＳトランジスタ１５
がオンになり、ＮチャネルＭＯＳトランジスタ１６がオ
フになる。その結果、出力信号ＯＵＴは３Ｖになる。
【００３０】上記実施の形態１によれば、入力信号ＩＮ
がＰチャネルＭＯＳトランジスタ１５のゲートに直接的
に与えられるため、貫通電流が低減され、それにより消
費電力が低減される。しかも、ＰチャネルＭＯＳトラン
ジスタ１８によってＰチャネルＭＯＳトランジスタ１５
のゲート・ドレイン間の電圧が緩和されるため、Ｐチャ
ネルＭＯＳトランジスタ１５のゲート酸化膜の信頼性が
確保される。
がＰチャネルＭＯＳトランジスタ１５のゲートに直接的
に与えられるため、貫通電流が低減され、それにより消
費電力が低減される。しかも、ＰチャネルＭＯＳトラン
ジスタ１８によってＰチャネルＭＯＳトランジスタ１５
のゲート・ドレイン間の電圧が緩和されるため、Ｐチャ
ネルＭＯＳトランジスタ１５のゲート酸化膜の信頼性が
確保される。
【００３１】［実施の形態２］図２を参照して、この発
明の実施の形態２による３Ｖ／５Ｖトレラント入力バッ
ファ２０においては、図１に示された実施の形態１と異
なり、接地電圧ＧＮＤの代わりに制御電圧ＣＮＴがＰチ
ャネルＭＯＳトランジスタ１８のゲートに与えられる。
また、実施の形態１の構成に加えて、トレラント入力バ
ッファ２０はＮチャネルＭＯＳトランジスタ２１を備え
る。ＮチャネルＭＯＳトランジスタ２１は、制御電圧／
ＣＮＴを受けるゲートを有し、出力ノード１４とＮチャ
ネルＭＯＳトランジスタ１６との間に接続される。ここ
で、ＰチャネルＭＯＳトランジスタ１５，１８およびＮ
チャネルＭＯＳトランジスタ１６，２１はクロックドＣ
ＭＯＳインバータを構成する。このクロックドＣＭＯＳ
インバータは制御電圧ＣＮＴおよび／ＣＮＴに応答して
活性化／不活性化される。
明の実施の形態２による３Ｖ／５Ｖトレラント入力バッ
ファ２０においては、図１に示された実施の形態１と異
なり、接地電圧ＧＮＤの代わりに制御電圧ＣＮＴがＰチ
ャネルＭＯＳトランジスタ１８のゲートに与えられる。
また、実施の形態１の構成に加えて、トレラント入力バ
ッファ２０はＮチャネルＭＯＳトランジスタ２１を備え
る。ＮチャネルＭＯＳトランジスタ２１は、制御電圧／
ＣＮＴを受けるゲートを有し、出力ノード１４とＮチャ
ネルＭＯＳトランジスタ１６との間に接続される。ここ
で、ＰチャネルＭＯＳトランジスタ１５，１８およびＮ
チャネルＭＯＳトランジスタ１６，２１はクロックドＣ
ＭＯＳインバータを構成する。このクロックドＣＭＯＳ
インバータは制御電圧ＣＮＴおよび／ＣＮＴに応答して
活性化／不活性化される。
【００３２】上記のように構成された複数のトレラント
入力バッファ２０は、たとえばＳＲＡＭ内に設けられ
る。複数の入力バッファ２０のうちいずれかがボンディ
ングオプションなどによって選択される。
入力バッファ２０は、たとえばＳＲＡＭ内に設けられ
る。複数の入力バッファ２０のうちいずれかがボンディ
ングオプションなどによって選択される。
【００３３】図３を参照して、制御電圧ＣＮＴおよび／
ＣＮＴを生成するための選択回路３１は、プルアップ抵
抗３２と、インバータ３３とを備える。選択回路３１は
ボンディングパッド３０に接続される。ボンディングパ
ッド３０にワイヤがまったくボンディングされないと
き、プルアップ抵抗３２によって制御電圧ＣＮＴはＨ
（論理ハイ）レベルとなり、制御電圧／ＣＮＴは（論理
ロー）レベルとなる。他方、ボンディングパッド３０に
接地電圧のワイヤがボンディングされると、制御電圧Ｃ
ＮＴはＬレベルとなり、制御電圧／ＣＮＴはＨレベルと
なる。このように、制御電圧／ＣＮＴは制御電圧ＣＮＴ
と相補的である。
ＣＮＴを生成するための選択回路３１は、プルアップ抵
抗３２と、インバータ３３とを備える。選択回路３１は
ボンディングパッド３０に接続される。ボンディングパ
ッド３０にワイヤがまったくボンディングされないと
き、プルアップ抵抗３２によって制御電圧ＣＮＴはＨ
（論理ハイ）レベルとなり、制御電圧／ＣＮＴは（論理
ロー）レベルとなる。他方、ボンディングパッド３０に
接地電圧のワイヤがボンディングされると、制御電圧Ｃ
ＮＴはＬレベルとなり、制御電圧／ＣＮＴはＨレベルと
なる。このように、制御電圧／ＣＮＴは制御電圧ＣＮＴ
と相補的である。
【００３４】Ｈレベルの制御電圧ＣＮＴおよびＬレベル
の制御電圧／ＣＮＴが図２のトレラント入力バッファ２
０に与えられると、入力バッファ２０は不活性化され
る。他方、Ｌレベルの制御電圧ＣＮＴおよびＨレベルの
制御電圧／ＣＮＴが入力バッファ２０に与えられると、
入力バッファ２０は活性化される。
の制御電圧／ＣＮＴが図２のトレラント入力バッファ２
０に与えられると、入力バッファ２０は不活性化され
る。他方、Ｌレベルの制御電圧ＣＮＴおよびＨレベルの
制御電圧／ＣＮＴが入力バッファ２０に与えられると、
入力バッファ２０は活性化される。
【００３５】したがって、入力バッファ２０が活性化さ
れているとき、ＰチャネルＭＯＳトランジスタ１８は図
１中のＰチャネルＭＯＳトランジスタ１８と同じ機能を
果たす。その結果、活性化された入力バッファ２０は実
施の形態１による入力バッファ１０と同様に動作する。
れているとき、ＰチャネルＭＯＳトランジスタ１８は図
１中のＰチャネルＭＯＳトランジスタ１８と同じ機能を
果たす。その結果、活性化された入力バッファ２０は実
施の形態１による入力バッファ１０と同様に動作する。
【００３６】上記実施の形態２によれば、上記実施の形
態１の効果に加えて、入力バッファ２０はボンディング
オプションなどによって選択的に活性化可能であるが、
図８に示された従来の入力バッファのようにトランスフ
ァーゲート８１が挿入されていないため、動作速度が遅
延することはない。
態１の効果に加えて、入力バッファ２０はボンディング
オプションなどによって選択的に活性化可能であるが、
図８に示された従来の入力バッファのようにトランスフ
ァーゲート８１が挿入されていないため、動作速度が遅
延することはない。
【００３７】［実施の形態３］図４を参照して、この発
明の実施の形態３による３Ｖ／５Ｖトレラント入力バッ
ファ４０においては、図１に示された実施の形態１と異
なり、接地電圧ＧＮＤの代わりに制御電圧ＣＮＴがＰチ
ャネルＭＯＳトランジスタ１８のゲートに与えられる。
また、実施の形態１の構成に加えて、入力バッファ４０
はＮチャネルＭＯＳトランジスタ４１を備える。Ｎチャ
ネルＭＯＳトランジスタは制御電圧ＣＮＴを受けるゲー
トと、出力ノード１４に接続されたドレインと、接地ノ
ード１２に接続されたソースとを有する。ここで、Ｐチ
ャネルＭＯＳトランジスタ１５，１８およびＮチャネル
ＭＯＳトランジスタ１６，４１はＣＭＯＳＮＯＲ回路を
構成する。
明の実施の形態３による３Ｖ／５Ｖトレラント入力バッ
ファ４０においては、図１に示された実施の形態１と異
なり、接地電圧ＧＮＤの代わりに制御電圧ＣＮＴがＰチ
ャネルＭＯＳトランジスタ１８のゲートに与えられる。
また、実施の形態１の構成に加えて、入力バッファ４０
はＮチャネルＭＯＳトランジスタ４１を備える。Ｎチャ
ネルＭＯＳトランジスタは制御電圧ＣＮＴを受けるゲー
トと、出力ノード１４に接続されたドレインと、接地ノ
ード１２に接続されたソースとを有する。ここで、Ｐチ
ャネルＭＯＳトランジスタ１５，１８およびＮチャネル
ＭＯＳトランジスタ１６，４１はＣＭＯＳＮＯＲ回路を
構成する。
【００３８】上記のように構成された複数の入力バッフ
ァ４０が図２に示された実施の形態２と同様にＳＲＡＭ
内に設けられる。複数の入力バッファ４０のうちいずれ
かがボンディングオプションなどによって選択的に活性
化される。
ァ４０が図２に示された実施の形態２と同様にＳＲＡＭ
内に設けられる。複数の入力バッファ４０のうちいずれ
かがボンディングオプションなどによって選択的に活性
化される。
【００３９】制御電圧ＣＮＴは、たとえば図３に示され
た選択回路３１によって生成される。Ｈレベルの制御電
圧ＣＮＴが与えられると、入力バッファ４０は不活性化
される。他方、Ｌレベルの制御電圧ＣＮＴが与えられる
と、入力バッファ４０は活性化される。
た選択回路３１によって生成される。Ｈレベルの制御電
圧ＣＮＴが与えられると、入力バッファ４０は不活性化
される。他方、Ｌレベルの制御電圧ＣＮＴが与えられる
と、入力バッファ４０は活性化される。
【００４０】入力バッファ４０が活性化されていると
き、接地電圧ＧＮＤがＰチャネルＭＯＳトランジスタ１
８のゲートに与えられるため、ＰチャネルＭＯＳトラン
ジスタ１８は図１中のＰチャネルＭＯＳトランジスタ１
８と同じ機能を果たす。したがって、活性化された入力
バッファ４０は実施の形態１による入力バッファ１０と
同様に動作する。
き、接地電圧ＧＮＤがＰチャネルＭＯＳトランジスタ１
８のゲートに与えられるため、ＰチャネルＭＯＳトラン
ジスタ１８は図１中のＰチャネルＭＯＳトランジスタ１
８と同じ機能を果たす。したがって、活性化された入力
バッファ４０は実施の形態１による入力バッファ１０と
同様に動作する。
【００４１】上記実施の形態３によれば、上記実施の形
態１の効果に加えて、入力バッファ４０はボンディング
オプションなどによって選択的に活性化可能であるが、
上記実施の形態２と同様に動作速度が遅延することはな
い。
態１の効果に加えて、入力バッファ４０はボンディング
オプションなどによって選択的に活性化可能であるが、
上記実施の形態２と同様に動作速度が遅延することはな
い。
【００４２】［実施の形態４］図５を参照して、この発
明の実施の形態４による３Ｖ／５Ｖトレラント入力バッ
ファ５０は、図１に示された実施の形態１の構成に加え
て、ＮチャネルＭＯＳトランジスタ２１と、Ｐチャネル
ＭＯＳトランジスタ５１とを備える。ＮチャネルＭＯＳ
トランジスタ２１は制御電圧／ＣＮＴを受けるゲートを
有し、出力ノード１４とＮチャネルＭＯＳトランジスタ
１６との間に接続される。ＰチャネルＭＯＳトランジス
タ５１は、制御電圧／ＣＮＴを受けるゲートと、電源電
圧ノード１１に接続されたソースと、出力ノード１４に
接続されたドレインとを有する。ここで、ＰチャネルＭ
ＯＳトランジスタ１５，５１およびＮチャネルＭＯＳト
ランジスタ１６，２１はＣＭＯＳＮＡＮＤ回路を構成す
る。
明の実施の形態４による３Ｖ／５Ｖトレラント入力バッ
ファ５０は、図１に示された実施の形態１の構成に加え
て、ＮチャネルＭＯＳトランジスタ２１と、Ｐチャネル
ＭＯＳトランジスタ５１とを備える。ＮチャネルＭＯＳ
トランジスタ２１は制御電圧／ＣＮＴを受けるゲートを
有し、出力ノード１４とＮチャネルＭＯＳトランジスタ
１６との間に接続される。ＰチャネルＭＯＳトランジス
タ５１は、制御電圧／ＣＮＴを受けるゲートと、電源電
圧ノード１１に接続されたソースと、出力ノード１４に
接続されたドレインとを有する。ここで、ＰチャネルＭ
ＯＳトランジスタ１５，５１およびＮチャネルＭＯＳト
ランジスタ１６，２１はＣＭＯＳＮＡＮＤ回路を構成す
る。
【００４３】上記のように構成された複数の入力バッフ
ァ５０がたとえばＳＲＡＭ内に設けられる。複数の入力
バッファ５０のうちいずれかがボンディングオプション
などによって選択的に活性化される。
ァ５０がたとえばＳＲＡＭ内に設けられる。複数の入力
バッファ５０のうちいずれかがボンディングオプション
などによって選択的に活性化される。
【００４４】Ｈレベルの制御電圧／ＣＮＴが与えられる
と、ＰチャネルＭＯＳトランジスタ２１がオンになり、
ＰチャネルＭＯＳトランジスタ５１がオフになるため、
入力バッファ５０は活性化される。他方、Ｌレベルの制
御電圧／ＣＮＴが与えられると、ＮチャネルＭＯＳトラ
ンジスタ２１がオフになり、ＰチャネルＭＯＳトランジ
スタ５１がオンになるため、入力バッファ５０は不活性
化される。したがって、活性化された入力バッファ５０
は図１に示された実施の形態１と同様に動作する。
と、ＰチャネルＭＯＳトランジスタ２１がオンになり、
ＰチャネルＭＯＳトランジスタ５１がオフになるため、
入力バッファ５０は活性化される。他方、Ｌレベルの制
御電圧／ＣＮＴが与えられると、ＮチャネルＭＯＳトラ
ンジスタ２１がオフになり、ＰチャネルＭＯＳトランジ
スタ５１がオンになるため、入力バッファ５０は不活性
化される。したがって、活性化された入力バッファ５０
は図１に示された実施の形態１と同様に動作する。
【００４５】上記実施の形態４によれば、実施の形態１
の効果に加えて、入力バッファ５０はボンディングオプ
ションなどによって選択的に活性化可能であるが、上記
実施の形態２および３と同様に動作速度が遅延すること
はない。
の効果に加えて、入力バッファ５０はボンディングオプ
ションなどによって選択的に活性化可能であるが、上記
実施の形態２および３と同様に動作速度が遅延すること
はない。
【００４６】なお、上記実施の形態１〜４では内部電源
電圧ｉｎｔＶｃｃとして３Ｖが用いられかつＨレベルの
入力信号ＩＮとして３Ｖまたは５Ｖが用いられている
が、３Ｖの代わりに３．３Ｖが用いられてもよいなど、
電圧が具体的に限定されることはない。
電圧ｉｎｔＶｃｃとして３Ｖが用いられかつＨレベルの
入力信号ＩＮとして３Ｖまたは５Ｖが用いられている
が、３Ｖの代わりに３．３Ｖが用いられてもよいなど、
電圧が具体的に限定されることはない。
【００４７】
【発明の効果】請求項１の入力回路によれば、入力信号
が第１のＰチャネルトランジスタのゲートに直接的に与
えられるため、貫通電流が低減され、その結果、消費電
力が低減される。
が第１のＰチャネルトランジスタのゲートに直接的に与
えられるため、貫通電流が低減され、その結果、消費電
力が低減される。
【００４８】請求項２または３の入力回路によれば、請
求項１の効果に加えて、第１のＰチャネルトランジスタ
のゲート・ドレイン間の電圧が第２のＰチャネルトラン
ジスタによって緩和されるため、第１のＰチャネルトラ
ンジスタのゲート絶縁膜の信頼性が確保される。
求項１の効果に加えて、第１のＰチャネルトランジスタ
のゲート・ドレイン間の電圧が第２のＰチャネルトラン
ジスタによって緩和されるため、第１のＰチャネルトラ
ンジスタのゲート絶縁膜の信頼性が確保される。
【００４９】請求項４の入力回路によれば、請求項３の
効果に加えて、入力回路は制御電圧に応答して活性化／
不活性化されるが、動作速度が遅延することはない。
効果に加えて、入力回路は制御電圧に応答して活性化／
不活性化されるが、動作速度が遅延することはない。
【００５０】請求項５の入力回路によれば、請求項２の
効果に加えて、入力回路は第１および第２の制御電圧に
応答して活性化／不活性化されるが、動作速度が遅延す
ることはない。
効果に加えて、入力回路は第１および第２の制御電圧に
応答して活性化／不活性化されるが、動作速度が遅延す
ることはない。
【００５１】請求項６の入力回路によれば、請求項２の
効果に加えて、入力回路は制御電圧に応答して活性化／
不活性化されるが、動作速度が遅延することはない。
効果に加えて、入力回路は制御電圧に応答して活性化／
不活性化されるが、動作速度が遅延することはない。
【図１】 この発明の実施の形態１による３Ｖ／５Ｖ入
力バッファの構成を示す回路図である。
力バッファの構成を示す回路図である。
【図２】 この発明の実施の形態２による３Ｖ／５Ｖ入
力バッファの構成を示す回路図である。
力バッファの構成を示す回路図である。
【図３】 図２の入力バッファをボンディングオプショ
ンによって選択するための選択回路の一例を示す回路図
である。
ンによって選択するための選択回路の一例を示す回路図
である。
【図４】 この発明の実施の形態３による３Ｖ／５Ｖト
レラント入力バッファの構成を示す回路図である。
レラント入力バッファの構成を示す回路図である。
【図５】 この発明の実施の形態４による３Ｖ／５Ｖト
レラント入力バッファの構成を示す回路図である。
レラント入力バッファの構成を示す回路図である。
【図６】 従来の３Ｖ／５Ｖトレラント入力バッファの
構成を示す回路図である。
構成を示す回路図である。
【図７】 図６の入力バッファにおいて、入力信号の電
圧ＶＩＮとノードＭの電圧ＶＭおよび貫通電流Ｉとの関
係を示すグラフである。
圧ＶＩＮとノードＭの電圧ＶＭおよび貫通電流Ｉとの関
係を示すグラフである。
【図８】 ボンディングオプションによって切換可能な
従来の３Ｖ／５Ｖトレラント入力バッファの構成を示す
回路図である。
従来の３Ｖ／５Ｖトレラント入力バッファの構成を示す
回路図である。
１０，２０，４０，５０ ３Ｖ／５Ｖトレラント入力バ
ッファ、１１ 内部電源ノード、１２ 接地ノード、１
３ 入力ノード、１４ 出力ノード、１５，１８，５１
ＰチャネルＭＯＳトランジスタ、１６，１７，２１，
４１ ＮチャネルＭＯＳトランジスタ、ｉｎｔＶｃｃ
内部電源電圧、 ＧＮＤ 接地電圧、ＩＮ 入力信号、
ＯＵＴ 出力信号、ＣＮＴ，／ＣＮＴ 制御電圧。
ッファ、１１ 内部電源ノード、１２ 接地ノード、１
３ 入力ノード、１４ 出力ノード、１５，１８，５１
ＰチャネルＭＯＳトランジスタ、１６，１７，２１，
４１ ＮチャネルＭＯＳトランジスタ、ｉｎｔＶｃｃ
内部電源電圧、 ＧＮＤ 接地電圧、ＩＮ 入力信号、
ＯＵＴ 出力信号、ＣＮＴ，／ＣＮＴ 制御電圧。
Claims (6)
- 【請求項１】 内部電源電圧または前記内部電源電圧よ
りも高い外部電源電圧と接地電圧との間で変化する入力
信号を受け、前記内部電源電圧と前記接地電圧との間で
変化する出力信号を供給する入力回路であって、 前記入力信号を受ける入力ノード、 前記出力信号を供給する出力ノード、 前記入力ノードに直接的に接続されたゲートと、前記内
部電源電圧を受けるソースと、前記出力ノードに接続さ
れたドレインとを有する第１のＰチャネルトランジス
タ、 前記出力ノードに接続されたドレインと、前記接地電圧
を受けるソースとを有する第１のＮチャネルトランジス
タ、および前記内部電源電圧を受けるゲートと、前記入
力ノードに接続されたドレインと、前記第１のＮチャネ
ルトランジスタのゲートに接続されたソースとを有する
第２のＮチャネルトランジスタを備える、入力回路。 - 【請求項２】 所定の電圧を受けるゲートを有し、前記
第１のＰチャネルトランジスタと前記出力ノードとの間
に接続された第２のＰチャネルトランジスタをさらに備
える、請求項１に記載の入力回路。 - 【請求項３】 前記所定の電圧は前記接地電圧に等し
い、請求項２に記載の入力回路。 - 【請求項４】 制御電圧を受けるゲートを有し、前記出
力ノードと前記第１のＮチャネルトランジスタとの間に
接続された第３のＮチャネルトランジスタ、および前記
制御電圧を受けるゲートと、前記第１の電源電圧を受け
るソースと、前記出力ノードに接続されたドレインとを
有する第３のＰチャネルトランジスタをさらに備える、
請求項３に記載の入力回路。 - 【請求項５】 前記所定の電圧は第１の制御電圧であ
り、 前記第１の制御電圧と相補的な第２の制御電圧を受ける
ゲートを有し、前記出力ノードと前記第１のＮチャネル
トランジスタとの間に接続された第３のＮチャネルトラ
ンジスタをさらに備える、請求項２に記載の入力回路。 - 【請求項６】 前記所定の電圧は制御電圧であり、 前記制御電圧を受けるゲートと、前記出力ノードに接続
されたドレインと、前記接地電圧を受けるソースとを有
する第３のＮチャネルトランジスタをさらに備える、請
求項２に記載の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8286652A JPH10135818A (ja) | 1996-10-29 | 1996-10-29 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8286652A JPH10135818A (ja) | 1996-10-29 | 1996-10-29 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135818A true JPH10135818A (ja) | 1998-05-22 |
Family
ID=17707205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8286652A Pending JPH10135818A (ja) | 1996-10-29 | 1996-10-29 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10135818A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100549935B1 (ko) * | 1998-12-08 | 2006-05-03 | 삼성전자주식회사 | 반도체 메모리 장치의 입력버퍼 |
| JP2007311846A (ja) * | 2006-05-16 | 2007-11-29 | Oki Electric Ind Co Ltd | 発振回路 |
| US7397297B2 (en) | 2006-02-02 | 2008-07-08 | Freescale Semiconductor, Inc. | Level shifter circuit |
| US7501852B2 (en) | 2005-03-29 | 2009-03-10 | Fujitsu Microelectronics Limited | Tolerant input circuit |
| JP2013168874A (ja) * | 2012-02-16 | 2013-08-29 | Toppan Printing Co Ltd | 半導体集積回路 |
-
1996
- 1996-10-29 JP JP8286652A patent/JPH10135818A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100549935B1 (ko) * | 1998-12-08 | 2006-05-03 | 삼성전자주식회사 | 반도체 메모리 장치의 입력버퍼 |
| US7501852B2 (en) | 2005-03-29 | 2009-03-10 | Fujitsu Microelectronics Limited | Tolerant input circuit |
| US7397297B2 (en) | 2006-02-02 | 2008-07-08 | Freescale Semiconductor, Inc. | Level shifter circuit |
| JP2007311846A (ja) * | 2006-05-16 | 2007-11-29 | Oki Electric Ind Co Ltd | 発振回路 |
| JP2013168874A (ja) * | 2012-02-16 | 2013-08-29 | Toppan Printing Co Ltd | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050502 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050517 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050920 |