JPH10276081A - 入力回路および出力回路ならびに入出力回路 - Google Patents

Abstract

(57)【要約】 【課題】 低消費電力化、動作の高速化、およびＶＩＨ
マージンの向上を図る。 【解決手段】 内部電源ＶＤＤは外部電源ＶＣＣよりも
低い。入出力端子ＹＰＡＤに電圧ＶＣＣが入力された場
合には、ＹＰＡＤが電圧ＶＣＣに上昇するまでは、ＰＭ
ＯＳトランジスタＰ７がＯＮしており、ＹＰＡＤがＶＤ
Ｄより高くなると、Ｐ７がＯＦＦする。従って出力端子
ＯＵＴは内部電源レベルとなる。またＹＰＡＤから”
Ｈ”レベルの電圧を出力する場合には、ＹＰＡＤが電圧
ＶＤＤに上昇するまでは、ＰＭＯＳトランジスタＰ２が
ＯＮし、ＹＰＡＤがＶＤＤより高くなるとＰ２がＯＦＦ
する。従って、ＹＰＡＤはＶＤＤまでは高速に上昇し、
その後、プルアップ抵抗Ｒ１により外部電源レベルまで
上昇する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に用いられる入力回路、出力回路、入出力回路に関す
るものであり、特に、内部電源電圧よりも高い信号電圧
が入力される場合に有効な入力回路および入出力回路、
信号出力端子の電圧が電源電圧よりも高くなる場合に有
効な出力回路および入出力回路に関するものである。

【０００２】

【従来の技術】図２４は半導体集積回路装置（ＬＳＩチ
ップ）に用いられる従来の入力回路を示す回路図であ
る。また図２５は図２４に示す従来の入力回路における
動作タイミング図である。図２４に示す入力回路は、耐
圧の弱いプロセスによるＬＳＩに用いられ、外部からの
０〜５［Ｖ］振幅の入力信号を、常時ＯＮとなっている
ＮＭＯＳトランジスタΝ１００により０〜（ＶＤＤ−Ｎ
ＭＯＳしきい値電圧）までの振幅にして、同一チップの
内部回路に与えるものであった。そして、内部回路のし
きい値を低めに設定していた。

【０００３】また、図２６はＬＳＩチップに用いられる
従来の出力回路を示す回路図である。また図２７は図２
６に示す従来の出力回路における動作タイミング図であ
る。図２６に示す出力回路は、耐圧の弱いプロセスによ
りＬＳＩに用いられ、常時ＯＮしているＮＭＯＳトラン
ジスタＮ１０１を設けたオープンドレイン回路を、外部
に設けられた、５［Ｖ］へのプルアップ抵抗Ｒ１に接続
したものであった。ＮＭＯＳトランジスタＮ１０１によ
り、Ｎ１０２のドレイン、ソース電極間には５［Ｖ］の
電位差は生じない。

【０００４】

【発明が解決しようとする課題】図２４に示した従来の
入力回路では、内部電源電圧ＶＤＤを３［Ｖ］とする
と、５［Ｖ］の電圧が入力されたときに、ノードＹの電
位はＶＤＤ−ＮＭＯＳ閾値となるので、約２．３［Ｖ］
となる。そのため、入力回路のＶＩＨ規格に対して厳し
くなるという問題があった。ＶＩＨ規格とは、入力回路
からの”Ｈ”レベル電圧に、内部回路のしきい値に対し
て充分なマージンを持たせることができているか否かを
示す規格である。

【０００５】また図２６に示した従来の出力回路では、
出力波形の立ち上がりはプルアップ抵抗Ｒ１の値により
決定され、高速に動作させるためにはＲ１の抵抗値を小
さくする必要がある。しかし抵抗値を小さくすることに
より電流を多く消費することになる。逆に消費電流を小
さくするために抵抗値を大きくすると、出力波形の立ち
上がりが遅くなり高速性を損なうという問題点があっ
た。

【０００６】本発明はこのような従来の問題を解決する
ものであり、充分なＶＩＨマージンを充分に確保するこ
とができ、耐圧の弱いプロセスに対応でき、高速動作が
可能であり、かつ消費電流が小さい入力回路、出力回
路、および入出力回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めに本発明の請求項１記載の出力回路は、ゲート電極が
第１のノードに接続され、第１電極が第１の電源に接続
され、第２電極が第２のノードに接続された第１のＭＯ
Ｓトランジスタと、ゲート電極が第３のノードに接続さ
れ、第１電極が前記第２のノードに接続され、第２電極
が第４のノードに接続され、基板がフローティング状態
である第５のノードに接続された第２のＭＯＳトランジ
スタと、ゲート電極が第６のノードに接続され、第１電
極が前記第３のノードに接続され、第２電極が前記第４
のノードに接続され、基板が前記第５のノードに接続さ
れた第３のＭＯＳトランジスタと、ゲート電極が前記第
６のノードに接続され、第１電極が前記第３のノードに
接続され、第２電極が第２の電源に接続された第４のＭ
ＯＳトランジスタと、入力端子が前記第４のノードに接
続され、出力端子が前記第６のノードに接続されたイン
バータとを有することを特徴とする。

【０００８】本発明の請求項６記載の出力回路は、ゲー
ト電極が第１のノードに接続され、第１電極が第１の電
源に接続され、第２電極が第２のノードに接続された第
１のＭＯＳトランジスタと、ゲート電極が第３のノード
に接続され、第１電極が前記第２のノードに接続され、
第２電極が第４のノードに接続され、基板がフローティ
ング状態である第５のノードに接続された第２のＭＯＳ
トランジスタと、ゲート電極が第６のノードに接続さ
れ、第１電極が前記第３のノードに接続され、第２電極
が前記第４のノードに接続され、基板が前記第５のノー
ドに接続された第３のＭＯＳトランジスタと、ゲート電
極が前記第１の電源に接続され、第１電極が前記第４の
ノードに接続され、第２電極が第７のノードに接続され
た第４のＭＯＳトランジスタと、ゲート電極が前記第３
のノードに接続され、第１電極が前記第７のノードに接
続され、第２電極が前記第４のノードに接続され、基板
が前記第５のノードに接続された第５のＭＯＳトランジ
スタと、入力端子が前記第７のノードに接続され、出力
端子が第８のノードに接続されたインバータと、ゲート
電極が前記第８のノードに接続され、第１電極が第２の
電源に接続され、第２電極が前記第６のノードに接続さ
れた第６のＭＯＳトランジスタと、ゲート電極が前記第
１の電源に接続され、第１電極が前記第６のノードに接
続され、第２電極が前記第３のノードに接続された第７
のＭＯＳトランジスタとを有することを特徴とする。

【０００９】本発明の請求項１１記載の出力回路は、ゲ
ート電極が第１のノードに接続され、第１電極が第１の
電源に接続され、第２電極が第２のノードに接続された
第１のＭＯＳトランジスタと、ゲート電極が第３のノー
ドに接続され、第１電極が前記第２のノードに接続さ
れ、第２電極が第４のノードに接続され、基板がフロー
ティング状態である第５のノードに接続された第２のＭ
ＯＳトランジスタと、ゲート電極が第６のノードに接続
され、第１電極が前記第３のノードに接続され、第２電
極が前記第４のノードに接続され、基板が前記第５のノ
ードに接続された第３のＭＯＳトランジスタと、ゲート
電極が前記第１の電源に接続され、第１電極が前記第４
のノードに接続され、第２電極が第７のノードに接続さ
れた第４のＭＯＳトランジスタと、ゲート電極が前記第
３のノードに接続され、第１電極が前記第７のノードに
接続され、第２電極が前記第４のノードに接続され、基
板が前記第５のノードに接続された第５のＭＯＳトラン
ジスタと、第１入力端子が前記第７のノードに接続さ
れ、第２入力端子が第８のノードに接続され、出力端子
が第９のノードに接続されたＮＯＲゲートと、ゲート電
極が前記第９のノードに接続され、第１電極が第２の電
源に接続され、第２電極が第１０のノードに接続された
第６のＭＯＳトランジスタと、ゲート電極が前記第１の
電源に接続され、第１電極が前記第１０のノードに接続
され、第２電極が前記第３のノードに接続された第７の
ＭＯＳトランジスタと、ゲート電極が前記第１の電源に
接続され、第１電極が前記第３のノードに接続され、第
２電極が第１１のノードに接続された第８のＭＯＳトラ
ンジスタと、ゲート電極が前記第８のノードに接続さ
れ、第１電極が前記第１１のノードに接続され、第２電
極が前記第１のノードに接続された第９のＭＯＳトラン
ジスタと、ゲート電極が第１２のノードに接続され、第
１電極が前記第１０のノードに接続され、第２電極が前
記第６のノードに接続された第１０のＭＯＳトランジス
タと、ゲート電極が前記第１２のノードに接続され、第
１電極が前記第１の電源に接続され、第２電極が前記第
６のノードに接続された第１１のＭＯＳトランジスタと
を有することを特徴とする。

【００１０】また、本発明の請求項１６記載の入力回路
は、ゲート電極および第１電極が第１の電源に接続さ
れ、第２電極が第１のノードに接続された第１のＭＯＳ
トランジスタと、ゲート電極が第２のノードに接続さ
れ、第１電極が前記第１のノードに接続され、第２電極
が第３のノードに接続され、基板がフローティング状態
である第４のノードに接続された第２のＭＯＳトランジ
スタと、ゲート電極が前記第１の電源に接続され、第１
電極が前記第２のノードに接続され、第２電極が前記第
３のノードに接続され、基板が前記第４のノードに接続
された第３のＭＯＳトランジスタと、ゲート電極が前記
第１の電源に接続され、第１電極が前記第３のノードに
接続され、第２電極が第５のノードに接続された第４の
ＭＯＳトランジスタと、ゲート電極が前記第２のノード
に接続され、第１電極が前記第５のノードに接続され、
第２電極が前記第３のノードに接続され、基板が前記第
４のノードに接続された第５のＭＯＳトランジスタと、
入力端子が前記第５のノードに接続され、出力端子が第
６のノードに接続されたインバータと、ゲート電極が前
記第６のノードに接続され、第１電極が第２の電源に接
続され、第２電極が第７のノードに接続された第６のＭ
ＯＳトランジスタと、ゲート電極が前記第１の電源に接
続され、第１電極が前記第７のノードに接続され、第２
電極が前記第２のノードに接続された第７のＭＯＳトラ
ンジスタとを有することを特徴とする。

【００１１】本発明の請求項２６記載の入力回路は、第
１のノードに接続する入力端子と、ゲート電極が前記第
１のノードに接続され、第１電極が第１の電源に接続さ
れ、第２電極および基板がフローティング状態である第
２のノードに接続された第１のＭＯＳトランジスタと、
ゲート電極が前記第１の電源に接続され、第１電極が前
記第１のノードに接続され、第２電極が第３のノードに
接続され、基板が前記第２のノードに接続された第２の
ＭＯＳトランジスタと、第１端子が前記第３のノードに
接続され、第２端子が第２の電源に接続された負荷回路
と、ゲート電極が前記第１の電源に接続され、第１電極
が前記第３のノードに接続され、第２電極が第４のノー
ドに接続された第３のＭＯＳトランジスタと、入力端子
が前記第４のノードに接続され、出力端子が第５のノー
ドに接続されたコンパレータ回路と、前記第５のノード
に接続された出力端子とを有することを特徴とする。

【００１２】本発明の請求項２７記載の入力回路は、第
１のノードに接続する入力端子と、ゲート電極が前記第
１のノードに接続され、第１電極が第１の電源に接続さ
れ、第２電極および基板がフローティング状態である第
２のノードに接続された第１のＭＯＳトランジスタと、
ゲート電極が前記第１の電源に接続され、第１電極が前
記第１のノードに接続され、第２電極が第３のノードに
接続され、基板が前記第２のノードに接続された第２の
ＭＯＳトランジスタと、第１端子が前記第３のノードに
接続され、第２端子が第２の電源に接続された負荷回路
と、ゲート電極が前記第１の電源に接続され、第１電極
が前記第３のノードに接続され、第２電極が第４のノー
ドに接続された第３のＭＯＳトランジスタと、ゲート電
極が前記第４のノードに接続され、第１電極が第５のノ
ードに接続され、第２電極が前記第２の電源に接続され
た第４のＭＯＳトランジスタと、ゲート電極が前記第４
のノードに接続され、第１電極および基板が第６のノー
ドに接続され、第２電極が前記第５のノードに接続され
た第５のＭＯＳトランジスタと、入力電極が前記第５の
ノードに接続され、出力電極が第７のノードに接続され
たインバータと、ゲート電極が前記第７のノードに接続
され、第１電極が前記第１の電源に接続され、第２電極
が前記第６のノードに接続された第６のＭＯＳトランジ
スタと、ゲート電極が前記第７のノードに接続され、第
１電極が前記第６のノードに接続され、第２電極が前記
第１の電源に接続された第７のＭＯＳトランジスタと、
前記第７のノードに接続された出力端子とを有すること
を特徴とする。

【００１３】また本発明の請求項２９記載の入出力回路
は、ゲート電極が第１のノードに接続され、第１電極が
第１の電源に接続され、第２電極が第２のノードに接続
された第１のＭＯＳトランジスタと、ゲート電極が第３
のノードに接続され、第１電極が前記第２のノードに接
続され、第２電極が第４のノードに接続され、基板がフ
ローティング状態である第５のノードに接続された第２
のＭＯＳトランジスタと、ゲート電極が前記第１の電源
に接続され、第１電極が前記第３のノードに接続され、
第２電極が前記第４のノードに接続され、基板が前記第
５のノードに接続された第３のＭＯＳトランジスタと、
ゲート電極が前記第１の電源に接続され、第１電極が前
記第４のノードに接続され、第２電極が第６のノードに
接続された第４のＭＯＳトランジスタと、ゲート電極が
前記第３のノードに接続され、第１電極が前記第６のノ
ードに接続され、第２電極が前記第４のノードに接続さ
れ、基板が前記第５のノードに接続された第５のＭＯＳ
トランジスタと、入力端子が前記第６のノードに接続さ
れ、出力端子が第７のノードに接続されたインバータ
と、ゲート電極が前記第７のノードに接続され、第１電
極が第２の電源に接続され、第２電極が第８のノードに
接続された第６のＭＯＳトランジスタと、ゲート電極が
第９のノードに接続され、第１電極が前記第８のノード
に接続され、第２電極が第１０のノードに接続された第
７のＭＯＳトランジスタと、ゲート電極が第１１のノー
ドに接続され、第１電極が前記第１０のノードに接続さ
れ、第２電極が前記第１のノードに接続された第８のＭ
ＯＳトランジスタと、ゲート電極が前記第１の電源に接
続され、第１電極が前記第１０のノードに接続され、第
２電極が前記第３のノードに接続された第９のＭＯＳト
ランジスタとを有することを特徴とする。

【００１４】

【発明の実施の形態】

第１の実施形態 図１は本発明の第１の実施形態の入出力回路を示す回路
図である。図１に示す入出力回路は、ＬＳＩチップに内
蔵されており、入力端子ＩＮと、イネーブル入力端子Ｅ
Ｂと、出力端子ＯＵＴと、入出力端子ＹＰＡＤと、２入
力のＮＡＮＤゲート１と、２入力のＮＯＲゲート２と、
ＰＭＯＳトランジスタＰ１〜Ｐ７と、ＮＭＯＳトランジ
スタＮ１〜Ｎ５、Ｎ７、Ｎ９と、インバータＩＮＶ１〜
ＩＮＶ３とを有する。このＬＳＩチップの内部電源ＶＤ
Ｄは、ここでは３［Ｖ］とする。入出力端子ＹＰＡＤに
は、このＬＳＩチップの外部に設けられた外部回路（図
示しない）が接続されているものとする。入出力端子Ｙ
ＰＡＤは、外部回路が図１の入出力回路に信号電圧を入
力し、また図１の入出力回路が外部回路に信号電圧を出
力するするための端子である。外部電源ＶＣＣは、ここ
では５［Ｖ］とする。また外部回路が入出力端子ＹＰＡ
Ｄに入力する信号電圧の”Ｈ”レベルは、外部電源ＶＣ
Ｃレベル（５［Ｖ］）であるものとする。

【００１５】ＮＡＮＤゲート１は、その第１入力端子が
入力端子ＩＮに接続され、その第２入力端子がイネーブ
ル入力端子ＥＢに接続され、その出力端子が内部ノード
ＰＧに接続されている。ＮＯＲゲート２はその第１入力
端子が入力端子ＩＮに接続され、その第２入力端子がイ
ンバータＩＮＶ１を介してイネーブル入力端子ＥＢに接
続され、その出力端子が内部ノードＮＧに接続されてい
る。

【００１６】ＮＭＯＳトランジスタＮ１は、そのゲート
電極がノードＮＧに接続され、そのソース電極が接地電
源ＧＮＤに接続されている。ＮＭＯＳトランジスタＮ２
は、そのゲート電極が内部電源ＶＤＤに接続され、その
ドレイン電極が端子ＹＰＡＤに接続され、そのソース電
極がＮＭＯＳトランジスタＮ１のドレイン電極に接続さ
れている。

【００１７】ＮＭＯＳトランジスタＮ３は、そのゲート
電極がインバータＩＮＶ２を介して出力端子ＯＵＴに接
続され、そのソース電極が接地電源ＧＮＤに接続されて
いる。ＮＭＯＳトランジスタＮ４は、そのゲート電極が
インバータＩＮＶ３を介してノードＮＧに接続され、そ
のドレイン電極が内部ノードＧ２に接続され、そのソー
ス電極がＮＭＯＳトランジスタＮ３のドレイン電極に接
続されている。ＮＭＯＳトランジスタＮ５は、そのゲー
ト電極がイネーブル端子ＥＢに接続され、そのドレイン
電極がノードＰＧに接続され、そのソース電極がノード
Ｇ２に接続されている。ＮＭＯＳトランジスタＮ９は、
そのゲート電極が内部電源ＶＤＤに接続され、そのドレ
イン電極がノードＧ２に接続され、そのソース電極がノ
ードＧ１に接続されている。

【００１８】ＰＭＯＳトランジスタＰ１は、そのゲート
電極がノードＰＧに接続され、そのソース電極が内部電
源ＶＤＤに接続され、そのドレイン電極は内部ノードＳ
に接続されている。ＰＭＯＳトランジスタＰ２は、その
ゲート電極がノードＧ１に接続され、そのドレイン電極
が入出力端子ＹＰＡＤに接続され、そのソース電極がノ
ードＳに接続されている。ＰＭＯＳトランジスタＰ３
は、そのゲート電極がノードＧ１に接続され、そのソー
ス電極がノードＳに接続されている。ＰＭＯＳトランジ
スタＰ４は、そのゲート電極が内部電源ＶＤＤに接続さ
れ、ドレイン電極がノードＧ１に接続され、そのソース
電極が入出力端子ＹＤＡＤに接続されている。ＰＭＯＳ
トランジスタＰ５は、そのゲート電極が内部電源ＶＤＤ
に接続され、そのソース電極が入出力端子ＹＤＡＤに接
続されている。

【００１９】ＮＭＯＳトランジスタＮ７は、そのゲート
電極が内部電源ＶＤＤに接続され、その第１電極（ドレ
イン電極またはソース電極）が入出力端子ＹＰＡＤに接
続され、その第２電極（ソース電極またはドレイン電
極）が出力端子ＯＵＴに接続されている。ＰＭＯＳトラ
ンジスタＰ７は、そのゲート電極がノードＧ１に接続さ
れ、その第１電極（ドレイン電極またはソース電極）が
出力端子ＯＵＴに接続され、その第２電極（ソース電極
またはドレイン電極）が入出力端子ＹＰＡＤに接続され
ている。ＰＭＯＳトランジスタＰ６は、そのゲート電極
およびソース電極が内部電源ＶＤＤに接続され、ドレイ
ン電極が出力端子ＯＵＴに接続されている。

【００２０】ＰＭＯＳトランジスタＰ２、Ｐ３、Ｐ４、
Ｐ５、Ｐ７は共通のバルク（基板）Ｂに形成されてい
る。このフローティングバルクＢは、内部電源ＶＤＤお
よび接地電源ＧＮＤのいずれにも接続されていないＮウ
エルである。ＰＭＯＳトランジスタＰ３およびＰ５のド
レイン電極はフローティングバルクＢに接続されてい
る。ＰＭＯＳトランジスタＰ１およびＰ６のバルクは内
部電源ＶＤＤに接続されており、ＮＭＯＳトランジスタ
Ｎ１〜Ｎ５、Ｎ７、Ｎ９のバルクは接地電源ＧＮＤに接
続されている。

【００２１】入出力端子ＹＰＡＤには、ＰＭＯＳトラン
ジスタＰ２のドレイン電極と、Ｐ４、Ｐ５の各ソース電
極と、Ｐ７の第２電極と、ＮＭＯＳトランジスタＮ２の
ドレイン電極と、Ｎ７の第１電極とが接続されている。
ノードＰＧには、ＮＡＮＤゲート１の出力端子と、ＰＭ
ＯＳトランジスタＰ１のゲート電極と、ＮＭＯＳトラン
ジスタＮ５のドレイン電極とが接続されている。ノード
ＮＧには、ＮＯＲゲート２の出力端子と、インバータＩ
ＮＶ３の入力端子と、ＮＭＯＳトランジスタＮ１のゲー
ト電極とが接続されている。ノードＧ１には、ＰＭＯＳ
トランジスタＰ２、Ｐ３、Ｐ７の各ゲート電極と、ＰＭ
ＯＳトランジスタＰ４のドレイン電極と、ＮＭＯＳトラ
ンジスタＮ９のソース電極とが接続されている。ノード
Ｇ２には、ＮＭＯＳトランジスタＮ５のソース電極と、
Ｎ４、Ｎ９の各ドレイン電極とが接続されている。ノー
ドＳには、ＰＭＯＳトランジスタＰ１のドレイン電極
と、Ｐ２、Ｐ３の各ソース電極とが接続されている。出
力端子ＯＵＴには、インバータＩＮＶ２の入力端子と、
ＰＭＯＳトランジスタＰ６のドレイン電極と、Ｐ７の第
１電極と、ＮＭＯＳトランジスタＮ７の第２電極とが接
続されている。

【００２２】次に、図１に示す入出力回路の動作を説明
する。図２は図１に示す入出力回路が入力回路として動
作したときの動作タイミング図であり、（ａ）および
（ｂ）は各部の電圧波形、（ｃ）は消費電流波形を示
す。図１の入出力回路は、イネーブル入力端子ＥＢが”
Ｌ”レベルのとき、図示しない外部回路から入出力端子
ＹＰＡＤに入力された信号を出力端子ＯＵＴから出力す
る入力回路として動作し、またイネーブル入力端子ＥＢ
が”Ｈ”レベルのとき、入力端子ＩＮに入力された信号
を入出力端子ＹＰＡＤから出力する出力回路として動作
する。

【００２３】まず、イネーブル入力端子ＥＢが”Ｌ”レ
ベル（０［Ｖ］）に設定されているときの動作を説明す
る。ＮＡＮＤゲート１の出力すなわちノードＰＧは”
Ｈ”レベル（３［Ｖ］）となるので、ＰＭＯＳトランジ
スタＰ１はＯＦＦしている。インバータＩＮＶ１の出力
は”Ｈ”レベルとなり、ＮＯＲゲート２の出力すなわち
ノードＮＧは”Ｌ”レベルとなるので、ＮＭＯＳトラン
ジスタＮ１はＯＦＦしている。またイネーブル入力端子
ＥＢが”Ｌ”レベルなので、ＮＭＯＳトランジスタＮ５
はＯＦＦしている。ノードＮＧが”Ｌ”レベルなので、
インバータＩＮＶ３の出力は”Ｈ”レベルとなり、これ
によりＮＭＯＳトランジスタＮ４はＯＮしている。

【００２４】このようにイネーブル入力端子ＥＢが”
Ｌ”レベルのとき、ＰＭＯＳトランジスタＰ１、ＮＭＯ
ＳトランジスタＮ１はともにＯＦＦしており、入力端子
ＩＮのレベルにかかわらず、入出力端子ＹＰＡＤのイン
ピーダンス（入出力端子ＹＰＡＤから入出力回路側を見
たインピーダンス）は高インピーダンスとなる。すなわ
ち、イネーブル入力端子ＥＢが”Ｌ”レベルに設定され
て入力回路として動作するとき、出力端子ＹＰＡＤは高
インピーダンスとなる。

【００２５】入出力端子ＹＰＡＤが”Ｌ”レベル（０
［Ｖ］）のとき、ＮＭＯＳトランジスタＮ７はＯＮして
おり、出力端子ＯＵＴは”Ｌ”レベルとなる。出力端子
ＯＵＴが”Ｌ”レベルなので、インバータＩＮＶ２の出
力は”Η”レベルとなり、これによりＮＭＯＳトランジ
スタＮ３はＯＮしており、またＮ４もＯＮしている。Ｎ
ＭＯＳトランジスタＮ３およびＮ４がＯＮしているの
で、ノードＧ２は”Ｌ”レベルとなっている。ノードＧ
２が”Ｌ”レベルなので、ＮＭＯＳトランジスタＮ９が
ＯＮしており、これによりノードＧ１は”Ｌ”レベルと
なっている。

【００２６】次に入出力端子ＹＰＡＤが”Ｌ”レベルか
ら外部電源ＶＣＣレベル（５［Ｖ］）に変化すると、出
力端子ＯＵＴは内部電源ＶＤＤレベルに変化する。ここ
で、説明の簡単化のため、ＰＭＯＳトランジスタのしき
い値電圧の絶対値と、ＮＭＯＳトランジスタのしきい値
とは等しいものとし、これをＶｔｈとする。

【００２７】入出力端子ＹＰＡＤがＶｔｈまで上昇する
と、ノードＧ１が”Ｌ”レベルなので、ＰＭＯＳトラン
ジスタＰ７がターンＯＮする。またＮＭＯＳトランジス
タＮ７は、入出力端子ＹＰＡＤの電位が３［Ｖ］−Ｖｔ
ｈ以下であるときＯＮしており、３［Ｖ］−Ｖｔｎ以上
となるとターンＯＦＦする。従って、入出力端子ＹＰＡ
Ｄが３［Ｖ］まで上昇したとき、ＰＭＯＳトランジスタ
Ｐ７およびＮＭＯＳトランジスタＮ７により、出力端子
ＯＵＴは３［Ｖ］−Ｖｔｈではなく３［Ｖ］まで上昇す
る。

【００２８】また入出力端子ＹＰＡＤがＶｔｈまで上昇
すると、ノードＧ１が”Ｌ”レベルなので、ＰＭＯＳト
ランジスタＰ２がターンＯＮする。ＰＭＯＳトランジス
タＰ２のターンＯＮにより、ノードＳは入出力端子ＹＰ
ＡＤと同じ電位に上昇し、これによりＰＭＯＳトランジ
スタＰ３もターンＯＮする。ＰＭＯＳトランジスタＰ２
およびＰ３のターンＯＮにより、フローティングバルク
Ｂは入出力端子ＹＰＡＤと同じ電位となる。

【００２９】入出力端子ＹＰＡＤおよび出力端子ＯＵＴ
が３［Ｖ］に上昇すると、インバータＩＮＶ２の出力
が”Ｈ”レベルから”Ｌ”レベルに変化し、これにより
ＮＭＯＳトランジスタＮ３がターンＯＦＦする。しか
し、ノードＧ１は”Ｌ”レベルのままである。

【００３０】さらに入出力端子ＹＰＡＤの電位が３
［Ｖ］＋Ｖｔｈに上昇すると、ＰＭＯＳトランジスタＰ
４およびＰ５がターンＯＮする。ＰＭＯＳトランジスタ
Ｐ４のターンＯＮにより、ノードＧ１は”Ｌ”レベルか
ら入出力端子ＹＰＡＤおよびノードＳと同じ電位に変化
する。ノードＧ１と入出力端子ＹＰＡＤとが同じ電位に
なることにより、ＰＭＯＳトランジスタＰ７がターンＯ
ＦＦする。ノードＧ１と出力端子ＹＰＡＤとが同じ電位
になることにより、ＰＭＯＳトランジスタＰ２およびＰ
３がターンＯＦＦする。またＰＭＯＳトランジスタＰ５
のターンＯＮにより、フローティングバルクＢの電位は
入出力端子ＹＰＡＤと同じ電位となる。

【００３１】そして、入出力端子ＹＰＡＤが最終的に外
部電源電圧ＶＣＣレベル（５［Ｖ］）となったとき、フ
ローティングバルクＢ、ノードＧ１およびフローティン
グバルクＢも５［Ｖ］となる。もしも、ＰＭＯＳトラン
ジスタＰ７がターンＯＦＦする前に、出力端子ＯＵＴの
電位が３［Ｖ］＋Ｖｔｈよりも高くなったときには、Ｐ
ＭＯＳトランジスタＰ６がターンＯＮし、このＰ６によ
る順方向ダイオードにより、出力端子ＯＵＴの電位を３
［Ｖ］＋Ｖｔｈにクランプする。

【００３２】上記のように、イネーブル入力端子ＥＢ
＝”Ｌ”レベルであり、入出力端子ＹＰＡＤが５［Ｖ］
であるとき、ＰＭＯＳトランジスタＰ２およびＰ３がＯ
ＦＦしていることにより、ＰＭＯＳトランジスタＰ１の
ドレイン電極（ノードＳ）はハイインピーダンスとなっ
ており、ノードＳおよびＰＭＯＳトランジスタＰ１のバ
ルクを通して、入出力端子ＹＰＡＤから内部電源ＶＤＤ
にリーク電流が流れてしまうことはない。またフローテ
ィングバルクＢは内部電源ＶＤＤには接続していないの
で、ＰＭＯＳトランジスタＰ２のドレイン電極、および
Ｐ４、Ｐ５の各ソース電極を介してフローティングバル
クＢから内部電源ＶＤＤにリーク電流が流れてしまうこ
ともない。またインバータＩＮＶ２の入力端子は、イン
バータＩＮＶ２内部の図示しないＭＯＳトランジスタの
ゲート電極に接続されており、ハイインピーダンスとな
っている。またＮＭＯＳトランシスタＮ１のドレインと
バルクとは逆バイアスされており、Ｎ１のドレイン電極
もハイインピーダンスとなっている。従って、出力端子
ＯＵＴから接地電源ＧＮＤにリーク電流が流れてしまう
こともない。

【００３３】次に、イネーブル入力端子ＥＢが”Ｈ”レ
ベル（３［Ｖ］）に設定されているときの動作を説明す
る。このとき、図１の入出力回路は出力回路として動作
し、入力端子ＩＮに入力された信号を入出力端子ＹＰＡ
Ｄから出力する。

【００３４】入力端子ＩＮが”Ｌ”レベル（０［Ｖ］）
のときは、ＮＡＮＤゲート１の出力すなわちノードＰＧ
は”Ｈ”レベルとなるので、ＰＭＯＳトランジスタＰ１
はＯＦＦしている。またＮＯＲゲート２の出力すなわち
ノードＮＧは”Ｈ”レベルとなるので、ＮＭＯＳトラン
ジスタＮ１はＯＮしている。従って入出力端子ＹＰＡＤ
は”Ｌ”レベル（０［Ｖ］）となっている。

【００３５】入出力端子ＹＰＡＤが”Ｌ”レベルなの
で、ＮＭＯＳトランジスタＮ７はＯＮしており、これに
より出力端子ＯＵＴは”Ｌ”レベルとなっている。イン
バータＩＮＶ２の出力すなわちノードＯＵＴＮは”Η”
レベル（３［Ｖ］）となるので、ＮＭＯＳトランジスタ
Ｎ３はＯＮしている。またノードＮＧが”Ｈ”レベルな
ので、インバータＩＮＶ３の出力は”Ｌ”レベルであ
り、従ってＮＭＯＳトランジスタＮ４はＯＦＦしてい
る。またイネーブル入力端子ＥＢが”Ｈ”レベルなの
で、ＮＭＯＳトランジスタＮ５のソース電極すなわちノ
ードＧ２の電位は３［Ｖ］−Ｖｔｈとなり、またＮＭＯ
ＳトランジスタＮ９のソース電極すなわちノードＧ１の
電位は３［Ｖ］−Ｖｔｈとなっている。ノードＧ１およ
び内部電源ＶＤＤの電位が入出力端子ＹＰＡＤの電位よ
りも高いので、ＰＭＯＳトランジスタＰ２、Ｐ４、Ｐ
５、Ｐ７はＯＦＦしている。ノードＳの電位は３［Ｖ］
−Ｖｔｈ以下となっており、ＰＭＯＳトランジスタＰ３
もＯＦＦしている。

【００３６】次に入力端子ＩＮを”Ｌ”レベルから”
Η”レベルに変化させると、ＮＡＮＤゲート１の出力す
なわちはノードＰＧは”Ｈ”レベルから”Ｌ”レベルに
変化しするので、ＰＭＯＳトランジスタＰ１はターンＯ
Ｎし、ＮＭＯＳトランジスタＮ５もターンＯＮする。ま
たＮＯＲゲート２の出力は”Ｈ”から”Ｌ”に変化し、
ノードＮＧは”Ｌ”レベルとなり、ＮＭＯＳトランジス
タＮ１はターンＯＦＦする。またノードＮＧが”Ｌ”レ
ベルとなると、インバータＩＮＶ３の出力が、”Ｌ”レ
ベルから”Ｈ”レベルに変化し、これによりＮＭＯＳト
ランジスタＮ４がターンＯＮする。ＭＯＳトランジスタ
Ｎ４、Ｎ５のターンＯＮにより、ノードＧ２は”Ｌ”レ
ベルとなり、これによりＮＭＯＳトランジスタＮ９がタ
ーンＯＮし、ノードＧ１も”Ｌ”レベルとなる。

【００３７】またＰＭＯＳトランジスタＰ１のターンＯ
Ｎにより、ノードＳが内部電源ＶＤＤレベル（３
［Ｖ］）となる。ノードＧ１は”Ｌ”レベルなので、Ｐ
ＭＯＳトランジスタＰ２およびＰ３はターンＯＮする。
ＰＭＯＳトランジスタＰ２のターンＯＮにより、入出力
端子ＹＰＡＤは”Ｌ”レベルから内部電源ＶＤＤレベル
（３［Ｖ］）に上昇する。またＰＭＯＳトランジスタＰ
３のターンＯＮにより、フローティングバルクＢの電位
は内部電源ＶＤＤレベル（３［Ｖ］）に上昇する。ＰＭ
ＯＳトランジスタＰ３は、フローティングバルクＢの電
位を３［Ｖ］まで確実に上昇させ、ＰＭＯＳトランジス
タＰ２の動作をより安定させるために設けられたもので
ある。

【００３８】入出力端子ＹＰＡＤがＶｔｈに上昇する
と、ＰＭＯＳトランジスタＰ７がターンＯＮし、入出力
端子ＹＰＡＤが内部電源ＶＤＤレベル（３［Ｖ］）に上
昇すると、出力端子ＯＵＴも内部電源ＶＤＤレベル（３
［Ｖ］）に上昇し、これによりＮＭＯＳトランジスタＮ
７はターンＯＦＦする。またインバータＩＮＶ２の出力
すなわちノードＯＵＴＮは”Ｌ”レベルに変化するの
で、ＮＭＯＳトランジスタＮ３はターンＯＦＦする。し
かし、ノードＧ１は”Ｌ”レベルのままである。

【００３９】このように第１の実施形態によれば、入出
力端子ＹＰＡＤに５［Ｖ］が入力されたとき、ＮＭＯＳ
トランジスタＮ７だけでは内部電源ＶＤＤレベル（３
［Ｖ」）まで上昇せず、出力端子ＯＵＴに接続される内
部回路におけるＶＩＨマージンが不足するという問題
を、フローティングバルクＢに形成したＰＭＯＳトラン
ジスタＰ７により、出力端子ＯＵＴを内部電源ＶＤＤま
で上昇させることができ、内部入力回路のＶＩＨマージ
ンを充分に満たすことができる。また、入出力端子ＹＰ
ＡＤに内部電源ＶＤＤ以上の電圧が入力されても、ＰＭ
ＯＳトランジスタＰ７がＯＦＦするので、出力端子ＯＵ
Ｔは内部電源ＶＤＤレベルとなる。また、図２（ｃ）に
示すように、入出力波形（入出力端子ＹＰＡＤ）の立ち
上がり時以外においては、入出力端子ＹＰＡＤから内部
電源ＶＤＤへの電流の流れ込みは発生しない。

【００４０】尚、電源電圧＝３Ｖに対して、外部入力＝
５Ｖで説明したが、他の条件でも構わない。内部電源電
圧よりも外部電源電圧が高い条件に対して有効である。

【００４１】第２の実施形態 図３は本発明の第２の実施形態の出力回路を示す回路図
である。図３に示す出力回路は、ＬＳＩチップに内蔵さ
れており、入力端子ＩＮと、イネーブル入力端子ＥＢ
と、出力端子ＯＵＴと、２入力のＮＡＮＤゲート１と、
２入力のＮＯＲゲート２と、ＰＭＯＳトランジスタＰ１
〜Ｐ５と、ＮＭＯＳトランジスタＮ１およびＮ３と、イ
ンバータＩＮＶ１およびＩＮＶ２とを有する。このＬＳ
Ｉチップの内部電源ＶＤＤは例えば３［Ｖ］である。出
力端子ＯＵＴは、このＬＳＩチップの外部に信号電圧を
出力するための端子である。この出力端子ＯＵＴには、
ＬＳＩチップの外部に設けられたプルアップ抵抗Ｒ１の
一端が接続されている。このプルアップ抵抗Ｒ１は、そ
の他端が例えば５［Ｖ］の外部電源ＶＣＣに接続されお
り、出力端子ＯＵＴを例えば５［Ｖ］にプルアップする
ための抵抗である。

【００４２】ＮＡＮＤゲート１は、その第１入力端子が
入力端子ＩＮに接続され、その第２入力端子がイネーブ
ル入力端子ＥＢに接続され、その出力端子が内部ノード
ＰＧに接続されている。ＮＯＲゲート２は、その第１入
力端子が入力端子ＩＮに接続され、その第２入力端子が
インバータＩＮＶ１を介してイネーブル入力端子ＥＢに
接続され、その出力端子が内部ノードＮＧに接続されて
いる。インバータＩＮＶ２は、その入力端子が出力端子
ＯＵＴに接続され、その出力端子が内部ノードＯＵＴＮ
に接続されている。

【００４３】ＮＭＯＳトランジスタＮ１は、そのゲート
電極がノードＮＧに接続され、そのドレイン電極が出力
端子ＯＵＴに接続され、そのソース電極が接地電源ＧＮ
Ｄに接続されている。ＮＭＯＳトランジスタＮ３は、そ
のゲート電極がノードＯＵＴＮに接続され、そのドレイ
ン電極が内部ノードＧに接続され、そのソース電極が接
地電源ＧＮＤに接続されている。

【００４４】ＰＭＯＳトランジスタＰ１は、そのゲート
電極がノードＰＧに接続され、そのソース電極が内部電
源ＶＤＤに接続され、そのドレイン電極は内部ノードＳ
に接続されている。ＰＭＯＳトランジスタＰ２は、その
ゲート電極がノードＧに接続され、そのドレイン電極が
出力端子ＯＵＴに接続され、そのソース電極がノードＳ
に接続されている。ＰＭＯＳトランジスタＰ３は、その
ゲート電極がノードＧに接続され、そのソース電極がノ
ードＳに接続されている。ＰＭＯＳトランジスタＰ４
は、そのゲート電極がノードＯＵＴＮに接続され、その
ドレイン電極がノードＧに接続され、そのソース電極が
出力端子ＯＵＴに接続されている。ＰＭＯＳトランジス
タＰ５は、そのゲート電極が内部電源ＶＤＤに接続さ
れ、そのソース電極が出力端子ＯＵＴに接続されてい
る。

【００４５】ＰＭＯＳトランジスタＰ２、Ｐ３、Ｐ４、
Ｐ５は共通のバルク（基板）Ｂに形成されている。この
フローティングバルクＢは、内部電源ＶＤＤおよび接地
電源ＧＮＤのいずれにも接続されていないＮウエルであ
る。ＰＭＯＳトランジスタＰ３およびＰ５のドレイン電
極はフローティングバルクＢに接続されている。ＰＭＯ
ＳトランジスタＰ１のバルクは内部電源ＶＤＤに接続さ
れており、ＮＭＯＳトランジスタＮ１およびＮ３のバル
クは接地電源ＧＮＤに接続されている。

【００４６】出力端子ＯＵＴには、ＰＭＯＳトランジス
タＰ２のドレイン電極と、Ｐ４、Ｐ５の各ソース電極
と、ＮＭＯＳトランジスタＮ１のドレイン電極と、イン
バータＩＮＶ２の入力端子とが接続されている。ノード
Ｇには、ＰＭＯＳトランジスタＰ２、Ｐ３の各ゲート電
極と、Ｐ４のドレイン電極と、ＮＭＯＳトランジスタＮ
３のドレイン電極とが接続されている。ノードＳには、
ＰＭＯＳトランジスタＰ１のドレイン電極と、Ｐ２、Ｐ
３の各ソース電極とが接続されている。ノードＯＵＴＮ
には、インバータＩＮＶ２の出力端子と、ＰＭＯＳトラ
ンジスタＰ４、ＮＭＯＳトランジスタＮ３の各ゲート電
極とが接続されている。

【００４７】次に、図３に示した出力回路の動作を説明
する。図４は図３に示す出力回路の動作タイミング図で
あり、（ａ）は各部の電圧波形、（ｂ）は消費電流波形
を示す。まず、イネーブル入力端子ＥＢが”Ｌ”レベル
（０［Ｖ］）に設定されているときの動作を説明する。
ＮＡＮＤゲート１の出力すなわちノードＰＧは”Ｈ”レ
ベル（３［Ｖ］）となるので、ＰＭＯＳトランジスタＰ
１はＯＦＦしている。またインバータＩＮＶ１の出力
は”Ｈ”レベルとなり、ＮＯＲゲート２の出力すなわち
ノードＮＧは”Ｌ”レベルとなるので、ＮＭＯＳトラン
ジスタＮ１はＯＦＦしている。このようにイネーブル入
力端子ＥＢが”Ｌ”レベルのときは、ＰＭＯＳトランジ
スタＰ１、ＮＭＯＳトランジスタＮ１はともにＯＦＦし
ており、入力端子ＩＮのレベルにかかわらず、出力端子
ＯＵＴは高インピーダンスとなる。このとき、出力端子
ＯＵＴは、外部のプルアップ抵抗Ｒ１により、外部電源
ＶＣＣレベル（５［Ｖ］）となる。

【００４８】出力端子ＯＵＴが５［Ｖ］なので、インバ
ータＩＮＶ２の出力すなわちノードＯＵＴＮは”Ｌ”レ
ベルとなっており、ＮＭＯＳトランジスタＮ３はＯＦＦ
している。ノードＯＵＴＮは”Ｌ”レベルであり、出力
端子ＯＵＴが５［Ｖ］なので、ＰＭＯＳトランジスタＰ
４はＯＮしており、ノードＧの電位は出力端子ＯＵＴと
同じ５［Ｖ］になっている。また出力端子ＯＵＴが５
［Ｖ］なので、そのゲート電極が内部電源ＶＤＤ（３
［Ｖ］）に接続されているＰＭＯＳトランジスタＰ５は
ＯＮしており、これによりフローティングバルクＢの電
位は出力端子ＯＵＴと同じ５［Ｖ］になっている。

【００４９】出力端子ＯＵＴおよびノードＧの電位がと
もに５［Ｖ］なので、ＰＭＯＳトランジスタＰ２はＯＦ
Ｆしている。また出力端子ＯＵＴおよびフローティング
バルクＢの電位がともに５［Ｖ］なので、ＰＭＯＳトラ
ンジスタＰ３もＯＦＦしている。

【００５０】ＰＭＯＳトランジスタＰ２およびＰ３がＯ
ＦＦしていることにより、ＰＭＯＳトランジスタＰ１の
ドレイン電極（ノードＳ）はハイインピーダンスとなっ
ており、ノードＳおよびＰＭＯＳトランジスタＰ１のバ
ルクを通して、出力端子ＯＵＴから内部電源ＶＤＤにリ
ーク電流が流れてしまうことはない。またフローティン
グバルクＢは内部電源ＶＤＤには接続していないので、
ＰＭＯＳトランジスタＰ２のドレイン、およびＰ４、Ｐ
５のソースを介してフローティングバルクＢから内部電
源ＶＤＤにリーク電流が流れてしまうこともない。また
インバータＩＮＶ２の入力端子は、インバータＩＮＶ２
内部の図示しないＭＯＳトランジスタのゲート電極に接
続されており、ハイインピーダンスとなっている。また
ＮＭＯＳトランシスタＮ１のドレインとバルクとは逆バ
イアスされており、Ｎ１のドレイン電極もハイインピー
ダンスとなっている。従って、出力端子ＯＵＴから接地
電源ＧＮＤにリーク電流が流れてしまうこともない。

【００５１】次に、イネーブル入力端子ＥＢが”Η”レ
ベル（３［Ｖ］）に設定されているとき動作を説明す
る。入力端子ＩＮが”Ｌ”レベル（０［Ｖ］）のとき、
ＮＡＮＤゲート１の出力すなわちノードＰＧは”Ｈ”レ
ベル（３［Ｖ］）となり、ＰＭＯＳトランジスタＰ１は
ＯＦＦしている。ＮＯＲゲート２の出力すなわちノード
ＮＧは”Ｈ”レベルとなり、ＮＭＯＳトランジスタＮ１
はＯＮしている。従って、出力端子ＯＵＴは”Ｌ”レベ
ル（０［Ｖ］）となっている。

【００５２】インバータＩＮＶ２の出力すなわちノード
ＯＵＴＮは”Η”レベル（３［Ｖ］）である。ノードＯ
ＵＴＮが”Η”レベルなので、ＮＭＯＳトランジスタＮ
３はＯＮしており、またＰＭＯＳトランジスタＰ４はＯ
ＦＦしている。従ってノードＧは”Ｌ”レベルとなって
いる。出力端子ＯＵＴとノードＧとがともに”Ｌ”レベ
ルなので、ＰＭＯＳトランジスタＰ２はＯＦＦしてい
る。ノードＳの電位はＶｔｈ以下になっており、ＰＭＯ
ＳトランジスタＰ３はＯＦＦしている（出力端子ＯＵＴ
が”Ｌ”レベルとなったとき、ノードＳの電位がＶｔｈ
より高い場合には、ＰＭＯＳトランジスタＰ２、Ｐ３が
ＯＮしてノードＳの電位をＶｔｈまで降下させ、そのあ
とＰ２、Ｐ３がターンＯＦＦする）。また出力端子ＯＵ
Ｔが”Ｌ”レベルなので、ＰＭＯＳトランジスタＰ５も
ＯＦＦしている。

【００５３】次に入力端子ＩＮを”Ｌ”レベルから”
Η”レベルヘ変化させると、ＮＡＮＤゲート１の出力す
なわちノードＰＧは”Ｈ”レベルから”Ｌ”レベルに変
化し、ＰＭＯＳトランジスタＰ１はターンＯＮする。ま
たＮＯＲゲート２の出力すなわちノードＮＧは”Ｈ”か
ら”Ｌ”に変化し、ＮＭＯＳトランジスタＮ１はターン
ＯＦＦする。

【００５４】ＰＭＯＳトランジスタＰ１がターンＯＮす
ると、ノードＳが内部電源ＶＤＤレベル（３［Ｖ］）と
なる。ノードＧは”Ｌ”レベルなので、ＰＭＯＳトラン
ジスタＰ２およびＰ３はターンＯＮする。ＰＭＯＳトラ
ンジスタＰ２のターンＯＮにより、出力端子ＯＵＴは”
Ｌ”レベルから内部電源ＶＤＤレベル（３［Ｖ］）に上
昇する。またＰＭＯＳトランジスタＰ３のターンＯＮに
より、フローティングバルクＢの電位は内部電源ＶＤＤ
レベル（３［Ｖ］）に上昇する。ＰＭＯＳトランジスタ
Ｐ３は、フローティングバルクＢの電位を３［Ｖ］まで
確実に上昇させ、ＰＭＯＳトランジスタＰ２の動作をよ
り安定させるために設けられたものである。

【００５５】出力端子ＯＵＴが内部電源ＶＤＤレベル
（３［Ｖ］）に上昇すると、インバータＩＮＶ２の出力
すなわちノードＯＵＴＮは”Ｌ”レベルに変化し、これ
によりＮＭＯＳトランジスタＮ３がターンＯＦＦし、ま
たＰＭＯＳトランジスタＰ４がターンＯＮする。ＰＭＯ
ＳトランジスタＰ４のターンＯＮにより、ノードＧの電
位は、”Ｌ”レベルから出力端子ＯＵＴと同じ電位に上
昇する。ノ一ドＧと出力端子ＯＵＴとが同じ電位になっ
たことにより、ＰＭＯＳトランジスタΡ２およびＰ３は
ターンＯＦＦする。

【００５６】このあと、プルアップ抵抗Ｒ１により、出
力端子ＯＵＴは外部電源ＶＣＣレベル（５［Ｖ］）まで
上昇する。出力端子ＯＵＴが５［Ｖ］となると、ノード
Ｇも５［Ｖ］となる。またＰＭＯＳトランジスタΡ５が
ターンＯＮし、これによりフローティングバルクＢも５
［Ｖ］となる。

【００５７】イネーブル入力端子ＥＢ＝”Ｈ”レベルで
あり、入力端子ＩＮ＝”Ｈ”であるときには、上記イネ
ーブル入力端子ＥＢ＝”Ｌ”レベルのときと同様に、Ｐ
ＭＯＳトランジスタＰ２およびＰ３がＯＦＦしているこ
とにより、ＰＭＯＳトランジスタＰ１のドレイン電極
（ノードＳ）はハイインピーダンスとなっており、ノー
ドＳおよびＰＭＯＳトランジスタＰ１のバルクを通し
て、出力端子ＯＵＴから内部電源ＶＤＤにリーク電流が
流れてしまうことはない。またフローティングバルクＢ
は内部電源ＶＤＤには接続していないので、ＰＭＯＳト
ランジスタＰ２のドレイン、およびＰ４、Ｐ５のソース
を介してフローティングバルクＢから内部電源ＶＤＤに
リーク電流が流れてしまうこともない。またインバータ
ＩＮＶ２の入力端子は、インバータＩＮＶ２内部の図示
しないＭＯＳトランジスタのゲート電極に接続されてお
り、ハイインピーダンスとなっている。またＮＭＯＳト
ランシスタＮ１のドレインとバルクとは逆バイアスされ
ており、Ｎ１のドレイン電極もハイインピーダンスとな
っている。従って、出力端子ＯＵＴから接地電源ＧＮＤ
にリーク電流が流れてしまうこともない。

【００５８】このように第２の実施形態によれば、出力
波形立ち上がり時において、内部電源電圧ＶＤＤレベル
までは外部のプルアップ抵抗Ｒ１に依存せずに、高速動
作が可能となる。その後、抵抗Ｒ１を介して外部電源Ｖ
ＣＣレベル（５［Ｖ］）となるが出力波形の立ち上がり
時以外においては、内部電源電圧ＶＤＤへの電流の流れ
込みは発生しない。そのため、５［Ｖ］で動作する外部
回路にインターフェースするとき、外部回路のしきい値
電圧ＶＴＨ（２．５［Ｖ］）までは高速に動作でき、外
部回路におけるＶＩΗ（３．５［Ｖ］）も保証できるよ
うになる。また、プルアップ抵抗Ｒ１の値が大きい場合
でも、上記のＶＴＨまでは高速動作することができるた
め、低消費電力化が可能となる。

【００５９】尚、電源電圧＝３Ｖに対して、外部入力＝
５Ｖで説明したが、他の条件でも構わない。内部電源電
圧よりも外部電源電圧が高い条件に対して有効である。

【００６０】第３の実施形態 図５は本発明の第３の実施形態の出力回路を示す回路図
である。図５に示す出力回路は、ＬＳＩチップに内蔵さ
れており、入力端子ＩＮと、イネーブル入力端子ＥＢ
と、出力端子ＯＵＴと、２入力のＮＡＮＤゲート１と、
２入力のＮＯＲゲート２と、ＰＭＯＳトランジスタＰ１
〜Ｐ５と、ＮＭＯＳトランジスタＮ１およびＮ３と、イ
ンバータＩＮＶ１およびＩＮＶ２と、遅延回路ＤＬ１と
を有する。出力端子ＯＵＴにはプルアップ抵抗Ｒ１が接
続されている。図５において、図３と共通する部分につ
いては同一符号を付してある。

【００６１】図５に示す出力回路は、図３の出力回路に
おいて、ノードＯＵＴＮとＰＭＯＳトランジスタＰ４の
ゲート電極との間に、遅延回路ＤＬ１を設けたものであ
る。ＰＭＯＳトランジスタＰ４のゲート電極はノードＯ
ＵＴＮには接続していない。Ｐ４のゲート電極に接続す
るノードをＯＵＴＮＤとする。

【００６２】遅延回路ＤＬ１は、その入力端子がノード
ＯＵＴＮに接続され、その出力端子がノードＯＵＴＮＤ
に接続されており、ノードＯＵＴＮが”Ｈ”レベルか
ら”Ｌ”レベルに変化したときに、設定された遅延時間
が経過してからノードＯＵＴＮＤを”Ｈ”レベルから”
Ｌ”レベルに変化させる。

【００６３】次に図５に示した出力回路の動作を説明す
る。図６は図５に示す出力回路の動作タイミング図であ
り、（ａ）は各部の電圧波形、（ｂ）は消費電流波形を
示す。図５に示す出力回路の動作は、図３に示した第２
の実施形態の出力回路の動作とほぼ同じである。ただ
し、以下に説明する動作、すなわちイネーブル入力端子
ＥＢが”Η”レベルに設定されており、入力端子ＩＮ
が”Ｌ”レベルから”Ｈ”レベルに変化するときの動作
が図３の出力回路とは異なる。

【００６４】入力端子ＩＮが”Ｌ”レベルから”Ｈ”レ
ベルに変化し、出力端子ＯＵＴが内部電源ＶＤＤレベル
（３［Ｖ］）に上昇すると、インバータＩＮＶ２の出力
すなわちノードＯＵＴＮは”Ｈ”レベルから”Ｌ”レベ
ルに変化し、ＮＭＯＳトランジスタＮ３はターンＯＦＦ
する。

【００６５】遅延回路ＤＬ１は、ノードＯＵＴＮが”
Ｌ”レベルに変化してから、所定時間を経過してから、
ノードＯＵＴＮＤを”Ｈ”レベルから”Ｌ”レベルに変
化させる。従って、ＰＭＯＳトランジスタＰ４は、ＮＭ
ＯＳトランジスタＮ３のターンＯＦＦと同時にターンＯ
Ｎせず、ノードＯＵＴＮの”Ｌ”レベルへの変化から、
所定時間を経過してからターンＯＮする。すなわち、上
記第２の実施形態よりも、ＰＭＯＳトランジスタＰ４が
ターンＯＮするタイミングが遅くなり、従ってＰＭＯＳ
トランジスタＰ２、Ｐ３がターンＯＦＦするタイミング
を遅くなる。

【００６６】このように第３の実施形態によれば、第２
の実施形態の効果に加え、ノードＯＵＴＮとＰＭＯＳト
ランジスタＰ４のゲート電極との間に遅延回路ＤＬ１を
設けることにより、出力波形立ち上がり時において、Ｐ
ＭＯＳトランジスタＰ４がＯＦＦしている時間を確実に
長くすることができ、調節も容易になる。これによりＰ
ＭＯＳトランジスタＰ２がＯＮしている時間を長くする
ことができるので、内部電源ＶＤＤまでの高速動作が可
能となる。

【００６７】第４の実施形態 図７は本発明の第４の実施形態の出力回路を示す回路図
である。図７に示す出力回路は、ＬＳＩチップに内蔵さ
れており、入力端子ＩＮと、イネーブル入力端子ＥＢ
と、出力端子ＯＵＴと、２入力のＮＡＮＤゲート１と、
２入力のＮＯＲゲート２と、ＰＭＯＳトランジスタＰ１
〜Ｐ７と、ＮＭＯＳトランジスタＮ１〜Ｎ４、Ｎ７と、
インバータＩＮＶ１およびＩＮＶ２とを有する。出力端
子ＯＵＴにはプルアップ抵抗Ｒ１が接続されている。図
７において、図３と共通する部分については同一符号を
付してある。

【００６８】図７に示す出力回路は、図３の出力回路に
おいて、ＮＭＯＳトランジスタＮ２、Ｎ４、Ｎ７と、Ｐ
ＭＯＳトランジスタＰ６、Ｐ７とを設け、ＰＭＯＳトラ
ンジスタＰ４のゲートを、ノードＯＵＴＮではなく、Ｎ
ＭＯＳトランジスタＮ３のドレイン電極に接続したもの
である。ＮＭＯＳトランジスタＮ３のドレイン電極とＰ
ＭＯＳトランジスタＰ４のゲート電極とに接続するノー
ドをＳＰ４とする。

【００６９】ＮＭＯＳトランジスタＮ２は、そのゲート
電極が内部電源ＶＤＤに接続され、そのドレイン電極が
出力端子ＯＵＴに接続され、そのソース電極がＮＭＯＳ
トランジスタＮ１のドレイン電極に接続されている。Ｎ
ＭＯＳトランジスタＮ１のドレイン電極は出力端子ＯＵ
Ｔには接続されていない。ＮＭＯＳトランジスタＮ４
は、そのゲート電極が内部電源ＶＤＤに接続され、その
ドレイン電極がノードＧに接続され、そのソース電極が
ノードＳＰ４に接続されている。ＮＭＯＳトランジスタ
Ｎ３のドレイン電極はノードＧには接続されていない。

【００７０】ＮＭＯＳトランジスタＮ７およびＰＭＯＳ
トランジスタＰ７は、ともに出力端子ＯＵＴとインバー
タＩＮＶ２の入力端子との間に設けられている。インバ
ータＩＮＶ２の入力端子は、出力端子ＯＵＴには接続さ
れていない。ＩＮＶ２の入力端子に接続するノードをＹ
とする。ＰＭＯＳトランジスタＰ６は、そのゲート電極
およびソース電極が内部電源ＶＤＤに接続され、ドレイ
ン電極がノードＹに接続されている。このダイオード接
続されたＰＭＯＳトランジスタＰ６は、ノードＹが内部
電源ＶＤＤより低電位である限りＯＦＦしたままであ
る。

【００７１】ＮＭＯＳトランジスタＮ７は、そのゲート
電極が内部電源ＶＤＤに接続され、その第１電極（ドレ
イン電極またはソース電極）が出力端子ＯＵＴに接続さ
れ、その第２電極（ソース電極またはドレイン電極）が
ノードＹに接続されている。ＰＭＯＳトランジスタＰ７
は、そのゲート電極がノードＧに接続され、その第１電
極（ドレイン電極またはソース電極）がノードＹに接続
され、その第２電極（ソース電極またはドレイン電極）
が出力端子ＯＵＴに接続されている。

【００７２】出力端子ＯＵＴには、ＰＭＯＳトランジス
タＰ２のドレイン電極と、Ｐ４、Ｐ５の各ソース電極
と、Ｐ７の第２電極と、ＮＭＯＳトランジスタＮ２のド
レイン電極と、Ｎ７の第１電極とが接続されている。ノ
ードＧには、ＰＭＯＳトランジスタＰ２、Ｐ３、Ｐ７の
各ゲート電極と、Ｐ４のドレイン電極と、ＮＭＯＳトラ
ンジスタＮ４のドレイン電極とが接続されている。ノー
ドＯＵＴＮには、インバータＩＮＶ２の出力端子と、Ｎ
ＭＯＳトランジスタＮ３のゲート電極とが接続されてい
る。

【００７３】次に、図７に示す出力回路の動作を説明す
る。図８は図７に示す出力回路の動作タイミング図であ
り、（ａ）は各部の電圧波形、（ｂ）は消費電流波形を
示す。まず、イネーブル入力端子ＥＢが”Ｌ”レベル
（０［Ｖ］）に設定されているときの動作を説明する。
ＮＡＮＤゲート１の出力すなわちノードＰＧは”Ｈ”レ
ベル（３［Ｖ］）となるので、ＰＭＯＳトランジスタＰ
１はＯＦＦしている。またＮＯＲゲート２の出力すなわ
ちノードＮＧは”Ｌ”レベルとなるので、ＮＭＯＳトラ
ンジスタＮ１はＯＦＦしている。このようにイネーブル
入力端子ＥＢが”Ｌ”レベルのとき、ＰＭＯＳトランジ
スタＰ１、ＮＭＯＳトランジスタＮ１はともにＯＦＦし
ており、入力端子ＩＮのレベルにかかわらず、入出力端
子ＹＰＡＤは高インピーダンスとなる。このとき、出力
端子ＯＵＴは、外部のプルアップ抵抗Ｒ１により、外部
電源ＶＣＣレベル（５［Ｖ］）となる。出力端子ＯＵＴ
が５［Ｖ］であり、ノードＳＰ４の電位はＶＤＤ−Ｖｔ
ｈより高くなることはないので、ＰＭＯＳトランジスタ
Ｐ４はＯＮしており、ノードＧの電位は出力端子ＯＵＴ
と同じ５［Ｖ］になっている。また出力端子ＯＵＴが５
［Ｖ］なので、ＰＭＯＳトランジスタＰ５はＯＮしてお
り、これによりフローティングバルクＢの電位は出力端
子ＯＵＴと同じ５［Ｖ］になっている。出力端子ＯＵＴ
およびノードＧの電位がともに５［Ｖ］なので、ＰＭＯ
ＳトランジスタＰ２はＯＦＦしている。また出力端子Ｏ
ＵＴおよびフローティングバルクＢの電位がともに５
［Ｖ］なので、ＰＭＯＳトランジスタＰ３もＯＦＦして
いる。

【００７４】出力端子ＯＵＴおよびノードＧが５［Ｖ］
なので、ＰＭＯＳトランジスタＰ７およびＮＭＯＳトラ
ンジスタＮ７はともにＯＦＦしている。出力端子ＯＵＴ
が５［Ｖ］に上昇するとき、ＰＭＯＳトランジスタＰ７
はノードＹを３［Ｖ］まで上昇させてからＯＦＦするの
で、ノードＹは３［Ｖ］である。従ってインバータＩＮ
Ｖ２の出力すなわちノードＯＵＴＮは”Ｌ”レベルとな
っており、ＮＭＯＳトランジスタＮ３はＯＦＦしてい
る。ノードＧの電位が５［Ｖ］なので、ＮＭＯＳトラン
ジスタＮ４のソース電極すなわちノードＳＰ４の電位は
５［Ｖ］−２Ｖｔｈとなっている。

【００７５】上記のように、イネーブル入力端子ＥＢ
が”Ｌ”レベルに設定されているとき、ＰＭＯＳトラン
ジスタＰ２およびＰ３がＯＦＦしていることにより、Ｐ
ＭＯＳトランジスタＰ１のドレイン電極（ノードＳ）は
ハイインピーダンスとなっており、ノードＳおよびＰＭ
ＯＳトランジスタＰ１のバルクを通して、入出力端子Ｙ
ＰＡＤから内部電源ＶＤＤにリーク電流が流れてしまう
ことはない。またフローティングバルクＢは内部電源Ｖ
ＤＤには接続していないので、ＰＭＯＳトランジスタＰ
２のドレイン電極、およびＰ４、Ｐ５の各ソース電極を
介してフローティングバルクＢから内部電源ＶＤＤにリ
ーク電流が流れてしまうこともない。またインバータＩ
ＮＶ２の入力端子は、インバータＩＮＶ２内部の図示し
ないＭＯＳトランジスタのゲート電極に接続されてお
り、ハイインピーダンスとなっている。またＮＭＯＳト
ランシスタＮ１のドレインとバルクとは逆バイアスされ
ており、Ｎ１のドレイン電極もハイインピーダンスとな
っている。従って、出力端子ＯＵＴから接地電源ＧＮＤ
にリーク電流が流れてしまうこともない。

【００７６】次に、イネーブル入力端子ＥＢが”Ｈ”レ
ベル（３［Ｖ］）に設定されているときの動作を説明す
る。入力端子ＩＮが”Ｌ”レベル（０［Ｖ］）のとき
は、ＮＡＮＤゲート１の出力すなわちノードＰＧは”
Ｈ”レベルとなるので、ＰＭＯＳトランジスタＰ１はＯ
ＦＦしている。またＮＯＲゲート２の出力すなわちノー
ドＮＧは”Ｈ”レベルとなるので、ＮＭＯＳトランジス
タＮ１はＯＮしている。従って出力端子ＯＵＴは”Ｌ”
レベル（０［Ｖ］）となっている。

【００７７】出力端子ＯＵＴが”Ｌ”レベルなので、Ｎ
ＭＯＳトランジスタＮ７はＯＮしており、これによりノ
ードＹは”Ｌ”レベルとなっている。インバータＩＮＶ
２の出力すなわちノードＯＵＴＮは”Η”レベル（３
［Ｖ］）となるので、ＮＭＯＳトランジスタＮ３はＯＮ
しており、またＮ４もＯＮしている。ＮＭＯＳトランジ
スタＮ３およびＮ４がＯＮしているので、ノードＧおよ
びノードＳＰ４はともに”Ｌ”レベルとなっている。ノ
ードＧと出力端子ＯＵＴがともに”Ｌ”レベル（０
［Ｖ］）なので、ＰＭＯＳトランジスタＰ２、Ｐ４、Ｐ
５、Ｐ７はＯＦＦしている。またノードＳの電位はＶｔ
ｈ以下となっており、ＰＭＯＳトランジスタＰ３もＯＦ
Ｆしている。

【００７８】次に入力端子ＩＮを”Ｌ”レベルから”
Η”レベルに変化させると、ＮＡＮＤゲート１の出力す
なわちノードＰＧは”Ｈ”レベルから”Ｌ”レベルに変
化しするので、ＰＭＯＳトランジスタＰ１はターンＯＮ
する。またＮＯＲゲート２の出力は”Ｈ”から”Ｌ”に
変化し、ノードＮＧは”Ｌ”レベルとなり、ＮＭＯＳト
ランジスタＮ１はターンＯＦＦする。

【００７９】ＰＭＯＳトランジスタＰ１のターンＯＮに
より、ノードＳが内部電源ＶＤＤレベル（３［Ｖ］）と
なる。ノードＧは”Ｌ”レベルなので、ＰＭＯＳトラン
ジスタＰ２およびＰ３はターンＯＮする。ＰＭＯＳトラ
ンジスタＰ２のターンＯＮにより、出力端子ＯＵＴは”
Ｌ”レベルから内部電源ＶＤＤレベル（３［Ｖ］）に上
昇する。またＰＭＯＳトランジスタＰ３のターンＯＮに
より、フローティングバルクＢの電位は内部電源ＶＤＤ
レベル（３［Ｖ］）に上昇する。

【００８０】出力端子ＯＵＴがＶｔｈに上昇すると、Ｐ
ＭＯＳトランジスタＰ４、Ｐ７がターンＯＮし、ノード
Ｙの電位は、出力端子ＯＵＴと同じになる。ノードＧは
ＮＭＯＳトランジスタＮ３がＯＦＦするまで”Ｌ”レベ
ルにクランプされる。さらに出力端子ＯＵＴおよびノー
ドＧが内部電源レベル（３［Ｖ］）に上昇すると、イン
バータＩＮＶ２の出力すなわちノードＯＵＴＮが”Ｌ”
レベルに変化するので、ＮＭＯＳトランジスタＮ３はタ
ーンＯＦＦする。ＮＭＯＳトランジスタＮ３のターンＯ
ＦＦにより、ノードＧの電位は出力端子ＯＵＴと同じ３
［Ｖ］となり、これにより、ＰＭＯＳトランジスタＰ７
がターンＯＦＦする。また出力端子ノードＳＰ４の電位
は３［Ｖ］−Ｖｔｈとなる。ノードＧとノードＳの電位
が同じになるので、ＰＭＯＳトランジスタＰ２、Ｐ３が
ターンＯＦＦする。

【００８１】このあと、プルアップ抵抗Ｒ１により、出
力端子ＯＵＴは外部電源ＶＣＣレベル（５［Ｖ］）まで
上昇する。ＰＭＯＳトランジスタΡ４はＯＮしたままで
ある。出力端子ＯＵＴが３［Ｖ］＋Ｖｔｈに上昇する
と、ＰＭＯＳトランジスタＰ５がターンＯＮする。ＰＭ
ＯＳトランジスタＰ５のターンＯＮにより、フローティ
ングバルクＢの電位は出力端子ＯＵＴと同じ電位とな
る。そして、出力端子ＯＵＴが最終的に外部電源電圧Ｖ
ＣＣレベル（５［Ｖ］）となったとき、ノードＧおよび
フローティングバルクＢも５［Ｖ］となる。もしも、Ｐ
ＭＯＳトランジスタＰ７がターンＯＦＦする前に、出力
端子ＯＵＴの電位が３［Ｖ］＋Ｖｔｈよりも高くなった
ときには、ＰＭＯＳトランジスタＰ６がターンＯＮし
て、出力端子ＯＵＴの電位を３［Ｖ］＋Ｖｔｈにクラン
プする。

【００８２】このように、イネーブル入力端子ＥＢが”
Ｈ”レベルであり、入力端子ＩＮが”Ｈ”であるときに
も、上記のイネーブル入力端子ＥＢが”Ｌ”レベルのと
きと同様に、ＰＭＯＳトランジスタＰ２およびＰ３がＯ
ＦＦしていることにより、ノードＳおよびＰＭＯＳトラ
ンジスタＰ１のバルクを通して内部電源ＶＤＤにリーク
電流が流れてしまうことはない。またフローティングバ
ルクＢは内部電源ＶＤＤには接続していないので、フロ
ーティングバルクＢから内部電源ＶＤＤにリーク電流が
流れてしまうこともない。またインバータＩＮＶ２の入
力端子およびＮＭＯＳトランシスタＮ１のドレインから
接地電源ＧＮＤにリーク電流が流れてしまうこともな
い。

【００８３】このように第４の実施形態によれば、上記
第２の実施形態の効果に加え、ＰＭＯＳトランジスタＰ
４、Ｐ７、ＮＭＯＳトランジスタＮ２、Ｎ４、Ｎ７によ
り、１つのＭＯＳトランジスタのソース／ドレイン間、
ゲート／ソース間、およびゲート／ドレイン間に５
［Ｖ］がかかることがないので、耐圧の弱いプロセスに
も対応することができる。

【００８４】第５の実施形態 図９は本発明の第５の実施形態の出力回路を示す回路図
である。図９に示す出力回路は、ＬＳＩチップに内蔵さ
れており、入力端子ＩＮと、イネーブル入力端子ＥＢ
と、セレクト入力端子ＳＥＬと、出力端子ＯＵＴと、２
入力のＮＡＮＤゲート１と、２入力のＮＯＲゲート２お
よび３と、ＰＭＯＳトランジスタＰ１〜Ｐ８と、ＮＭＯ
ＳトランジスタＮ１〜Ｎ８と、インバータＩＮＶ１およ
びＩＮＶ４とを有する。図９に示す出力回路は、出力端
子ＯＵＴにプルアップ抵抗Ｒ１が接続されている場合
と、そうでない場合のいずれにも対応することができ
る。図９において、図５と共通する部分については同一
符号を付してある。

【００８５】図９に示す出力回路は、図５の出力回路に
おいて、ＮＭＯＳトランジスタＮ５、Ｎ６、Ｎ８と、Ｐ
ＭＯＳトランジスタＰ８と、ＮＡＮＤゲート２と、イン
バータＩＮＶ４とを設け、インバータＩＮＶ２を取り外
したものである。インバータＩＮＶ４は、その入力端子
がセレクト入力端子ＳＥＬに接続され、その出力端子が
内部ノードＩＳに接続されている。ＮＯＲゲート３は、
その第１入力端子がノードＩＳに接続され、その第２入
力端子がノードＹに接続され、その出力端子がノードＯ
ＵＴＮに接続されている。

【００８６】ＮＭＯＳトランジスタＮ５は、そのゲート
電極がノードＩＳに接続され、そのドレイン電極がノー
ドＰＧに接続されている。ＮＭＯＳトランジスタＮ６
は、そのゲート電極が内部電源ＶＤＤに接続され、その
ドレイン電極がＮＭＯＳトランジスタＮ５のソース電極
に接続され、そのソース電極がノードＧに接続されてい
る。

【００８７】ＮＭＯＳトランジスタＮ８は、そのゲート
電極がセレクト入力端子ＳＥＬに接続され、その第１電
極（ドレイン電極またはソース電極）がノードＳＰ４に
接続され、その第２電極（ソース電極またはドレイン電
極）は内部ノードＳＮに接続されている。ＮＭＯＳトラ
ンジスタＮ３のドレイン電極およびＮＭＯＳトランジス
タＮ４のソース電極は、ノードＳＰ４に接続せずに、ノ
ードＳＮに接続されている。ＰＭＯＳトランジスタＰ８
は、そのゲート電極がセレクト入力端子ＳＥＬに接続さ
れ、そのドレイン電極がノードＳＰ４に接続され、その
ソース電極は内部電源ＶＤＤに接続されている。

【００８８】図１０はＬＳＩ４０（３［Ｖ］の内部電源
ＶＤＤ）に内蔵された第５の実施形態の出力回路４２
（図９参照）と、外部電源ＶＣＣで動作する外部回路４
３との接続例を示す図であり、（ａ）は外部電源ＶＣＣ
が３［Ｖ］のときの接続例を示し、（ｂ）は外部電源Ｖ
ＣＣが５［Ｖ］のときの接続例を示す。図１０（ｂ）に
おいては、出力回路４２の出力端子ＯＵＴに、一端が外
部電源ＶＣＣに接続されたプルアップ抵抗Ｒ１の他端を
接続する。

【００８９】次に、図９に示す出力回路の動作を説明す
る。図１１は図９に示す出力回路の動作タイミング図で
あり、（ａ）はセレクト入力端子ＳＥＬが”Ｌ”レベル
に設定されているときの各部の電圧波形、（ｂ）はセレ
クト入力端子ＳＥＬが”Ｈ”レベルに設定されていると
きの各部の電圧波形を示す。イネーブル入力端子ＥＢ
は”Ｈ”レベル（３［Ｖ］）に設定されているものとす
る。

【００９０】まず、セレクト入力端子ＳＥＬが”Ｌ”レ
ベルに設定されているときの動作を説明する。このとき
図９に示す出力回路（図１０における出力回路４２）
は、図１０（ａ）のように接続される。入力端子ＩＮ
が”Ｌ”レベルのとき、ＮＡＮＤゲート１の出力すなわ
ちノードＰＧは”Ｈ”レベルとなるので、ＰＭＯＳトラ
ンジスタＰ１はＯＦＦしている。またＮＯＲゲート２の
出力すなわちノードＮＧは”Ｈ”レベルとなるので、Ｎ
ＭＯＳトランジスタＮ１はＯＮしている。従って出力端
子ＯＵＴは”Ｌ”レベル（０［Ｖ］）となっている。

【００９１】出力端子ＯＵＴが”Ｌ”レベルなので、Ｎ
ＭＯＳトランジスタＮ７はＯＮしており、これによりノ
ードＹは”Ｌ”レベルとなっている。しかし、ノードＩ
Ｓは”Η”レベルであるため、ＮＯＲ３の出力すなわち
ノードＯＵＴＮは、ノードＹのレベルにかかわらず”
Ｌ”レベルとなり、ＮＭＯＳトランジスタＮ３はＯＦＦ
している。またノードＩＳが”Η”レベルなので、ＮＭ
ＯＳトランジスタＮ５もＯＮしている。ＮＭＯＳトラン
ジスタＮ４およびＮ６がＯＮしており、ノードＰＧが”
Ｈ”レベルなので、ノードＧの電位はＶＤＤ−Ｖｔｈと
なっている。セレクト入力端子ＳＥＬが”Ｌ”レベルな
ので、ＮＭＯＳトランジスタＮ８はＯＦＦしており、ま
たＰＭＯＳトランジスタＰ８はＯＮしている。従ってノ
ードＳＰ４は内部電源ＶＤＤレベル（３［Ｖ］）となっ
ている。ノードＧがＶＤＤ−Ｖｔｈであり、出力端子Ｏ
ＵＴが”Ｌ”レベル（０［Ｖ］）であり、ノードＳＰ４
が３［Ｖ］なので、ＰＭＯＳトランジスタＰ２、Ｐ４、
Ｐ５、Ｐ７はＯＦＦしている。

【００９２】次に入力端子ＩＮを”Ｌ”レベルから”
Η”レベルに変化させると、ＮＡＮＤゲート１の出力す
なわちノードＰＧは”Ｈ”レベルから”Ｌ”レベルに変
化するので、ＰＭＯＳトランジスタＰ１はターンＯＮす
る。またＮＯＲゲート２の出力すなわちノードＮＧは”
Ｈ”から”Ｌ”に変化するので、ＮＭＯＳトランジスタ
Ｎ１はターンＯＦＦする。

【００９３】ＰＭＯＳトランジスタＰ１のターンＯＮに
より、ノードＳが内部電源ＶＤＤレベル（３［Ｖ］）と
なる。ノードＰＧが”Ｌ”レベルとなるので、ノードＧ
はＶＤＤ−Ｖｔｈから”Ｌ”レベル（０［Ｖ］）に変化
する。従ってＰＭＯＳトランジスタＰ２およびＰ３はタ
ーンＯＮする。ＰＭＯＳトランジスタＰ２のターンＯＮ
により、出力端子ＯＵＴは”Ｌ”レベルから内部電源Ｖ
ＤＤレベル（３［Ｖ］）に上昇する。またＰＭＯＳトラ
ンジスタＰ３のターンＯＮにより、フローティングバル
クＢの電位は内部電源ＶＤＤレベル（３［Ｖ］）に上昇
する。

【００９４】出力端子ＯＵＴがＶｔｈに上昇したとき、
ＰＭＯＳトランジスタＰ７がターンＯＮし、ノードＹの
電位は、出力端子ＯＵＴと同じになる。ＰＭＯＳトラン
ジスタＰ４はＯＦＦのままである。

【００９５】次に、セレクト入力端子ＳＥＬが”Η”レ
ベルに設定されているときの動作を説明する。このとき
図９に示す出力回路（図１０における出力回路４２）
は、図１０（ｂ）のように接続される。入力端子ＩＮ
が”Ｌ”レベル（０［Ｖ］）のときは、ＮＡＮＤゲート
１の出力すなわちノードＰＧは”Ｈ”レベルとなるの
で、ＰＭＯＳトランジスタＰ１はＯＦＦしている。また
ＮＯＲゲート２の出力すなわちノードＮＧは”Ｈ”レベ
ルとなるので、ＮＭＯＳトランジスタＮ１はＯＮしてい
る。従って出力端子ＯＵＴは”Ｌ”レベル（０［Ｖ］）
となっている。

【００９６】出力端子ＯＵＴが”Ｌ”レベルなので、Ｎ
ＭＯＳトランジスタＮ７はＯＮしており、これによりノ
ードＹは”Ｌ”レベルとなっている。ノードＩＳが”
Ｌ”レベルとなるので、ＮＯＲ３の出力すなわちノード
ＯＵＴＮは”Η”レベルとなり、ＮＭＯＳトランジスタ
Ｎ３はＯＮしている。またノードＩＳが”Ｌ”レベルな
ので、ＮＭＯＳトランジスタＮ５は常にＯＦＦしてい
る。従ってノードＧの電位は”Ｌ”レベルとなってい
る。セレクト入力端子ＳＥＬが”Ｈ”レベルなので、Ｎ
ＭＯＳトランジスタＮ８はＯＮしており、またＰＭＯＳ
トランジスタＰ８はＯＦＦしている。従ってノードＳＰ
４は”Ｌ”レベルとなっている。ノードＧ、ノードＳＰ
４、および出力端子ＯＵＴがともに”Ｌ”レベル（０
［Ｖ］）なので、ＰＭＯＳトランジスタＰ２、Ｐ４、Ｐ
５、Ｐ７はＯＦＦしている。

【００９７】次に入力端子ＩＮを”Ｌ”レベルから”
Η”レベルに変化させると、ＮＡＮＤゲート１の出力す
なわちはノードＰＧは”Ｈ”レベルから”Ｌ”レベルに
変化しするので、ＰＭＯＳトランジスタＰ１はターンＯ
Ｎする。またＮＯＲゲート２の出力は”Ｈ”から”Ｌ”
に変化し、ノードＮＧは”Ｌ”レベルとなり、ＮＭＯＳ
トランジスタＮ１はターンＯＦＦする。

【００９８】ＰＭＯＳトランジスタＰ１のターンＯＮに
より、ノードＳが内部電源ＶＤＤレベル（３［Ｖ］）と
なる。ノードＧは”Ｌ”レベルなので、ＰＭＯＳトラン
ジスタＰ２およびＰ３はターンＯＮする。ＰＭＯＳトラ
ンジスタＰ２のターンＯＮにより、出力端子ＯＵＴは”
Ｌ”レベルから内部電源ＶＤＤレベル（３［Ｖ］）に上
昇する。またＰＭＯＳトランジスタＰ３のターンＯＮに
より、フローティングバルクＢの電位は内部電源ＶＤＤ
レベル（３［Ｖ］）に上昇する。

【００９９】出力端子ＯＵＴがＶｔｈに上昇したとき、
ＰＭＯＳトランジスタＰ４、Ｐ７がターンＯＮし、これ
によりノードＧおよびノードＹの電位は出力端子ＯＵＴ
と同じになる。出力端子ＯＵＴおよびノードＧが内部電
源レベル（３［Ｖ］）に上昇しても、ＰＭＯＳトランジ
スタＰ４はＯＮしたままである。ノードＧの電位が出力
端子ＯＵＴと同じになると、ＰＭＯＳトランジスタＰ７
がターンＯＦＦする。またノードＧが内部電源レベル
（３［Ｖ］）に上昇すると、ノードＧとノードＳの電位
が同じになるので、ＰＭＯＳトランジスタＰ２、Ｐ３が
ターンＯＦＦする。

【０１００】このあと、プルアップ抵抗Ｒ１により、出
力端子ＯＵＴは外部電源ＶＣＣレベル（５［Ｖ］）まで
上昇する。ＰＭＯＳトランジスタΡ４はＯＮしたままで
ある。出力端子ＯＵＴが３［Ｖ］＋Ｖｔｈに上昇する
と、ＰＭＯＳトランジスタＰ５がターンＯＮする。ＰＭ
ＯＳトランジスタＰ５のターンＯＮにより、フローティ
ングバルクＢの電位は出力端子ＯＵＴと同じ電位とな
る。そして、出力端子ＯＵＴが最終的に外部電源電圧Ｖ
ＣＣレベル（５［Ｖ］）となったとき、ノードＧおよび
フローティングバルクＢも５［Ｖ］となる。

【０１０１】このように第５の実施形態によれば、セレ
クト入力端子ＳＥＬにより、外部電源ＶＣＣ（５
［Ｖ］）までの出力振幅が可能となり、また外部に設け
たプルアップ抵抗Ｒ１に頼らず内部電源電圧ＶＤＤレベ
ル（３［Ｖ］）までの出力振幅が可能となる。すなわ
ち、図１０に示すように３［Ｖ］動作の外部回路と５
［Ｖ］動作の外部回路のいずれにも同じＬＳＩチップで
インターフェースすることができる。

【０１０２】尚、セレクト入力端子ＳＥＬの電圧レベル
設定は、ＬＳΙ外部からＳＥＬ信号を入力するようにし
ても良く、またＬＳＩ内部でＳＥＬ信号を生成するよう
にしても良い。

【０１０３】第６の実施形態 図１２は本発明の第６の実施形態の入力回路を示す回路
図である。図１２に示す入力回路は、ＬＳＩチップに内
蔵されており、入力端子ＩＮと、出力端子ＯＵＴと、Ｐ
ＭＯＳトランジスタＰ３１、Ｐ３２と、ＮＭＯＳトラン
ジスタＮ３１〜Ｎ３７と、インバータＩＮＶ３１、ＩＮ
Ｖ３２と、抵抗Ｒ３１とを有する。このＬＳＩチップの
内部電源ＶＤＤは、ここでは３［Ｖ］であるとする。図
１２に示す入力回路は、同一ＬＳＩに内蔵された、上記
第５の実施形態の出力回路等の、出力回路に用いられる
セレクト信号ＳＥＬを生成する回路である。入力端子Ｉ
Ｎは、図示しない外部回路あるいは外部回路の電源ＶＣ
Ｃに接続され、外部回路の”Ｈ”レベルが内部電源ＶＤ
Ｄと同じであるか、内部電源ＶＤＤより高いレベル（例
えば５［Ｖ］）であるかを検出するための端子である。

【０１０４】ＮＭＯＳトランジスタＮ３１は、そのゲー
ト電極が内部電源ＶＤＤに接続され、そのドレイン電極
が入力端子ＩＮに接続されている。ＮＭＯＳトランジス
タＮ３２は、そのゲート電極およびソース電極が接地電
源ＧＮＤに接続され、そのドレイン電極がＮＭＯＳトラ
ンジスタＮ３１のソース電極に接続されている。抵抗Ｒ
３１は、その一端が入力端子ＩＮに接続され、他端がノ
ードＩＮ１に接続されている。ＰＭＯＳトランジスタＰ
３１は、そのゲート電極がノードＩＮ１に接続され、そ
のソース電極が内部電源ＶＤＤに接続され、そのドレイ
ン電極とバルクとが共通接続されている。ＰＭＯＳトラ
ンジスタＰ３２は、そのゲート電極が内部電源ＶＤＤに
接続され、そのドレイン電極がノードＩＮ２に接続さ
れ、そのソース電極がノードＮ１に接続され、そのバル
クがＰＭＯＳトランジスタＰ３１のドレインおよびバル
クに接続されている。ＰＭＯＳトランジスタＰ３１およ
び３２のバルクは内部電源ＶＤＤには接続されおらず、
これにより入力端子ＩＮから内部電源ＶＤＤに電流が流
れ込むのを防止する。

【０１０５】ＮＭＯＳトランジスタＮ３３〜Ｎ３６は、
直列接続されており、それぞれのゲート電極が内部電源
ＶＤＤに共通接続されている。この直列回路の一端にあ
るＮＭＯＳトランジスタＮ３３のドレイン電極はノード
ＩＮ２に接続されており、また他端にあるＭＯＳトラン
ジスタＮ３６のソース電極は接地電源ＧＮＤに接続され
ている。ＮＭＯＳトランジスタＮ３７は、その第１電極
がノードＩＮ２に接続され、その第２電極がノードＩＮ
３に接続されている。インバータＩＮＶ３１は、その入
力端子がノードＩＮ３に接続され、その出力端子がノー
ドＩＮ４に接続されている。インバータＩＮＶ３２は、
その入力端子がノードＩＮ４に接続され、その出力端子
が出力端子ＯＵＴに接続されている。

【０１０６】図１３は同一のＬＳＩ４０（３［Ｖ］の内
部電源ＶＤＤ）に内蔵された第６の実施形態の入力回路
（図１２参照）および上記第５の実施形態の出力回路４
２（図９参照）と、外部電源ＶＣＣで動作する外部回路
４３との接続例を示す図であり、（ａ）は外部電源ＶＣ
Ｃが５［Ｖ］のときの接続例を示し、（ｂ）は外部電源
ＶＣＣが３［Ｖ］のときの接続例を示す。図１３（ａ）
においては、出力回路４２の出力端子ＯＵＴに、一端が
外部電源ＶＣＣに接続されたプルアップ抵抗Ｒ１の他端
を接続する。図１３（ａ）、（ｂ）において出力回路４
２の出力端子ＯＵＴは外部回路４３に接続されており、
入力回路４１の入力端子ＩＮは外部電源ＶＣＣに接続さ
れている。また入力回路４１の出力端子ＯＵＴは出力回
路４２のセレクト入力端子ＳＥＬに接続されている。

【０１０７】図１４は第６の実施形態の入力回路におけ
る入力端子ＩＮへの入力電圧に対する各部のＤＣ特性図
である。図１４には、入力端子ＩＮ、出力端子ＯＵＴ、
ノードＩＮ２、およびノードＩＮ３の電圧特性を示して
ある。

【０１０８】次に、図１２に示す入力回路（図１３にお
ける入力回路４１）の動作を説明する。まず、図１３
（ａ）のように接続されたときの動作、すなわちＬＳＩ
チップが５［Ｖ］動作の外部回路に接続されたときの動
作を説明する。入力端子ＩＮが５［Ｖ］であり、ノード
ＩＮ１が内部電源ＶＤＤレベル（３［Ｖ］）以上となる
ので、ＰＭＯＳトランジスタＰ３１はＯＦＦし、ＰＭＯ
ＳトランジスタＰ３２はＯＮしている。これによりノー
ドＩＮ２は内部電源ＶＤＤレベル（３［Ｖ］）以上とな
り、ＮＭＯＳトランジスタＮ３７によりノードＩＮ３の
電位はＶＤＤ−Ｖｔｈとなる。従ってインバータＩＮＶ
３１の出力すなわちノードＩＮ４は”Ｌ”レベル（０
［Ｖ］）となり、インバータＩＮＶ３２の出力すなわち
出力端子ＯＵＴは”Η”レベル（３［Ｖ］）となる。こ
の出力電圧が図１３における出力回路４２のセレクト入
力端子ＳＥＬに入力される。

【０１０９】次に、図１３（ｂ）のように接続されたと
きの動作、すなわちＬＳＩチップが３［Ｖ］動作の外部
回路に接続されたときの動作を説明する。入力端子ＩＮ
が３［Ｖ］なので、ＰＭＯＳトランジスタＰ１およびＰ
２はともにＯＦＦしており、ＮＭＯＳトランジスタＮ３
３〜Ｎ３６の直列回路によりノードＩＮ２は”Ｌ”レベ
ルとなる。ノードＩＮ２が”Ｌ”レベルなので、ＮＭＯ
ＳトランジスタＮ３７がＯＮしており、ノードＩＮ３
は”Ｌ”レベルとなる。従ってノードＩＮ４は”Ｈ”レ
ベル（３［Ｖ］）となり、出力端子ＯＵＴは”Ｌ”レベ
ル（０［Ｖ］）となる。

【０１１０】このように第６の実施形態によれば、入力
端子ＩＮを外部回路の電源ＶＣＣに接続し、出力端子Ｏ
ＵＴを例えば上記第５の実施形態の出力回路のセレクト
入力端子ＳＥＬに接続することにより、外部電源ＶＣＣ
が５［Ｖ］のときは上記出力回路のセレクト入力端子Ｓ
ＥＬを”Η”レベルとすることにより、５［Ｖ］動作の
外部回路と上記出力回路とのインターフェースを実現さ
せ、また外部電源ＶＣＣが３［Ｖ］のときはセレクト入
力端子ＳＥＬを”Ｌ”レベルとすることにより３［Ｖ］
動作の外部回路と上記出力回路とのインターフェースを
実現させることができる。すなわち、特に操作を要する
ことなく、５［Ｖ］動作の外部回路と３［Ｖ］動作の外
部回路のいずれにも、出力回路をインターフェイスさせ
ることができる。また外部回路の動作電圧が変更されて
も、同じＬＳＩチップおよびプリント基板を用いること
ができる。

【０１１１】尚、図１２に示す入力回路は、上記の出力
回路と同じＬＳＩに内蔵されてなくても良い。また電源
電圧＝３Ｖに対して、外部入力＝５Ｖで説明したが、他
の条件でも構わない。内部電源電圧よりも外部電源電圧
が高い条件に対して有効である。

【０１１２】第７の実施形態 図１５は本発明の第７の実施形態の入力回路を示す回路
図である。図１５に示す入力回路は、入力端子ＩＮと、
出力端子ＯＵＴと、ＰＭＯＳトランジスタＰ３１、Ｐ３
２、Ｐ３８、Ｐ３９と、ＮＭＯＳトランジスタＮ３１〜
Ｎ３９と、インバータＩＮＶ３２と、抵抗Ｒ３１とを有
する。図１５に示す入力回路は、図１２の入力回路にお
いて、ＰＭＯＳトランジスタＰ３８、Ｐ３９と、ＮＭＯ
ＳトランジスタＮ３８、Ｎ３９とを設け、インバータＩ
ＮＶ３１を取り外したものである。出力回路および外部
回路との接続は、上記第６の実施形態と同じとする（図
１３参照）。

【０１１３】ＮＭＯＳトランジスタＮ３８は、そのゲー
トがノードＩＮ３に接続され、そのドレイン電極がノー
ドＩＮ４に接続され、そのソース電極が接地電源ＧＮＤ
に接続されている。ＰＭＯＳトランジスタＰ３８は、そ
のゲート電極がノードＩＮ３に接続され、そのドレイン
電極がノードＩＮ４に接続され、そのソース電極および
バルクがノードＳＰＮに接続されている。ＰＭＯＳトラ
ンジスタＰ３８のバルクは内部電源ＶＤＤには接続され
ていない。ＰＭＯＳトランジスタＰ３９は、そのゲート
が出力端子ＯＵＴに接続され、そのドレイン電極がノー
ドＳＰＮに接続され、そのソース電極が内部電源ＶＤＤ
に接続されている。ＮＭＯＳトランジスタＮ３９は、そ
のゲート電極が出力端子ＯＵＴに接続され、そのドレイ
ン電極が内部電源ＶＤＤに接続され、そのソース電極が
ノードＳＰＮに接続されている。

【０１１４】図１６は第７の実施形態の入力回路におけ
る入力端子ＩＮへの入力電圧に対する各部のＤＣ特性図
であり、（ａ）は入力端子ＩＮ、出力端子ＯＵＴ、ノー
ドＩＮ３、およびノードＳＰＮの電圧特性、（ｂ）は電
源電流特性（内部電源ＶＤＤに対する消費電流特性）を
示す。

【０１１５】次に、図１５に示す入力回路の動作は、図
１２に示した入力回路の動作とほぼ同じである。ただし
以下に説明する点が異なる。

【０１１６】入力端子ＩＮが５［Ｖ］の外部電源ＶＣＣ
に接続されたとき、ノードＩＮ３の電位はＶＤＤ−Ｖｔ
ｈとなるので、ＮＭＯＳトランジスタＮ３８はＯＮし、
出力端子ＯＵＴは”Η”レベル（３［Ｖ］）となる。出
力端子ＯＵＴが”Η”レベルなので、ＰＭＯＳトランジ
スタＰ３９はＯＦＦしており、ＮＭＯＳトランジスタＮ
３９はＯＮしており、ノ一ドＳＰＮの電位はＶＤＤ−Ｖ
ｔｈとなる。従ってノードＩＮ３とノードＳＰＮの電位
がともにＶＤＤ−Ｖｔｈとなり、ＰＭＯＳトランジスタ
Ｐ３８を確実にＯＦＦさせることができるので、内部電
源電位ＶＤＤからＰＭＯＳトランジスタＰ３８およびＮ
ＭＯＳトランジスタＮ３８を経由して接地電源ＧＮＤに
電流が流れ込むことを防止することができる。また入力
端子ＩＮが３［Ｖ］の外部電源ＶＣＣに接続されたとき
は、ＮＭＯＳトランジスタＮ３８、Ｎ３９はＯＦＦし、
ＰＭＯＳトランジスタＰ３８、Ｐ３９はＯＮしている。

【０１１７】このように第７の実施形態によれば、入力
端子ＩＮを外部回路の電源ＶＣＣに接続し、出力端子Ｏ
ＵＴを例えば第５の実施形態の出力回路のセレクト入力
端子ＳＥＬに接続することにより、外部電源ＶＣＣが５
［Ｖ］のときは上記出力回路のセレクト入力端子ＳＥＬ
を”Η”レベルとすることにより、５［Ｖ］動作の外部
回路と上記出力回路とのインターフェースを実現させ、
また外部電源ＶＣＣが３［Ｖ］のときはセレクト入力端
子ＳＥＬを”Ｌ”レベルとすることにより３［Ｖ］動作
の外部回路と上記出力回路とのインターフェースを実現
させることができる。すなわち、特に操作を要すること
なく、５［Ｖ］動作の外部回路と３［Ｖ］動作の外部回
路のいずれにも、出力回路をインターフェイスさせるこ
とができる。また外部回路の動作電圧が変更されても、
同じＬＳＩチップおよびプリント基板を用いることがで
きる。また内部電源ＶＤＤから接地電源ＧＮＤへの電流
の流れ込みを防止することができる。

【０１１８】尚、図１５に示す入力回路は、上記の出力
回路と同じＬＳＩに内蔵されてなくても良い。

【０１１９】第８の実施形態 図１７は本発明の第８の実施形態の入力回路を示す回路
図である。図１７に示す入力回路は、ＬＳＩチップに内
蔵されており、入力端子ＩＮと、出力端子ＯＵＴと、Ｐ
ＭＯＳトランジスタＰ１〜Ｐ７と、ＮＭＯＳトランジス
タＮ１〜Ｎ４、Ｎ７と、インバータＩＮＶ２とを有す
る。このＬＳＩチップの内部電源ＶＤＤは、ここでは３
［Ｖ］であるとする。入力端子ＩＮは、外部から信号電
圧が入力される端子である。この入力信号の”Ｈ”レベ
ルは、ここでは５［Ｖ］であるとする。また出力端子Ｏ
ＵＴはこのＬＳＩチップに内蔵された他の回路に接続さ
れている。インバータＩＮＶ２は、その入力端子が出力
端子ＯＵＴに接続され、その出力端子が内部ノードＯＵ
ＴＮに接続されている。

【０１２０】ＮＭＯＳトランジスタＮ１は、そのゲート
電極およびソース電極が接地電源ＧＮＤに接続されてい
る。ＮＭＯＳトランジスタＮ２は、そのゲート電極が内
部電源ＶＤＤに接続され、そのドレイン電極が入力端子
ＩＮに接続され、そのソース電極がＮＭＯＳトランジス
タＮ１のドレイン電極に接続されている。ＮＭＯＳトラ
ンジスタＮ３は、そのゲート電極がノードＯＵＴＮに接
続され、そのソース電極が接地電源ＧＮＤに接続されて
いる。ＮＭＯＳトランジスタＮ４は、そのゲート電極が
内部電源ＶＤＤに接続され、そのドレイン電極が内部ノ
ードＧに接続され、そのソース電極がＮＭＯＳトランジ
スタＮ３のドレイン電極に接続されている。

【０１２１】ＰＭＯＳトランジスタＰ１は、そのゲート
電極およびソース電極が内部電源ＶＤＤに接続され、そ
のドレイン電極が内部ノードＳに接続されている。ＰＭ
ＯＳトランジスタＰ２は、そのゲート電極がノードＧに
接続され、そのドレイン電極が入力端子ＩＮに接続さ
れ、そのソース電極がノードＳに接続されている。ＰＭ
ＯＳトランジスタＰ３は、そのゲート電極がノードＧに
接続され、そのソース電極がノードＳに接続されてい
る。ＰＭＯＳトランジスタＰ４は、そのゲート電極が内
部電源ＶＤＤに接続され、そのドレイン電極がノードＧ
に接続され、そのソース電極が入力端子ＩＮに接続され
ている。ＰＭＯＳトランジスタＰ５は、そのゲート電極
が内部電源ＶＤＤに接続され、そのソース電極が入力端
子ＩＮに接続されている。

【０１２２】ＮＭＯＳトランジスタＮ７は、そのゲート
電極が内部電源ＶＤＤに接続され、その第１電極（ドレ
イン電極またはソース電極）が入力端子ＩＮに接続さ
れ、その第２電極（ソース電極またはドレイン電極）が
出力端子ＯＵＴに接続されている。ＰＭＯＳトランジス
タＰ７は、そのゲート電極がノードＧに接続され、その
第１電極（ドレイン電極またはソース電極）が出力端子
ＯＵＴに接続され、その第２電極（ソース電極またはド
レイン電極）が入力端子ＩＮに接続されている。ＰＭＯ
ＳトランジスタＰ６は、そのゲート電極およびソース電
極が内部電源ＶＤＤに接続され、ドレイン電極が出力端
子ＯＵＴに接続されている。

【０１２３】ＰＭＯＳトランジスタＰ２、Ｐ３、Ｐ４、
Ｐ５、Ｐ７は共通のバルク（基板）Ｂに形成されてい
る。このフローティングバルクＢは、内部電源ＶＤＤお
よび接地電源ＧＮＤのいずれにも接続されていないＮウ
エルである。ＰＭＯＳトランジスタＰ３、Ｐ５のドレイ
ン電極はフローティングバルクＢに接続されている。Ｐ
ＭＯＳトランジスタＰ１、Ｐ６、Ｐ２１のバルクは内部
電源ＶＤＤに接続されており、ＮＭＯＳトランジスタＮ
１〜Ｎ４、Ｎ７のバルクは接地電源ＧＮＤに接続されて
いる。

【０１２４】入力端子ＩＮには、ＰＭＯＳトランジスタ
Ｐ２のドレイン電極と、Ｐ４、Ｐ５の各ソース電極と、
Ｐ７の第２電極と、ＮＭＯＳトランジスタＮ２のドレイ
ン電極と、Ｎ７の第１電極と、インバータＩＮＶ２の入
力端子とが接続されている。

【０１２５】ノードＧには、ＰＭＯＳトランジスタＰ
２、Ｐ３、Ｐ７の各ゲート電極と、Ｐ４のソース電極
と、ＮＭＯＳトランジスタＮ３のドレイン電極とが接続
されている。ノードＳには、ＰＭＯＳトランジスタＰ１
のドレイン電極と、Ｐ２、Ｐ３の各ソース電極とが接続
されている。出力端子ＯＵＴには、ＰＭＯＳトランジス
タＰ６のドレイン電極と、Ｐ７の第１電極と、ＮＭＯＳ
トランジスタＮ７の第２電極と、インバータＩＮＶ２の
入力端子とが接続されている。

【０１２６】次に、図１７に示す入力回路の動作を説明
する。入力端子ＩＮが”Ｌ”レベル（０［Ｖ］）のと
き、ＮＭＯＳトランジスタＮ７はＯＮしており、出力端
子ＯＵＴは”Ｌ”レベルとなる。出力端子ＯＵＴが”
Ｌ”レベルなので、インバータＩＮＶ２の出力は”Η”
レベルとなり、これによりＮＭＯＳトランジスタＮ３は
ＯＮしており、従ってＮ４もＯＮしている。ＮＭＯＳト
ランジスタＮ３およびＮ４がＯＮしているので、ノード
Ｇは”Ｌ”レベルとなっている。ノードＧと入力端子Ｉ
Ｎがともに”Ｌ”レベル（０［Ｖ］）なので、ＰＭＯＳ
トランジスタＰ２、Ｐ４、Ｐ５、Ｐ７はＯＦＦしてい
る。またノードＳの電位はＶｔｈ以下となっており、Ｐ
ＭＯＳトランジスタＰ３もＯＦＦしている。

【０１２７】次に入力端子ＩＮが”Ｌ”レベル（０
［Ｖ］）から５［Ｖ］に変化すると、出力端子ＯＵＴは
内部電源ＶＤＤレベルに変化する。入力端子ＩＮがＶｔ
ｈ（ＮＭＯＳトランジスタのしきい値であり、かつＰＭ
ＯＳトランジスタのしきい値の絶対値）まで上昇する
と、ノードＧが”Ｌ”レベルなので、ＰＭＯＳトランジ
スタＰ７がターンＯＮする。またＮＭＯＳトランジスタ
Ｎ７は、入出力端子ＹＰＡＤの電位が３［Ｖ］−Ｖｔｈ
以下であるときＯＮしており、３［Ｖ］−Ｖｔｎ以上と
なるとターンＯＦＦする。従って、入力端子ＩＮが３
［Ｖ］まで上昇したとき、ＰＭＯＳトランジスタＰ７お
よびＮＭＯＳトランジスタＮ７により、出力端子ＯＵＴ
は３［Ｖ］−Ｖｔｈではなく３Ｖ［Ｖ］まで上昇する。

【０１２８】また入力端子ＩＮがＶｔｈまで上昇したと
き、ノードＧが”Ｌ”レベルなので、ＰＭＯＳトランジ
スタＰ２がターンＯＮする。ＰＭＯＳトランジスタＰ２
のターンＯＮにより、ノードＳは入力端子ＩＮと同じ電
位に上昇し、これによりＰＭＯＳトランジスタＰ３もタ
ーンＯＮする。またＰＭＯＳトランジスタＰ２およびＰ
３のターンＯＮにより、フローティングバルクＢは入力
端子ＩＮと同じ電位となる。ＰＭＯＳトランジスタＰ３
は、フローティングバルクＢの電位を３［Ｖ］まで確実
に上昇させ、ＰＭＯＳトランジスタＰ２の動作をより安
定させるために設けられたものである。

【０１２９】入力端子ＩＮおよび出力端子ＯＵＴが３
［Ｖ］に上昇すると、インバータＩＮＶ２の出力が”
Ｈ”レベルから”Ｌ”レベルに変化し、これによりＮＭ
ＯＳトランジスタＮ３がターンＯＦＦする。しかし、ノ
ードＧは”Ｌ”レベルのままである。

【０１３０】このあと、プルアップ抵抗Ｒ１により、入
出力端子ＹＰＡＤは外部電源ＶＣＣレベル（５［Ｖ］）
まで上昇する。入出力端子ＹＰＡＤが３［Ｖ］＋Ｖｔｈ
に上昇すると、ＰＭＯＳトランジスタΡ４、Ｐ５がター
ンＯＮする。ＰＭＯＳトランジスタＰ４のターンＯＮに
より、ノードＧは”Ｌ”レベルから入力端子ＩＮと同じ
電位に変化する。ノードＧと入力端子ＩＮとが同じ電位
になることにより、ＰＭＯＳトランジスタＰ７がターン
ＯＦＦする。またノードＧとノードＳとが同じ電位にな
ることにより、ＰＭＯＳトランジスタＰ２およびＰ３が
ターンＯＦＦする。またＰＭＯＳトランジスタＰ５のタ
ーンＯＮにより、フローティングバルクＢの電位は入力
端子ＩＮと同じ電位となる。

【０１３１】そして、入力端子ＩＮが最終的に５［Ｖ］
となったとき、ノードＧおよびフローティングバルクＢ
も５［Ｖ］となる。もしも、ＰＭＯＳトランジスタＰ７
がターンＯＦＦする前に、出力端子ＯＵＴの電位が３
［Ｖ］＋Ｖｔｈよりも高くなったときには、ＰＭＯＳト
ランジスタＰ６がターンＯＮして、出力端子ＯＵＴの電
位を３［Ｖ］＋Ｖｔｈにクランプする。またもしも、入
力端子ＩＮの電位が、−Ｖｔｈよりも低くなったときに
は、ＮＭＯＳトランジスタＮ１がターンＯＮして、入力
端子ＩＮの電位を−Ｖｔｈにクランプする。またもし
も、入力端子ＩＮおよびノードＳの電位が、３［Ｖ］＋
Ｖｔｈよりも高くなったときには、ＰＭＯＳトランジス
タＰ１がターンＯＮして、入力端子ＩＮの電位を３
［Ｖ］＋Ｖｔｈにクランプする。また、ＮＭＯＳトラン
ジスタＮ２、Ｎ４は、入力端子ＩＮおよびノードＧが５
［Ｖ］となったときに、この５［Ｖ］がＮＭＯＳトラン
ジスタＮ１、Ｎ４のソース／ドレイン間にかからないよ
うにするために設けられたものであり、このＮＭＯＳト
ランジスタＮ２、Ｎ４により、耐圧の弱いプロセスにも
対応することができる。

【０１３２】また、入力端子ＩＮが５［Ｖ］に保持され
ているときに、ＰＭＯＳトランジスタＰ２およびＰ３が
ＯＦＦしていることにより、ＰＭＯＳトランジスタＰ１
のドレイン電極（ノードＳ）はハイインピーダンスとな
っており、ノードＳおよびＰＭＯＳトランジスタＰ１の
バルクを通して、入力端子ＩＮから内部電源ＶＤＤにリ
ーク電流が流れてしまうことはない。またフローティン
グバルクＢは内部電源ＶＤＤには接続していないので、
フローティングバルクＢから内部電源ＶＤＤにリーク電
流が流れてしまうこともない。

【０１３３】このように第８の実施形態によれば、入力
端子ＩＮに５［Ｖ］の電位が入力されても、ＰＭＯＳト
ランジスタＰ７およびＮＭＯＳトランジスタＮ７により
電流の流れ込みは発生しない。

【０１３４】尚、電源電圧＝３Ｖに対して、外部入力＝
５Ｖで説明したが、他の条件でも構わない。内部電源電
圧よりも外部電源電圧が高い条件に対して有効である。

【０１３５】第９の実施形態 図１８は本発明の第９の実施形態の入力回路を示す回路
図である。図１８に示す入力回路は、入力端子ＩＮと、
出力端子ＯＵＴと、ＰＭＯＳトランジスタＰ１〜Ｐ７、
Ｐ２１と、ＮＭＯＳトランジスタＮ１〜Ｎ４、Ｎ７と、
インバータＩＮＶ２とを有する。図１８において、図１
７と共通する部分については同一符号を付してある。

【０１３６】図１８に示す入力回路は、図１７の入力回
路において、ＰＭＯＳトランジスタＰ２１を設けたもの
である。ＰＭＯＳトランジスタＰ２１は、そのゲート電
極が接地電源ＧＮＤに接続され、そのドレイン電極が出
力端子ＯＵＴに接続され、そのソース電極が内部電源Ｖ
ＤＤに接続されている。ＰＭＯＳトランジスタＰ２１
は、入力端子ＩＮが高インピーダンス（開放）となった
ときに、出力端子ＯＵＴをプルアップし、出力端子ＯＵ
Ｔのレベルを内部電源ＶＤＤレベル（３［Ｖ］）に確定
するために設けられたものである。

【０１３７】次に、図１８に示す出力回路の動作は、図
１７に示した第８の実施形態の入力回路の動作とほぼ同
じである。ただし、以下に説明する動作、すなわち入力
端子ＩＮが高インピーダンスになったときの動作が図１
７の入力回路とは異なる。

【０１３８】ＰＭＯＳトランジスタＰ８は、常時ＯＮし
ているが、その相互コンダクタンスは小さく、プルアッ
プ抵抗と同じ動作をする。入力端子ＩＮが高インピーダ
ンスになったとき、出力端子ＯＵＴは、フローティング
とはならずに、ＰＭＯＳトランジスタＰ８により内部電
源ＶＤＤレベルにプルアップされる。また入力端子ＩＮ
の電位が５［Ｖ］に保持されたときには、ＰＭＯＳトラ
ンジスタＰ７およびＮＭＯＳトランジスタＮ７がＯＦＦ
することにより、ＰＭＯＳトランジスタＰ８を介して入
力端子ＩＮから内部電源ＶＤＤに電流が流れ込むことは
ない。

【０１３９】このように第９の実施形態によれば、入力
端子ＩＮが高インピーダンスになった場合に、出力端子
ＯＵＴを内部電源ＶＤＤレベルとすることができるた
め、内部回路への入力信号レベルを確定できる。また、
入力端子ＩＮに５［Ｖ］の電位が入力されても、ＰＭＯ
ＳトランジスタＰ７、ＮＭＯＳトランジスタＮ７によ
り、ＰＭＯＳトランジスタＰ２１を経由しての電流の流
れ込みは発生しない。

【０１４０】第１０の実施形態 図１９は本発明の第１０の実施形態の入力回路を示す回
路図である。図１９に示す入力回路は、入力端子ＩＮ
と、出力端子ＯＵＴと、ＰＭＯＳトランジスタＰ１〜Ｐ
７と、ＮＭＯＳトランジスタＮ１〜Ｎ４、Ｎ７、Ｎ２１
と、インバータＩＮＶ２とを有する。図１９において、
図１７と共通する部分については同一符号を付してあ
る。

【０１４１】図１９に示す入力回路は、図１７の入力回
路において、ＮＭＯＳトランジスタＮ２１を設けたもの
である。ＮＭＯＳトランジスタＮ２１は、そのゲート電
極が内部電源ＶＤＤに接続され、そのドレイン電極が出
力端子ＯＵＴに接続され、そのソース電極が接地電源Ｇ
ＮＤに接続されている。ＮＭＯＳトランジスタＮ２１
は、入力端子ＩＮが高インピーダンス（開放）となった
ときに、出力端子ＯＵＴをプルダウンし、出力端子ＯＵ
Ｔのレベルを接地電源ＧＮＤレベル（０［Ｖ］）に確定
するための設けられたものである。

【０１４２】次に、図１９に示す入力回路の動作は、図
１７に示した第８の実施形態の入力回路の動作とほぼ同
じである。ただし、以下に説明する動作、すなわち入力
端子ＩＮが高インピーダンスになったときの動作が図１
７の入力回路とは異なる。

【０１４３】ＮＭＯＳトランジスタＮ２２は、常時ＯＮ
しているが、その相互コンダクタンスは小さく、プルダ
ウン抵抗と同じ動作をする。入力端子ＩＮが高インピー
ダンスになったとき、出力端子ＯＵＴは、フローティン
グとはならずに、ＮＭＯＳトランジスタＮ２１により接
地電源ＧＮＤレベル（０［Ｖ］）に確定される。

【０１４４】このように第１０の実施形態によれば、入
力端子ＩＮが高インピーダンスになったとき、ＮＭＯＳ
トランジスタＮ２１により出力端子ＯＵＴを接地電源レ
ベルＧＮＤとすることができるため、内部回路への入力
信号レベル確定できる。また、入力端子ＩＮに５［Ｖ］
の電位が入力されても、ＰＭＯＳトランジスタＰ６、Ｐ
７、ＮＭＯＳトランジスタＮ７により、出力端子ＯＵＴ
は内部電源ＶＤＤレベルとなり、ＮＭＯＳトランジスタ
Ｎ２１のドレイン電極、ゲート電極、ソース電極間に対
して５［Ｖ］の電位差は生じないため、耐圧の弱いプロ
セスに有効である。

【０１４５】第１１の実施形態 図２０は本発明の第１１の実施形態の入力回路を示す回
路図である。図２０に示す入力回路は、入力端子ＩＮ
と、出力端子ＯＵＴと、ＰＭＯＳトランジスタＰ１〜Ｐ
７、Ｐ２２と、ＮＭＯＳトランジスタＮ１〜Ｎ４、Ｎ
７、Ｎ２２と、インバータＩＮＶ２とを有する。図２０
において、図１７と共通する部分については同一符号を
付してある。

【０１４６】図２０に示す入力回路は、図１７の入力回
路において、ＰＭＯＳトランジスタＰ２２と、ＮＭＯＳ
トランジスタＮ２２とを設けたものである。ＮＭＯＳト
ランジスタＮ２２は、そのゲート電極が内部電源ＶＤＤ
に接続され、そのドレイン電極がノードＡ１に接続さ
れ、そのソース電極が入力端子ＩＮに接続され、そのバ
ルクは接地電源ＧＮＤに接続されている。ＰＭＯＳトラ
ンジスタＰ２２は、そのゲート電極がノードＡ１に接続
され、そのドレイン電極が入力端子ＩＮに接続され、そ
のソース電極が内部電源ＶＤＤに接続されている。この
ＰＭＯＳトランジスタＰ２２のバルクはフローティング
バルクＢである。

【０１４７】次に、図２０に示す入力回路の動作は、図
１７に示した第８の実施形態の入力回路の動作とほぼ同
じである。ただし、以下に説明する動作、すなわち入力
端子ＩＮが高インピーダンスになったときの動作が図１
７の入力回路とは異なる。

【０１４８】図２１は図２０に示す入力回路において入
力端子ＩＮが０［Ｖ］または５［Ｖ］から高インピーダ
ンスに変化したときの入力端子ＩＮとノードＡ１の動作
タイミング図（電圧波形図）であり、（ａ）は入力端子
ＩＮが０［Ｖ］から高インピーダンスに変化したときの
電圧波形図、（ｂ）は入力端子ＩＮが５［Ｖ］から高イ
ンピーダンスに変化したときの電圧波形図である。図２
１を用いて入力端子ＩＮが高インピーダンスになったと
きの動作を説明する。まず、入力端子ＩＮが”Ｌ”レベ
ル（０［Ｖ］）から高インピーダンスとなったときの動
作を説明する。入力端子ＩＮが”Ｌ”レベル（０
［Ｖ］）のとき、ＮＭＯＳトランジスタＮ２２はＯＮし
ており、ノ一ドΑ１は”Ｌ”レベル（０［Ｖ］）となっ
ている。またＰＭＯＳトランジスタＰ２２は、ＯＮして
いるがプルアップ抵抗のように動作し、Ｐ２２のソース
／ドレイン間には、電圧ＶＤＤがかかっている。

【０１４９】そして入力端子ＩＮが０［Ｖ］から高イン
ビーダンスとなると、ＰＭＯＳトランジスタＰ２２によ
り入力端子ＩＮは内部電源ＶＤＤレベル（３［Ｖ］）に
変化し、出力端子ＯＵＴも３［Ｖ］に変化する。またノ
ードΑ１の電位はＮＭＯＳトランジスタＮ２２によりＶ
ＤＤ−Ｖｔｈとなる。

【０１５０】次に、入力端子ＩＮが５［Ｖ］から高イン
ピーダンスとなったときの動作を説明する。入力端子Ｉ
Ｎが５［Ｖ］のとき、ノードΑ１はＶＤＤ−Ｖｔｈとな
っている。ＰＭＯＳトランジスタＰ２２は、ＯＮしてい
るがプルダウン抵抗のように動作し、Ｐ２２のドレイン
／ソース間には電圧５［Ｖ］−ＶＤＤがかかっている。
また出力端子ＯＵＴは内部電源ＶＤＤレベル（３
［Ｖ］）となっている。

【０１５１】そして入力端子ＩＮが５［Ｖ］から高イン
ビーダンスとなると、ＰＭＯＳトランジスタＰ２２によ
り入力端子ＩＮは内部電源ＶＤＤレベル（３［Ｖ］）に
変化する。

【０１５２】また、入力端子ＩＮが５［Ｖ］に保持され
ているときには、ＰＭＯＳトランジスタＰ２２を、ＰＭ
ＯＳトランジスタＰ２〜Ｐ５、Ｐ７と共通のフローティ
ングバルクＢに形成しているので、ＰＭＯＳトランジス
タＰ２２のバルクを介して入力端子ＩＮから内部電源Ｖ
ＤＤに電流が流れ込むことはない。

【０１５３】このように第１１の実施形態によれば、入
力端子ＩＮが高インピーダンスになった場合に、入力端
子ＩＮ（外部信号）と出力端子ＯＵＴ（内部信号）のど
ちらとも内部電源ＶＤＤレベルとなる。また、入力端子
ＩＮに５［Ｖ］が入力された場合でも、ＰＭＯＳトラン
ジスタΡ２２のバルクはＰＭＯＳトランジスタＰ２〜Ｐ
５、Ｐ７と共通のフローティングバルクＢであるため、
バルクへの電流の流れ込みは発生せず、ドレイン電極
（５［Ｖ］）とゲート電極（ＶＤＤ−Ｖｔｈ）間にも５
［Ｖ］の電位差は生じない。従って電位差に対する耐圧
の弱いプロセスに有効である。

【０１５４】第１２の実施形態 図２２は本発明の第１２の実施形態の入力回路を示す回
路図である。図２２に示す入力回路は、ＬＳＩチップに
内蔵されており、入力端子ＩＮと、出力端子ＯＵＴと、
ＰＭＯＳトランジスタＰ１〜Ｐ７と、ＮＭＯＳトランジ
スタＮ１〜Ｎ４、Ｎ７、Ｎ２３、Ｎ２４と、インバータ
ＩＮＶ２とを有する。図２２において、図１７と共通す
る部分については同一符号を付してある。

【０１５５】図２２に示す入力回路は、図１７の入力回
路において、ＮＭＯＳトランジスタＮ２３とＮ２４とを
設けたものである。

【０１５６】ＮＭＯＳトランジスタＮ２３は、そのゲー
ト電極が内部電源ＶＤＤに接続され、そのドレイン電極
がノードＡ２に接続され、そのソース電極が接地電源Ｇ
ＮＤに接続されている。ＮＭＯＳトランジスタＮ２４
は、そのゲート電極が内部電源ＶＤＤにに接続され、そ
のドレイン電極が入力端子ＩＮに接続され、そのソース
電極がノードＡ２に接続されている。すなわち入力端子
ＩＮと接地電源ＧＮＤの間に、ＮＭＯＳトランジスタＮ
２３、Ｎ２４が直列に設けられている。

【０１５７】次に、図２２に示す入力回路の動作は、図
１７に示した第８の実施形態の入力回路の動作とほぼ同
じである。ただし、以下に説明する動作、すなわち入力
端子ＩＮが高インピーダンスになったときの動作が図１
７の入力回路とは異なる。

【０１５８】ＮＭＯＳトランジスタＮ２３およびＮ２４
は、常時ＯＮしているが、その相互コンダクタンスは小
さく、プルダウン抵抗と同じ動作をする。入力端子ＩＮ
が高インピーダンスになったとき、入力端子ＩＮは、フ
ローティングとはならずに、ＮＭＯＳトランジスタＮ２
３、Ｎ２４により接地電源ＧＮＤレベル（０［Ｖ］）に
確定され、またこれにより出力端子ＯＵＴも０［Ｖ］に
確定される。

【０１５９】このように第１２の実施形態によれば、入
力端子ＩＮが高インピーダンスになった場合に、入力端
子ＩＮ（外部信号）と出力端子ＯＵＴ（内部信号）のど
ちらとも接地電源ＧＮＤレベルとなる。また、入力端子
ＩＮに５［Ｖ］が入力された場合でも、ＮＭＯＳトラン
ジスタＮ２３とＮ２４とで分圧してノ一ドＡ２の電位を
決定することにより、ＮＭＯＳトランジスタＮＮ２３の
ソース／ドレイン間において５［Ｖ］の電位差は生じな
いので、電位差に対する耐圧の弱いプロセスに有効であ
る。

【０１６０】第１３の実施形態 図２３は本発明の第１３の実施形態の入力回路を示す回
路図である。図２３に示す入力回路は、入力端子ＩＮ
と、出力端子ＯＵＴと、ＰＭＯＳトランジスタＰ１〜Ｐ
７と、ＮＭＯＳトランジスタＮ１〜Ｎ４、Ｎ７、Ｎ２
３、Ｎ２４と、インバータＩＮＶ２とを有する。図２３
において、図１７と共通する部分については同一符号を
付してある。

【０１６１】図２３に示す入力回路は、図１７の入力回
路において、ＮＭＯＳトランジスタＮ１に並列に、ＮＭ
ＯＳトランジスタＮ２３を設けたものである。ＮＭＯＳ
トランジスタＮ２３は、そのゲート電極が内部電源ＶＤ
Ｄに接続され、そのドレイン電極がノードＡ２に接続さ
れ、そのソース電極が接地電源ＧＮＤに接続されてい
る。ＮＭＯＳトランジスタＮ１のドレイン電極、および
ＮＭＯＳトランジスタＮ２のソース電極は、ノードＡ２
に接続されている。

【０１６２】次に、図２３に示す入力回路の動作は、図
１７に示した第８の実施形態の入力回路の動作とほぼ同
じである。ただし、以下に説明する動作、すなわち入力
端子ＩＮが高インピーダンスになったときの動作が図１
７の入力回路とは異なる。

【０１６３】ＮＭＯＳトランジスタＮ１およびＮ２３
は、常時ＯＮしているが、Ｎ２３の相互コンダクタンス
は小さい。Ｎ１およびＮ２３の直列回路は、プルダウン
抵抗と同じ動作をする。入力端子ＩＮが高インピーダン
スになったとき、入力端子ＩＮは、フローティングとは
ならずに、ＮＭＯＳトランジスタＮ１、Ｎ２３により接
地電源ＧＮＤレベル（０［Ｖ］）に確定され、またこれ
により出力端子ＯＵＴも０［Ｖ］に確定される。

【０１６４】このように第１３の実施形態によれば、入
力端子ＩＮが高インピーダンスになった場合に、入力端
子ＩＮ（外部信号）と出力端子ＯＵＴ（内部信号）のど
ちらとも接地電源ＧＮＤレベルとなる。また、入力端子
ＩＮに５［Ｖ］が入力された場合でも、ＮＭＯＳトラン
ジスタΝ２とＮ２３で分圧してノ一ドＡ２の電位を決定
することにより、ＮＭＯＳトランジスタΝ２３のソース
／ドレイン間において５［Ｖ］の電位差は生じないた
め、電位差に対する耐圧の弱いプロセスに有効である。
また、上記第１２の実施形態よりも少ないトランジスタ
で同等の機能を実現できる。

【０１６５】

【発明の効果】以上説明したように本発明の出力回路、
入力回路、および入出力回路によれば、内部電源電圧ま
で高速に動作させることができるという効果がある。ま
た内部電源への電流の流れ込みを防止して低消費電力化
を実現できるという効果がある。また耐圧の弱いプロセ
スに対応することができるという効果がある。またイン
ターフェイスする内部回路または外部回路に対して充分
なＶＩＨマージンを確保することができるという効果が
ある。さらに内部電源よりも高い外部電源と、内部電源
と同じレベルの外部電源のいずれにもインターフェース
することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の入出力回路を示す回
路図である。

【図２】本発明の第１の実施形態の入出力回路における
動作タイミング図である。

【図３】本発明の第２の実施形態の出力回路を示す回路
図である。

【図４】本発明の第２の実施形態の出力回路における動
作タイミング図である。

【図５】本発明の第３の実施形態の出力回路を示す回路
図である。

【図６】本発明の第３の実施形態の出力回路における動
作タイミング図である。

【図７】本発明の第４の実施形態の出力回路を示す回路
図である。

【図８】本発明の第４の実施形態の出力回路における動
作タイミング図である。

【図９】本発明の第５の実施形態の出力回路を示す回路
図である。

【図１０】本発明の第５の実施形態の出力回路の外部と
の接続例を示す図である。

【図１１】本発明の第５の実施形態の出力回路における
動作タイミング図である。

【図１２】本発明の第６の実施形態の入力回路を示す回
路図である。

【図１３】本発明の第６の実施形態の入力回路の外部と
の接続例を示す図である。

【図１４】本発明の第６の実施形態の入力回路のＤＣ特
性を示す図である。

【図１５】本発明の第７の実施形態の入力回路を示す回
路図である。

【図１６】本発明の第７の実施形態の入力回路のＤＣ特
性を示す図である。

【図１７】本発明の第８の実施形態の入力回路を示す回
路図である。

【図１８】本発明の第９の実施形態の入力回路を示す回
路図である。

【図１９】本発明の第１０の実施形態の入力回路を示す
回路図である。

【図２０】本発明の第１１の実施形態の入力回路を示す
回路図である。

【図２１】本発明の第１１の実施形態の入力回路におけ
る動作タイミング図である。

【図２２】本発明の第１２の実施形態の入力回路を示す
回路図である。

【図２３】本発明の第１３の実施形態の入力回路を示す
回路図である。

【図２４】従来の入力回路を示す回路図である。

【図２５】従来の入力回路における動作タイミング図で
ある。

【図２６】従来の出力回路を示す回路図である。

【図２７】従来の出力回路における動作タイミング図で
ある。

【符号の説明】

Ｐ１〜Ｐ９，Ｐ３１，Ｐ３２，Ｐ３８，Ｐ３９ ＰＭＯ
Ｓトランジスタ、 Ｎ１〜Ｎ８，Ｎ３１〜Ｎ３９ ＮＭ
ＯＳトランジスタ、 ＤＬ１ 遅延回路、 ＩＮＶ１〜
ＩＮＶ４，ＩＮＶ３１，ＩＮＶ３２ インバータ、 １
ＮＡＮＤゲート、 ２，３ ＮＯＲゲート

Claims (33)

【特許請求の範囲】
1. 【請求項１】 ゲート電極が第１のノードに接続され、
   第１電極が第１の電源に接続され、第２電極が第２のノ
   ードに接続された第１のＭＯＳトランジスタと、 ゲート電極が第３のノードに接続され、第１電極が前記
   第２のノードに接続され、第２電極が第４のノードに接
   続され、基板がフローティング状態である第５のノード
   に接続された第２のＭＯＳトランジスタと、 ゲート電極が第６のノードに接続され、第１電極が前記
   第３のノードに接続され、第２電極が前記第４のノード
   に接続され、基板が前記第５のノードに接続された第３
   のＭＯＳトランジスタと、 ゲート電極が前記第６のノードに接続され、第１電極が
   前記第３のノードに接続され、第２電極が第２の電源に
   接続された第４のＭＯＳトランジスタと、 入力端子が前記第４のノードに接続され、出力端子が前
   記第６のノードに接続されたインバータとを有すること
   を特徴とする出力回路。
2. 【請求項２】 前記第３のＭＯＳトランジスタのゲート
   電極と、前記第４のトランジスタのゲート電極の間に遅
   延回路を設けたことを特徴とする請求項１記載の出力回
   路。
3. 【請求項３】 ゲート電極が前記第３のノードに接続さ
   れ、第１電極が前記第２のノードに接続され、第２電極
   および基板が前記第５のノードに接続された第５のＭＯ
   Ｓトランジスタをさらに有することを特徴とする請求項
   １記載の出力回路。
4. 【請求項４】 ゲート電極が前記第１の電源に接続さ
   れ、第１電極が前記第４のノードに接続され、第２電極
   および基板が前記第５のノードに接続された第５のＭＯ
   Ｓトランジスタをさらに有することを特徴とする請求項
   １記載の出力回路。
5. 【請求項５】 前記第１のノードに接続する第１の入力
   端子と、 第７のノードに接続する第２の入力端子と、 前記第４のノードに接続する出力端子と、 ゲート電極が前記第７のノードに接続され、第１電極が
   前記第２の電源に接続され、第１電極が前記第４のノー
   ドに接続された第５のＭＯＳトランジスタとをさらに有
   することを特徴とする請求項１記載の出力回路。
6. 【請求項６】 ゲート電極が第１のノードに接続され、
   第１電極が第１の電源に接続され、第２電極が第２のノ
   ードに接続された第１のＭＯＳトランジスタと、 ゲート電極が第３のノードに接続され、第１電極が前記
   第２のノードに接続され、第２電極が第４のノードに接
   続され、基板がフローティング状態である第５のノード
   に接続された第２のＭＯＳトランジスタと、 ゲート電極が第６のノードに接続され、第１電極が前記
   第３のノードに接続され、第２電極が前記第４のノード
   に接続され、基板が前記第５のノードに接続された第３
   のＭＯＳトランジスタと、 ゲート電極が前記第１の電源に接続され、第１電極が前
   記第４のノードに接続され、第２電極が第７のノードに
   接続された第４のＭＯＳトランジスタと、 ゲート電極が前記第３のノードに接続され、第１電極が
   前記第７のノードに接続され、第２電極が前記第４のノ
   ードに接続され、基板が前記第５のノードに接続された
   第５のＭＯＳトランジスタと、 入力端子が前記第７のノードに接続され、出力端子が第
   ８のノードに接続されたインバータと、 ゲート電極が前記第８のノードに接続され、第１電極が
   第２の電源に接続され、第２電極が前記第６のノードに
   接続された第６のＭＯＳトランジスタと、 ゲート電極が前記第１の電源に接続され、第１電極が前
   記第６のノードに接続され、第２電極が前記第３のノー
   ドに接続された第７のＭＯＳトランジスタとを有するこ
   とを特徴とする出力回路。
7. 【請求項７】 ゲート電極および第１電極が前記第１の
   電源に接続され、第２電極が前記第７のノードに接続さ
   れた第８のＭＯＳトランジスタをさらに有することを特
   徴とする請求項６記載の出力回路。
8. 【請求項８】 ゲート電極が前記第３のノードに接続さ
   れ、第１電極が前記第２のノードに接続され、第２電極
   および基板が前記第５のノードに接続された第８のＭＯ
   Ｓトランジスタをさらに有することを特徴とする請求項
   ６記載の出力回路。
9. 【請求項９】 ゲート電極が前記第１の電源に接続さ
   れ、第１電極が前記第４のノードに接続され、第２電極
   および基板が前記第５のノードに接続された第８のＭＯ
   Ｓトランジスタをさらに有することを特徴とする請求項
   ６記載の出力回路。
10. 【請求項１０】 前記第１のノードに接続する第１の入
    力端子と、 第９のノードに接続する第２の入力端子と、 前記第４のノードに接続する出力端子と、 ゲート電極が前記第９のノードに接続され、第１電極が
    前記第２の電源に接続され、第２電極が第１０のノード
    に接続された第８のＭＯＳトランジスタと、 ゲート電極が前記第１の電源に接続され、第１電極が前
    記第１０のノードに接続され、第２電極が前記第４のノ
    ードに接続された第９のＭＯＳトランジスタとをさらに
    有することを特徴とする請求項６記載の出力回路。
11. 【請求項１１】 ゲート電極が第１のノードに接続さ
    れ、第１電極が第１の電源に接続され、第２電極が第２
    のノードに接続された第１のＭＯＳトランジスタと、 ゲート電極が第３のノードに接続され、第１電極が前記
    第２のノードに接続され、第２電極が第４のノードに接
    続され、基板がフローティング状態である第５のノード
    に接続された第２のＭＯＳトランジスタと、 ゲート電極が第６のノードに接続され、第１電極が前記
    第３のノードに接続され、第２電極が前記第４のノード
    に接続され、基板が前記第５のノードに接続された第３
    のＭＯＳトランジスタと、 ゲート電極が前記第１の電源に接続され、第１電極が前
    記第４のノードに接続され、第２電極が第７のノードに
    接続された第４のＭＯＳトランジスタと、 ゲート電極が前記第３のノードに接続され、第１電極が
    前記第７のノードに接続され、第２電極が前記第４のノ
    ードに接続され、基板が前記第５のノードに接続された
    第５のＭＯＳトランジスタと、 第１入力端子が前記第７のノードに接続され、第２入力
    端子が第８のノードに接続され、出力端子が第９のノー
    ドに接続されたＮＯＲゲートと、 ゲート電極が前記第９のノードに接続され、第１電極が
    第２の電源に接続され、第２電極が第１０のノードに接
    続された第６のＭＯＳトランジスタと、 ゲート電極が前記第１の電源に接続され、第１電極が前
    記第１０のノードに接続され、第２電極が前記第３のノ
    ードに接続された第７のＭＯＳトランジスタと、 ゲート電極が前記第１の電源に接続され、第１電極が前
    記第３のノードに接続され、第２電極が第１１のノード
    に接続された第８のＭＯＳトランジスタと、 ゲート電極が前記第８のノードに接続され、第１電極が
    前記第１１のノードに接続され、第２電極が前記第１の
    ノードに接続された第９のＭＯＳトランジスタと、 ゲート電極が第１２のノードに接続され、第１電極が前
    記第１０のノードに接続され、第２電極が前記第６のノ
    ードに接続された第１０のＭＯＳトランジスタと、 ゲート電極が前記第１２のノードに接続され、第１電極
    が前記第１の電源に接続され、第２電極が前記第６のノ
    ードに接続された第１１のＭＯＳトランジスタとを有す
    ることを特徴とする出力回路。
12. 【請求項１２】 ゲート電極および第１電極が前記第１
    の電源に接続され、第２電極が前記第７のノードに接続
    された第１２のＭＯＳトランジスタをさらに有すること
    を特徴とする請求項１１記載の出力回路。
13. 【請求項１３】 ゲート電極が前記第３のノードに接続
    され、第１電極が前記第２のノードに接続され、第２電
    極および基板が前記第５のノードに接続された第１２の
    ＭＯＳトランジスタをさらに有することを特徴とする請
    求項１１記載の出力回路。
14. 【請求項１４】 ゲート電極が前記第１の電源に接続さ
    れ、第１電極が前記第４のノードに接続され、第２電極
    および基板が前記第５のノードに接続された第１２のＭ
    ＯＳトランジスタをさらに有することを特徴とする請求
    項１１記載の出力回路。
15. 【請求項１５】 前記第１のノードに接続する第１の入
    力端子と、 第１３のノードに接続する第２の入力端子と、 前記第１２のノードに接続する第３の入力端子と、 前記第８のノードに接続する第４の入力端子と、 前記第４のノードに接続する出力端子と、 ゲート電極が前記第１３のノードに接続され、第１電極
    が前記第２の電源に接続され、第２電極が第１４のノー
    ドに接続された第１２のＭＯＳトランジスタと、 ゲート電極が前記第１の電源に接続され、第１電極が前
    記第１４のノードに接続され、第２電極が前記第４のノ
    ードに接続された第１３のＭＯＳトランジスタとをさら
    に有することを特徴とする請求項１１記載の出力回路。
16. 【請求項１６】 ゲート電極および第１電極が第１の電
    源に接続され、第２電極が第１のノードに接続された第
    １のＭＯＳトランジスタと、 ゲート電極が第２のノードに接続され、第１電極が前記
    第１のノードに接続され、第２電極が第３のノードに接
    続され、基板がフローティング状態である第４のノード
    に接続された第２のＭＯＳトランジスタと、 ゲート電極が前記第１の電源に接続され、第１電極が前
    記第２のノードに接続され、第２電極が前記第３のノー
    ドに接続され、基板が前記第４のノードに接続された第
    ３のＭＯＳトランジスタと、 ゲート電極が前記第１の電源に接続され、第１電極が前
    記第３のノードに接続され、第２電極が第５のノードに
    接続された第４のＭＯＳトランジスタと、 ゲート電極が前記第２のノードに接続され、第１電極が
    前記第５のノードに接続され、第２電極が前記第３のノ
    ードに接続され、基板が前記第４のノードに接続された
    第５のＭＯＳトランジスタと、 入力端子が前記第５のノードに接続され、出力端子が第
    ６のノードに接続されたインバータと、 ゲート電極が前記第６のノードに接続され、第１電極が
    第２の電源に接続され、第２電極が第７のノードに接続
    された第６のＭＯＳトランジスタと、 ゲート電極が前記第１の電源に接続され、第１電極が前
    記第７のノードに接続され、第２電極が前記第２のノー
    ドに接続された第７のＭＯＳトランジスタとを有するこ
    とを特徴とする入力回路。
17. 【請求項１７】 ゲート電極および第１電極が前記第１
    の電源に接続され、第２電極が前記第５のノードに接続
    された第８のＭＯＳトランジスタをさらに有することを
    特徴とする請求項１６記載の入力回路。
18. 【請求項１８】 ゲート電極が前記第２の電源に接続さ
    れ、第１電極が前記第１の電源に接続され、第２電極が
    前記第５のノードに接続された第８のＭＯＳトランジス
    タをさらに有することを特徴とする請求項１６記載の入
    力回路。
19. 【請求項１９】 ゲート電極が前記第１の電源に接続さ
    れ、第１電極が前記第５のノードに接続され、第２電極
    が前記第２の電源に接続された第８のＭＯＳトランジス
    タをさらに有することを特徴とする請求項１６記載の入
    力回路。
20. 【請求項２０】 ゲート電極が前記第１の電源に接続さ
    れ、第１電極が前記第３のノードに接続され、第２電極
    が第８のノードに接続された第８のＭＯＳトランジスタ
    と、 ゲート電極が前記第８のノードに接続され、第１電極が
    前記第１の電源に接続され、第２電極が前記第３のノー
    ドに接続され、基板が前記第４のノードに接続された第
    ９のＭＯＳトランジスタとをさらに有することを特徴と
    する請求項１６記載の入力回路。
21. 【請求項２１】 ゲート電極が前記第１の電源に接続さ
    れ、第１電極が前記第２の電源に接続され、第１電極が
    第８のノードに接続された第８のＭＯＳトランジスタ
    と、 ゲート電極が前記第１の電源に接続され、第１電極が前
    記第８のノードに接続され、第２電極が前記第３のノー
    ドに接続された第９のＭＯＳトランジスタとをさらに有
    することを特徴とする請求項１６記載の入力回路。
22. 【請求項２２】 ゲート電極が前記第２のノードに接続
    され、第１電極が前記第１のノードに接続され、第２電
    極および基板が前記第４のノードに接続された第８のＭ
    ＯＳトランジスタをさらに有することを特徴とする請求
    項１６記載の入力回路。
23. 【請求項２３】 ゲート電極が前記第１の電源に接続さ
    れ、第１電極が前記第３のノードに接続され、第２電極
    および基板が前記第４のノードに接続された第８のＭＯ
    Ｓトランジスタをさらに有することを特徴とする請求項
    １６記載の入力回路。
24. 【請求項２４】 前記第３のノードに接続する入力端子
    と、 前記第５のノードに接続する出力端子と、 ゲート電極および第１電極が前記第２の電源に接続さ
    れ、第１電極が第８のノードに接続された第８のＭＯＳ
    トランジスタと、 ゲート電極が前記第１の電源に接続され、第１電極が前
    記第８のノードに接続され、第２電極が前記第３のノー
    ドに接続された第９のＭＯＳトランジスタとをさらに有
    することを特徴とする請求項１６記載の入力回路。
25. 【請求項２５】 ゲート電極が前記第１の電源に接続さ
    れ、第１電極が前記第８のノードに接続され、第２電極
    が前記第２の電源に接続された第１０のＭＯＳトランジ
    スタをさらに有することを特徴とする請求項２４記載の
    入力回路。
26. 【請求項２６】 第１のノードに接続する入力端子と、
    ゲート電極が前記第１のノードに接続され、第１電極が
    第１の電源に接続され、第２電極および基板がフローテ
    ィング状態である第２のノードに接続された第１のＭＯ
    Ｓトランジスタと、 ゲート電極が前記第１の電源に接続され、第１電極が前
    記第１のノードに接続され、第２電極が第３のノードに
    接続され、基板が前記第２のノードに接続された第２の
    ＭＯＳトランジスタと、 第１端子が前記第３のノードに接続され、第２端子が第
    ２の電源に接続された負荷回路と、 ゲート電極が前記第１の電源に接続され、第１電極が前
    記第３のノードに接続され、第２電極が第４のノードに
    接続された第３のＭＯＳトランジスタと、 入力端子が前記第４のノードに接続され、出力端子が第
    ５のノードに接続されたコンパレータ回路と、 前記第５のノードに接続された出力端子とを有すること
    を特徴とする入力回路。
27. 【請求項２７】 第１のノードに接続する入力端子と、 ゲート電極が前記第１のノードに接続され、第１電極が
    第１の電源に接続され、第２電極および基板がフローテ
    ィング状態である第２のノードに接続された第１のＭＯ
    Ｓトランジスタと、 ゲート電極が前記第１の電源に接続され、第１電極が前
    記第１のノードに接続され、第２電極が第３のノードに
    接続され、基板が前記第２のノードに接続された第２の
    ＭＯＳトランジスタと、 第１端子が前記第３のノードに接続され、第２端子が第
    ２の電源に接続された負荷回路と、 ゲート電極が前記第１の電源に接続され、第１電極が前
    記第３のノードに接続され、第２電極が第４のノードに
    接続された第３のＭＯＳトランジスタと、 ゲート電極が前記第４のノードに接続され、第１電極が
    第５のノードに接続され、第２電極が前記第２の電源に
    接続された第４のＭＯＳトランジスタと、 ゲート電極が前記第４のノードに接続され、第１電極お
    よび基板が第６のノードに接続され、第２電極が前記第
    ５のノードに接続された第５のＭＯＳトランジスタと、 入力電極が前記第５のノードに接続され、出力電極が第
    ７のノードに接続されたインバータと、 ゲート電極が前記第７のノードに接続され、第１電極が
    前記第１の電源に接続され、第２電極が前記第６のノー
    ドに接続された第６のＭＯＳトランジスタと、 ゲート電極が前記第７のノードに接続され、第１電極が
    前記第６のノードに接続され、第２電極が前記第１の電
    源に接続された第７のＭＯＳトランジスタと、 前記第７のノードに接続された出力端子とを有すること
    を特徴とする入力回路。
28. 【請求項２８】 請求項１２記載の出力回路と、請求項
    ２６または請求項２７に記載の入力回路からなり、 前記出力回路の第３の入力端子と前記入力回路の出力端
    子とを接続し、前記出力回路の出力端子を外部回路に接
    続し、前記入力回路の入力端子を前記外部回路の電源に
    接続したことを特徴とする入出力回路。
29. 【請求項２９】 ゲート電極が第１のノードに接続さ
    れ、第１電極が第１の電源に接続され、第２電極が第２
    のノードに接続された第１のＭＯＳトランジスタと、 ゲート電極が第３のノードに接続され、第１電極が前記
    第２のノードに接続され、第２電極が第４のノードに接
    続され、基板がフローティング状態である第５のノード
    に接続された第２のＭＯＳトランジスタと、 ゲート電極が前記第１の電源に接続され、第１電極が前
    記第３のノードに接続され、第２電極が前記第４のノー
    ドに接続され、基板が前記第５のノードに接続された第
    ３のＭＯＳトランジスタと、 ゲート電極が前記第１の電源に接続され、第１電極が前
    記第４のノードに接続され、第２電極が第６のノードに
    接続された第４のＭＯＳトランジスタと、 ゲート電極が前記第３のノードに接続され、第１電極が
    前記第６のノードに接続され、第２電極が前記第４のノ
    ードに接続され、基板が前記第５のノードに接続された
    第５のＭＯＳトランジスタと、 入力端子が前記第６のノードに接続され、出力端子が第
    ７のノードに接続されたインバータと、 ゲート電極が前記第７のノードに接続され、第１電極が
    第２の電源に接続され、第２電極が第８のノードに接続
    された第６のＭＯＳトランジスタと、 ゲート電極が第９のノードに接続され、第１電極が前記
    第８のノードに接続され、第２電極が第１０のノードに
    接続された第７のＭＯＳトランジスタと、 ゲート電極が第１１のノードに接続され、第１電極が前
    記第１０のノードに接続され、第２電極が前記第１のノ
    ードに接続された第８のＭＯＳトランジスタと、 ゲート電極が前記第１の電源に接続され、第１電極が前
    記第１０のノードに接続され、第２電極が前記第３のノ
    ードに接続された第９のＭＯＳトランジスタとを有する
    ことを特徴とする入出力回路。
30. 【請求項３０】 ゲート電極および第１電極が前記第１
    の電源に接続され、第２電極が前記第６のノードに接続
    された第１０のＭＯＳトランジスタをさらに有すること
    を特徴とする請求項２９記載の入出力回路。
31. 【請求項３１】 ゲート電極が前記第３のノードに接続
    され、第１電極が前記第２のノードに接続され、第２電
    極および基板が前記第５のノードに接続された第１０の
    ＭＯＳトランジスタをさらに有することを特徴とする請
    求項２９記載の入出力回路。
32. 【請求項３２】 ゲート電極が前記第１の電源に接続さ
    れ、第１電極が前記第４のノードに接続され、第２電極
    および基板が前記第５のノードに接続された第１０のＭ
    ＯＳトランジスタをさらに有することを特徴とする請求
    項２９記載の入出力回路。
33. 【請求項３３】 前記第１のノードに接続する第１の入
    力端子と、 前記第１１のノードに接続された第２の入力端子と、 前記第９のノードに接続された第３の入力端子と、 第１２のノードに接続された第４の入力端子と、 前記第６のノードに接続された出力端子と、 前記第４のノードに接続された入出力端子と、 ゲート電極が前記第１２のノードに接続され、第１電極
    が前記第２の電源に接続され、第２電極が第１３のノー
    ドに接続された第１０のＭＯＳトランジスタと、 ゲート電極が前記第１の電源に接続され、第１電極が前
    記第１３のノードに接続され、第２電極が前記第４のノ
    ードに接続された第１１のＭＯＳトランジスタとをさら
    に有することを特徴とする請求項２９記載の入力回路。