JPH04345317A - ドライバ回路、低ノイズドライバ回路及び低ノイズ低電圧スイングドライバ・レシーバ回路 - Google Patents
ドライバ回路、低ノイズドライバ回路及び低ノイズ低電圧スイングドライバ・レシーバ回路Info
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- JPH04345317A JPH04345317A JP4049518A JP4951892A JPH04345317A JP H04345317 A JPH04345317 A JP H04345317A JP 4049518 A JP4049518 A JP 4049518A JP 4951892 A JP4951892 A JP 4951892A JP H04345317 A JPH04345317 A JP H04345317A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0036—Means reducing energy consumption
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は概して集積回路デバイス
、詳細には、信号の振動や電源外乱が少なく、且つ基板
効果のないCMOSオフ・チップドライバ回路に関する
。
、詳細には、信号の振動や電源外乱が少なく、且つ基板
効果のないCMOSオフ・チップドライバ回路に関する
。
【0002】
【従来の技術】マルチチップ実装技術は高性能且つ高度
集積システムを実現する上で望ましい。この技術におい
て、チップ間の配線を提供する基板は、シングルチップ
モジュールパッケージに比べて相互接続長が短く寄生度
が低減されている。システム性能を制限することの多い
チップ間の相互接続遅延は、さらに最小化が可能である
。他方、オフ・チップドライバ(OCD)の数は集積レ
ベルの向上とともに増加する。従って、これらのドライ
バによって発生されるノイズは、特にドライバの多くが
同時に切り換えられる場合に極めて重大な関心事となる
。このノイズは同時スイッチングノイズ(di/dtノ
イズ)として知られ、電源バスの寄生インダクタンスを
横切る高速電流変化によって生じる。このノイズは偽信
号を生成し、スプリアス(疑似)スイッチングを引き起
こすことがある。
集積システムを実現する上で望ましい。この技術におい
て、チップ間の配線を提供する基板は、シングルチップ
モジュールパッケージに比べて相互接続長が短く寄生度
が低減されている。システム性能を制限することの多い
チップ間の相互接続遅延は、さらに最小化が可能である
。他方、オフ・チップドライバ(OCD)の数は集積レ
ベルの向上とともに増加する。従って、これらのドライ
バによって発生されるノイズは、特にドライバの多くが
同時に切り換えられる場合に極めて重大な関心事となる
。このノイズは同時スイッチングノイズ(di/dtノ
イズ)として知られ、電源バスの寄生インダクタンスを
横切る高速電流変化によって生じる。このノイズは偽信
号を生成し、スプリアス(疑似)スイッチングを引き起
こすことがある。
【0003】チップ間から信号を送り出すことに対応付
けられる遅延は、チップ間の相互接続を要するコンピュ
ータ及びその他のデバイスにおける最長の遅延である。 この遅延の中には、信号反射(リンギングとも称する)
等の効果を含む伝送ラインに属されているものもある。 オフ・チップドライバは、新しい状態に対して伝送ライ
ンを超高速に充電するために大量電流を高速に発生させ
ることによって、かかる遅延を最小限にするために使用
される。然しながら、そうすることによって電流の時間
に対する変化率(di/dt)は非常に高くなる。マル
チチップ実装技術の場合、同時に多数のオフ・チップド
ライバのスイッチングが行なわれる。この結果、同時に
大きなスイッチングノイズ(Ldi/dt)、ここでは
Lは電源バスの寄生インダクタンスである、が発生する
ことになる。送信チップのノイズ供給源に存在するオフ
・チップドライバは、オフ・チップレシーバ(OCR)
に給電する信号ラインへこのノイズを伝送し、偽信号と
スプリアス(疑似)スイッチングを引き起こす。このよ
うに、同時スイッチングノイズを軽減したOCDを開発
する必要が生じる。
けられる遅延は、チップ間の相互接続を要するコンピュ
ータ及びその他のデバイスにおける最長の遅延である。 この遅延の中には、信号反射(リンギングとも称する)
等の効果を含む伝送ラインに属されているものもある。 オフ・チップドライバは、新しい状態に対して伝送ライ
ンを超高速に充電するために大量電流を高速に発生させ
ることによって、かかる遅延を最小限にするために使用
される。然しながら、そうすることによって電流の時間
に対する変化率(di/dt)は非常に高くなる。マル
チチップ実装技術の場合、同時に多数のオフ・チップド
ライバのスイッチングが行なわれる。この結果、同時に
大きなスイッチングノイズ(Ldi/dt)、ここでは
Lは電源バスの寄生インダクタンスである、が発生する
ことになる。送信チップのノイズ供給源に存在するオフ
・チップドライバは、オフ・チップレシーバ(OCR)
に給電する信号ラインへこのノイズを伝送し、偽信号と
スプリアス(疑似)スイッチングを引き起こす。このよ
うに、同時スイッチングノイズを軽減したOCDを開発
する必要が生じる。
【0004】更に、同時スイッチングノイズ(Ldi/
dt)によって電源の相対的崩壊が発生し、回路は所期
目的より低い電源電圧で過渡的に動作しているので性能
低下を引き起こす。インダクタンスの値であるLには制
約があって、この値はチップ実装によって設定される。 電源崩壊を最小限にするために、同時スイッチングノイ
ズを低減することが望ましい。従って、同時スイッチン
グノイズの小さいOCDを開発する必要が更に生じる。
dt)によって電源の相対的崩壊が発生し、回路は所期
目的より低い電源電圧で過渡的に動作しているので性能
低下を引き起こす。インダクタンスの値であるLには制
約があって、この値はチップ実装によって設定される。 電源崩壊を最小限にするために、同時スイッチングノイ
ズを低減することが望ましい。従って、同時スイッチン
グノイズの小さいOCDを開発する必要が更に生じる。
【0005】チップ間で信号を送り出す際の遅延のもう
一つの原因は伝送ライン反射によるものである。信号反
射は信号ドライバーの設計において、特に、より長い相
互接続ラインを使用して超高周波信号を伝送する場合に
、重要な問題となる。従来のフルスイングドライバ/レ
シーバ設計において、OCDの出力インピーダンスが伝
送ライン特性インピーダンスに整合されていないために
過度の伝送ラインリンギングが発生する。この外部リン
ギングがオフ・チップレシーバ(OCR)のしきい値と
交差する場合、ダブルスイッチングが生じることもある
。この理由によって、受信レベルが有効であると仮定さ
れる前に遅延加算器を使用して適切な整定時間を考慮す
る必要がある。整定時間は正味長さと装荷形態の双方に
よって決まる。このように、伝送ライン特性インピーダ
ンスに整合する出力インピーダンスを有するOCDを開
発する必要がある。
一つの原因は伝送ライン反射によるものである。信号反
射は信号ドライバーの設計において、特に、より長い相
互接続ラインを使用して超高周波信号を伝送する場合に
、重要な問題となる。従来のフルスイングドライバ/レ
シーバ設計において、OCDの出力インピーダンスが伝
送ライン特性インピーダンスに整合されていないために
過度の伝送ラインリンギングが発生する。この外部リン
ギングがオフ・チップレシーバ(OCR)のしきい値と
交差する場合、ダブルスイッチングが生じることもある
。この理由によって、受信レベルが有効であると仮定さ
れる前に遅延加算器を使用して適切な整定時間を考慮す
る必要がある。整定時間は正味長さと装荷形態の双方に
よって決まる。このように、伝送ライン特性インピーダ
ンスに整合する出力インピーダンスを有するOCDを開
発する必要がある。
【0006】出力が共通ソースノードから取り出される
pチャネル上にnチャネルを形成するトーテムポール構
成を使用する回路に関するもう一つの問題は、基板効果
である。基板電圧に対してソースが変化し、その結果、
しきい値が出力電圧と共に変化することによって、かか
る回路配列の性能を低下させる。このように、基板効果
を除去したpチャネル回路上にnチャネルを成長させる
必要がある。
pチャネル上にnチャネルを形成するトーテムポール構
成を使用する回路に関するもう一つの問題は、基板効果
である。基板電圧に対してソースが変化し、その結果、
しきい値が出力電圧と共に変化することによって、かか
る回路配列の性能を低下させる。このように、基板効果
を除去したpチャネル回路上にnチャネルを成長させる
必要がある。
【0007】
【発明が解決しようとする課題】本発明の目的は、OC
D出力ノイズを最小限にするために低減出力電圧振動を
利用する改良型OCD回路を提供することである。
D出力ノイズを最小限にするために低減出力電圧振動を
利用する改良型OCD回路を提供することである。
【0008】
【課題を解決するための手段及び作用】本発明のOCD
は従来のOCDとは異なり、pチャネル上にnチャネル
を形成するトーテムポール形態に配列された2個のソー
スフォロアから構成される。ドライバ出力は共通ソース
ノードから取り出される。本発明の一実施例において、
正の電源電圧とアースとの間で振動する入力信号は両ト
ランジスタのゲートへ印加される。nチャネルトランジ
スタは出力をnチャネルトランジスタを横切るしきい値
の降下値よりも小さな正の電源電圧へ引き上げるために
使用され、pチャネルデバイスは、逆遷移に対して出力
をアース上の電圧しきい値の降下値内へ引き下げるため
に使用され、これによって出力振動が低減される。電源
とアース上で誘導されるノイズが電圧振動に比例するの
で、本発明のOCD回路によってかかるノイズを減少さ
せることになる。さらに、本発明のOCD回路は出力信
号の立ち上がり及び立ち下がり時間を制御し、これは電
源崩壊を軽減する際に更に有益である。
は従来のOCDとは異なり、pチャネル上にnチャネル
を形成するトーテムポール形態に配列された2個のソー
スフォロアから構成される。ドライバ出力は共通ソース
ノードから取り出される。本発明の一実施例において、
正の電源電圧とアースとの間で振動する入力信号は両ト
ランジスタのゲートへ印加される。nチャネルトランジ
スタは出力をnチャネルトランジスタを横切るしきい値
の降下値よりも小さな正の電源電圧へ引き上げるために
使用され、pチャネルデバイスは、逆遷移に対して出力
をアース上の電圧しきい値の降下値内へ引き下げるため
に使用され、これによって出力振動が低減される。電源
とアース上で誘導されるノイズが電圧振動に比例するの
で、本発明のOCD回路によってかかるノイズを減少さ
せることになる。さらに、本発明のOCD回路は出力信
号の立ち上がり及び立ち下がり時間を制御し、これは電
源崩壊を軽減する際に更に有益である。
【0009】本発明のOCD回路はpチャネル上にnチ
ャネルを形成するトーテムポール構成に接続され、出力
は共通ソースノードから取り出されるので、これらのト
ランジスタは基板効果を有するであろう。本発明はpチ
ャネルデバイスのnウェル及びnチャネルデバイスのp
ウェルの内の少なくともどちらか一方を出力ノードへ接
続することによって何れか一方のトランジスタ、又は両
方のトランジスタの基板効果を除去するものである。
ャネルを形成するトーテムポール構成に接続され、出力
は共通ソースノードから取り出されるので、これらのト
ランジスタは基板効果を有するであろう。本発明はpチ
ャネルデバイスのnウェル及びnチャネルデバイスのp
ウェルの内の少なくともどちらか一方を出力ノードへ接
続することによって何れか一方のトランジスタ、又は両
方のトランジスタの基板効果を除去するものである。
【0010】本発明のOCDのpチャネル上にnチャネ
ルを形成する構成はまた、OCDの出力のインピーダン
スを伝送ラインの特性インピーダンスに整合するために
も使用される。ターンオン中の一方の相補形金属酸化膜
半導体(CMOS)トランジスタの出力インピーダンス
は、約1/gm によって示される。OCDの出力イン
ピーダンスは、それぞれのソースフォロアトランジスタ
のサイズ(W/L)を調節することによって伝送ライン
の特性インピーダンスに整合されて、適切なgm の値
を得ることができる。このように、ライン上の多重反射
を除去するために、本発明のOCDによって出力伝送ラ
インをドライバエンドで終端させることを可能にする。
ルを形成する構成はまた、OCDの出力のインピーダン
スを伝送ラインの特性インピーダンスに整合するために
も使用される。ターンオン中の一方の相補形金属酸化膜
半導体(CMOS)トランジスタの出力インピーダンス
は、約1/gm によって示される。OCDの出力イン
ピーダンスは、それぞれのソースフォロアトランジスタ
のサイズ(W/L)を調節することによって伝送ライン
の特性インピーダンスに整合されて、適切なgm の値
を得ることができる。このように、ライン上の多重反射
を除去するために、本発明のOCDによって出力伝送ラ
インをドライバエンドで終端させることを可能にする。
【0011】上記第1の実施例の利点を全て備えた本発
明のもう一つの実施例において、プリ・ドライバが上記
OCDに接続されて使用される。この実施例の出力電流
のランプ率は、電源ノイズを決定するものであるが、入
力波形の立ち上がり(立ち下がり)時間に従う。このド
ライバーのdi/dtを最小限にするために、その入力
信号の線形立ち上がり(立ち下がり)は、そのドライバ
ーの入力キャパシタンスを一定の電流源から駆動するこ
とによって得られる。一定の電流プリ・ドライバ出力を
提供するプリ・ドライバ回路が設けられる。このプリ・
ドライバ回路によってドライバは線形モードで動作する
従来のドライバとは異なり、飽和状態で動作することが
可能である。このため、任意の速度に対するdi/dt
を最小限にすることによって、ドライバのソースフォロ
ア構成と結合されて、電源上に発生されるノイズを最小
限にするOCD出力電流が得られる。
明のもう一つの実施例において、プリ・ドライバが上記
OCDに接続されて使用される。この実施例の出力電流
のランプ率は、電源ノイズを決定するものであるが、入
力波形の立ち上がり(立ち下がり)時間に従う。このド
ライバーのdi/dtを最小限にするために、その入力
信号の線形立ち上がり(立ち下がり)は、そのドライバ
ーの入力キャパシタンスを一定の電流源から駆動するこ
とによって得られる。一定の電流プリ・ドライバ出力を
提供するプリ・ドライバ回路が設けられる。このプリ・
ドライバ回路によってドライバは線形モードで動作する
従来のドライバとは異なり、飽和状態で動作することが
可能である。このため、任意の速度に対するdi/dt
を最小限にすることによって、ドライバのソースフォロ
ア構成と結合されて、電源上に発生されるノイズを最小
限にするOCD出力電流が得られる。
【0012】プリ・ドライバ回路はバッファとしての働
きをし、且つ高速の電圧変化率を有する出力波形を提供
する入力インバータを含む。インバータの出力とドライ
バ回路の2個のゲート間には、それぞれ一対の電流ミラ
ー回路が接続される。電流ミラー回路は一定の電流入力
をドライバのそれぞれのゲートへ供給する。さらに、電
流ミラー回路はインバータに付与される波形の変化率よ
りも少ない電圧変化率を有する波形を提供する。また、
この回路は発生された波形の各々の立ち上がりが対応す
るOCDドライバデバイスをターンオフするために十分
な電圧レベルにおいて生じるように設計される。さらに
、電流ミラー回路は、振動の小さい出力が上昇したり下
降したりするのに必要な遅延が入力信号の立ち上がりと
立ち下がりに必要とされる遅延時間と等しくなるように
、出力の上昇及び下降速度を減速させる。かくして、同
一の遅延時間についてノイズの軽減が達成される。同様
に、プリ・ドライバ回路はトライステート動作のために
ドライバn及びpチャネルトランジスタに対し適切なオ
フ・レベルを設定する。
きをし、且つ高速の電圧変化率を有する出力波形を提供
する入力インバータを含む。インバータの出力とドライ
バ回路の2個のゲート間には、それぞれ一対の電流ミラ
ー回路が接続される。電流ミラー回路は一定の電流入力
をドライバのそれぞれのゲートへ供給する。さらに、電
流ミラー回路はインバータに付与される波形の変化率よ
りも少ない電圧変化率を有する波形を提供する。また、
この回路は発生された波形の各々の立ち上がりが対応す
るOCDドライバデバイスをターンオフするために十分
な電圧レベルにおいて生じるように設計される。さらに
、電流ミラー回路は、振動の小さい出力が上昇したり下
降したりするのに必要な遅延が入力信号の立ち上がりと
立ち下がりに必要とされる遅延時間と等しくなるように
、出力の上昇及び下降速度を減速させる。かくして、同
一の遅延時間についてノイズの軽減が達成される。同様
に、プリ・ドライバ回路はトライステート動作のために
ドライバn及びpチャネルトランジスタに対し適切なオ
フ・レベルを設定する。
【0013】この改良されたOCDのもう一つの重要な
特徴は、出力電圧レベルが活動状態の(オン)OCDト
ランジスタ上の入力信号に従うと共に、そのトランジス
タのドレインに接続される電源の電圧とは相対的に独立
している点である。OCDトランジスタの一つにおける
電流di/dtの変化によって生成されるノイズは、電
流がこれらのライン内を流れ、寄生インダクタンスがO
CDによって駆動されるオフ・チップ回路ループにおけ
るこれらのラインと直列であるために、2個の出力トラ
ンジスタのドレインに接続される電源又はアースライン
上に現われる。このように、OCDの入力信号がノイズ
の少ない別個の電源システム(「静」電源)から導出さ
れる場合、OCDの出力レベルはOCDトランジスタの
それぞれのドレイン電圧がこれらトランジスタが依然と
してソースフォロアモードで動作する範囲内にある限り
、スイッチングを行なうOCDによって誘導されるノイ
ズとは相対的に別個のものである。1つのチップから別
のチップへのデータ伝送を完成させるために、回路の検
出しきい値レベルがそのチップ上でスイッチングを行な
う任意のOCDドライバによって引き起こされるノイズ
の影響を受けないようにするために、オフ・チップレシ
ーバ(OCR)回路に対して「静」電源システムをまた
使用すべきである。
特徴は、出力電圧レベルが活動状態の(オン)OCDト
ランジスタ上の入力信号に従うと共に、そのトランジス
タのドレインに接続される電源の電圧とは相対的に独立
している点である。OCDトランジスタの一つにおける
電流di/dtの変化によって生成されるノイズは、電
流がこれらのライン内を流れ、寄生インダクタンスがO
CDによって駆動されるオフ・チップ回路ループにおけ
るこれらのラインと直列であるために、2個の出力トラ
ンジスタのドレインに接続される電源又はアースライン
上に現われる。このように、OCDの入力信号がノイズ
の少ない別個の電源システム(「静」電源)から導出さ
れる場合、OCDの出力レベルはOCDトランジスタの
それぞれのドレイン電圧がこれらトランジスタが依然と
してソースフォロアモードで動作する範囲内にある限り
、スイッチングを行なうOCDによって誘導されるノイ
ズとは相対的に別個のものである。1つのチップから別
のチップへのデータ伝送を完成させるために、回路の検
出しきい値レベルがそのチップ上でスイッチングを行な
う任意のOCDドライバによって引き起こされるノイズ
の影響を受けないようにするために、オフ・チップレシ
ーバ(OCR)回路に対して「静」電源システムをまた
使用すべきである。
【0014】
【実施例】図1は低減出力電圧振動を利用する本発明の
OCD10の概略図である。OCD10は、nチャネル
トランジスタN1とpチャネルトランジスタP1から成
る一対の相補形電界効果トランジスタ(FET)を含む
。CMOS技術における従来のOCDとは異なり、OC
D10のトランジスタN1及びP1はpチャネル上にn
チャネルを形成する非反転形のトーテムポール構成に接
続されて、ソースフォロアとして作動する。詳細には、
トランジスタN1とP1のソースは相互接続されるとと
もに出力ノードAに接続される。トランジスタN1のド
レインは電源電圧VDDに接続される。P1のドレイン
はアース電位に接続される。トランジスタP1及びN1
のゲートは入力ノードBに接続される。2個の電圧レベ
ル、即ち、VDD及びアース、はOCD10の動作を説
明するためのものである。然しながら、本発明の範囲は
OCD10の動作において使用可能な任意の2個の電圧
レベルを含み、この場合、VDDは第1の電圧電位の例
で、アースは前記第1の電圧電位より低い電圧レベルの
第2の電圧電位の例である。
OCD10の概略図である。OCD10は、nチャネル
トランジスタN1とpチャネルトランジスタP1から成
る一対の相補形電界効果トランジスタ(FET)を含む
。CMOS技術における従来のOCDとは異なり、OC
D10のトランジスタN1及びP1はpチャネル上にn
チャネルを形成する非反転形のトーテムポール構成に接
続されて、ソースフォロアとして作動する。詳細には、
トランジスタN1とP1のソースは相互接続されるとと
もに出力ノードAに接続される。トランジスタN1のド
レインは電源電圧VDDに接続される。P1のドレイン
はアース電位に接続される。トランジスタP1及びN1
のゲートは入力ノードBに接続される。2個の電圧レベ
ル、即ち、VDD及びアース、はOCD10の動作を説
明するためのものである。然しながら、本発明の範囲は
OCD10の動作において使用可能な任意の2個の電圧
レベルを含み、この場合、VDDは第1の電圧電位の例
で、アースは前記第1の電圧電位より低い電圧レベルの
第2の電圧電位の例である。
【0015】pチャネル上にnチャネルを形成する構成
を使用すると、トランジスタN1及びP1のソースが出
力ノードに接続されるために不都合な基板効果が発生す
ることになる。然しながら、接続12と14によって示
されるようにP1のnウェル及びN1のpウェルのどち
らか少なくとも一方を出力ノードに接続することによっ
て、トランジスタP1及びN1の内の少なくとも一方の
基板効果が除去される。
を使用すると、トランジスタN1及びP1のソースが出
力ノードに接続されるために不都合な基板効果が発生す
ることになる。然しながら、接続12と14によって示
されるようにP1のnウェル及びN1のpウェルのどち
らか少なくとも一方を出力ノードに接続することによっ
て、トランジスタP1及びN1の内の少なくとも一方の
基板効果が除去される。
【0016】トランジスタN1及びP1とは同一のソー
スフォロア構成に接続されるので、同様に出力でもある
これらトランジスタのソースにおける電圧は、トランジ
スタN1及びP1のゲートでの電圧からそれぞれトラン
ジスタN1とP1のしきい値電圧を差し引いたものに従
うことになる。入力が低入力電圧レベル、例えばゼロボ
ルトレベルである場合、トランジスタP1はオンとなり
、トランジスタN1はオフとなる。このように、出力電
圧はトランジスタP1のしきい値電圧(VTP1 )に
等しくなる。入力電圧が上昇するとともに、トランジス
タP1はオフされ、トランジスタN1は、入力電圧が|
VTP1 |+VTN1 と交差する時オンし始めるこ
とになる。 入力が更に上昇するにつれて、出力は、入力が入力電圧
のピーク値、一般にVDD、より1しきい値分降下する
まで入力に従うことになる。このように、トランジスタ
N1はトランジスタN1を横切るしきい値電圧降下VT
N1 より小さい電圧VDDまで出力を引上げるために
使用され、また、トランジスタP1は逆遷移については
アースを上廻るレベル|VTP1 |まで出力を引き下
げるために使用される。こうして、2.5ボルトの入力
電圧振動と、0.6ボルトのVTN1 と、−0.6ボ
ルトのVTP1 の場合、OCD10の出力は2の因子
に近い低下率の、0.6乃至1.9ボルトの間でのみ振
動することになる。出力電圧振動を低減すると、任意の
種類の出力負荷を所与の時間で駆動するために必要な電
流は減少される。それゆえに、di/dtは減少され、
その結果、同時スイッチングノイズは低減される。
スフォロア構成に接続されるので、同様に出力でもある
これらトランジスタのソースにおける電圧は、トランジ
スタN1及びP1のゲートでの電圧からそれぞれトラン
ジスタN1とP1のしきい値電圧を差し引いたものに従
うことになる。入力が低入力電圧レベル、例えばゼロボ
ルトレベルである場合、トランジスタP1はオンとなり
、トランジスタN1はオフとなる。このように、出力電
圧はトランジスタP1のしきい値電圧(VTP1 )に
等しくなる。入力電圧が上昇するとともに、トランジス
タP1はオフされ、トランジスタN1は、入力電圧が|
VTP1 |+VTN1 と交差する時オンし始めるこ
とになる。 入力が更に上昇するにつれて、出力は、入力が入力電圧
のピーク値、一般にVDD、より1しきい値分降下する
まで入力に従うことになる。このように、トランジスタ
N1はトランジスタN1を横切るしきい値電圧降下VT
N1 より小さい電圧VDDまで出力を引上げるために
使用され、また、トランジスタP1は逆遷移については
アースを上廻るレベル|VTP1 |まで出力を引き下
げるために使用される。こうして、2.5ボルトの入力
電圧振動と、0.6ボルトのVTN1 と、−0.6ボ
ルトのVTP1 の場合、OCD10の出力は2の因子
に近い低下率の、0.6乃至1.9ボルトの間でのみ振
動することになる。出力電圧振動を低減すると、任意の
種類の出力負荷を所与の時間で駆動するために必要な電
流は減少される。それゆえに、di/dtは減少され、
その結果、同時スイッチングノイズは低減される。
【0017】このため、振動の少ない低ノイズの出力を
有するOCDを使用する利点の一つに、それが電源崩壊
を最小限にするということがある。電源の崩壊は時間に
対する電流の変化率(di/dt)を乗じた電源の寄生
インダクタンス(L)に等しい。Lの値はそれ自体に課
せられた設計制約を有し、低下させることはできない。 従って、電源崩壊を最小限にするために、di/dtを
低下させることが望ましい。前述したように、OCD1
0はdi/dtの低下を達成することによって電源の崩
壊を最小限にするものである。
有するOCDを使用する利点の一つに、それが電源崩壊
を最小限にするということがある。電源の崩壊は時間に
対する電流の変化率(di/dt)を乗じた電源の寄生
インダクタンス(L)に等しい。Lの値はそれ自体に課
せられた設計制約を有し、低下させることはできない。 従って、電源崩壊を最小限にするために、di/dtを
低下させることが望ましい。前述したように、OCD1
0はdi/dtの低下を達成することによって電源の崩
壊を最小限にするものである。
【0018】pチャネル上にnチャネルを形成するソー
スフォロア構成を設けることによるOCD10のもう一
つの利点は、OCD10の出力インピーダンスが伝送ラ
インの特性インピーダンスと整合するように設計できる
ことによって、従来のフルスイングOCDに存在する信
号の反射を除去することができることにある。ソースフ
ォロアの出力インピーダンスは1/gm であり、これ
は飽和速度効果のために広範囲の入出力電圧にわたって
nチャネルデバイスN1についてはほとんど一定である
。 pチャネルデバイスP1は理想的とは言えないにしても
、依然としてかなり一定の出力インピーダンスを有する
。N1とP1のトランジスタのサイズ(W/L)を調節
し、gm の値をRO =1/gm 、但し、RO は
伝送ラインの特性インピーダンスである、となるように
選択することによって、OCD10は伝送ライン上での
信号のリンギングを抑止する。
スフォロア構成を設けることによるOCD10のもう一
つの利点は、OCD10の出力インピーダンスが伝送ラ
インの特性インピーダンスと整合するように設計できる
ことによって、従来のフルスイングOCDに存在する信
号の反射を除去することができることにある。ソースフ
ォロアの出力インピーダンスは1/gm であり、これ
は飽和速度効果のために広範囲の入出力電圧にわたって
nチャネルデバイスN1についてはほとんど一定である
。 pチャネルデバイスP1は理想的とは言えないにしても
、依然としてかなり一定の出力インピーダンスを有する
。N1とP1のトランジスタのサイズ(W/L)を調節
し、gm の値をRO =1/gm 、但し、RO は
伝送ラインの特性インピーダンスである、となるように
選択することによって、OCD10は伝送ライン上での
信号のリンギングを抑止する。
【0019】本発明のもう一つの実施例において、出力
電流のランプ率を制御することによって同時スイッチン
グノイズを低減するプリ・ドライバ回路が構成される。 また、ドライバ回路電源で発生されるノイズによって影
響されることのない振動の少ないOCD出力が得られる
。これは、プリ・ドライバ回路電源が振動の少ないドラ
イバ電源から分離されているために達成される。大部分
はノイズの存在しないプリ・ドライバからの出力は、ソ
ースフォロア構成による振動の少ないドライバ電源上の
ノイズから独立した低減振動ドライバの出力レベルを制
御する。
電流のランプ率を制御することによって同時スイッチン
グノイズを低減するプリ・ドライバ回路が構成される。 また、ドライバ回路電源で発生されるノイズによって影
響されることのない振動の少ないOCD出力が得られる
。これは、プリ・ドライバ回路電源が振動の少ないドラ
イバ電源から分離されているために達成される。大部分
はノイズの存在しないプリ・ドライバからの出力は、ソ
ースフォロア構成による振動の少ないドライバ電源上の
ノイズから独立した低減振動ドライバの出力レベルを制
御する。
【0020】図2は、電流ミラー回路18と20を含む
定電流プリ・ドライバ回路を組み込んだOCD16の概
略図である。OCD16は、nチャネル上にpチャネル
を形成する反転形トーテムポール構成に配列されたnチ
ャネルトランジスタN2とpチャネルトランジスタP2
から成る入力CMOSインバータを含む。トランジスタ
P2ならびにN2のドレインはノードBで共に接続され
る。トランジスタP2のソースは正電圧VDDQ に接
続され、この電圧VDDQ は同一の公称電圧VDDを
有するが、但し、出力ドライバを電源に配線するために
使用されるパスから別個のパスを介して電源へ配線させ
ることによって比較的「静かな」、又は、低減したノイ
ズレベルを有する電源である。トランジスタN2のソー
スはアース電位に接続される。入力信号はトランジスタ
P2ならびにN2のゲートに印加される。OCD16は
さらに、入力インバータの出力とドライバ回路22のゲ
ートとの間に接続される一対の電流ミラー回路18なら
びに20を含む。電流ミラー回路18は3個のpチャネ
ルトランジスタP3、P4、及びP5と、1個のnチャ
ネルトランジスタN3と、を含む。トランジスタP3な
らびにP4のソースはVDDQ に接続される。トラン
ジスタP3ならびにP4のゲートはノードCで共に接続
される。トランジスタP3ならびにN3のドレインもま
た、ノードCで共に接続される。トランジスタN3のゲ
ートはVDDQ に接続され、トランジスタN3のソー
スはアースに接続される。トランジスタP4のドレイン
はノードDでトランジスタP5のソースに接続される。 トランジスタP5のゲートはノードBで入力インバータ
の出力に結合され、トランジスタP5のドレインはアー
スに接続される。電流ミラー回路20は3個のnチャネ
ルデバイスN4、N5、ならびにN6と、1個のpチャ
ネルデバイスP6、とを有する。トランジスタN4のド
レインとトランジスタP6のソースはVDDQ に接続
される。トランジスタN4のゲートはノードBに結合さ
れ、トランジスタP6のゲートはアースに接続される。 トランジスタN4のソースはノードEでトランジスタN
5のドレインに接続される。トランジスタN5のゲート
と、トランジスタN6ならびにP6のドレインとはノー
ドFで互いに結合される。トランジスタN6のドレイン
はトランジスタN6のゲートに接続される。トランジス
タN5ならびにN6のソースはアースに結合される。O
CD16は、pチャネル上にnチャネルを形成するトー
テムポール形態に配列されたnチャネルトランジスタN
7ならびにpチャネルトランジスタP7を含むドライバ
回路22を有する。電流ミラー回路18の出力は、トラ
ンジスタN7のゲートに印加され、電流ミラー回路20
の出力はトランジスタP7のゲートに印加される。トラ
ンジスタN7ならびにP7のソースは、出力ノードGで
互いに結合される。トランジスタN7のドレインは、比
較的「ノイズの大きい」電源となり得るVDDN に接
続され、トランジスタP7のドレインはアースに接続さ
れる。トランジスタP7のnウェルならびにN7のpウ
ェルとの少なくともどちらか一方は、接続部24と26
によってそれぞれ示されるようにノードGに接続されて
、トランジスタP7ならびにN7の少なくともどちらか
一方の基板効果を除去する。電圧レベルVDDN 、V
DDQ 及びアースはOCD16の動作を説明するため
のものである。然しながら、本発明の範囲にはOCD1
6の動作に使用可能な任意の2個の電圧レベルを含まれ
る。この場合、VDDQ とVDDN とは第1の電圧
電位の例であり、アースは前記第1の電圧電位より低電
圧レベルの第2の電圧電位の例である。
定電流プリ・ドライバ回路を組み込んだOCD16の概
略図である。OCD16は、nチャネル上にpチャネル
を形成する反転形トーテムポール構成に配列されたnチ
ャネルトランジスタN2とpチャネルトランジスタP2
から成る入力CMOSインバータを含む。トランジスタ
P2ならびにN2のドレインはノードBで共に接続され
る。トランジスタP2のソースは正電圧VDDQ に接
続され、この電圧VDDQ は同一の公称電圧VDDを
有するが、但し、出力ドライバを電源に配線するために
使用されるパスから別個のパスを介して電源へ配線させ
ることによって比較的「静かな」、又は、低減したノイ
ズレベルを有する電源である。トランジスタN2のソー
スはアース電位に接続される。入力信号はトランジスタ
P2ならびにN2のゲートに印加される。OCD16は
さらに、入力インバータの出力とドライバ回路22のゲ
ートとの間に接続される一対の電流ミラー回路18なら
びに20を含む。電流ミラー回路18は3個のpチャネ
ルトランジスタP3、P4、及びP5と、1個のnチャ
ネルトランジスタN3と、を含む。トランジスタP3な
らびにP4のソースはVDDQ に接続される。トラン
ジスタP3ならびにP4のゲートはノードCで共に接続
される。トランジスタP3ならびにN3のドレインもま
た、ノードCで共に接続される。トランジスタN3のゲ
ートはVDDQ に接続され、トランジスタN3のソー
スはアースに接続される。トランジスタP4のドレイン
はノードDでトランジスタP5のソースに接続される。 トランジスタP5のゲートはノードBで入力インバータ
の出力に結合され、トランジスタP5のドレインはアー
スに接続される。電流ミラー回路20は3個のnチャネ
ルデバイスN4、N5、ならびにN6と、1個のpチャ
ネルデバイスP6、とを有する。トランジスタN4のド
レインとトランジスタP6のソースはVDDQ に接続
される。トランジスタN4のゲートはノードBに結合さ
れ、トランジスタP6のゲートはアースに接続される。 トランジスタN4のソースはノードEでトランジスタN
5のドレインに接続される。トランジスタN5のゲート
と、トランジスタN6ならびにP6のドレインとはノー
ドFで互いに結合される。トランジスタN6のドレイン
はトランジスタN6のゲートに接続される。トランジス
タN5ならびにN6のソースはアースに結合される。O
CD16は、pチャネル上にnチャネルを形成するトー
テムポール形態に配列されたnチャネルトランジスタN
7ならびにpチャネルトランジスタP7を含むドライバ
回路22を有する。電流ミラー回路18の出力は、トラ
ンジスタN7のゲートに印加され、電流ミラー回路20
の出力はトランジスタP7のゲートに印加される。トラ
ンジスタN7ならびにP7のソースは、出力ノードGで
互いに結合される。トランジスタN7のドレインは、比
較的「ノイズの大きい」電源となり得るVDDN に接
続され、トランジスタP7のドレインはアースに接続さ
れる。トランジスタP7のnウェルならびにN7のpウ
ェルとの少なくともどちらか一方は、接続部24と26
によってそれぞれ示されるようにノードGに接続されて
、トランジスタP7ならびにN7の少なくともどちらか
一方の基板効果を除去する。電圧レベルVDDN 、V
DDQ 及びアースはOCD16の動作を説明するため
のものである。然しながら、本発明の範囲にはOCD1
6の動作に使用可能な任意の2個の電圧レベルを含まれ
る。この場合、VDDQ とVDDN とは第1の電圧
電位の例であり、アースは前記第1の電圧電位より低電
圧レベルの第2の電圧電位の例である。
【0021】OCD16の同時スイッチングノイズを減
少させる上で2つの考慮すべき事柄がある。まず、従来
のフルスイングOCDにおいてと同一のチップ間遅延時
間に対するOCD16の出力の同時スイッチングノイズ
を軽減することが望ましい。第2に、トランジスタN7
中へ流入する電流Iは、トランジスタN7のソースにお
ける電圧がその目的値に対して立ち上がる時間とともに
線形に変化する。この条件は最小のdi/dt設計を付
与する。即ち、di/dtは一定である。
少させる上で2つの考慮すべき事柄がある。まず、従来
のフルスイングOCDにおいてと同一のチップ間遅延時
間に対するOCD16の出力の同時スイッチングノイズ
を軽減することが望ましい。第2に、トランジスタN7
中へ流入する電流Iは、トランジスタN7のソースにお
ける電圧がその目的値に対して立ち上がる時間とともに
線形に変化する。この条件は最小のdi/dt設計を付
与する。即ち、di/dtは一定である。
【0022】高出力電圧から低出力電圧へと下降する間
におけるOCD16の出力の動作は、低出力電圧から高
出力電圧へと立ち上がる間の動作と対称して逆となるこ
とは当業者によって理解されるであろう。さらに、トラ
ンジスタP7と電流ミラー回路20の動作はそれぞれト
ランジスタN7と電流ミラー回路18の動作の対称した
補数になることも理解される。このように、後述する説
明において、OCD16の動作は、出力の立ち上がり、
電流ミラー回路18、及びnチャネルトランジスタN7
に関してのみ説明される。
におけるOCD16の出力の動作は、低出力電圧から高
出力電圧へと立ち上がる間の動作と対称して逆となるこ
とは当業者によって理解されるであろう。さらに、トラ
ンジスタP7と電流ミラー回路20の動作はそれぞれト
ランジスタN7と電流ミラー回路18の動作の対称した
補数になることも理解される。このように、後述する説
明において、OCD16の動作は、出力の立ち上がり、
電流ミラー回路18、及びnチャネルトランジスタN7
に関してのみ説明される。
【0023】ノードGにおける出力が低出力電圧から高
出力電圧へと上昇する際に掛かる時間と比較してゼロボ
ルトからVDDへ実質的にゼロ時間で立ち上がることに
なるプリ・ドライバ回路(ノードB)に対するステップ
入力信号を有することが望ましい。後者は、プリ・ドラ
イバ回路18のパラメータによって決定される制御され
た立ち上がり時間τC を有する。ノードBにおける電
圧がゼロボルトの時、トランジスタN7はオフであり、
トランジスタP7はオンである。このように、出力電圧
はトランジスタP7のしきい値電圧の大きさ(絶対値)
、即ち、|VTP7 |、に等しくなる。トランジスタ
P4ならびにP5は、ノードDにおける電圧をほぼVT
N7 +|VTP7 |のトランジスタN7のオンされ
た時の電圧をちょうど下廻るように維持するためのもの
である。ノードBにおける信号がゼロボルトからVDD
へ実質的にゼロ時間で立ち上がる場合、ノードDにおけ
る電圧は制御された立ち上がり時間でVTN7 +|V
TP7 |からVDDに立ち上がり始める。出力ノード
、即ち、ノードGはさらに、実質的に同一時間で|VT
P7 |からVDD−VTN7 に立ち上がる。さらに
、この上昇の間に、ノードEにおける電圧は、ゼロボル
トからデバイスP7をオフにし、且つ、それをオフ状態
に維持するVDD−|VTP7 |−VTN7 まで上
昇することになる。
出力電圧へと上昇する際に掛かる時間と比較してゼロボ
ルトからVDDへ実質的にゼロ時間で立ち上がることに
なるプリ・ドライバ回路(ノードB)に対するステップ
入力信号を有することが望ましい。後者は、プリ・ドラ
イバ回路18のパラメータによって決定される制御され
た立ち上がり時間τC を有する。ノードBにおける電
圧がゼロボルトの時、トランジスタN7はオフであり、
トランジスタP7はオンである。このように、出力電圧
はトランジスタP7のしきい値電圧の大きさ(絶対値)
、即ち、|VTP7 |、に等しくなる。トランジスタ
P4ならびにP5は、ノードDにおける電圧をほぼVT
N7 +|VTP7 |のトランジスタN7のオンされ
た時の電圧をちょうど下廻るように維持するためのもの
である。ノードBにおける信号がゼロボルトからVDD
へ実質的にゼロ時間で立ち上がる場合、ノードDにおけ
る電圧は制御された立ち上がり時間でVTN7 +|V
TP7 |からVDDに立ち上がり始める。出力ノード
、即ち、ノードGはさらに、実質的に同一時間で|VT
P7 |からVDD−VTN7 に立ち上がる。さらに
、この上昇の間に、ノードEにおける電圧は、ゼロボル
トからデバイスP7をオフにし、且つ、それをオフ状態
に維持するVDD−|VTP7 |−VTN7 まで上
昇することになる。
【0024】ノードB、DならびにE、及び出力ノード
Gにおける各電圧間の関係は、図3乃至図6に示される
。これらの図から、OCD16の出力立ち上がり時間は
ノードDの信号の立ち上がり時間によって制御されるこ
とが理解できる。
Gにおける各電圧間の関係は、図3乃至図6に示される
。これらの図から、OCD16の出力立ち上がり時間は
ノードDの信号の立ち上がり時間によって制御されるこ
とが理解できる。
【0025】出力ノードGから抵抗負荷へ流れる電流i
は、トランジスタN7のゲート・ソース間電圧に比例す
る。以下の通りである。
は、トランジスタN7のゲート・ソース間電圧に比例す
る。以下の通りである。
【0026】
【数1】
【0027】この場合、IはトランジスタN7のゲート
に流れる電流を示し、CN7はトランジスタN7の有効
入力キャパシタンスを示す。N7のキャパシタンスは、
N7がオンした後はほとんど一定であるので、望ましく
は、一定のdi/dtを得るためにP4の広範囲なドレ
イン・ソース間電圧(VDSP4)にわたってIは一定
であるべきである。トランジスタP3ならびにP4への
共通信号は、それ自体でこれらのデバイスを流れる電流
をトランジスタN3における基準電流に比例させるよう
に調節する。所望の基準電流は、リトグラフィに対し非
感知性であるように十分大きいものが選択されるトラン
ジスタN3の寸法によって決定される。基準電流はトラ
ンジスタP4で再生されて、トランジスタP5内に流れ
るのは、トランジスタN7がオフの場合である。トラン
ジスタP5のゲートにおける信号がトランジスタP5を
オフにすると、トランジスタP4内の反射された基準電
流はトランジスタN7のゲート内へ流れる。その後、ト
ランジスタN7のゲートにおける電圧は、基準電流とゲ
ートキャパシタンスとによって決定される速度で立ち上
がる。トランジスタP4を流れる電流は、トランジスタ
P3ならびにP4の寸法(W/L)がトランジスタP3
ならびにP4のゲート上の駆動電圧の大きさ(絶対値)
が|VTP4 |をちょうど上廻る値に安定するように
選ばれるため、VDSP4の広範囲にわたって一定にな
る。また、トランジスタP3ならびにP4とが同一のし
きい値電圧を有するようにトランジスタP3ならびにP
4のチャネル長が同一であることが必要である。かくし
て、トランジスタP4は飽和モードで動作することによ
って、Iが一定である間は広範囲のVDSP4を提供す
ることになる。 トランジスタP5は、ノードDにおける電圧を、オンす
る前にトランジスタN7のオンした時の電圧をちょうど
下回るように設定するためのものである。
に流れる電流を示し、CN7はトランジスタN7の有効
入力キャパシタンスを示す。N7のキャパシタンスは、
N7がオンした後はほとんど一定であるので、望ましく
は、一定のdi/dtを得るためにP4の広範囲なドレ
イン・ソース間電圧(VDSP4)にわたってIは一定
であるべきである。トランジスタP3ならびにP4への
共通信号は、それ自体でこれらのデバイスを流れる電流
をトランジスタN3における基準電流に比例させるよう
に調節する。所望の基準電流は、リトグラフィに対し非
感知性であるように十分大きいものが選択されるトラン
ジスタN3の寸法によって決定される。基準電流はトラ
ンジスタP4で再生されて、トランジスタP5内に流れ
るのは、トランジスタN7がオフの場合である。トラン
ジスタP5のゲートにおける信号がトランジスタP5を
オフにすると、トランジスタP4内の反射された基準電
流はトランジスタN7のゲート内へ流れる。その後、ト
ランジスタN7のゲートにおける電圧は、基準電流とゲ
ートキャパシタンスとによって決定される速度で立ち上
がる。トランジスタP4を流れる電流は、トランジスタ
P3ならびにP4の寸法(W/L)がトランジスタP3
ならびにP4のゲート上の駆動電圧の大きさ(絶対値)
が|VTP4 |をちょうど上廻る値に安定するように
選ばれるため、VDSP4の広範囲にわたって一定にな
る。また、トランジスタP3ならびにP4とが同一のし
きい値電圧を有するようにトランジスタP3ならびにP
4のチャネル長が同一であることが必要である。かくし
て、トランジスタP4は飽和モードで動作することによ
って、Iが一定である間は広範囲のVDSP4を提供す
ることになる。 トランジスタP5は、ノードDにおける電圧を、オンす
る前にトランジスタN7のオンした時の電圧をちょうど
下回るように設定するためのものである。
【0028】出力トランジスタN7ならびにP7がとも
に同時的にオフされることが可能であるように別々の入
力信号を電流ミラー回路18と20に印加することによ
って、OCD16のトライステートモードにおける作動
が容易化され得ることは当業者によって理解される。P
5ならびにN4のゲートに印加されたこれら個々の入力
信号はそれぞれ、上記の如きOCD16の正常動作中に
おいては共に同一であるが、但し、P5のゲート上のア
ースならびにN4のゲート上のVDDが、OCD16の
両出力トランジスタをオフにするようにさせる。また、
OCD16内の電源ラインVDDN ならびにVDDQ
を分離する上で使用される同一原理はアース線に対し
ても使用され得ることがさらに理解される。かくして、
ドライバ回路22のアース接続は個別の経路を介してシ
ステムアースに提供されることになる。
に同時的にオフされることが可能であるように別々の入
力信号を電流ミラー回路18と20に印加することによ
って、OCD16のトライステートモードにおける作動
が容易化され得ることは当業者によって理解される。P
5ならびにN4のゲートに印加されたこれら個々の入力
信号はそれぞれ、上記の如きOCD16の正常動作中に
おいては共に同一であるが、但し、P5のゲート上のア
ースならびにN4のゲート上のVDDが、OCD16の
両出力トランジスタをオフにするようにさせる。また、
OCD16内の電源ラインVDDN ならびにVDDQ
を分離する上で使用される同一原理はアース線に対し
ても使用され得ることがさらに理解される。かくして、
ドライバ回路22のアース接続は個別の経路を介してシ
ステムアースに提供されることになる。
【0029】低減された振動ドライバと共働するために
、レシーバによって幾つかの要求条件を満たす必要があ
る。レシーバは低減された入力電圧振動を検出且つノイ
ズを除去し、フルスイング(0ボルトからVDD)のデ
ィジタル出力を有する必要がある。単純なCMOSイン
バータは、許容差ならびにノイズが適宜に制御される場
合にはこの機能を提供することができる。振動の軽減に
よって、インバータデバイスの一方又は他方は電流を伝
導することになるが、これは有害ではない。公称条件な
らびにノイズの存在しない時については、入力信号が十
分とされる時間の半分以上にわたって振動する場合に、
かかる回路はその出力状態を切り換えることになる。
、レシーバによって幾つかの要求条件を満たす必要があ
る。レシーバは低減された入力電圧振動を検出且つノイ
ズを除去し、フルスイング(0ボルトからVDD)のデ
ィジタル出力を有する必要がある。単純なCMOSイン
バータは、許容差ならびにノイズが適宜に制御される場
合にはこの機能を提供することができる。振動の軽減に
よって、インバータデバイスの一方又は他方は電流を伝
導することになるが、これは有害ではない。公称条件な
らびにノイズの存在しない時については、入力信号が十
分とされる時間の半分以上にわたって振動する場合に、
かかる回路はその出力状態を切り換えることになる。
【0030】その他の手段として、伝達特性にある程度
のヒステリシスを備えたオフ・チップレシーバ(OCR
)を提供することが上げられる。ヒステリシスを有しな
い単純なインバータと比較すると、この回路は、ライン
からの入力信号が一定時間の半分よりも大きな量だけ振
動する場合にのみその出力状態を切り換えることになる
。かかる回路は図7に示される。OCR回路28は5個
のpチャネルトランジスタT1 、T2 、T5 、T
7 ならびにT9 と、5個のnチャネルトランジスタ
T3 、T4 、T6 、T8 ならびにT10とを含
む。入力が所与のレベルにある場合(例えば、1.9V
で「ハイ」レベルにある場合)、第1段階の出力は逆極
性(例えば、0ボルトで「ロー」)を有する。この出力
はレシーバデバイスT5 又はT6 の一方又は他方(
例えば、T5 )をオンさせる。かかるレシーバデバイ
スは、入力ライン上のノイズからは影響を受けないオフ
状態にとどまることを確証するために、T2 又はT3
(例えば、この場合にはT2 )のどちらか一方のソ
ース電圧を調節するためのフィードバック経路(例えば
、T1 、T5 )を提供することによって逆状態へス
イッチングすることを回避する傾向がある。デバイス幅
を正確に選択することによって、回路は所望の入力信号
レベル(例えば、この場合では約1V)でスイッチング
を行なうことを可能にする。この回路は、入力デバイス
(T2 とT3 )のスタックにある中心のインバータ
を通るリーク電流をオフするが、フィードバックデバイ
スを介して直流電流を若干引き込むので、このため小量
の直流電力を消費する。図7は、比較的ノイズから解放
された電源VDDQ に接続されるOCR回路を示す。 これは、より小さな信号の振動が検出されるので、望ま
しい。
のヒステリシスを備えたオフ・チップレシーバ(OCR
)を提供することが上げられる。ヒステリシスを有しな
い単純なインバータと比較すると、この回路は、ライン
からの入力信号が一定時間の半分よりも大きな量だけ振
動する場合にのみその出力状態を切り換えることになる
。かかる回路は図7に示される。OCR回路28は5個
のpチャネルトランジスタT1 、T2 、T5 、T
7 ならびにT9 と、5個のnチャネルトランジスタ
T3 、T4 、T6 、T8 ならびにT10とを含
む。入力が所与のレベルにある場合(例えば、1.9V
で「ハイ」レベルにある場合)、第1段階の出力は逆極
性(例えば、0ボルトで「ロー」)を有する。この出力
はレシーバデバイスT5 又はT6 の一方又は他方(
例えば、T5 )をオンさせる。かかるレシーバデバイ
スは、入力ライン上のノイズからは影響を受けないオフ
状態にとどまることを確証するために、T2 又はT3
(例えば、この場合にはT2 )のどちらか一方のソ
ース電圧を調節するためのフィードバック経路(例えば
、T1 、T5 )を提供することによって逆状態へス
イッチングすることを回避する傾向がある。デバイス幅
を正確に選択することによって、回路は所望の入力信号
レベル(例えば、この場合では約1V)でスイッチング
を行なうことを可能にする。この回路は、入力デバイス
(T2 とT3 )のスタックにある中心のインバータ
を通るリーク電流をオフするが、フィードバックデバイ
スを介して直流電流を若干引き込むので、このため小量
の直流電力を消費する。図7は、比較的ノイズから解放
された電源VDDQ に接続されるOCR回路を示す。 これは、より小さな信号の振動が検出されるので、望ま
しい。
【0031】図8ならびに図9は、出力をハイからロー
の論理レベルへスイッチングする際の従来の同時スイッ
チングフルスイングドライバ40個について実際のdi
/dtノイズ測定値を示す。
の論理レベルへスイッチングする際の従来の同時スイッ
チングフルスイングドライバ40個について実際のdi
/dtノイズ測定値を示す。
【0032】図10ならびに図11は、ハイからローの
論理レベルへスイッチングする出力を有する本発明の同
時スイッチング低減振動ドライバ40個についての実際
のdi/dtノイズ測定値を示す。
論理レベルへスイッチングする出力を有する本発明の同
時スイッチング低減振動ドライバ40個についての実際
のdi/dtノイズ測定値を示す。
【0033】図8ならびに図9を図10ならびに図11
と比較することによって、従来のフルスイングOCDに
より生成される静止レシーバ入力ノイズとアースノイズ
の大きさは、低減振動OCDのほぼ5乃至6倍であるこ
とが判る。このデータから、同時にスイッチング可能な
OCDの数は、従来のフルスイング設計の代わりに低減
振動OCDが使用される場合に5乃至6個の因数分だけ
増加することが結論となり得る。他方、低減振動I/O
方式ほ指示する前提は0.6と1.9ボルトのオフセッ
ト論理レベルであるので、OCR入力に残されるノイズ
マージンは0.0と2.5ボルトレベルの場合から実質
的に半分カットされる。かくして、許容可能な同時スイ
ッチングの正味増加は2.5乃至3の範囲内にある可能
性がより大きい。
と比較することによって、従来のフルスイングOCDに
より生成される静止レシーバ入力ノイズとアースノイズ
の大きさは、低減振動OCDのほぼ5乃至6倍であるこ
とが判る。このデータから、同時にスイッチング可能な
OCDの数は、従来のフルスイング設計の代わりに低減
振動OCDが使用される場合に5乃至6個の因数分だけ
増加することが結論となり得る。他方、低減振動I/O
方式ほ指示する前提は0.6と1.9ボルトのオフセッ
ト論理レベルであるので、OCR入力に残されるノイズ
マージンは0.0と2.5ボルトレベルの場合から実質
的に半分カットされる。かくして、許容可能な同時スイ
ッチングの正味増加は2.5乃至3の範囲内にある可能
性がより大きい。
【0034】図12は、200個の従来の同時スイッチ
ングフルスイングOCDの電源VDDとアースGNDノ
イズの疑似プロットを示す図である。図13は、本発明
による同時スイッチング低減振動OCD200個に対す
るVDDとアースノイズの疑似プロットを示す図である
。図12ならびに図13を比較することによって判るよ
うに、低減振動OCDのdi/dtノイズの最大値は、
従来のフルスイングOCDよりも小さい約4の因数であ
る。有効寄生インダクタンスに対するpH値が250で
あると仮定した場合、VDDならびにGNDの両方に対
する最大電源崩壊は、従来のフルスイングOCDの2.
0Vに対して、低減振動OCDについては0.5Vであ
る。
ングフルスイングOCDの電源VDDとアースGNDノ
イズの疑似プロットを示す図である。図13は、本発明
による同時スイッチング低減振動OCD200個に対す
るVDDとアースノイズの疑似プロットを示す図である
。図12ならびに図13を比較することによって判るよ
うに、低減振動OCDのdi/dtノイズの最大値は、
従来のフルスイングOCDよりも小さい約4の因数であ
る。有効寄生インダクタンスに対するpH値が250で
あると仮定した場合、VDDならびにGNDの両方に対
する最大電源崩壊は、従来のフルスイングOCDの2.
0Vに対して、低減振動OCDについては0.5Vであ
る。
【0035】
【発明の効果】本発明は上記のように構成されているの
で、低減した出力電圧振動を利用してOCD出力ノイズ
を最小限にすることができる。
で、低減した出力電圧振動を利用してOCD出力ノイズ
を最小限にすることができる。
【図1】本発明に従って低減された出力電圧振動を利用
するOCD回路の概略図である。
するOCD回路の概略図である。
【図2】本発明に従って、一定の電流プリ・ドライバ回
路及び低減出力電圧振動を利用するOCD回路の概略図
である。
路及び低減出力電圧振動を利用するOCD回路の概略図
である。
【図3】入力が低入力電圧から高入力電圧へ立ち上がり
、その後、低入力電圧へ逆戻りする時の図2のOCDの
ノードBにおける電圧図である。
、その後、低入力電圧へ逆戻りする時の図2のOCDの
ノードBにおける電圧図である。
【図4】入力信号が低入力電圧から高入力電圧へ立ち上
がり、その後、低入力電圧へ逆戻りする時の図2のOC
DのノードDにおける電圧図である。
がり、その後、低入力電圧へ逆戻りする時の図2のOC
DのノードDにおける電圧図である。
【図5】入力信号が低入力電圧から高入力電圧へ立ち上
がり、その後、低入力電圧へ逆戻りする時の図2のOC
DのノードEにおける電圧図である。
がり、その後、低入力電圧へ逆戻りする時の図2のOC
DのノードEにおける電圧図である。
【図6】入力信号が低入力電圧から高入力電圧へ立ち上
がり、その後、低入力電圧へ逆戻りする時の図2のOC
DのノードGにおける出力電圧図である。
がり、その後、低入力電圧へ逆戻りする時の図2のOC
DのノードGにおける出力電圧図である。
【図7】図2の低減振動のOCD回路によって伝送され
る2進信号を検出するために使用可能なレシーバ回路の
概略図である。
る2進信号を検出するために使用可能なレシーバ回路の
概略図である。
【図8】出力が高から低の論理レベルへスイッチングす
る時の40個の従来のフルスイングOCDを同時スイッ
チングする際のノイズ測定値の写真図である。
る時の40個の従来のフルスイングOCDを同時スイッ
チングする際のノイズ測定値の写真図である。
【図9】出力が高から低の論理レベルへスイッチングす
る時の40個の従来のフルスイングOCDを同時スイッ
チングする際のノイズ測定値の写真図である。
る時の40個の従来のフルスイングOCDを同時スイッ
チングする際のノイズ測定値の写真図である。
【図10】本発明に従って、40個の低減振動OCDを
同時にスイッチングする際のノイズ測定値の写真図であ
る。
同時にスイッチングする際のノイズ測定値の写真図であ
る。
【図11】本発明に従って、40個の低減振動OCDを
同時にスイッチングする際のノイズ測定値の写真図であ
る。
同時にスイッチングする際のノイズ測定値の写真図であ
る。
【図12】従来の200個のフルスイングOCDを同時
にスイッチングする際の電源VDDとアース(GND)
ノイズの疑似曲線図である。
にスイッチングする際の電源VDDとアース(GND)
ノイズの疑似曲線図である。
【図13】本発明に従って、200個の低減振動OCD
を同時にスイッチングする際の電源VDDとアース(G
ND)ノイズの疑似曲線図である。
を同時にスイッチングする際の電源VDDとアース(G
ND)ノイズの疑似曲線図である。
10 OCD回路
16 OCD
22 ドライバ回路
Claims (9)
- 【請求項1】 ソース、ドレインならびにゲート端子
をそれぞれ有した一対の相補形電界効果トランジスタで
あって、前記一対のトランジスタの各々のソースは出力
ノードにおいて直列接続され、前記一対のトランジスタ
の内の第1のトランジスタのドレインは第1の電圧電位
に接続され、また前記一対のトランジスタの第2のトラ
ンジスタのドレインは前記第1の電圧電位よりも低電圧
レベルの第2の電圧電位に接続され、前記一対のトラン
ジスタの各々のゲートは入力ノードに接続され、前記一
対のトランジスタの一方のウェルは前記出力ノードに接
続されている一対の相補形電界効果トランジスタを含む
ドライバ回路。 - 【請求項2】 前記第1のトランジスタはnチャネル
トランジスタであり、前記第2のトランジスタはpチャ
ネルトランジスタである請求項1記載のドライバ回路。 - 【請求項3】 ソースがノードで直列に接続されてい
る一対の相補形電界効果トランジスタであって、前記一
対の内の一方のトランジスタのドレインが第1の電圧電
位に接続され、また他方のトランジスタのドレインが前
記第1の電圧電位よりも低電圧レベルの第2の電圧電位
に接続され、前記電界効果トランジスタの各々はゲート
電極を有している一対の相補形電界効果トランジスタと
、前記ノードに接続される出力伝送ラインと、入力端子
と、電圧の所与の電圧変化率を有する入力波形を前記入
力端子に印加するために前記入力端子に接続された手段
と、前記所与の電圧変化率よりも小さな電圧変化率を有
するように生成された波形を前記ゲート電極へ印加する
ために前記生成された波形の各々の立ち上がりが前記出
力伝送ライン上に低振動低ノイズ出力波形を提供するゲ
ート電極と対応付けられるトランジスタをオフにするの
に十分な電圧レベルで行なわれるように前記入力端子と
前記ゲート電極間に接続された手段と、を含む低ノイズ
ドライバ回路。 - 【請求項4】 基板効果を除去するための手段をさら
に含む請求項3記載の低ノイズドライバ回路。 - 【請求項5】 両電界効果トランジスタのトランジス
タサイズ(W/L)がノードと伝送ラインの特性インピ
ーダンスとの間でインピーダンスの整合を行なう請求項
3記載の低ノイズドライバ回路。 - 【請求項6】 入力波形を印加する前記手段がCMO
Sインバータ回路を含む請求項3記載の低ノイズドライ
バ回路。 - 【請求項7】 前記入力端子と前記ゲート電極との間
に接続される手段が一対の電流ミラー回路を含む請求項
3記載の低ノイズドライバ回路。 - 【請求項8】 ソースがノードで直列に接続されてい
る一対の相補形電界効果トランジスタであって、前記一
対の内の一方のトランジスタのドレインが第1の電圧電
位に接続され、また他方のトランジスタのドレインが前
記第1の電圧電位よりも低電圧レベルの第2の電圧電位
に接続され、前記電界効果トランジスタの各々はゲート
電極を有している一対の相補形電界効果トランジスタと
、前記ノードに接続される出力伝送ラインと、入力端子
と、電圧の所与の電圧変化率を有する入力波形を前記入
力端子に印加するために前記入力端子に接続された手段
と、前記所与の電圧変化率よりも小さな電圧変化率を有
するように生成された波形を前記ゲート電極へ印加する
ために前記生成された波形の各々の立ち上がりが前記出
力伝送ライン上に低振動低ノイズ出力波形を提供するゲ
ート電極と対応付けられるトランジスタをオフするのに
十分な電圧レベルで行なわれるように前記入力端子と前
記ゲート電極間に接続された手段と、伝送ラインを介し
て前記ノードへ結合されるレシーバ回路と、を含む低ノ
イズ低振動ドライバ・レシーバ回路。 - 【請求項9】 前記レシーバ回路が、伝送ラインから
の入力信号が一定期間の半分よりも大きな量で振動する
場合にだけその出力状態を切り換える手段を含む請求項
8記載の低ノイズ低振動ドライバ・レシーバ回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US682753 | 1991-04-08 | ||
US07/682,753 US5206544A (en) | 1991-04-08 | 1991-04-08 | CMOS off-chip driver with reduced signal swing and reduced power supply disturbance |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04345317A true JPH04345317A (ja) | 1992-12-01 |
JP2572500B2 JP2572500B2 (ja) | 1997-01-16 |
Family
ID=24740992
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (2)
Country | Link |
---|---|
US (1) | US5206544A (ja) |
JP (1) | JP2572500B2 (ja) |
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