JPH04345317A - ドライバ回路、低ノイズドライバ回路及び低ノイズ低電圧スイングドライバ・レシーバ回路 - Google Patents

ドライバ回路、低ノイズドライバ回路及び低ノイズ低電圧スイングドライバ・レシーバ回路

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JPH04345317A
JPH04345317A JP4049518A JP4951892A JPH04345317A JP H04345317 A JPH04345317 A JP H04345317A JP 4049518 A JP4049518 A JP 4049518A JP 4951892 A JP4951892 A JP 4951892A JP H04345317 A JPH04345317 A JP H04345317A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は概して集積回路デバイス
、詳細には、信号の振動や電源外乱が少なく、且つ基板
効果のないＣＭＯＳオフ・チップドライバ回路に関する
。
【０００２】
【従来の技術】マルチチップ実装技術は高性能且つ高度
集積システムを実現する上で望ましい。この技術におい
て、チップ間の配線を提供する基板は、シングルチップ
モジュールパッケージに比べて相互接続長が短く寄生度
が低減されている。システム性能を制限することの多い
チップ間の相互接続遅延は、さらに最小化が可能である
。他方、オフ・チップドライバ（ＯＣＤ）の数は集積レ
ベルの向上とともに増加する。従って、これらのドライ
バによって発生されるノイズは、特にドライバの多くが
同時に切り換えられる場合に極めて重大な関心事となる
。このノイズは同時スイッチングノイズ（ｄｉ／ｄｔノ
イズ）として知られ、電源バスの寄生インダクタンスを
横切る高速電流変化によって生じる。このノイズは偽信
号を生成し、スプリアス（疑似）スイッチングを引き起
こすことがある。
【０００３】チップ間から信号を送り出すことに対応付
けられる遅延は、チップ間の相互接続を要するコンピュ
ータ及びその他のデバイスにおける最長の遅延である。 この遅延の中には、信号反射（リンギングとも称する）
等の効果を含む伝送ラインに属されているものもある。 オフ・チップドライバは、新しい状態に対して伝送ライ
ンを超高速に充電するために大量電流を高速に発生させ
ることによって、かかる遅延を最小限にするために使用
される。然しながら、そうすることによって電流の時間
に対する変化率（ｄｉ／ｄｔ）は非常に高くなる。マル
チチップ実装技術の場合、同時に多数のオフ・チップド
ライバのスイッチングが行なわれる。この結果、同時に
大きなスイッチングノイズ（Ｌｄｉ／ｄｔ）、ここでは
Ｌは電源バスの寄生インダクタンスである、が発生する
ことになる。送信チップのノイズ供給源に存在するオフ
・チップドライバは、オフ・チップレシーバ（ＯＣＲ）
に給電する信号ラインへこのノイズを伝送し、偽信号と
スプリアス（疑似）スイッチングを引き起こす。このよ
うに、同時スイッチングノイズを軽減したＯＣＤを開発
する必要が生じる。
【０００４】更に、同時スイッチングノイズ（Ｌｄｉ／
ｄｔ）によって電源の相対的崩壊が発生し、回路は所期
目的より低い電源電圧で過渡的に動作しているので性能
低下を引き起こす。インダクタンスの値であるＬには制
約があって、この値はチップ実装によって設定される。 電源崩壊を最小限にするために、同時スイッチングノイ
ズを低減することが望ましい。従って、同時スイッチン
グノイズの小さいＯＣＤを開発する必要が更に生じる。
【０００５】チップ間で信号を送り出す際の遅延のもう
一つの原因は伝送ライン反射によるものである。信号反
射は信号ドライバーの設計において、特に、より長い相
互接続ラインを使用して超高周波信号を伝送する場合に
、重要な問題となる。従来のフルスイングドライバ／レ
シーバ設計において、ＯＣＤの出力インピーダンスが伝
送ライン特性インピーダンスに整合されていないために
過度の伝送ラインリンギングが発生する。この外部リン
ギングがオフ・チップレシーバ（ＯＣＲ）のしきい値と
交差する場合、ダブルスイッチングが生じることもある
。この理由によって、受信レベルが有効であると仮定さ
れる前に遅延加算器を使用して適切な整定時間を考慮す
る必要がある。整定時間は正味長さと装荷形態の双方に
よって決まる。このように、伝送ライン特性インピーダ
ンスに整合する出力インピーダンスを有するＯＣＤを開
発する必要がある。
【０００６】出力が共通ソースノードから取り出される
ｐチャネル上にｎチャネルを形成するトーテムポール構
成を使用する回路に関するもう一つの問題は、基板効果
である。基板電圧に対してソースが変化し、その結果、
しきい値が出力電圧と共に変化することによって、かか
る回路配列の性能を低下させる。このように、基板効果
を除去したｐチャネル回路上にｎチャネルを成長させる
必要がある。
【０００７】
【発明が解決しようとする課題】本発明の目的は、ＯＣ
Ｄ出力ノイズを最小限にするために低減出力電圧振動を
利用する改良型ＯＣＤ回路を提供することである。
【０００８】
【課題を解決するための手段及び作用】本発明のＯＣＤ
は従来のＯＣＤとは異なり、ｐチャネル上にｎチャネル
を形成するトーテムポール形態に配列された２個のソー
スフォロアから構成される。ドライバ出力は共通ソース
ノードから取り出される。本発明の一実施例において、
正の電源電圧とアースとの間で振動する入力信号は両ト
ランジスタのゲートへ印加される。ｎチャネルトランジ
スタは出力をｎチャネルトランジスタを横切るしきい値
の降下値よりも小さな正の電源電圧へ引き上げるために
使用され、ｐチャネルデバイスは、逆遷移に対して出力
をアース上の電圧しきい値の降下値内へ引き下げるため
に使用され、これによって出力振動が低減される。電源
とアース上で誘導されるノイズが電圧振動に比例するの
で、本発明のＯＣＤ回路によってかかるノイズを減少さ
せることになる。さらに、本発明のＯＣＤ回路は出力信
号の立ち上がり及び立ち下がり時間を制御し、これは電
源崩壊を軽減する際に更に有益である。
【０００９】本発明のＯＣＤ回路はｐチャネル上にｎチ
ャネルを形成するトーテムポール構成に接続され、出力
は共通ソースノードから取り出されるので、これらのト
ランジスタは基板効果を有するであろう。本発明はｐチ
ャネルデバイスのｎウェル及びｎチャネルデバイスのｐ
ウェルの内の少なくともどちらか一方を出力ノードへ接
続することによって何れか一方のトランジスタ、又は両
方のトランジスタの基板効果を除去するものである。
【００１０】本発明のＯＣＤのｐチャネル上にｎチャネ
ルを形成する構成はまた、ＯＣＤの出力のインピーダン
スを伝送ラインの特性インピーダンスに整合するために
も使用される。ターンオン中の一方の相補形金属酸化膜
半導体（ＣＭＯＳ）トランジスタの出力インピーダンス
は、約１／ｇｍ　によって示される。ＯＣＤの出力イン
ピーダンスは、それぞれのソースフォロアトランジスタ
のサイズ（Ｗ／Ｌ）を調節することによって伝送ライン
の特性インピーダンスに整合されて、適切なｇｍ　の値
を得ることができる。このように、ライン上の多重反射
を除去するために、本発明のＯＣＤによって出力伝送ラ
インをドライバエンドで終端させることを可能にする。
【００１１】上記第１の実施例の利点を全て備えた本発
明のもう一つの実施例において、プリ・ドライバが上記
ＯＣＤに接続されて使用される。この実施例の出力電流
のランプ率は、電源ノイズを決定するものであるが、入
力波形の立ち上がり（立ち下がり）時間に従う。このド
ライバーのｄｉ／ｄｔを最小限にするために、その入力
信号の線形立ち上がり（立ち下がり）は、そのドライバ
ーの入力キャパシタンスを一定の電流源から駆動するこ
とによって得られる。一定の電流プリ・ドライバ出力を
提供するプリ・ドライバ回路が設けられる。このプリ・
ドライバ回路によってドライバは線形モードで動作する
従来のドライバとは異なり、飽和状態で動作することが
可能である。このため、任意の速度に対するｄｉ／ｄｔ
を最小限にすることによって、ドライバのソースフォロ
ア構成と結合されて、電源上に発生されるノイズを最小
限にするＯＣＤ出力電流が得られる。
【００１２】プリ・ドライバ回路はバッファとしての働
きをし、且つ高速の電圧変化率を有する出力波形を提供
する入力インバータを含む。インバータの出力とドライ
バ回路の２個のゲート間には、それぞれ一対の電流ミラ
ー回路が接続される。電流ミラー回路は一定の電流入力
をドライバのそれぞれのゲートへ供給する。さらに、電
流ミラー回路はインバータに付与される波形の変化率よ
りも少ない電圧変化率を有する波形を提供する。また、
この回路は発生された波形の各々の立ち上がりが対応す
るＯＣＤドライバデバイスをターンオフするために十分
な電圧レベルにおいて生じるように設計される。さらに
、電流ミラー回路は、振動の小さい出力が上昇したり下
降したりするのに必要な遅延が入力信号の立ち上がりと
立ち下がりに必要とされる遅延時間と等しくなるように
、出力の上昇及び下降速度を減速させる。かくして、同
一の遅延時間についてノイズの軽減が達成される。同様
に、プリ・ドライバ回路はトライステート動作のために
ドライバｎ及びｐチャネルトランジスタに対し適切なオ
フ・レベルを設定する。
【００１３】この改良されたＯＣＤのもう一つの重要な
特徴は、出力電圧レベルが活動状態の（オン）ＯＣＤト
ランジスタ上の入力信号に従うと共に、そのトランジス
タのドレインに接続される電源の電圧とは相対的に独立
している点である。ＯＣＤトランジスタの一つにおける
電流ｄｉ／ｄｔの変化によって生成されるノイズは、電
流がこれらのライン内を流れ、寄生インダクタンスがＯ
ＣＤによって駆動されるオフ・チップ回路ループにおけ
るこれらのラインと直列であるために、２個の出力トラ
ンジスタのドレインに接続される電源又はアースライン
上に現われる。このように、ＯＣＤの入力信号がノイズ
の少ない別個の電源システム（「静」電源）から導出さ
れる場合、ＯＣＤの出力レベルはＯＣＤトランジスタの
それぞれのドレイン電圧がこれらトランジスタが依然と
してソースフォロアモードで動作する範囲内にある限り
、スイッチングを行なうＯＣＤによって誘導されるノイ
ズとは相対的に別個のものである。１つのチップから別
のチップへのデータ伝送を完成させるために、回路の検
出しきい値レベルがそのチップ上でスイッチングを行な
う任意のＯＣＤドライバによって引き起こされるノイズ
の影響を受けないようにするために、オフ・チップレシ
ーバ（ＯＣＲ）回路に対して「静」電源システムをまた
使用すべきである。
【００１４】
【実施例】図１は低減出力電圧振動を利用する本発明の
ＯＣＤ１０の概略図である。ＯＣＤ１０は、ｎチャネル
トランジスタＮ１とｐチャネルトランジスタＰ１から成
る一対の相補形電界効果トランジスタ（ＦＥＴ）を含む
。ＣＭＯＳ技術における従来のＯＣＤとは異なり、ＯＣ
Ｄ１０のトランジスタＮ１及びＰ１はｐチャネル上にｎ
チャネルを形成する非反転形のトーテムポール構成に接
続されて、ソースフォロアとして作動する。詳細には、
トランジスタＮ１とＰ１のソースは相互接続されるとと
もに出力ノードＡに接続される。トランジスタＮ１のド
レインは電源電圧ＶＤＤに接続される。Ｐ１のドレイン
はアース電位に接続される。トランジスタＰ１及びＮ１
のゲートは入力ノードＢに接続される。２個の電圧レベ
ル、即ち、ＶＤＤ及びアース、はＯＣＤ１０の動作を説
明するためのものである。然しながら、本発明の範囲は
ＯＣＤ１０の動作において使用可能な任意の２個の電圧
レベルを含み、この場合、ＶＤＤは第１の電圧電位の例
で、アースは前記第１の電圧電位より低い電圧レベルの
第２の電圧電位の例である。
【００１５】ｐチャネル上にｎチャネルを形成する構成
を使用すると、トランジスタＮ１及びＰ１のソースが出
力ノードに接続されるために不都合な基板効果が発生す
ることになる。然しながら、接続１２と１４によって示
されるようにＰ１のｎウェル及びＮ１のｐウェルのどち
らか少なくとも一方を出力ノードに接続することによっ
て、トランジスタＰ１及びＮ１の内の少なくとも一方の
基板効果が除去される。
【００１６】トランジスタＮ１及びＰ１とは同一のソー
スフォロア構成に接続されるので、同様に出力でもある
これらトランジスタのソースにおける電圧は、トランジ
スタＮ１及びＰ１のゲートでの電圧からそれぞれトラン
ジスタＮ１とＰ１のしきい値電圧を差し引いたものに従
うことになる。入力が低入力電圧レベル、例えばゼロボ
ルトレベルである場合、トランジスタＰ１はオンとなり
、トランジスタＮ１はオフとなる。このように、出力電
圧はトランジスタＰ１のしきい値電圧（ＶＴＰ１　）に
等しくなる。入力電圧が上昇するとともに、トランジス
タＰ１はオフされ、トランジスタＮ１は、入力電圧が｜
ＶＴＰ１　｜＋ＶＴＮ１　と交差する時オンし始めるこ
とになる。 入力が更に上昇するにつれて、出力は、入力が入力電圧
のピーク値、一般にＶＤＤ、より１しきい値分降下する
まで入力に従うことになる。このように、トランジスタ
Ｎ１はトランジスタＮ１を横切るしきい値電圧降下ＶＴ
Ｎ１　より小さい電圧ＶＤＤまで出力を引上げるために
使用され、また、トランジスタＰ１は逆遷移については
アースを上廻るレベル｜ＶＴＰ１　｜まで出力を引き下
げるために使用される。こうして、２．５ボルトの入力
電圧振動と、０．６ボルトのＶＴＮ１　と、−０．６ボ
ルトのＶＴＰ１　の場合、ＯＣＤ１０の出力は２の因子
に近い低下率の、０．６乃至１．９ボルトの間でのみ振
動することになる。出力電圧振動を低減すると、任意の
種類の出力負荷を所与の時間で駆動するために必要な電
流は減少される。それゆえに、ｄｉ／ｄｔは減少され、
その結果、同時スイッチングノイズは低減される。
【００１７】このため、振動の少ない低ノイズの出力を
有するＯＣＤを使用する利点の一つに、それが電源崩壊
を最小限にするということがある。電源の崩壊は時間に
対する電流の変化率（ｄｉ／ｄｔ）を乗じた電源の寄生
インダクタンス（Ｌ）に等しい。Ｌの値はそれ自体に課
せられた設計制約を有し、低下させることはできない。 従って、電源崩壊を最小限にするために、ｄｉ／ｄｔを
低下させることが望ましい。前述したように、ＯＣＤ１
０はｄｉ／ｄｔの低下を達成することによって電源の崩
壊を最小限にするものである。
【００１８】ｐチャネル上にｎチャネルを形成するソー
スフォロア構成を設けることによるＯＣＤ１０のもう一
つの利点は、ＯＣＤ１０の出力インピーダンスが伝送ラ
インの特性インピーダンスと整合するように設計できる
ことによって、従来のフルスイングＯＣＤに存在する信
号の反射を除去することができることにある。ソースフ
ォロアの出力インピーダンスは１／ｇｍ　であり、これ
は飽和速度効果のために広範囲の入出力電圧にわたって
ｎチャネルデバイスＮ１についてはほとんど一定である
。 ｐチャネルデバイスＰ１は理想的とは言えないにしても
、依然としてかなり一定の出力インピーダンスを有する
。Ｎ１とＰ１のトランジスタのサイズ（Ｗ／Ｌ）を調節
し、ｇｍ　の値をＲＯ　＝１／ｇｍ　、但し、ＲＯ　は
伝送ラインの特性インピーダンスである、となるように
選択することによって、ＯＣＤ１０は伝送ライン上での
信号のリンギングを抑止する。
【００１９】本発明のもう一つの実施例において、出力
電流のランプ率を制御することによって同時スイッチン
グノイズを低減するプリ・ドライバ回路が構成される。 また、ドライバ回路電源で発生されるノイズによって影
響されることのない振動の少ないＯＣＤ出力が得られる
。これは、プリ・ドライバ回路電源が振動の少ないドラ
イバ電源から分離されているために達成される。大部分
はノイズの存在しないプリ・ドライバからの出力は、ソ
ースフォロア構成による振動の少ないドライバ電源上の
ノイズから独立した低減振動ドライバの出力レベルを制
御する。
【００２０】図２は、電流ミラー回路１８と２０を含む
定電流プリ・ドライバ回路を組み込んだＯＣＤ１６の概
略図である。ＯＣＤ１６は、ｎチャネル上にｐチャネル
を形成する反転形トーテムポール構成に配列されたｎチ
ャネルトランジスタＮ２とｐチャネルトランジスタＰ２
から成る入力ＣＭＯＳインバータを含む。トランジスタ
Ｐ２ならびにＮ２のドレインはノードＢで共に接続され
る。トランジスタＰ２のソースは正電圧ＶＤＤＱ　に接
続され、この電圧ＶＤＤＱ　は同一の公称電圧ＶＤＤを
有するが、但し、出力ドライバを電源に配線するために
使用されるパスから別個のパスを介して電源へ配線させ
ることによって比較的「静かな」、又は、低減したノイ
ズレベルを有する電源である。トランジスタＮ２のソー
スはアース電位に接続される。入力信号はトランジスタ
Ｐ２ならびにＮ２のゲートに印加される。ＯＣＤ１６は
さらに、入力インバータの出力とドライバ回路２２のゲ
ートとの間に接続される一対の電流ミラー回路１８なら
びに２０を含む。電流ミラー回路１８は３個のｐチャネ
ルトランジスタＰ３、Ｐ４、及びＰ５と、１個のｎチャ
ネルトランジスタＮ３と、を含む。トランジスタＰ３な
らびにＰ４のソースはＶＤＤＱ　に接続される。トラン
ジスタＰ３ならびにＰ４のゲートはノードＣで共に接続
される。トランジスタＰ３ならびにＮ３のドレインもま
た、ノードＣで共に接続される。トランジスタＮ３のゲ
ートはＶＤＤＱ　に接続され、トランジスタＮ３のソー
スはアースに接続される。トランジスタＰ４のドレイン
はノードＤでトランジスタＰ５のソースに接続される。 トランジスタＰ５のゲートはノードＢで入力インバータ
の出力に結合され、トランジスタＰ５のドレインはアー
スに接続される。電流ミラー回路２０は３個のｎチャネ
ルデバイスＮ４、Ｎ５、ならびにＮ６と、１個のｐチャ
ネルデバイスＰ６、とを有する。トランジスタＮ４のド
レインとトランジスタＰ６のソースはＶＤＤＱ　に接続
される。トランジスタＮ４のゲートはノードＢに結合さ
れ、トランジスタＰ６のゲートはアースに接続される。 トランジスタＮ４のソースはノードＥでトランジスタＮ
５のドレインに接続される。トランジスタＮ５のゲート
と、トランジスタＮ６ならびにＰ６のドレインとはノー
ドＦで互いに結合される。トランジスタＮ６のドレイン
はトランジスタＮ６のゲートに接続される。トランジス
タＮ５ならびにＮ６のソースはアースに結合される。Ｏ
ＣＤ１６は、ｐチャネル上にｎチャネルを形成するトー
テムポール形態に配列されたｎチャネルトランジスタＮ
７ならびにｐチャネルトランジスタＰ７を含むドライバ
回路２２を有する。電流ミラー回路１８の出力は、トラ
ンジスタＮ７のゲートに印加され、電流ミラー回路２０
の出力はトランジスタＰ７のゲートに印加される。トラ
ンジスタＮ７ならびにＰ７のソースは、出力ノードＧで
互いに結合される。トランジスタＮ７のドレインは、比
較的「ノイズの大きい」電源となり得るＶＤＤＮ　に接
続され、トランジスタＰ７のドレインはアースに接続さ
れる。トランジスタＰ７のｎウェルならびにＮ７のｐウ
ェルとの少なくともどちらか一方は、接続部２４と２６
によってそれぞれ示されるようにノードＧに接続されて
、トランジスタＰ７ならびにＮ７の少なくともどちらか
一方の基板効果を除去する。電圧レベルＶＤＤＮ　、Ｖ
ＤＤＱ　及びアースはＯＣＤ１６の動作を説明するため
のものである。然しながら、本発明の範囲にはＯＣＤ１
６の動作に使用可能な任意の２個の電圧レベルを含まれ
る。この場合、ＶＤＤＱ　とＶＤＤＮ　とは第１の電圧
電位の例であり、アースは前記第１の電圧電位より低電
圧レベルの第２の電圧電位の例である。
【００２１】ＯＣＤ１６の同時スイッチングノイズを減
少させる上で２つの考慮すべき事柄がある。まず、従来
のフルスイングＯＣＤにおいてと同一のチップ間遅延時
間に対するＯＣＤ１６の出力の同時スイッチングノイズ
を軽減することが望ましい。第２に、トランジスタＮ７
中へ流入する電流Ｉは、トランジスタＮ７のソースにお
ける電圧がその目的値に対して立ち上がる時間とともに
線形に変化する。この条件は最小のｄｉ／ｄｔ設計を付
与する。即ち、ｄｉ／ｄｔは一定である。
【００２２】高出力電圧から低出力電圧へと下降する間
におけるＯＣＤ１６の出力の動作は、低出力電圧から高
出力電圧へと立ち上がる間の動作と対称して逆となるこ
とは当業者によって理解されるであろう。さらに、トラ
ンジスタＰ７と電流ミラー回路２０の動作はそれぞれト
ランジスタＮ７と電流ミラー回路１８の動作の対称した
補数になることも理解される。このように、後述する説
明において、ＯＣＤ１６の動作は、出力の立ち上がり、
電流ミラー回路１８、及びｎチャネルトランジスタＮ７
に関してのみ説明される。
【００２３】ノードＧにおける出力が低出力電圧から高
出力電圧へと上昇する際に掛かる時間と比較してゼロボ
ルトからＶＤＤへ実質的にゼロ時間で立ち上がることに
なるプリ・ドライバ回路（ノードＢ）に対するステップ
入力信号を有することが望ましい。後者は、プリ・ドラ
イバ回路１８のパラメータによって決定される制御され
た立ち上がり時間τＣ　を有する。ノードＢにおける電
圧がゼロボルトの時、トランジスタＮ７はオフであり、
トランジスタＰ７はオンである。このように、出力電圧
はトランジスタＰ７のしきい値電圧の大きさ（絶対値）
、即ち、｜ＶＴＰ７　｜、に等しくなる。トランジスタ
Ｐ４ならびにＰ５は、ノードＤにおける電圧をほぼＶＴ
Ｎ７　＋｜ＶＴＰ７　｜のトランジスタＮ７のオンされ
た時の電圧をちょうど下廻るように維持するためのもの
である。ノードＢにおける信号がゼロボルトからＶＤＤ
へ実質的にゼロ時間で立ち上がる場合、ノードＤにおけ
る電圧は制御された立ち上がり時間でＶＴＮ７　＋｜Ｖ
ＴＰ７　｜からＶＤＤに立ち上がり始める。出力ノード
、即ち、ノードＧはさらに、実質的に同一時間で｜ＶＴ
Ｐ７　｜からＶＤＤ−ＶＴＮ７　に立ち上がる。さらに
、この上昇の間に、ノードＥにおける電圧は、ゼロボル
トからデバイスＰ７をオフにし、且つ、それをオフ状態
に維持するＶＤＤ−｜ＶＴＰ７　｜−ＶＴＮ７　まで上
昇することになる。
【００２４】ノードＢ、ＤならびにＥ、及び出力ノード
Ｇにおける各電圧間の関係は、図３乃至図６に示される
。これらの図から、ＯＣＤ１６の出力立ち上がり時間は
ノードＤの信号の立ち上がり時間によって制御されるこ
とが理解できる。
【００２５】出力ノードＧから抵抗負荷へ流れる電流ｉ
は、トランジスタＮ７のゲート・ソース間電圧に比例す
る。以下の通りである。
【００２６】
【数１】
【００２７】この場合、ＩはトランジスタＮ７のゲート
に流れる電流を示し、ＣＮ７はトランジスタＮ７の有効
入力キャパシタンスを示す。Ｎ７のキャパシタンスは、
Ｎ７がオンした後はほとんど一定であるので、望ましく
は、一定のｄｉ／ｄｔを得るためにＰ４の広範囲なドレ
イン・ソース間電圧（ＶＤＳＰ４）にわたってＩは一定
であるべきである。トランジスタＰ３ならびにＰ４への
共通信号は、それ自体でこれらのデバイスを流れる電流
をトランジスタＮ３における基準電流に比例させるよう
に調節する。所望の基準電流は、リトグラフィに対し非
感知性であるように十分大きいものが選択されるトラン
ジスタＮ３の寸法によって決定される。基準電流はトラ
ンジスタＰ４で再生されて、トランジスタＰ５内に流れ
るのは、トランジスタＮ７がオフの場合である。トラン
ジスタＰ５のゲートにおける信号がトランジスタＰ５を
オフにすると、トランジスタＰ４内の反射された基準電
流はトランジスタＮ７のゲート内へ流れる。その後、ト
ランジスタＮ７のゲートにおける電圧は、基準電流とゲ
ートキャパシタンスとによって決定される速度で立ち上
がる。トランジスタＰ４を流れる電流は、トランジスタ
Ｐ３ならびにＰ４の寸法（Ｗ／Ｌ）がトランジスタＰ３
ならびにＰ４のゲート上の駆動電圧の大きさ（絶対値）
が｜ＶＴＰ４　｜をちょうど上廻る値に安定するように
選ばれるため、ＶＤＳＰ４の広範囲にわたって一定にな
る。また、トランジスタＰ３ならびにＰ４とが同一のし
きい値電圧を有するようにトランジスタＰ３ならびにＰ
４のチャネル長が同一であることが必要である。かくし
て、トランジスタＰ４は飽和モードで動作することによ
って、Ｉが一定である間は広範囲のＶＤＳＰ４を提供す
ることになる。 トランジスタＰ５は、ノードＤにおける電圧を、オンす
る前にトランジスタＮ７のオンした時の電圧をちょうど
下回るように設定するためのものである。
【００２８】出力トランジスタＮ７ならびにＰ７がとも
に同時的にオフされることが可能であるように別々の入
力信号を電流ミラー回路１８と２０に印加することによ
って、ＯＣＤ１６のトライステートモードにおける作動
が容易化され得ることは当業者によって理解される。Ｐ
５ならびにＮ４のゲートに印加されたこれら個々の入力
信号はそれぞれ、上記の如きＯＣＤ１６の正常動作中に
おいては共に同一であるが、但し、Ｐ５のゲート上のア
ースならびにＮ４のゲート上のＶＤＤが、ＯＣＤ１６の
両出力トランジスタをオフにするようにさせる。また、
ＯＣＤ１６内の電源ラインＶＤＤＮ　ならびにＶＤＤＱ
　を分離する上で使用される同一原理はアース線に対し
ても使用され得ることがさらに理解される。かくして、
ドライバ回路２２のアース接続は個別の経路を介してシ
ステムアースに提供されることになる。
【００２９】低減された振動ドライバと共働するために
、レシーバによって幾つかの要求条件を満たす必要があ
る。レシーバは低減された入力電圧振動を検出且つノイ
ズを除去し、フルスイング（０ボルトからＶＤＤ）のデ
ィジタル出力を有する必要がある。単純なＣＭＯＳイン
バータは、許容差ならびにノイズが適宜に制御される場
合にはこの機能を提供することができる。振動の軽減に
よって、インバータデバイスの一方又は他方は電流を伝
導することになるが、これは有害ではない。公称条件な
らびにノイズの存在しない時については、入力信号が十
分とされる時間の半分以上にわたって振動する場合に、
かかる回路はその出力状態を切り換えることになる。
【００３０】その他の手段として、伝達特性にある程度
のヒステリシスを備えたオフ・チップレシーバ（ＯＣＲ
）を提供することが上げられる。ヒステリシスを有しな
い単純なインバータと比較すると、この回路は、ライン
からの入力信号が一定時間の半分よりも大きな量だけ振
動する場合にのみその出力状態を切り換えることになる
。かかる回路は図７に示される。ＯＣＲ回路２８は５個
のｐチャネルトランジスタＴ１　、Ｔ２　、Ｔ５　、Ｔ
７　ならびにＴ９　と、５個のｎチャネルトランジスタ
Ｔ３　、Ｔ４　、Ｔ６　、Ｔ８　ならびにＴ１０とを含
む。入力が所与のレベルにある場合（例えば、１．９Ｖ
で「ハイ」レベルにある場合）、第１段階の出力は逆極
性（例えば、０ボルトで「ロー」）を有する。この出力
はレシーバデバイスＴ５　又はＴ６　の一方又は他方（
例えば、Ｔ５　）をオンさせる。かかるレシーバデバイ
スは、入力ライン上のノイズからは影響を受けないオフ
状態にとどまることを確証するために、Ｔ２　又はＴ３
　（例えば、この場合にはＴ２　）のどちらか一方のソ
ース電圧を調節するためのフィードバック経路（例えば
、Ｔ１　、Ｔ５　）を提供することによって逆状態へス
イッチングすることを回避する傾向がある。デバイス幅
を正確に選択することによって、回路は所望の入力信号
レベル（例えば、この場合では約１Ｖ）でスイッチング
を行なうことを可能にする。この回路は、入力デバイス
（Ｔ２　とＴ３　）のスタックにある中心のインバータ
を通るリーク電流をオフするが、フィードバックデバイ
スを介して直流電流を若干引き込むので、このため小量
の直流電力を消費する。図７は、比較的ノイズから解放
された電源ＶＤＤＱ　に接続されるＯＣＲ回路を示す。 これは、より小さな信号の振動が検出されるので、望ま
しい。
【００３１】図８ならびに図９は、出力をハイからロー
の論理レベルへスイッチングする際の従来の同時スイッ
チングフルスイングドライバ４０個について実際のｄｉ
／ｄｔノイズ測定値を示す。
【００３２】図１０ならびに図１１は、ハイからローの
論理レベルへスイッチングする出力を有する本発明の同
時スイッチング低減振動ドライバ４０個についての実際
のｄｉ／ｄｔノイズ測定値を示す。
【００３３】図８ならびに図９を図１０ならびに図１１
と比較することによって、従来のフルスイングＯＣＤに
より生成される静止レシーバ入力ノイズとアースノイズ
の大きさは、低減振動ＯＣＤのほぼ５乃至６倍であるこ
とが判る。このデータから、同時にスイッチング可能な
ＯＣＤの数は、従来のフルスイング設計の代わりに低減
振動ＯＣＤが使用される場合に５乃至６個の因数分だけ
増加することが結論となり得る。他方、低減振動Ｉ／Ｏ
方式ほ指示する前提は０．６と１．９ボルトのオフセッ
ト論理レベルであるので、ＯＣＲ入力に残されるノイズ
マージンは０．０と２．５ボルトレベルの場合から実質
的に半分カットされる。かくして、許容可能な同時スイ
ッチングの正味増加は２．５乃至３の範囲内にある可能
性がより大きい。
【００３４】図１２は、２００個の従来の同時スイッチ
ングフルスイングＯＣＤの電源ＶＤＤとアースＧＮＤノ
イズの疑似プロットを示す図である。図１３は、本発明
による同時スイッチング低減振動ＯＣＤ２００個に対す
るＶＤＤとアースノイズの疑似プロットを示す図である
。図１２ならびに図１３を比較することによって判るよ
うに、低減振動ＯＣＤのｄｉ／ｄｔノイズの最大値は、
従来のフルスイングＯＣＤよりも小さい約４の因数であ
る。有効寄生インダクタンスに対するｐＨ値が２５０で
あると仮定した場合、ＶＤＤならびにＧＮＤの両方に対
する最大電源崩壊は、従来のフルスイングＯＣＤの２．
０Ｖに対して、低減振動ＯＣＤについては０．５Ｖであ
る。
【００３５】
【発明の効果】本発明は上記のように構成されているの
で、低減した出力電圧振動を利用してＯＣＤ出力ノイズ
を最小限にすることができる。
【図面の簡単な説明】
【図１】本発明に従って低減された出力電圧振動を利用
するＯＣＤ回路の概略図である。
【図２】本発明に従って、一定の電流プリ・ドライバ回
路及び低減出力電圧振動を利用するＯＣＤ回路の概略図
である。
【図３】入力が低入力電圧から高入力電圧へ立ち上がり
、その後、低入力電圧へ逆戻りする時の図２のＯＣＤの
ノードＢにおける電圧図である。
【図４】入力信号が低入力電圧から高入力電圧へ立ち上
がり、その後、低入力電圧へ逆戻りする時の図２のＯＣ
ＤのノードＤにおける電圧図である。
【図５】入力信号が低入力電圧から高入力電圧へ立ち上
がり、その後、低入力電圧へ逆戻りする時の図２のＯＣ
ＤのノードＥにおける電圧図である。
【図６】入力信号が低入力電圧から高入力電圧へ立ち上
がり、その後、低入力電圧へ逆戻りする時の図２のＯＣ
ＤのノードＧにおける出力電圧図である。
【図７】図２の低減振動のＯＣＤ回路によって伝送され
る２進信号を検出するために使用可能なレシーバ回路の
概略図である。
【図８】出力が高から低の論理レベルへスイッチングす
る時の４０個の従来のフルスイングＯＣＤを同時スイッ
チングする際のノイズ測定値の写真図である。
【図９】出力が高から低の論理レベルへスイッチングす
る時の４０個の従来のフルスイングＯＣＤを同時スイッ
チングする際のノイズ測定値の写真図である。
【図１０】本発明に従って、４０個の低減振動ＯＣＤを
同時にスイッチングする際のノイズ測定値の写真図であ
る。
【図１１】本発明に従って、４０個の低減振動ＯＣＤを
同時にスイッチングする際のノイズ測定値の写真図であ
る。
【図１２】従来の２００個のフルスイングＯＣＤを同時
にスイッチングする際の電源ＶＤＤとアース（ＧＮＤ）
ノイズの疑似曲線図である。
【図１３】本発明に従って、２００個の低減振動ＯＣＤ
を同時にスイッチングする際の電源ＶＤＤとアース（Ｇ
ＮＤ）ノイズの疑似曲線図である。
【符号の説明】
１０　　　　　　ＯＣＤ回路 １６　　　　　　ＯＣＤ ２２　　　　　　ドライバ回路

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】　　ソース、ドレインならびにゲート端子
    をそれぞれ有した一対の相補形電界効果トランジスタで
    あって、前記一対のトランジスタの各々のソースは出力
    ノードにおいて直列接続され、前記一対のトランジスタ
    の内の第１のトランジスタのドレインは第１の電圧電位
    に接続され、また前記一対のトランジスタの第２のトラ
    ンジスタのドレインは前記第１の電圧電位よりも低電圧
    レベルの第２の電圧電位に接続され、前記一対のトラン
    ジスタの各々のゲートは入力ノードに接続され、前記一
    対のトランジスタの一方のウェルは前記出力ノードに接
    続されている一対の相補形電界効果トランジスタを含む
    ドライバ回路。
  2. 【請求項２】　　前記第１のトランジスタはｎチャネル
    トランジスタであり、前記第２のトランジスタはｐチャ
    ネルトランジスタである請求項１記載のドライバ回路。
  3. 【請求項３】　　ソースがノードで直列に接続されてい
    る一対の相補形電界効果トランジスタであって、前記一
    対の内の一方のトランジスタのドレインが第１の電圧電
    位に接続され、また他方のトランジスタのドレインが前
    記第１の電圧電位よりも低電圧レベルの第２の電圧電位
    に接続され、前記電界効果トランジスタの各々はゲート
    電極を有している一対の相補形電界効果トランジスタと
    、前記ノードに接続される出力伝送ラインと、入力端子
    と、電圧の所与の電圧変化率を有する入力波形を前記入
    力端子に印加するために前記入力端子に接続された手段
    と、前記所与の電圧変化率よりも小さな電圧変化率を有
    するように生成された波形を前記ゲート電極へ印加する
    ために前記生成された波形の各々の立ち上がりが前記出
    力伝送ライン上に低振動低ノイズ出力波形を提供するゲ
    ート電極と対応付けられるトランジスタをオフにするの
    に十分な電圧レベルで行なわれるように前記入力端子と
    前記ゲート電極間に接続された手段と、を含む低ノイズ
    ドライバ回路。
  4. 【請求項４】　　基板効果を除去するための手段をさら
    に含む請求項３記載の低ノイズドライバ回路。
  5. 【請求項５】　　両電界効果トランジスタのトランジス
    タサイズ（Ｗ／Ｌ）がノードと伝送ラインの特性インピ
    ーダンスとの間でインピーダンスの整合を行なう請求項
    ３記載の低ノイズドライバ回路。
  6. 【請求項６】　　入力波形を印加する前記手段がＣＭＯ
    Ｓインバータ回路を含む請求項３記載の低ノイズドライ
    バ回路。
  7. 【請求項７】　　前記入力端子と前記ゲート電極との間
    に接続される手段が一対の電流ミラー回路を含む請求項
    ３記載の低ノイズドライバ回路。
  8. 【請求項８】　　ソースがノードで直列に接続されてい
    る一対の相補形電界効果トランジスタであって、前記一
    対の内の一方のトランジスタのドレインが第１の電圧電
    位に接続され、また他方のトランジスタのドレインが前
    記第１の電圧電位よりも低電圧レベルの第２の電圧電位
    に接続され、前記電界効果トランジスタの各々はゲート
    電極を有している一対の相補形電界効果トランジスタと
    、前記ノードに接続される出力伝送ラインと、入力端子
    と、電圧の所与の電圧変化率を有する入力波形を前記入
    力端子に印加するために前記入力端子に接続された手段
    と、前記所与の電圧変化率よりも小さな電圧変化率を有
    するように生成された波形を前記ゲート電極へ印加する
    ために前記生成された波形の各々の立ち上がりが前記出
    力伝送ライン上に低振動低ノイズ出力波形を提供するゲ
    ート電極と対応付けられるトランジスタをオフするのに
    十分な電圧レベルで行なわれるように前記入力端子と前
    記ゲート電極間に接続された手段と、伝送ラインを介し
    て前記ノードへ結合されるレシーバ回路と、を含む低ノ
    イズ低振動ドライバ・レシーバ回路。
  9. 【請求項９】　　前記レシーバ回路が、伝送ラインから
    の入力信号が一定期間の半分よりも大きな量で振動する
    場合にだけその出力状態を切り換える手段を含む請求項
    ８記載の低ノイズ低振動ドライバ・レシーバ回路。
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