JPH05268031A - 調整されたｂｉｃｍｏｓ出力バッファ - Google Patents
調整されたｂｉｃｍｏｓ出力バッファInfo
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- JPH05268031A JPH05268031A JP4273675A JP27367592A JPH05268031A JP H05268031 A JPH05268031 A JP H05268031A JP 4273675 A JP4273675 A JP 4273675A JP 27367592 A JP27367592 A JP 27367592A JP H05268031 A JPH05268031 A JP H05268031A
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- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
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Abstract
(57)【要約】
【目的】 調整されたＢＩＣＭＯＳ出力バッファ３４
は、３．３ボルト集積回路など種々の負荷とのインタフ
ェースを改善する。 【構成】 出力バッファ３４は、入力電圧と基準電圧と
の差に応答して、第１電圧をプルアップ・トランジスタ
１１６のベースに印加する。プルアップ・トランジスタ
１１６のエミッタは、出力信号を発生する。プルアップ
・トランジスタ１１６の特性と一致する特性を有する第
２トランジスタ１０２はベースで第１電圧を受けて、エ
ミッタで入力電圧を発生する。出力バッファ３４は、第
２トランジスタ１０２のベースの電圧が、基準電圧と等
しくなるまで第１電圧を変える。このため出力信号上の
信号反映は、出力バッファの性能に影響を与えない。プ
ルアップ・トランジスタ１１６のベースとエミッタとに
結合されたクランプ９９，１２０は、２乗則に従ってソ
フト・クランピングを行う。
は、３．３ボルト集積回路など種々の負荷とのインタフ
ェースを改善する。 【構成】 出力バッファ３４は、入力電圧と基準電圧と
の差に応答して、第１電圧をプルアップ・トランジスタ
１１６のベースに印加する。プルアップ・トランジスタ
１１６のエミッタは、出力信号を発生する。プルアップ
・トランジスタ１１６の特性と一致する特性を有する第
２トランジスタ１０２はベースで第１電圧を受けて、エ
ミッタで入力電圧を発生する。出力バッファ３４は、第
２トランジスタ１０２のベースの電圧が、基準電圧と等
しくなるまで第１電圧を変える。このため出力信号上の
信号反映は、出力バッファの性能に影響を与えない。プ
ルアップ・トランジスタ１１６のベースとエミッタとに
結合されたクランプ９９，１２０は、２乗則に従ってソ
フト・クランピングを行う。
Description
【０００１】
【産業上の利用分野】本発明は、一般的にバッファに関
する。さらに詳しくは、ＢＩＣＭＯＳ出力バッファ回路
に関する。
する。さらに詳しくは、ＢＩＣＭＯＳ出力バッファ回路
に関する。
【０００２】
【従来の技術と発明が解決しようとする課題】集積回路
には、通常、ダイまたはチップと呼ばれる、電気回路を
含むシリコン片がある。チップは、他の回路構成に対す
る相互接続点として用いられるボンディング・パッドを
有する。例えば、チップを細いワイヤによりリード・フ
レームに接続することができる。リード・フレームに
は、リード線があり、これがさらに大きなシステムの一
部分としてのプリント回路基板に接続するために用いら
れる。リード・フレームのリード線は、一定量のインダ
クタンス並びに、容量と抵抗とを有する。また、ボンデ
ィング・パッドをリード・フレームに接続するワイヤに
もいくらかのインダクタンスがある。しかしワイヤのイ
ンダクタンスは、リード・フレームのそれよりもかなり
小さい。リード・フレームのリード線を回路基板に接続
することにより、さらにインダクタンスが加わる。集積
回路のスイッチング速度が速くなるにつれて、この累積
されたインダクタンスは集積回路の性能に影響を与える
ようになる。
には、通常、ダイまたはチップと呼ばれる、電気回路を
含むシリコン片がある。チップは、他の回路構成に対す
る相互接続点として用いられるボンディング・パッドを
有する。例えば、チップを細いワイヤによりリード・フ
レームに接続することができる。リード・フレームに
は、リード線があり、これがさらに大きなシステムの一
部分としてのプリント回路基板に接続するために用いら
れる。リード・フレームのリード線は、一定量のインダ
クタンス並びに、容量と抵抗とを有する。また、ボンデ
ィング・パッドをリード・フレームに接続するワイヤに
もいくらかのインダクタンスがある。しかしワイヤのイ
ンダクタンスは、リード・フレームのそれよりもかなり
小さい。リード・フレームのリード線を回路基板に接続
することにより、さらにインダクタンスが加わる。集積
回路のスイッチング速度が速くなるにつれて、この累積
されたインダクタンスは集積回路の性能に影響を与える
ようになる。
【０００３】もちろん、たいへん高速の集積回路を有す
ることが望ましい。スイッチング速度が速くなると、電
流が変わる速度も速くなる。このように電流変化の速度
が速くなると、インダクタンスの両端で電圧降下が起こ
る。インダクタンスの両端の電圧は、そのインダクタン
スを通る電流の変化の時間速度をインダクタンス倍した
ものに等しい。これは、Ｌｄｉ／ｄｉと表される。ただ
しＬはインダクタンスで、ｄｉ／ｄｔは電流の変化の時
間速度である。ｄｉ／ｄｔが大きくなるにつれて、イン
ダクタンスの両端の電圧も大きくなる。インダクタンス
の両端のこの電圧降下により、回路基板上のリード線位
置と、集積回路上でそれが接続されているボンディング
・パッドとの間に電圧差分が起こる。このために、内部
から供給される電圧が、外部から供給される電圧とは異
なるという問題が起こることがある。そのため、内部供
給電圧が外部のレベルとあまりに異なるために、チップ
に入力される信号が誤って認識されることが起こって来
る。
ることが望ましい。スイッチング速度が速くなると、電
流が変わる速度も速くなる。このように電流変化の速度
が速くなると、インダクタンスの両端で電圧降下が起こ
る。インダクタンスの両端の電圧は、そのインダクタン
スを通る電流の変化の時間速度をインダクタンス倍した
ものに等しい。これは、Ｌｄｉ／ｄｉと表される。ただ
しＬはインダクタンスで、ｄｉ／ｄｔは電流の変化の時
間速度である。ｄｉ／ｄｔが大きくなるにつれて、イン
ダクタンスの両端の電圧も大きくなる。インダクタンス
の両端のこの電圧降下により、回路基板上のリード線位
置と、集積回路上でそれが接続されているボンディング
・パッドとの間に電圧差分が起こる。このために、内部
から供給される電圧が、外部から供給される電圧とは異
なるという問題が起こることがある。そのため、内部供
給電圧が外部のレベルとあまりに異なるために、チップ
に入力される信号が誤って認識されることが起こって来
る。
【０００４】いくつかの既知の出力バッファ回路は、高
速を保ちつつｄｉ／ｄｔを制御する。近年、集積回路製
造技術では、１つの集積回路上にＭＯＳトランジスタ
と、バイポーラ・トランジスタとを作成することができ
るようになっている。バイポーラ・トランジスタを使用
することにより、出力バッファの速度を向上することが
できる。これは、通常、バイポーラ・トランジスタがＭ
ＯＳトランジスタよりも高速で切り替わるまたはスイッ
チングするためである。しかし、バイポーラ・トランジ
スタを用いることにより別の問題が起こる。１つは、バ
イポーラ・トランジスタを持つ出力バッファの切り替え
またはスイッチング速度が速くなることにより、ｄｉ／
ｄｔの問題を悪化することである。新しい回路では、バ
イポーラ・トランジスタの切り替え速度が向上したこと
を利用しつつ、ｄｉ／ｄｔに対する受容レベルを維持す
ることが求められる。
速を保ちつつｄｉ／ｄｔを制御する。近年、集積回路製
造技術では、１つの集積回路上にＭＯＳトランジスタ
と、バイポーラ・トランジスタとを作成することができ
るようになっている。バイポーラ・トランジスタを使用
することにより、出力バッファの速度を向上することが
できる。これは、通常、バイポーラ・トランジスタがＭ
ＯＳトランジスタよりも高速で切り替わるまたはスイッ
チングするためである。しかし、バイポーラ・トランジ
スタを用いることにより別の問題が起こる。１つは、バ
イポーラ・トランジスタを持つ出力バッファの切り替え
またはスイッチング速度が速くなることにより、ｄｉ／
ｄｔの問題を悪化することである。新しい回路では、バ
イポーラ・トランジスタの切り替え速度が向上したこと
を利用しつつ、ｄｉ／ｄｔに対する受容レベルを維持す
ることが求められる。
【０００５】第２の問題点は、バイポーラ・トランジス
タは逆方向のバイアス条件では劣化して、逆方向のバイ
アスが増大すると劣化の量が増大するという事実による
ものである。そのため逆方向のバイアスが大きいバイポ
ーラ・トランジスタを用いると、信頼性の問題が起こ
り、トランジスタは経時的に劣化して、ついには集積回
路全体の不良を起こす。
タは逆方向のバイアス条件では劣化して、逆方向のバイ
アスが増大すると劣化の量が増大するという事実による
ものである。そのため逆方向のバイアスが大きいバイポ
ーラ・トランジスタを用いると、信頼性の問題が起こ
り、トランジスタは経時的に劣化して、ついには集積回
路全体の不良を起こす。
【０００６】第３の問題は、バイポーラ・トランジスタ
自身の性質から起こる。バイポーラ・トランジスタで
は、シリコンのＰエリアとＮエリアとの間に接合容量が
存在する。この接合容量は、ＰＮ接合の少数電荷蓄積容
量から起こる。例えば、ＮＰＮトランジスタは、ＰＮベ
ース・エミッタ接合においてベース・エミッタ容量を有
する。少数（Ｎ型）キャリアが、接合付近のＰ型ベース
に蓄積され、少数（Ｐ型）キャリアが、接合付近のＮ型
エミッタに蓄積される。この容量は、拡散容量と呼ばれ
ることもあるが、Ｐ型ベースとＮ型エミッタとが、接合
付近に少数電荷を蓄積するこのとできる能力を表す。こ
の容量は、一部はＰＮ接合上のバイアスにより決まり、
順方向のバイアスが大きくなると、容量も大きくなる。
自身の性質から起こる。バイポーラ・トランジスタで
は、シリコンのＰエリアとＮエリアとの間に接合容量が
存在する。この接合容量は、ＰＮ接合の少数電荷蓄積容
量から起こる。例えば、ＮＰＮトランジスタは、ＰＮベ
ース・エミッタ接合においてベース・エミッタ容量を有
する。少数（Ｎ型）キャリアが、接合付近のＰ型ベース
に蓄積され、少数（Ｐ型）キャリアが、接合付近のＮ型
エミッタに蓄積される。この容量は、拡散容量と呼ばれ
ることもあるが、Ｐ型ベースとＮ型エミッタとが、接合
付近に少数電荷を蓄積するこのとできる能力を表す。こ
の容量は、一部はＰＮ接合上のバイアスにより決まり、
順方向のバイアスが大きくなると、容量も大きくなる。
【０００７】場合によっては、ベース・エミッタ容量は
回路の性能に影響を与えるほど大きくなることがある。
エミッタ・フォロアとしてバイポーラ・トランジスタを
用いている回路では、ベース・エミッタ容量は、ベース
電圧が変化した後のエミッタの出力電圧に影響を与える
ことがある。エミッタ・フォロアの構成では、ベース上
の電圧が大きくなると、エミッタの電圧もそれに従っ
て、同じ量だけ上昇する。エミッタ上の予測される電圧
は、ベース電圧から、ベース・エミッタ・ダイオードの
１電圧降下（ＶＢＥ）分を減じたものに等しい。しか
し、ある環境においては、ベース電圧は、ベース・エミ
ッタ容量の効果によりセルフ・ブーストすることがあ
る。ベースに印加された電圧がすぐに上昇して、エミッ
タに接続される負荷の容量が高いときは、大きなベース
・エミッタ電圧が起こる。そしてエミッタの電圧が上昇
すると、ブートストラップ効果により、ベース・エミッ
タ容量によるベース電圧が上がる。負荷が充分に容量を
持つときは、ベースの電圧は印加された電圧よりも大き
くなる。実際、エミッタの電圧はベースの電圧からＶ
ＢＥを減じたものに準ずる。ベース・エミッタ・コンデ
ンサを放電する経路がない場合、エミッタ電圧は望まし
い電圧レベルよりも大きいままになる。出力バッファな
どの回路に用いる場合、出力電圧が望ましい値を越えて
セルフ・ブーストする可能性があると回路の動作に有害
である。
回路の性能に影響を与えるほど大きくなることがある。
エミッタ・フォロアとしてバイポーラ・トランジスタを
用いている回路では、ベース・エミッタ容量は、ベース
電圧が変化した後のエミッタの出力電圧に影響を与える
ことがある。エミッタ・フォロアの構成では、ベース上
の電圧が大きくなると、エミッタの電圧もそれに従っ
て、同じ量だけ上昇する。エミッタ上の予測される電圧
は、ベース電圧から、ベース・エミッタ・ダイオードの
１電圧降下（ＶＢＥ）分を減じたものに等しい。しか
し、ある環境においては、ベース電圧は、ベース・エミ
ッタ容量の効果によりセルフ・ブーストすることがあ
る。ベースに印加された電圧がすぐに上昇して、エミッ
タに接続される負荷の容量が高いときは、大きなベース
・エミッタ電圧が起こる。そしてエミッタの電圧が上昇
すると、ブートストラップ効果により、ベース・エミッ
タ容量によるベース電圧が上がる。負荷が充分に容量を
持つときは、ベースの電圧は印加された電圧よりも大き
くなる。実際、エミッタの電圧はベースの電圧からＶ
ＢＥを減じたものに準ずる。ベース・エミッタ・コンデ
ンサを放電する経路がない場合、エミッタ電圧は望まし
い電圧レベルよりも大きいままになる。出力バッファな
どの回路に用いる場合、出力電圧が望ましい値を越えて
セルフ・ブーストする可能性があると回路の動作に有害
である。
【０００８】第４の問題は、出力バッファがさまざまな
負荷条件下で良好に動作しなければならないことであ
る。技術の改良により、現在多くの集積回路は、標準の
５ボルト電源電圧よりも小さい電圧、例えば３．３ボル
トの電源電圧で動作することができる。このために出力
バッファが駆動しなければならない負荷の種類が増えて
いる。負荷は、通常４種類のうちの１つに分類すること
ができる。第１の種類は、出力バッファが、５ボルトの
電源を有する集積回路で終端する伝送線を通じて信号を
駆動する。出力バッファにより与えられた出力信号が５
ボルトプラス１ダイオード降下分を越えると、集積回路
のダイオードの両端の電圧はカットイン電圧を越えて、
信号は５ボルトプラス１ダイオード降下にクランプされ
る。第２の種類は、３．３ボルトなどのより低い電源電
圧を持つ集積回路で終端する伝送線としてモデル化され
る。ダイオードは出力信号を、３．３ボルトプラス１ダ
イオード降下にクランプする。第３の種類は、信号線と
５ボルトの電源電圧端子との間に約４８０オームの抵
抗，信号線と接地電源電圧端子との間に約２５５オーム
の抵抗および接地（グランド）に対して約３０ピコファ
ラド（ｐＦ）の容量を有する標準のＴＴＬ負荷である。
第４の種類は、開放回路である。このように出力バッフ
ァを接続することのできる負荷の種類の範囲が大きくな
ると、新しいアプローチが必要になる。
負荷条件下で良好に動作しなければならないことであ
る。技術の改良により、現在多くの集積回路は、標準の
５ボルト電源電圧よりも小さい電圧、例えば３．３ボル
トの電源電圧で動作することができる。このために出力
バッファが駆動しなければならない負荷の種類が増えて
いる。負荷は、通常４種類のうちの１つに分類すること
ができる。第１の種類は、出力バッファが、５ボルトの
電源を有する集積回路で終端する伝送線を通じて信号を
駆動する。出力バッファにより与えられた出力信号が５
ボルトプラス１ダイオード降下分を越えると、集積回路
のダイオードの両端の電圧はカットイン電圧を越えて、
信号は５ボルトプラス１ダイオード降下にクランプされ
る。第２の種類は、３．３ボルトなどのより低い電源電
圧を持つ集積回路で終端する伝送線としてモデル化され
る。ダイオードは出力信号を、３．３ボルトプラス１ダ
イオード降下にクランプする。第３の種類は、信号線と
５ボルトの電源電圧端子との間に約４８０オームの抵
抗，信号線と接地電源電圧端子との間に約２５５オーム
の抵抗および接地（グランド）に対して約３０ピコファ
ラド（ｐＦ）の容量を有する標準のＴＴＬ負荷である。
第４の種類は、開放回路である。このように出力バッフ
ァを接続することのできる負荷の種類の範囲が大きくな
ると、新しいアプローチが必要になる。
【０００９】
【課題を解決するための手段および作用】従って、１つ
の形態で、差動増幅器と、第１，第２および第３トラン
ジスタとを備えた調整された（ｒｅｇｕｌａｔｅｄ）Ｂ
ＩＣＭＯＳ出力バッファが提供される。差動増幅器は、
第１および第２入力電圧の差に応答して第１電圧信号を
提供する。このとき第１入力電圧は第１基準電圧に等し
い。第１トランジスタは、第１電源電圧端子に結合され
たコレクタと、第１電圧信号を受け取るベースと、ボン
ディング・パッドに結合されたエミッタとを有する。第
２トランジスタは、前記ボンディング・パッドに結合さ
れた第１電流電極と、データ信号を受け取る制御電極
と、第２電源電圧端子に結合された第２電流電極とを有
する。第３トランジスタは、第１電源電圧端子に結合さ
れたコレクタと、第１電圧信号を受け取るベースと、差
動増幅器の第２入力電圧を提供するエミッタとを有す
る。
の形態で、差動増幅器と、第１，第２および第３トラン
ジスタとを備えた調整された（ｒｅｇｕｌａｔｅｄ）Ｂ
ＩＣＭＯＳ出力バッファが提供される。差動増幅器は、
第１および第２入力電圧の差に応答して第１電圧信号を
提供する。このとき第１入力電圧は第１基準電圧に等し
い。第１トランジスタは、第１電源電圧端子に結合され
たコレクタと、第１電圧信号を受け取るベースと、ボン
ディング・パッドに結合されたエミッタとを有する。第
２トランジスタは、前記ボンディング・パッドに結合さ
れた第１電流電極と、データ信号を受け取る制御電極
と、第２電源電圧端子に結合された第２電流電極とを有
する。第３トランジスタは、第１電源電圧端子に結合さ
れたコレクタと、第１電圧信号を受け取るベースと、差
動増幅器の第２入力電圧を提供するエミッタとを有す
る。
【００１０】また別の形態においては、入力／出力端子
と、出力端子と、第１および第２ＭＯＳトランジスタ
と、電流手段と、電流ミラー手段とを備えた２乗則クラ
ンプ回路（ｓｑｕａｒｅ−ｌａｗ ｃｌａｍｐｉｎｇ）
が提供される。第１ＭＯＳトランジスタは、基準電圧を
受け取るソースと、ゲートと、第１ＭＯＳトランジスタ
のゲートに結合されたドレーンとを有する。電流手段
は、第１ＭＯＳトランジスタのドレーンに結合されて、
そこから所定の電流を提供する。第２ＭＯＳトランジス
タは、入力／出力端子となるソースと、第１ＭＯＳトラ
ンジスタのドレーンに結合されたゲートと、ドレーンと
を有する。電流ミラー手段は、第２ＭＯＳトランジスタ
のドレーンと出力端子とに結合されて、第２ＭＯＳトラ
ンジスタのドレーンから出力端子に流れる電流を反映す
る。
と、出力端子と、第１および第２ＭＯＳトランジスタ
と、電流手段と、電流ミラー手段とを備えた２乗則クラ
ンプ回路（ｓｑｕａｒｅ−ｌａｗ ｃｌａｍｐｉｎｇ）
が提供される。第１ＭＯＳトランジスタは、基準電圧を
受け取るソースと、ゲートと、第１ＭＯＳトランジスタ
のゲートに結合されたドレーンとを有する。電流手段
は、第１ＭＯＳトランジスタのドレーンに結合されて、
そこから所定の電流を提供する。第２ＭＯＳトランジス
タは、入力／出力端子となるソースと、第１ＭＯＳトラ
ンジスタのドレーンに結合されたゲートと、ドレーンと
を有する。電流ミラー手段は、第２ＭＯＳトランジスタ
のドレーンと出力端子とに結合されて、第２ＭＯＳトラ
ンジスタのドレーンから出力端子に流れる電流を反映す
る。
【００１１】さらに別の形態においては、第１ないし第
４トランジスタを備えた回路が提供される。第１トラン
ジスタは、第１電源電圧端子に結合されたコレクタと、
第１信号を受け取るベースと、エミッタとを有する。第
２トランジスタは、第１トランジスタのエミッタに結合
され、そこに出力信号を提供する第１電流電極と、第２
信号を受け取る制御電極と、第１抵抗を通じ第２電源電
圧端子に結合された第２電流電極とを有する。第３トラ
ンジスタは、第１トランジスタのエミッタに結合された
第１電流電極と、制御信号を受け取る制御電極と、第２
抵抗を通じて第２電源電圧端子に結合された第２電流電
極とを有する。第４トランジスタは、第１トランジスタ
のベースに結合された第１電流電極と、制御信号を受け
取る制御電極と、第２電源電圧端子に結合された第２電
流電極とを有する。
４トランジスタを備えた回路が提供される。第１トラン
ジスタは、第１電源電圧端子に結合されたコレクタと、
第１信号を受け取るベースと、エミッタとを有する。第
２トランジスタは、第１トランジスタのエミッタに結合
され、そこに出力信号を提供する第１電流電極と、第２
信号を受け取る制御電極と、第１抵抗を通じ第２電源電
圧端子に結合された第２電流電極とを有する。第３トラ
ンジスタは、第１トランジスタのエミッタに結合された
第１電流電極と、制御信号を受け取る制御電極と、第２
抵抗を通じて第２電源電圧端子に結合された第２電流電
極とを有する。第４トランジスタは、第１トランジスタ
のベースに結合された第１電流電極と、制御信号を受け
取る制御電極と、第２電源電圧端子に結合された第２電
流電極とを有する。
【００１２】上記とその他の機能および利点は、以下の
詳細な説明と、添付の図面とからさらに明確に理解され
るであろう。
詳細な説明と、添付の図面とからさらに明確に理解され
るであろう。
【００１３】
【実施例】図１は、本発明による出力バッファ３４を含
む、集積回路の一部分３０をブロック図で示したもので
ある。部分３０には、インバータ３１、ＥＣＬ−ＭＯＳ
部分レベル発生器３２、部分−全レベル発生器３３、出
力バッファ３４およびボンディング・パッド３５が含ま
れる。部分３０の各ブロックの機能は、図２ないし図６
に関する以下の説明でより明確に理解されるであろう。
しかし、図１は、出力バッファ３４の全体的な動作を理
解するのに役立つ。
む、集積回路の一部分３０をブロック図で示したもので
ある。部分３０には、インバータ３１、ＥＣＬ−ＭＯＳ
部分レベル発生器３２、部分−全レベル発生器３３、出
力バッファ３４およびボンディング・パッド３５が含ま
れる。部分３０の各ブロックの機能は、図２ないし図６
に関する以下の説明でより明確に理解されるであろう。
しかし、図１は、出力バッファ３４の全体的な動作を理
解するのに役立つ。
【００１４】「Ｑ」とラベルの付いた信号が、「ＯＥ」
とラベルの付いた出力イネーブル信号に応答して、出力
バッファ３４により提供される。信号ＯＥは、発生器３
２と出力バッファ３４とに送られる。しかし、より便利
に用いるために、インバータ３４が信号ＯＥを反転し
て、「反転ＯＥ」とラベルの付いた補数を設ける。この
信号は発生器３２と発生器３３とに送られる。なお、こ
こで反転信号を表わすために、いわゆるオーバライン
（ｏｖｅｒｌｉｎｅ）に代えて「反転」なる文字を付加
したものを使用する。発生器３２は「ＭＵＸ」と「反転
ＭＵＸ」とラベルの付いた信号間の差動電圧として表さ
れるデジタル信号を受け取る。図示される実施例におい
ては、ＭＵＸと反転ＭＵＸとは、ＥＣＬレベル差動信号
対を形成する。発生器３２は、信号ＯＥが能動になった
ことにより動作可能になると、「ＰＥＤ」とラベルの付
いた部分レベル真信号と、「反転ＰＥＤ」および「反転
ＰＤ」とラベルの付いた部分レベル補信号とを、ＭＵＸ
および反転ＭＵＸにより表される論理状態に応答して発
生する。信号ＰＥＤおよび反転ＰＥＤは、１ダイオード
電圧降下分だけＥＣＬ信号レベルよりも小さくなってい
るが、ＣＭＯＳ信号の電圧スウィングを欠く。しかし発
生器３３が、「反転ＱＤ」および「反転ＤＡＴＡ」とい
う２つのアクティブロー信号を、部分レベル信号ＰＥＤ
および反転ＰＥＤに応答して提供する。信号反転ＱＤ
は、全ＣＭＯＳレベル信号であり、信号反転ＤＡＴＡ
は、ＶＤＤよりも１ＶＢＥ分低い高論理（ｌｏｇｉｃ
ｈｉｇｈ）レベルを有する。出力バッファ３４は、次に
信号反転ＱＤおよび反転ＤＡＴＡを受け取り、さらに部
分レベル信号反転ＰＤを受け取り、信号ＯＥが能動にな
って動作可能になったときに、ボンディング・パッド３
５に対して信号Ｑを送る。信号ＯＥが非能動になること
により動作不能になると、出力バッファ３４は高インピ
ーダンス状態の信号Ｑを提供する。
とラベルの付いた出力イネーブル信号に応答して、出力
バッファ３４により提供される。信号ＯＥは、発生器３
２と出力バッファ３４とに送られる。しかし、より便利
に用いるために、インバータ３４が信号ＯＥを反転し
て、「反転ＯＥ」とラベルの付いた補数を設ける。この
信号は発生器３２と発生器３３とに送られる。なお、こ
こで反転信号を表わすために、いわゆるオーバライン
（ｏｖｅｒｌｉｎｅ）に代えて「反転」なる文字を付加
したものを使用する。発生器３２は「ＭＵＸ」と「反転
ＭＵＸ」とラベルの付いた信号間の差動電圧として表さ
れるデジタル信号を受け取る。図示される実施例におい
ては、ＭＵＸと反転ＭＵＸとは、ＥＣＬレベル差動信号
対を形成する。発生器３２は、信号ＯＥが能動になった
ことにより動作可能になると、「ＰＥＤ」とラベルの付
いた部分レベル真信号と、「反転ＰＥＤ」および「反転
ＰＤ」とラベルの付いた部分レベル補信号とを、ＭＵＸ
および反転ＭＵＸにより表される論理状態に応答して発
生する。信号ＰＥＤおよび反転ＰＥＤは、１ダイオード
電圧降下分だけＥＣＬ信号レベルよりも小さくなってい
るが、ＣＭＯＳ信号の電圧スウィングを欠く。しかし発
生器３３が、「反転ＱＤ」および「反転ＤＡＴＡ」とい
う２つのアクティブロー信号を、部分レベル信号ＰＥＤ
および反転ＰＥＤに応答して提供する。信号反転ＱＤ
は、全ＣＭＯＳレベル信号であり、信号反転ＤＡＴＡ
は、ＶＤＤよりも１ＶＢＥ分低い高論理（ｌｏｇｉｃ
ｈｉｇｈ）レベルを有する。出力バッファ３４は、次に
信号反転ＱＤおよび反転ＤＡＴＡを受け取り、さらに部
分レベル信号反転ＰＤを受け取り、信号ＯＥが能動にな
って動作可能になったときに、ボンディング・パッド３
５に対して信号Ｑを送る。信号ＯＥが非能動になること
により動作不能になると、出力バッファ３４は高インピ
ーダンス状態の信号Ｑを提供する。
【００１５】出力バッファ３４は「ＶＲＥＧ」とラベル
の付いた、出力バッファ３４の電圧レギュレータで用い
る基準電圧も受け取る。ＶＲＥＧは、バンドギャップ基
準電圧発生器などの回路によりチップ上で発生された所
定の基準電圧であり、出力バッファ３４の性能を変更し
て、あらゆる種類の負荷の要件を満たすように選択され
る。しかし、他の実施例では、ＶＲＥＧは集積回路に対
する入力として受け取られることもある。部分３０は、
スタティック・ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）の出力バッファを示していることに留意すること。
このようなデバイスでは、発生器３２と３３とはいずれ
も、最終増幅器（ｆｉｎａｌ ａｍｐｌｉｆｉｅｒ）と
呼ばれる。信号ＭＵＸおよび反転ＭＵＸは、列と行の解
読によりアクセスされるメモリ・セルの内容を表す信号
である。しかし、部分３０は、他の集積回路や他の種類
の入力信号にも適用できることは明白である。
の付いた、出力バッファ３４の電圧レギュレータで用い
る基準電圧も受け取る。ＶＲＥＧは、バンドギャップ基
準電圧発生器などの回路によりチップ上で発生された所
定の基準電圧であり、出力バッファ３４の性能を変更し
て、あらゆる種類の負荷の要件を満たすように選択され
る。しかし、他の実施例では、ＶＲＥＧは集積回路に対
する入力として受け取られることもある。部分３０は、
スタティック・ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）の出力バッファを示していることに留意すること。
このようなデバイスでは、発生器３２と３３とはいずれ
も、最終増幅器（ｆｉｎａｌ ａｍｐｌｉｆｉｅｒ）と
呼ばれる。信号ＭＵＸおよび反転ＭＵＸは、列と行の解
読によりアクセスされるメモリ・セルの内容を表す信号
である。しかし、部分３０は、他の集積回路や他の種類
の入力信号にも適用できることは明白である。
【００１６】図２は、図１のＥＣＬ−ＭＯＳ部分レベル
発生器３２の概略図である。発生器３２には、ＮＰＮト
ランジスタ４１ないし４６、抵抗４７，４８およびＮチ
ャンネルＭＯＳトランジスタ５１ないし６６が含まれ
る。トランジスタ４１は、「ＶＤＤ」とラベルの付いた
正の電源電圧端子に接続されたコレクタと、信号反転Ｍ
ＵＸを受け取るベースと、エミッタとを有する。トラン
ジスタ４２は、ＶＤＤに接続されたコレクタと、ベース
と、信号ＰＥＤを提供するエミッタとを有する。トラン
ジスタ４３は、トランジスタ４２のベースに接続された
コレクタと、トランジスタ４１のエミッタに接続された
ベースと、エミッタとを有する。トランジスタ４４は、
信号反転ＰＤを提供するコレクタと、ベースと、トラン
ジスタ４３のエミッタに接続されたエミッタとを有す
る。トランジスタ４５は、ＶＤＤに接続されたコレクタ
と、トランジスタ４４のコレクタに接続されたベース
と、信号反転ＰＥＤを提供するエミッタとを有する。ト
ランジスタ４６は、ＶＤＤに接続されたコレクタと、信
号ＭＵＸを受け取るベースと、トランジスタ４４のベー
スに接続されたエミッタとを有する。抵抗４７は、Ｖ
ＤＤに接続された第１端子と、トランジスタ４３のコレ
クタに接続された第２端子とを有する。抵抗４８は、Ｖ
ＤＤに接続された第１端子と、トランジスタ４４のコレ
クタに接続された第２端子とを有する。
発生器３２の概略図である。発生器３２には、ＮＰＮト
ランジスタ４１ないし４６、抵抗４７，４８およびＮチ
ャンネルＭＯＳトランジスタ５１ないし６６が含まれ
る。トランジスタ４１は、「ＶＤＤ」とラベルの付いた
正の電源電圧端子に接続されたコレクタと、信号反転Ｍ
ＵＸを受け取るベースと、エミッタとを有する。トラン
ジスタ４２は、ＶＤＤに接続されたコレクタと、ベース
と、信号ＰＥＤを提供するエミッタとを有する。トラン
ジスタ４３は、トランジスタ４２のベースに接続された
コレクタと、トランジスタ４１のエミッタに接続された
ベースと、エミッタとを有する。トランジスタ４４は、
信号反転ＰＤを提供するコレクタと、ベースと、トラン
ジスタ４３のエミッタに接続されたエミッタとを有す
る。トランジスタ４５は、ＶＤＤに接続されたコレクタ
と、トランジスタ４４のコレクタに接続されたベース
と、信号反転ＰＥＤを提供するエミッタとを有する。ト
ランジスタ４６は、ＶＤＤに接続されたコレクタと、信
号ＭＵＸを受け取るベースと、トランジスタ４４のベー
スに接続されたエミッタとを有する。抵抗４７は、Ｖ
ＤＤに接続された第１端子と、トランジスタ４３のコレ
クタに接続された第２端子とを有する。抵抗４８は、Ｖ
ＤＤに接続された第１端子と、トランジスタ４４のコレ
クタに接続された第２端子とを有する。
【００１７】トランジスタ５１は、トランジスタ４１の
エミッタに接続されたドレーンと、信号ＯＥを受け取る
ゲートと、ソースとを有する。トランジスタ５２は、ト
ランジスタ５１のソースに接続されたドレーンと、「Ｎ
ＢＩＡＳ」とラベルの付いたバイアス信号を受け取るゲ
ートと、「ＶＳＳ」とラベルの付いた負の電源電圧端子
に接続されたソースとを有する。トランジスタ５３は、
トランジスタ４１のエミッタに接続されたドレーンと、
信号反転ＯＥを受け取るゲートと、ソースとを有する。
トランジスタ５４は、トランジスタ４２のエミッタに接
続されたドレーンと、信号ＯＥを受け取るゲートと、ソ
ースとを有する。トランジスタ５５は、トランジスタ５
４のソースに接続されたドレーンと、信号ＮＢＩＡＳを
受け取るゲートと、ＶＳＳに接続されたソースとを有す
る。トランジスタ５６は、トランジスタ４２のエミッタ
に接続されたドレーンと、信号反転ＯＥを受け取るゲー
トと、トランジスタ５３のソースに接続されたソースと
を有する。トランジスタ５７は、トランジスタ４３，４
４のエミッタに接続されたドレーンと、信号ＯＥを受け
取るゲートと、ソースとを有する。トランジスタ５８
は、トランジスタ５７のソースに接続されたドレーン
と、信号ＮＢＩＡＳを受け取るゲートと、ＶＳＳに接続
されたソースとを有する。トランジスタ５９は、トラン
ジスタ４３，４４のエミッタに接続されたドレーンと、
信号反転ＯＥを受け取るゲートと、トランジスタ５３，
５６のソースに接続されたソースとを有する。トランジ
スタ６０は、トランジスタ４５のエミッタに接続された
ドレーンと、信号ＯＥを受け取るゲートと、ソースとを
有する。トランジスタ６１は、トランジスタ６０のソー
スに接続されたドレーンと、信号ＮＢＩＡＳを受け取る
ゲートと、ＶＳＳに接続されたソースとを有する。トラ
ンジスタ６２は、トランジスタ４５のエミッタに接続さ
れたドレーンと、信号反転ＯＥを受け取るゲートと、ト
ランジスタ５３，５６，５９のソースに接続されたソー
スとを有する。トランジスタ６３は、トランジスタ４６
のエミッタに接続されたドレーンと、信号ＯＥを受け取
るゲートと、ソースとを有する。トランジスタ６４は、
トランジスタ６３のソースに接続されたドレーンと、信
号ＮＢＩＡＳを受け取るゲートと、ＶＳＳに接続された
ソースとを有する。トランジスタ６５は、トランジスタ
４６のエミッタに接続されたドレーンと、信号反転ＯＥ
を受け取るゲートと、トランジスタ５３，５６，５９，
６２のソースに接続されたソースとを有する。トランジ
スタ６６は、トランジスタ５３，５６，５９，６２，６
５のソースに接続されたドレーンと、信号ＮＢＩＡＳを
受け取るゲートと、ＶＳＳに接続されたソースとを有す
る。
エミッタに接続されたドレーンと、信号ＯＥを受け取る
ゲートと、ソースとを有する。トランジスタ５２は、ト
ランジスタ５１のソースに接続されたドレーンと、「Ｎ
ＢＩＡＳ」とラベルの付いたバイアス信号を受け取るゲ
ートと、「ＶＳＳ」とラベルの付いた負の電源電圧端子
に接続されたソースとを有する。トランジスタ５３は、
トランジスタ４１のエミッタに接続されたドレーンと、
信号反転ＯＥを受け取るゲートと、ソースとを有する。
トランジスタ５４は、トランジスタ４２のエミッタに接
続されたドレーンと、信号ＯＥを受け取るゲートと、ソ
ースとを有する。トランジスタ５５は、トランジスタ５
４のソースに接続されたドレーンと、信号ＮＢＩＡＳを
受け取るゲートと、ＶＳＳに接続されたソースとを有す
る。トランジスタ５６は、トランジスタ４２のエミッタ
に接続されたドレーンと、信号反転ＯＥを受け取るゲー
トと、トランジスタ５３のソースに接続されたソースと
を有する。トランジスタ５７は、トランジスタ４３，４
４のエミッタに接続されたドレーンと、信号ＯＥを受け
取るゲートと、ソースとを有する。トランジスタ５８
は、トランジスタ５７のソースに接続されたドレーン
と、信号ＮＢＩＡＳを受け取るゲートと、ＶＳＳに接続
されたソースとを有する。トランジスタ５９は、トラン
ジスタ４３，４４のエミッタに接続されたドレーンと、
信号反転ＯＥを受け取るゲートと、トランジスタ５３，
５６のソースに接続されたソースとを有する。トランジ
スタ６０は、トランジスタ４５のエミッタに接続された
ドレーンと、信号ＯＥを受け取るゲートと、ソースとを
有する。トランジスタ６１は、トランジスタ６０のソー
スに接続されたドレーンと、信号ＮＢＩＡＳを受け取る
ゲートと、ＶＳＳに接続されたソースとを有する。トラ
ンジスタ６２は、トランジスタ４５のエミッタに接続さ
れたドレーンと、信号反転ＯＥを受け取るゲートと、ト
ランジスタ５３，５６，５９のソースに接続されたソー
スとを有する。トランジスタ６３は、トランジスタ４６
のエミッタに接続されたドレーンと、信号ＯＥを受け取
るゲートと、ソースとを有する。トランジスタ６４は、
トランジスタ６３のソースに接続されたドレーンと、信
号ＮＢＩＡＳを受け取るゲートと、ＶＳＳに接続された
ソースとを有する。トランジスタ６５は、トランジスタ
４６のエミッタに接続されたドレーンと、信号反転ＯＥ
を受け取るゲートと、トランジスタ５３，５６，５９，
６２のソースに接続されたソースとを有する。トランジ
スタ６６は、トランジスタ５３，５６，５９，６２，６
５のソースに接続されたドレーンと、信号ＮＢＩＡＳを
受け取るゲートと、ＶＳＳに接続されたソースとを有す
る。
【００１８】発生器３２は、ＢＩＣＭＯＳ、ＥＣＬ−部
分ＣＭＯＳレベル発生器である。信号ＭＵＸおよび反転
ＭＵＸは、差分ＥＣＬレベル信号である。ＯＥが非能動
（ｉｎａｃｔｉｖｅ）であるとき、トランジスタ５１，
５４，５７，６０，６３はすべて非導電状態で、トラン
ジスタ５２，５５，５８，６１，６４により形成される
電流源により通常提供される電流を流さない。しかしト
ランジスタ５３，５６，５９，６２，６５は導電状態で
あり、トランジスタ６６により形成される電流源により
提供されるより小さな電流により、トランジスタ４１な
いし４６のエミッタの電圧は、信号ＭＵＸまたは反転Ｍ
ＵＸのいずれかの電圧、場合によりそれから１ＶＢＥ降
下分を減じた電圧に従う。ＯＥが能動（ａｃｔｉｖｅ）
であるときは、発生器３２は信号ＰＥＤ，反転ＰＥＤお
よび反転ＰＤを、ＭＵＸおよび反転ＭＵＸに応答して発
生する。トランジスタ４１，４６はそれぞれ、ＥＣＬレ
ベル信号ＭＵＸおよび反転ＭＵＸから、ＶＢＥとラベル
の付いたダイオード電圧降下１つ分起こす。（以下の説
明では、ＶＢＥはこのような電圧降下を包括的に示すも
のとする；ＶＢＥの精密な値が、エミッタ・エリアなど
ＶＢＥに影響を与える特性が通常異なるトランジスタに
より変動することは、当業者には明白であろう。）これ
らのレベルシフトした信号は、抵抗４７，４８と、トラ
ンジスタ４３，４４と、トランジスタ５８により形成さ
れる電流源とにより形成される差動ステージに対する入
力として与えられる。この差動ステージの出力信号は、
抵抗４７，４８の第２端子において、高論理電圧ＶＤＤ
と、低論理電圧（ＶＤＤ−Ｉ５８Ｒ４７）または（Ｖ
ＤＤ−Ｉ５８Ｒ４８）とを有する。ただしＩ５８は、Ｎ
ＢＩＡＳによりバイアスされた場合のトランジスタ５８
により提供される電流で、Ｒ４７は、抵抗４７の抵抗
値，Ｒ４８は、抵抗４８の抵抗値である。信号反転ＰＤ
は、抵抗４８の第２端子において、出力バッファ３４に
対する部分レベル信号として提供される。しかし信号Ｐ
ＥＤおよび反転ＰＥＤは、トランジスタ４２，４５によ
りそれぞれ１ダイオード電圧降下分だけさらにレベルが
ずらされるので、約（ＶＤＤ−ＶＢＥ）の高論理電圧
と、約（ＶＤＤ−Ｉ５８Ｒ４７−ＶＢＥ）または、約
（ＶＤＤ−Ｉ５８Ｒ４８−ＶＢＥ）のいずれかの低論理
電圧とを有することになる。
分ＣＭＯＳレベル発生器である。信号ＭＵＸおよび反転
ＭＵＸは、差分ＥＣＬレベル信号である。ＯＥが非能動
（ｉｎａｃｔｉｖｅ）であるとき、トランジスタ５１，
５４，５７，６０，６３はすべて非導電状態で、トラン
ジスタ５２，５５，５８，６１，６４により形成される
電流源により通常提供される電流を流さない。しかしト
ランジスタ５３，５６，５９，６２，６５は導電状態で
あり、トランジスタ６６により形成される電流源により
提供されるより小さな電流により、トランジスタ４１な
いし４６のエミッタの電圧は、信号ＭＵＸまたは反転Ｍ
ＵＸのいずれかの電圧、場合によりそれから１ＶＢＥ降
下分を減じた電圧に従う。ＯＥが能動（ａｃｔｉｖｅ）
であるときは、発生器３２は信号ＰＥＤ，反転ＰＥＤお
よび反転ＰＤを、ＭＵＸおよび反転ＭＵＸに応答して発
生する。トランジスタ４１，４６はそれぞれ、ＥＣＬレ
ベル信号ＭＵＸおよび反転ＭＵＸから、ＶＢＥとラベル
の付いたダイオード電圧降下１つ分起こす。（以下の説
明では、ＶＢＥはこのような電圧降下を包括的に示すも
のとする；ＶＢＥの精密な値が、エミッタ・エリアなど
ＶＢＥに影響を与える特性が通常異なるトランジスタに
より変動することは、当業者には明白であろう。）これ
らのレベルシフトした信号は、抵抗４７，４８と、トラ
ンジスタ４３，４４と、トランジスタ５８により形成さ
れる電流源とにより形成される差動ステージに対する入
力として与えられる。この差動ステージの出力信号は、
抵抗４７，４８の第２端子において、高論理電圧ＶＤＤ
と、低論理電圧（ＶＤＤ−Ｉ５８Ｒ４７）または（Ｖ
ＤＤ−Ｉ５８Ｒ４８）とを有する。ただしＩ５８は、Ｎ
ＢＩＡＳによりバイアスされた場合のトランジスタ５８
により提供される電流で、Ｒ４７は、抵抗４７の抵抗
値，Ｒ４８は、抵抗４８の抵抗値である。信号反転ＰＤ
は、抵抗４８の第２端子において、出力バッファ３４に
対する部分レベル信号として提供される。しかし信号Ｐ
ＥＤおよび反転ＰＥＤは、トランジスタ４２，４５によ
りそれぞれ１ダイオード電圧降下分だけさらにレベルが
ずらされるので、約（ＶＤＤ−ＶＢＥ）の高論理電圧
と、約（ＶＤＤ−Ｉ５８Ｒ４７−ＶＢＥ）または、約
（ＶＤＤ−Ｉ５８Ｒ４８−ＶＢＥ）のいずれかの低論理
電圧とを有することになる。
【００１９】図３は、本発明による図１の部分−全レベ
ル発生器３３の概略図である。発生器３３には、Ｐチャ
ンネルＭＯＳトランジスタ７１，７２と、Ｎチャンネル
ＭＯＳトランジスタ７３，７４，７５と、ＮＰＮトラン
ジスタ７６と、抵抗７７と、Ｎチャンネル・トランジス
タ７８，７９と、抵抗８０，８１と、Ｎチャンネル・ト
ランジスタ８２と、Ｐチャンネル・トランジスタ８３，
８４と、Ｎチャンネル・トランジスタ８５，８６とが含
まれる。トランジスタ７１は、ＶＤＤに接続されたソー
スと、信号ＰＥＤを受け取るゲートと、ドレーンとを有
する。トランジスタ７２は、ＶＤＤに接続されたソース
と、信号反転ＰＥＤを受け取るゲートと、ドレーンとを
有する。トランジスタ７３は、トランジスタ７１のドレ
ーンに接続されたドレーンと、トランジスタ７３のドレ
ーンに接続されたゲートと、ＶＳＳに接続されたソース
とを有する。トランジスタ７４は、トランジスタ７２の
ドレーンに接続されたドレーンと、トランジスタ７３の
ドレーンに接続されたゲートと、ＶＳＳに接続されたソ
ースとを有する。トランジスタ７５は、トランジスタ７
４のドレーンに接続されたドレーンと、信号反転ＯＥを
受け取るゲートと、ＶＳＳに接続されたソースとを有す
る。トランジスタ７６は、ＶＤＤに接続されたコレクタ
と、ベースと、エミッタとを有する。抵抗７６は、トラ
ンジスタ７６のエミッタに接続された第１端子と、信号
反転ＤＡＴＡを提供する第２端子とを有する。トランジ
スタ７８は、抵抗７７の第２端子に接続されたドレーン
と、トランジスタ７４のドレーンに接続されたゲート
と、ソースとを有する。トランジスタ７９は、抵抗７７
の第２端子に接続されたドレーンと、信号反転ＯＥを受
け取るゲートと、ソースとを有する。抵抗８０は、トラ
ンジスタ７８のソースに接続された第１端子と、ＶＳＳ
に接続された第２端子とを有する。抵抗８１は、トラン
ジスタ７９のソースに接続された第１端子と、ＶＳＳに
接続された第２端子とを有する。トランジスタ８２は、
トランジスタ７６のベースに接続されたドレーンと、信
号反転ＯＥを受け取るゲートと、ＶＳＳに接続されたソ
ースとを有する。トランジスタ８３は、ＶＤＤに接続さ
れたソースと、信号ＰＥＤを受け取るゲートと、トラン
ジスタ７６のベースに接続されて、そこに信号反転ＱＤ
を与えるドレーンとを有する。トランジスタ８４は、Ｖ
ＤＤに接続されたソースと、信号反転ＰＥＤを受け取る
ゲートと、ドレーンとを有する。トランジスタ８５は、
トランジスタ８３のドレーンに接続されたドレーンと、
トランジスタ８４のドレーンに接続されたゲートと、Ｖ
ＳＳに接続されたソースとを有する。トランジスタ８６
は、トランジスタ８４のドレーンに接続されたドレーン
と、トランジスタ８４のドレーンに接続されたゲート
と、ＶＳＳに接続されたソースとを有する。
ル発生器３３の概略図である。発生器３３には、Ｐチャ
ンネルＭＯＳトランジスタ７１，７２と、Ｎチャンネル
ＭＯＳトランジスタ７３，７４，７５と、ＮＰＮトラン
ジスタ７６と、抵抗７７と、Ｎチャンネル・トランジス
タ７８，７９と、抵抗８０，８１と、Ｎチャンネル・ト
ランジスタ８２と、Ｐチャンネル・トランジスタ８３，
８４と、Ｎチャンネル・トランジスタ８５，８６とが含
まれる。トランジスタ７１は、ＶＤＤに接続されたソー
スと、信号ＰＥＤを受け取るゲートと、ドレーンとを有
する。トランジスタ７２は、ＶＤＤに接続されたソース
と、信号反転ＰＥＤを受け取るゲートと、ドレーンとを
有する。トランジスタ７３は、トランジスタ７１のドレ
ーンに接続されたドレーンと、トランジスタ７３のドレ
ーンに接続されたゲートと、ＶＳＳに接続されたソース
とを有する。トランジスタ７４は、トランジスタ７２の
ドレーンに接続されたドレーンと、トランジスタ７３の
ドレーンに接続されたゲートと、ＶＳＳに接続されたソ
ースとを有する。トランジスタ７５は、トランジスタ７
４のドレーンに接続されたドレーンと、信号反転ＯＥを
受け取るゲートと、ＶＳＳに接続されたソースとを有す
る。トランジスタ７６は、ＶＤＤに接続されたコレクタ
と、ベースと、エミッタとを有する。抵抗７６は、トラ
ンジスタ７６のエミッタに接続された第１端子と、信号
反転ＤＡＴＡを提供する第２端子とを有する。トランジ
スタ７８は、抵抗７７の第２端子に接続されたドレーン
と、トランジスタ７４のドレーンに接続されたゲート
と、ソースとを有する。トランジスタ７９は、抵抗７７
の第２端子に接続されたドレーンと、信号反転ＯＥを受
け取るゲートと、ソースとを有する。抵抗８０は、トラ
ンジスタ７８のソースに接続された第１端子と、ＶＳＳ
に接続された第２端子とを有する。抵抗８１は、トラン
ジスタ７９のソースに接続された第１端子と、ＶＳＳに
接続された第２端子とを有する。トランジスタ８２は、
トランジスタ７６のベースに接続されたドレーンと、信
号反転ＯＥを受け取るゲートと、ＶＳＳに接続されたソ
ースとを有する。トランジスタ８３は、ＶＤＤに接続さ
れたソースと、信号ＰＥＤを受け取るゲートと、トラン
ジスタ７６のベースに接続されて、そこに信号反転ＱＤ
を与えるドレーンとを有する。トランジスタ８４は、Ｖ
ＤＤに接続されたソースと、信号反転ＰＥＤを受け取る
ゲートと、ドレーンとを有する。トランジスタ８５は、
トランジスタ８３のドレーンに接続されたドレーンと、
トランジスタ８４のドレーンに接続されたゲートと、Ｖ
ＳＳに接続されたソースとを有する。トランジスタ８６
は、トランジスタ８４のドレーンに接続されたドレーン
と、トランジスタ８４のドレーンに接続されたゲート
と、ＶＳＳに接続されたソースとを有する。
【００２０】信号反転ＯＥが高論理において非能動であ
るとき、発生器３３は動作不能（ｄｉｓａｂｌｅｄ）で
ある。トランジスタ７８のゲート，トランジスタ７６の
ベースおよび抵抗７７の第２端子（信号反転ＤＡＴＡ）
は、トランジスタ７５，７９，８２によりそれぞれ約Ｖ
ＳＳに駆動される。抵抗８１は、信号反転ＤＡＴＡがＶ
ＳＳに下がる速度を制御して、それにより反転ＯＥが非
能動のときにｄｉ／ｄｔを制御する助けとなる点に留意
されたい。
るとき、発生器３３は動作不能（ｄｉｓａｂｌｅｄ）で
ある。トランジスタ７８のゲート，トランジスタ７６の
ベースおよび抵抗７７の第２端子（信号反転ＤＡＴＡ）
は、トランジスタ７５，７９，８２によりそれぞれ約Ｖ
ＳＳに駆動される。抵抗８１は、信号反転ＤＡＴＡがＶ
ＳＳに下がる速度を制御して、それにより反転ＯＥが非
能動のときにｄｉ／ｄｔを制御する助けとなる点に留意
されたい。
【００２１】信号反転ＯＥが高論理において能動になる
と、トランジスタ７５，７９，８２はすべて非導電状態
になる。発生器３３は、信号ＰＥＤおよび反転ＰＥＤに
よって表される論理状態に応答して信号反転ＤＡＴＡと
反転ＱＤとを発生する。トランジスタ７１ないし７４
は、ＣＭＯＳ増幅器を形成し、この増幅器は、信号ＰＥ
Ｄが高論理において能動で、信号反転ＰＥＤが低論理に
おいて能動の場合に、トランジスタ７２のドレーンでＣ
ＭＯＳ高論理（約ＶＤＤ）を発生し、信号ＰＥＤが低論
理において非能動で、信号反転ＰＥＤが高論理において
非能動の場合にＣＭＯＳ低論理（約ＶＳＳ）を発生す
る。逆に、トランジスタ８３ないし８６は、ＣＭＯＳ増
幅器を形成し、この増幅器は、各々の論理レベルにおい
て、信号ＰＥＤが能動（非能動）で、信号反転ＰＥＤが
能動（非能動）の場合に応答してＣＭＯＳ高（低）論理
を発生する。トランジスタ８３のドレーンは、ＣＭＯＳ
レベルの信号反転ＱＤを発生し、これはまたトランジス
タ７６のベースにも供給される。出力信号反転ＤＡＴＡ
は、約（ＶＤＤ−ＶＢＥ）の高論理と、約ＶＳＳの低論
理において発生される。このため反転ＤＡＴＡの高論理
電圧は、全ＣＭＯＳ高論理から１つのＶＢＥ分だけ下向
きにレベルシフトされる。抵抗７７，８０もまた、信号
Ｑが切り替わるときにｄｉ／ｄｔを制御するために重要
である。信号反転ＱＤが高論理において非能動になる
と、抵抗７７が信号反転ＤＡＴＡが上がる速度を制御
し、トランジスタ７２のドレーンの電圧が、高論理に駆
動されると、抵抗８０が信号反転ＤＡＴＡが下がる速度
を制御する。好適な実施例においては、抵抗８０および
８１の値は異なっており、Ｑがデータの変化に応答して
駆動されるか、ＯＥが能動になることに応答して駆動さ
れるかにより、異なる信号速度とｄｉ／ｄｔとを提供す
る。
と、トランジスタ７５，７９，８２はすべて非導電状態
になる。発生器３３は、信号ＰＥＤおよび反転ＰＥＤに
よって表される論理状態に応答して信号反転ＤＡＴＡと
反転ＱＤとを発生する。トランジスタ７１ないし７４
は、ＣＭＯＳ増幅器を形成し、この増幅器は、信号ＰＥ
Ｄが高論理において能動で、信号反転ＰＥＤが低論理に
おいて能動の場合に、トランジスタ７２のドレーンでＣ
ＭＯＳ高論理（約ＶＤＤ）を発生し、信号ＰＥＤが低論
理において非能動で、信号反転ＰＥＤが高論理において
非能動の場合にＣＭＯＳ低論理（約ＶＳＳ）を発生す
る。逆に、トランジスタ８３ないし８６は、ＣＭＯＳ増
幅器を形成し、この増幅器は、各々の論理レベルにおい
て、信号ＰＥＤが能動（非能動）で、信号反転ＰＥＤが
能動（非能動）の場合に応答してＣＭＯＳ高（低）論理
を発生する。トランジスタ８３のドレーンは、ＣＭＯＳ
レベルの信号反転ＱＤを発生し、これはまたトランジス
タ７６のベースにも供給される。出力信号反転ＤＡＴＡ
は、約（ＶＤＤ−ＶＢＥ）の高論理と、約ＶＳＳの低論
理において発生される。このため反転ＤＡＴＡの高論理
電圧は、全ＣＭＯＳ高論理から１つのＶＢＥ分だけ下向
きにレベルシフトされる。抵抗７７，８０もまた、信号
Ｑが切り替わるときにｄｉ／ｄｔを制御するために重要
である。信号反転ＱＤが高論理において非能動になる
と、抵抗７７が信号反転ＤＡＴＡが上がる速度を制御
し、トランジスタ７２のドレーンの電圧が、高論理に駆
動されると、抵抗８０が信号反転ＤＡＴＡが下がる速度
を制御する。好適な実施例においては、抵抗８０および
８１の値は異なっており、Ｑがデータの変化に応答して
駆動されるか、ＯＥが能動になることに応答して駆動さ
れるかにより、異なる信号速度とｄｉ／ｄｔとを提供す
る。
【００２２】図４は、本発明による図１の出力バッファ
回路３４の概略図である。出力バッファ３４には、ＮＰ
Ｎトランジスタ９１と、ＰチャンネルＭＯＳトランジス
タ９２ないし９４と、ＮチャンネルＭＯＳトランジスタ
９５ないし９８と、２乗則クランプ９９と、ＮＰＮトラ
ンジスタ１０２と、Ｎチャンネル・トランジスタ１０
３，１０４，１０５と、Ｐチャンネル・トランジスタ１
０６，１１１と、Ｎチャンネル・トランジスタ１１２
と、インバータ１１３と、ＮチャンネルＭＯＳトランジ
スタ１１４，１１５と、ＮＰＮトランジスタ１１６と、
抵抗１１７，１１８と、ＮチャンネルＭＯＳトランジス
タ１１９と、２乗則クランプ１２０とが含まれる。トラ
ンジスタ９１は、ＶＤＤに接続されたコレクタと、信号
反転ＰＤを受け取るベースと、エミッタとを有する。ト
ランジスタ９２は、ＶＤＤに接続されたソースと、信号
ＯＥを受け取るゲートと、ドレーンとを有する。トラン
ジスタ９３は、ＶＤＤに接続されたソースと、トランジ
スタ９１のエミッタに接続されたゲートと、トランジス
タ９３のゲートとトランジスタ９２のドレーンとに接続
されたドレーンとを有する。トランジスタ９４は、Ｖ
ＤＤに接続されたソースと、トランジスタ９３のドレー
ンに接続されたゲートと、ドレーンとを有する。トラン
ジスタ９５は、トランジスタ９３のドレーンに接続され
たドレーンと、「ＶＲＥＧ」とラベルの付いた基準電圧
を受け取るゲートと、ソースとを有する。トランジスタ
９６は、トランジスタ９４のドレーンに接続されたドレ
ーンと、ゲートと、トランジスタ９５のソースに接続さ
れたソースとを有する。トランジスタ９７は、トランジ
スタ９５，９６のソースに接続されたドレーンと、信号
ＯＥを受け取るゲートと、ソースとを有する。トランジ
スタ９８は、トランジスタ９７のソースに接続されたド
レーンと、信号ＮＢＩＡＳを受け取るゲートと、ＶＳＳ
に接続されたソースとを有する。２乗則クランプ９９
は、入力として信号ＶＲＥＧ，ＯＥおよびＮＢＩＡＳを
受け取り、入力／出力端子１００と、トランジスタ９４
のドレーンに接続された出力端子１０１とを有する。ト
ランジスタ１０２は、ＶＤＤに接続されたコレクタと、
トランジスタ９４のドレーンに接続されたベースと、２
乗則クランプ９９の入力／出力端子とトランジスタ９６
のゲートとに接続されたエミッタとを有する。トランジ
スタ１０３は、トランジスタ１０２のエミッタに接続さ
れたドレーンと、信号ＯＥを受け取るゲートと、ソース
とを有する。トランジスタ１０４は、トランジスタ１０
３のソースに接続されたドレーンと、信号ＮＢＩＡＳを
受け取るゲートと、ＶＳＳに接続されたソースとを有す
る。トランジスタ１０４は、トランジスタ９４のドレー
ンに接続されたドレーンと、信号反転ＯＥを受け取るゲ
ートと、トランジスタ１０２のエミッタに接続されたソ
ースとを有する。トランジスタ１０５は、トランジスタ
９４のドレーンに接続されたソースと、信号ＯＥを受け
取るゲートと、トランジスタ１０２のエミッタに接続さ
れたドレーンとを有する。
回路３４の概略図である。出力バッファ３４には、ＮＰ
Ｎトランジスタ９１と、ＰチャンネルＭＯＳトランジス
タ９２ないし９４と、ＮチャンネルＭＯＳトランジスタ
９５ないし９８と、２乗則クランプ９９と、ＮＰＮトラ
ンジスタ１０２と、Ｎチャンネル・トランジスタ１０
３，１０４，１０５と、Ｐチャンネル・トランジスタ１
０６，１１１と、Ｎチャンネル・トランジスタ１１２
と、インバータ１１３と、ＮチャンネルＭＯＳトランジ
スタ１１４，１１５と、ＮＰＮトランジスタ１１６と、
抵抗１１７，１１８と、ＮチャンネルＭＯＳトランジス
タ１１９と、２乗則クランプ１２０とが含まれる。トラ
ンジスタ９１は、ＶＤＤに接続されたコレクタと、信号
反転ＰＤを受け取るベースと、エミッタとを有する。ト
ランジスタ９２は、ＶＤＤに接続されたソースと、信号
ＯＥを受け取るゲートと、ドレーンとを有する。トラン
ジスタ９３は、ＶＤＤに接続されたソースと、トランジ
スタ９１のエミッタに接続されたゲートと、トランジス
タ９３のゲートとトランジスタ９２のドレーンとに接続
されたドレーンとを有する。トランジスタ９４は、Ｖ
ＤＤに接続されたソースと、トランジスタ９３のドレー
ンに接続されたゲートと、ドレーンとを有する。トラン
ジスタ９５は、トランジスタ９３のドレーンに接続され
たドレーンと、「ＶＲＥＧ」とラベルの付いた基準電圧
を受け取るゲートと、ソースとを有する。トランジスタ
９６は、トランジスタ９４のドレーンに接続されたドレ
ーンと、ゲートと、トランジスタ９５のソースに接続さ
れたソースとを有する。トランジスタ９７は、トランジ
スタ９５，９６のソースに接続されたドレーンと、信号
ＯＥを受け取るゲートと、ソースとを有する。トランジ
スタ９８は、トランジスタ９７のソースに接続されたド
レーンと、信号ＮＢＩＡＳを受け取るゲートと、ＶＳＳ
に接続されたソースとを有する。２乗則クランプ９９
は、入力として信号ＶＲＥＧ，ＯＥおよびＮＢＩＡＳを
受け取り、入力／出力端子１００と、トランジスタ９４
のドレーンに接続された出力端子１０１とを有する。ト
ランジスタ１０２は、ＶＤＤに接続されたコレクタと、
トランジスタ９４のドレーンに接続されたベースと、２
乗則クランプ９９の入力／出力端子とトランジスタ９６
のゲートとに接続されたエミッタとを有する。トランジ
スタ１０３は、トランジスタ１０２のエミッタに接続さ
れたドレーンと、信号ＯＥを受け取るゲートと、ソース
とを有する。トランジスタ１０４は、トランジスタ１０
３のソースに接続されたドレーンと、信号ＮＢＩＡＳを
受け取るゲートと、ＶＳＳに接続されたソースとを有す
る。トランジスタ１０４は、トランジスタ９４のドレー
ンに接続されたドレーンと、信号反転ＯＥを受け取るゲ
ートと、トランジスタ１０２のエミッタに接続されたソ
ースとを有する。トランジスタ１０５は、トランジスタ
９４のドレーンに接続されたソースと、信号ＯＥを受け
取るゲートと、トランジスタ１０２のエミッタに接続さ
れたドレーンとを有する。
【００２３】トランジスタ１１１は、トランジスタ９４
のドレーンに接続されたソースと、信号ＯＥを受け取る
ゲートと、ドレーンとを有する。トランジスタ１１２
は、トランジスタ９４のドレーンに接続されたドレーン
と、信号反転ＯＥを受け取るゲートと、トランジスタ１
１１のドレーンに接続されたソースとを有する。インバ
ータ１１３は、信号ＯＥを受け取る入力端子と、信号反
転ＯＥを提供する出力端子とを有する。トランジスタ１
１４は、トランジスタ９４のドレーンに接続されたドレ
ーンと、信号ＯＥを受け取るゲートと、ソースとを有す
る。トランジスタ１１５は、トランジスタ１１４のソー
スに接続されたドレーンと、信号反転ＱＤを受け取るゲ
ートと、ＶＳＳに接続されたソースとを有する。トラン
ジスタ１１６は、ＶＤＤに接続されたコレクタと、トラ
ンジスタ９４のドレーン，トランジスタ１１１のソース
およびトランジスタ１１２のドレーンに接続されたベー
スと、エミッタとを有する。抵抗１１７は、トランジス
タ１１１のドレーンとトランジスタ１１２のソースとに
接続された第１端子と、第２端子とを有する。抵抗１１
８は、トランジスタ１１６のエミッタに接続された第１
端子と、抵抗１１７の第２端子に接続され、信号Ｑを提
供する第２端子とを有する。トランジスタ１１９は、抵
抗１１８の第２端子に接続されたドレーンと、信号反転
ＤＡＴＡを受け取るゲートと、ＶＳＳに接続されたソー
スとを有する。２乗則クランプ１２０は、入力として、
信号ＶＲＥＧ，ＯＥ，ＮＩＢＩＡＳおよび反転ＯＥを受
け取り、抵抗１１８の第２端子に接続された入力／出力
端子１２０と、入力／出力端子１２１に接続された出力
端子１２２とを有する。
のドレーンに接続されたソースと、信号ＯＥを受け取る
ゲートと、ドレーンとを有する。トランジスタ１１２
は、トランジスタ９４のドレーンに接続されたドレーン
と、信号反転ＯＥを受け取るゲートと、トランジスタ１
１１のドレーンに接続されたソースとを有する。インバ
ータ１１３は、信号ＯＥを受け取る入力端子と、信号反
転ＯＥを提供する出力端子とを有する。トランジスタ１
１４は、トランジスタ９４のドレーンに接続されたドレ
ーンと、信号ＯＥを受け取るゲートと、ソースとを有す
る。トランジスタ１１５は、トランジスタ１１４のソー
スに接続されたドレーンと、信号反転ＱＤを受け取るゲ
ートと、ＶＳＳに接続されたソースとを有する。トラン
ジスタ１１６は、ＶＤＤに接続されたコレクタと、トラ
ンジスタ９４のドレーン，トランジスタ１１１のソース
およびトランジスタ１１２のドレーンに接続されたベー
スと、エミッタとを有する。抵抗１１７は、トランジス
タ１１１のドレーンとトランジスタ１１２のソースとに
接続された第１端子と、第２端子とを有する。抵抗１１
８は、トランジスタ１１６のエミッタに接続された第１
端子と、抵抗１１７の第２端子に接続され、信号Ｑを提
供する第２端子とを有する。トランジスタ１１９は、抵
抗１１８の第２端子に接続されたドレーンと、信号反転
ＤＡＴＡを受け取るゲートと、ＶＳＳに接続されたソー
スとを有する。２乗則クランプ１２０は、入力として、
信号ＶＲＥＧ，ＯＥ，ＮＩＢＩＡＳおよび反転ＯＥを受
け取り、抵抗１１８の第２端子に接続された入力／出力
端子１２０と、入力／出力端子１２１に接続された出力
端子１２２とを有する。
【００２４】出力バッファ３４は、約ＶＳＳの低論理電
圧と、約ＶＲＥＧの高論理電圧において出力信号Ｑをボ
ンディング・パッド３５に供給する。このため、ＶＲＥ
Ｇの値は、有り得る種類の負荷に関して、速度とｄｉ／
ｄｔとのトレードオフが最適になるように選択される。
部分３０の集積回路が５ボルトの電源を有し、ボンディ
ング・パッド３５に接続されたもう１つの集積回路が３
ボルトの電源を有するときには、調整された高論理電圧
を有することは特に有利である。
圧と、約ＶＲＥＧの高論理電圧において出力信号Ｑをボ
ンディング・パッド３５に供給する。このため、ＶＲＥ
Ｇの値は、有り得る種類の負荷に関して、速度とｄｉ／
ｄｔとのトレードオフが最適になるように選択される。
部分３０の集積回路が５ボルトの電源を有し、ボンディ
ング・パッド３５に接続されたもう１つの集積回路が３
ボルトの電源を有するときには、調整された高論理電圧
を有することは特に有利である。
【００２５】ＯＥが非能動である時、トランジスタ９
２，１１１，１１２は導電状態になり、トランジスタ９
７，１０３，１１４は非導電状態になる。トランジスタ
９２は、トランジスタ９３，９４のゲートにおいて高論
理電圧を発生して、トランジスタ９３，９４はいずれも
非導電状態になる。トランジスタ９７，１０３も非導電
状態となって、トランジスタ９８，１０４が電流源とし
て機能することを防ぐ。トランジスタ１１１，１１２は
導電状態となり、トランジスタ１１６のベースとエミッ
タとを結合させて、逆バイアスがベース・エミッタ接合
の両端に形成されないようにする。これが形成されると
信頼性の問題が起こる。また２乗則クランプ（ｓｑｕａ
ｒｅ−ｌａｗ ｃｌａｍｐｓ）９９，１２０は非導電状
態とされる。
２，１１１，１１２は導電状態になり、トランジスタ９
７，１０３，１１４は非導電状態になる。トランジスタ
９２は、トランジスタ９３，９４のゲートにおいて高論
理電圧を発生して、トランジスタ９３，９４はいずれも
非導電状態になる。トランジスタ９７，１０３も非導電
状態となって、トランジスタ９８，１０４が電流源とし
て機能することを防ぐ。トランジスタ１１１，１１２は
導電状態となり、トランジスタ１１６のベースとエミッ
タとを結合させて、逆バイアスがベース・エミッタ接合
の両端に形成されないようにする。これが形成されると
信頼性の問題が起こる。また２乗則クランプ（ｓｑｕａ
ｒｅ−ｌａｗ ｃｌａｍｐｓ）９９，１２０は非導電状
態とされる。
【００２６】トランジスタ１０５，１０６は信号ＯＥが
非能動のとき、２つの機能を果たす。第１に、信号ＯＥ
が非能動のとき、出力信号Ｑに対する望ましくない漏洩
路（ｌｅａｋａｇｅ ｐａｔｈ）が存在することがあ
る。信号ＯＥが非能動のとき、出力バッファ３４は高イ
ンピーダンス状態になければならない。トランジスタ９
２は導電状態になり、トランジスタ９３のドレーンをＶ
ＤＤに結合させる。漏洩路は、トランジスタ９２のドレ
ーンから、トランジスタ９５，９６を通り、トランジス
タ１１６のベースまで延びて、外部デバイスにより低論
理にされた場合の信号Ｑに影響を与える。トランジスタ
１０２のエミッタは、信号ＯＥが非能動のとき浮動状態
にあるので、トランジスタ９６のゲートは高論理のまま
で、トランジスタ９６を導電状態に保ち、漏洩路が完成
される。しかしトランジスタ１０５，１０６は、信号Ｏ
Ｅが非能動のとき導電状態であるので、トランジスタ９
６のゲートのための放電路となる。第２に、トランジス
タ１０５，１０６は、大きな反対方向のバイアスが、ト
ランジスタ１０２上に発生することを防ぐ。トランジス
タ１０２のベースは、トランジスタ１１６のベースに結
合されて、低論理に駆動されるトランジスタ１１６のエ
ミッタの電圧に従う。しかし、トランジスタ１０２のエ
ミッタは浮動状態で、高論理のままである。トランジス
タ１０５，１０６は、信号ＯＥが非能動のとき、ベース
とエミッタとを結合することによりこの問題を解決す
る。
非能動のとき、２つの機能を果たす。第１に、信号ＯＥ
が非能動のとき、出力信号Ｑに対する望ましくない漏洩
路（ｌｅａｋａｇｅ ｐａｔｈ）が存在することがあ
る。信号ＯＥが非能動のとき、出力バッファ３４は高イ
ンピーダンス状態になければならない。トランジスタ９
２は導電状態になり、トランジスタ９３のドレーンをＶ
ＤＤに結合させる。漏洩路は、トランジスタ９２のドレ
ーンから、トランジスタ９５，９６を通り、トランジス
タ１１６のベースまで延びて、外部デバイスにより低論
理にされた場合の信号Ｑに影響を与える。トランジスタ
１０２のエミッタは、信号ＯＥが非能動のとき浮動状態
にあるので、トランジスタ９６のゲートは高論理のまま
で、トランジスタ９６を導電状態に保ち、漏洩路が完成
される。しかしトランジスタ１０５，１０６は、信号Ｏ
Ｅが非能動のとき導電状態であるので、トランジスタ９
６のゲートのための放電路となる。第２に、トランジス
タ１０５，１０６は、大きな反対方向のバイアスが、ト
ランジスタ１０２上に発生することを防ぐ。トランジス
タ１０２のベースは、トランジスタ１１６のベースに結
合されて、低論理に駆動されるトランジスタ１１６のエ
ミッタの電圧に従う。しかし、トランジスタ１０２のエ
ミッタは浮動状態で、高論理のままである。トランジス
タ１０５，１０６は、信号ＯＥが非能動のとき、ベース
とエミッタとを結合することによりこの問題を解決す
る。
【００２７】信号ＯＥが、高論理において能動（信号反
転ＯＥが低論理において能動）のとき、出力バッファ３
４は、信号反転ＰＤ、反転ＱＤおよび反転ＤＡＴＡによ
り集合的に表される論理状態に応答して信号Ｑを発生す
る。信号Ｑが高論理で駆動されると、信号反転ＰＤ、反
転ＱＤおよび反転ＤＡＴＡはすべて低論理において能動
となる。トランジスタ９１ないし９８は差動増幅器を形
成する。これが、トランジスタ９４のドレーンの電圧を
変化させて、一方の入力（トランジスタ９６のゲート）
の電圧が、もう一方の入力（ＶＲＥＧ）の電圧と等しく
なるようにする。トランジスタ９６のゲートの電圧は、
トランジスタ１０２のベースの電圧が、１ＶＢＥ高い、
すなわち（ＶＲＥＧ＋ＶＢＥ）である時に限り、ＶＲＥ
Ｇに等しくなる。トランジスタ１０２と、出力トランジ
スタ１１６とは、そのＶＢＥが等しくなるように整合さ
れている。したがって（抵抗１１８の効果を無視して）
出力バッファ３４は、Ｑの高論理電圧を約ＶＲＥＧに調
整する。抵抗１１８は、トランジスタ１１６のエミッタ
と直列に置かれて、出力バッファ３４が高論理において
信号Ｑを発生するときにｄｉ／ｄｔを制御するが、しか
し、信号Ｑが約ＶＲＥＧになると、抵抗１１８を通る定
常電流は非常に小さくなり、抵抗１１８は目に見えるほ
どの電圧降下を起こさない。
転ＯＥが低論理において能動）のとき、出力バッファ３
４は、信号反転ＰＤ、反転ＱＤおよび反転ＤＡＴＡによ
り集合的に表される論理状態に応答して信号Ｑを発生す
る。信号Ｑが高論理で駆動されると、信号反転ＰＤ、反
転ＱＤおよび反転ＤＡＴＡはすべて低論理において能動
となる。トランジスタ９１ないし９８は差動増幅器を形
成する。これが、トランジスタ９４のドレーンの電圧を
変化させて、一方の入力（トランジスタ９６のゲート）
の電圧が、もう一方の入力（ＶＲＥＧ）の電圧と等しく
なるようにする。トランジスタ９６のゲートの電圧は、
トランジスタ１０２のベースの電圧が、１ＶＢＥ高い、
すなわち（ＶＲＥＧ＋ＶＢＥ）である時に限り、ＶＲＥ
Ｇに等しくなる。トランジスタ１０２と、出力トランジ
スタ１１６とは、そのＶＢＥが等しくなるように整合さ
れている。したがって（抵抗１１８の効果を無視して）
出力バッファ３４は、Ｑの高論理電圧を約ＶＲＥＧに調
整する。抵抗１１８は、トランジスタ１１６のエミッタ
と直列に置かれて、出力バッファ３４が高論理において
信号Ｑを発生するときにｄｉ／ｄｔを制御するが、しか
し、信号Ｑが約ＶＲＥＧになると、抵抗１１８を通る定
常電流は非常に小さくなり、抵抗１１８は目に見えるほ
どの電圧降下を起こさない。
【００２８】信号Ｑが低論理で駆動されると、信号反転
ＰＤ、反転ＱＤおよび反転ＤＡＴＡはすべて高論理にな
る。反転ＰＤの高論理電圧は、約ＶＤＤであるので、ト
ランジスタ９１のエミッタの電圧は、ほぼ（ＶＤＤ−Ｖ
ＢＥ）に等しくなる。この電圧は、ＶＤＤからトランジ
スタ９３，９４の閾値電圧を減じたものより大きいの
で、トランジスタ９３，９４はいずれも非導電状態とな
る。しかし、トランジスタ９１は、部分レベル信号反転
ＰＤを用いて、トランジスタ９３，９４のゲートを信号
ＯＥが能動のときのそれらの閾値に近い値に保持する。
トランジスタ１１４，１１５は導電状態であり、トラン
ジスタ１１６のベースの電圧を約ＶＳＳまで下げる。反
転ＤＡＴＡも高論理であり、トランジスタ１１９を導電
状態にして、信号Ｑを実質的にＶＳＳに結合させる。こ
こで信号反転ＱＤと反転ＤＡＴＡとの間のレベルの差
が、出力バッファ３４の動作にとって重要になる。信号
反転ＱＤは、トランジスタ１１６のベースの電圧をでき
るだけ速く小さくするために約ＶＤＤの全ＣＭＯＳ高論
理で発生される。しかし、信号反転ＤＡＴＡは、約（Ｖ
ＤＤ−ＶＢＥ）だけの高論理電圧を有し、これがトラン
ジスタ１１９の導電性を制約する。さらに、発生器３３
の抵抗７７は、反転ＤＡＴＡがその高論理電圧に到達す
る速度を遅くして、信号Ｑが低論理で発生されるときに
出力バッファ３４により起こるｄｉ／ｄｔを小さくす
る。出力バッファ３４の動作にとっては、タイミングの
差も重要である。信号反転ＱＤは、時間的に信号反転Ｄ
ＡＴＡに先行しており、トランジスタ１１６，１１８が
いずれも同時に導電状態になったときに流れるクローバ
（crowbar ）電流を回避する助けをする。
ＰＤ、反転ＱＤおよび反転ＤＡＴＡはすべて高論理にな
る。反転ＰＤの高論理電圧は、約ＶＤＤであるので、ト
ランジスタ９１のエミッタの電圧は、ほぼ（ＶＤＤ−Ｖ
ＢＥ）に等しくなる。この電圧は、ＶＤＤからトランジ
スタ９３，９４の閾値電圧を減じたものより大きいの
で、トランジスタ９３，９４はいずれも非導電状態とな
る。しかし、トランジスタ９１は、部分レベル信号反転
ＰＤを用いて、トランジスタ９３，９４のゲートを信号
ＯＥが能動のときのそれらの閾値に近い値に保持する。
トランジスタ１１４，１１５は導電状態であり、トラン
ジスタ１１６のベースの電圧を約ＶＳＳまで下げる。反
転ＤＡＴＡも高論理であり、トランジスタ１１９を導電
状態にして、信号Ｑを実質的にＶＳＳに結合させる。こ
こで信号反転ＱＤと反転ＤＡＴＡとの間のレベルの差
が、出力バッファ３４の動作にとって重要になる。信号
反転ＱＤは、トランジスタ１１６のベースの電圧をでき
るだけ速く小さくするために約ＶＤＤの全ＣＭＯＳ高論
理で発生される。しかし、信号反転ＤＡＴＡは、約（Ｖ
ＤＤ−ＶＢＥ）だけの高論理電圧を有し、これがトラン
ジスタ１１９の導電性を制約する。さらに、発生器３３
の抵抗７７は、反転ＤＡＴＡがその高論理電圧に到達す
る速度を遅くして、信号Ｑが低論理で発生されるときに
出力バッファ３４により起こるｄｉ／ｄｔを小さくす
る。出力バッファ３４の動作にとっては、タイミングの
差も重要である。信号反転ＱＤは、時間的に信号反転Ｄ
ＡＴＡに先行しており、トランジスタ１１６，１１８が
いずれも同時に導電状態になったときに流れるクローバ
（crowbar ）電流を回避する助けをする。
【００２９】２乗則クランプ９９，１２０は、クランピ
ングを行って、信号Ｑの電圧がＶＲＥＧよりも上がらな
いようにする。これは信号反射により伝送線上に起こる
ことがある。まず、クランプ１２０は出力信号Ｑを直接
クランプする。次にクランプ９９は、トランジスタ１０
２（ミラー・トランジスタ１１６）のエミッタの電圧
が、ＶＲＥＧを越えるとトランジスタ１１６のベースの
電圧をクランプする。いずれのクランプ９９，１０２
も、２乗則特性により、目的の電圧とＶＲＥＧとの差に
比例して、適切な信号線をクランプすることにより、
「ソフト」クランプを行う。クランプ９９，１２０の精
密な動作は、図５および図６に関する説明でより明確に
なろう。
ングを行って、信号Ｑの電圧がＶＲＥＧよりも上がらな
いようにする。これは信号反射により伝送線上に起こる
ことがある。まず、クランプ１２０は出力信号Ｑを直接
クランプする。次にクランプ９９は、トランジスタ１０
２（ミラー・トランジスタ１１６）のエミッタの電圧
が、ＶＲＥＧを越えるとトランジスタ１１６のベースの
電圧をクランプする。いずれのクランプ９９，１０２
も、２乗則特性により、目的の電圧とＶＲＥＧとの差に
比例して、適切な信号線をクランプすることにより、
「ソフト」クランプを行う。クランプ９９，１２０の精
密な動作は、図５および図６に関する説明でより明確に
なろう。
【００３０】出力バッファ３４は（発生器３２，３３に
関して）、上述の問題をそれぞれ解決する。第１に、可
能性のあるあらゆる信号遷移に関してｄｉ／ｄｔ制御を
行う。メモリなどの集積回路で用いる場合には、出力信
号Ｑをデータの遷移から（制御信号ＯＥがすでに能動で
ある場合）、または制御信号ＯＥの遷移から（正確なデ
ータがすでにある場合）、ずらす（ｔｉｍｅｄ）ことも
ある。表１は、信号Ｑが切り替わるときに部分３０がｄ
ｉ／ｄｔを制御する方法を示している： 表 １ Ｑ信号遷移 トリガーのきっかけ ｄｉ／ｄｔ制御のソース １の立ち上がり縁 ＭＵＸ／反転ＭＵＸ変化 トランジスタ１１６のベース （１１６導電状態） 電圧のランプ速度 １の立ち下がり縁 ＭＵＸ／反転ＭＵＸ変化 トランジスタ９８の電流制限 （１１６非導電状態） ０の立ち上がり縁 ＭＵＸ／反転ＭＵＸ変化 抵抗７７の値、反転ＤＡＴＡ （１１９導電状態） の高論理電圧 ０の立ち下がり縁 ＭＵＸ／反転ＭＵＸ変化 抵抗８０の値 （１１９非導電状態） １の立ち上がり縁 ＯＥ変化 トランジスタ１１６のベース 電圧のランプ速度と、トラン ジスタ９１により駆動される 部分レベル １の立ち下がり縁 ＯＥ変化 トランジスタ９８の電流制限 ０の立ち上がり縁 ＯＥ変化 抵抗７７の値 ０の立ち下がり縁 ＯＥ変化 抵抗８１の値 発生器３３の重要な特徴は、異なるトリガーのきっかけ
（ｅｖｅｎｔｓ）の間の０の立ち下がり縁における速度
と、ｄｉ／ｄｔ制御とのトレードオフを最適にするため
に、抵抗７７，８１の値に差をつけてあることである。
関して）、上述の問題をそれぞれ解決する。第１に、可
能性のあるあらゆる信号遷移に関してｄｉ／ｄｔ制御を
行う。メモリなどの集積回路で用いる場合には、出力信
号Ｑをデータの遷移から（制御信号ＯＥがすでに能動で
ある場合）、または制御信号ＯＥの遷移から（正確なデ
ータがすでにある場合）、ずらす（ｔｉｍｅｄ）ことも
ある。表１は、信号Ｑが切り替わるときに部分３０がｄ
ｉ／ｄｔを制御する方法を示している： 表 １ Ｑ信号遷移 トリガーのきっかけ ｄｉ／ｄｔ制御のソース １の立ち上がり縁 ＭＵＸ／反転ＭＵＸ変化 トランジスタ１１６のベース （１１６導電状態） 電圧のランプ速度 １の立ち下がり縁 ＭＵＸ／反転ＭＵＸ変化 トランジスタ９８の電流制限 （１１６非導電状態） ０の立ち上がり縁 ＭＵＸ／反転ＭＵＸ変化 抵抗７７の値、反転ＤＡＴＡ （１１９導電状態） の高論理電圧 ０の立ち下がり縁 ＭＵＸ／反転ＭＵＸ変化 抵抗８０の値 （１１９非導電状態） １の立ち上がり縁 ＯＥ変化 トランジスタ１１６のベース 電圧のランプ速度と、トラン ジスタ９１により駆動される 部分レベル １の立ち下がり縁 ＯＥ変化 トランジスタ９８の電流制限 ０の立ち上がり縁 ＯＥ変化 抵抗７７の値 ０の立ち下がり縁 ＯＥ変化 抵抗８１の値 発生器３３の重要な特徴は、異なるトリガーのきっかけ
（ｅｖｅｎｔｓ）の間の０の立ち下がり縁における速度
と、ｄｉ／ｄｔ制御とのトレードオフを最適にするため
に、抵抗７７，８１の値に差をつけてあることである。
【００３１】しかし、出力バッファ３４により、速度を
改善させつつｄｉ／ｄｔ制御ができる。信号Ｑが高論理
で提供されるべき場合は、信号反転ＰＤは能動である。
反転ＰＤは、部分レベル信号であるので、全レベル信号
反転ＱＤおよび反転ＤＡＴＡが発生器３３から得られる
前に発生器３２から得ることができる。このため、信号
Ｑが高論理で提供されるとき、トランジスタ９１はすば
やくＣＭＯＳ差動増幅器を起動する。しかし、トランジ
スタ９１のエミッタの電圧は（反転ＰＤ−ＶＢＥ）に等
しく、これは充分に高く、トランジスタ９３，９４を導
電状態にさせない。
改善させつつｄｉ／ｄｔ制御ができる。信号Ｑが高論理
で提供されるべき場合は、信号反転ＰＤは能動である。
反転ＰＤは、部分レベル信号であるので、全レベル信号
反転ＱＤおよび反転ＤＡＴＡが発生器３３から得られる
前に発生器３２から得ることができる。このため、信号
Ｑが高論理で提供されるとき、トランジスタ９１はすば
やくＣＭＯＳ差動増幅器を起動する。しかし、トランジ
スタ９１のエミッタの電圧は（反転ＰＤ−ＶＢＥ）に等
しく、これは充分に高く、トランジスタ９３，９４を導
電状態にさせない。
【００３２】第２に、出力バッファ３４は、大きな反対
方向のバイアスが、バイポーラ・トランジスタのベース
・エミッタ接合の両端に発達することを防ぐ。ＯＥが非
能動であるのに応答して、トランジスタ１１１，１１２
は導電状態となり、トランジスタ１１６のベースとエミ
ッタとを抵抗１１７，１１８を通じて接続する。このた
め、出力バッファ３４が非能動で、トランジスタ１１６
のベースの電圧が低論理であるときに、ボンディング・
パッド３５が高論理になると、トランジスタ１１１，１
１２は、ベースからエミッタへの大きな反対方向または
逆バイアスが形成されることを防ぐ。
方向のバイアスが、バイポーラ・トランジスタのベース
・エミッタ接合の両端に発達することを防ぐ。ＯＥが非
能動であるのに応答して、トランジスタ１１１，１１２
は導電状態となり、トランジスタ１１６のベースとエミ
ッタとを抵抗１１７，１１８を通じて接続する。このた
め、出力バッファ３４が非能動で、トランジスタ１１６
のベースの電圧が低論理であるときに、ボンディング・
パッド３５が高論理になると、トランジスタ１１１，１
１２は、ベースからエミッタへの大きな反対方向または
逆バイアスが形成されることを防ぐ。
【００３３】第３に、クランプ９９，１２０は、大きな
容量負荷（図４には図示せず）をスイッチングするとき
に、トランジスタ１１６のベースのセルフ・ブーストを
防ぐ。トランジスタ１１６のベースの電圧が、（ＶＲＥ
Ｇ＋ＶＢＥ）を越えると、クランプ９９が出力端子１０
１に入る電流を下げ（ｓｉｎｋ）始める。同様に、抵抗
１１８の第２端子の電圧がＶＲＥＧを越えると（トラン
ジスタ１１６のエミッタがセルフ・ブーストするベース
に追従すると起こる）、クランプ１２０は、入力／出力
端子１２１と、出力端子１２２とに入る電流を下げ始め
る。クランプ９９，１２０は、２乗則クランプなので、
各々の目的のノードにおける電圧がＶＲＥＧを越えたと
き、そのクランプの動作は、２乗則特性により決定され
る。すなわち、クランプに引き込まれる電流（Ｉ）は、
電圧（Ｖ）とＶＲＥＧとの差の２乗に比例する。このた
め、電圧の差が小さいときは、２乗則クランプ９９，１
２０は小さな電流しか提供しない。２乗則特性は、伝送
線としてモデル化できるシステム内のオーバダンピング
を防ぐ場合に重要なものになる。クランプ９９は、トラ
ンジスタ１１６のベースの電圧を直接クランプして、セ
ルフ・ブーストを防ぐ。
容量負荷（図４には図示せず）をスイッチングするとき
に、トランジスタ１１６のベースのセルフ・ブーストを
防ぐ。トランジスタ１１６のベースの電圧が、（ＶＲＥ
Ｇ＋ＶＢＥ）を越えると、クランプ９９が出力端子１０
１に入る電流を下げ（ｓｉｎｋ）始める。同様に、抵抗
１１８の第２端子の電圧がＶＲＥＧを越えると（トラン
ジスタ１１６のエミッタがセルフ・ブーストするベース
に追従すると起こる）、クランプ１２０は、入力／出力
端子１２１と、出力端子１２２とに入る電流を下げ始め
る。クランプ９９，１２０は、２乗則クランプなので、
各々の目的のノードにおける電圧がＶＲＥＧを越えたと
き、そのクランプの動作は、２乗則特性により決定され
る。すなわち、クランプに引き込まれる電流（Ｉ）は、
電圧（Ｖ）とＶＲＥＧとの差の２乗に比例する。このた
め、電圧の差が小さいときは、２乗則クランプ９９，１
２０は小さな電流しか提供しない。２乗則特性は、伝送
線としてモデル化できるシステム内のオーバダンピング
を防ぐ場合に重要なものになる。クランプ９９は、トラ
ンジスタ１１６のベースの電圧を直接クランプして、セ
ルフ・ブーストを防ぐ。
【００３４】第４に、出力バッファ回路３４は、さまざ
まな種類の負荷にインタフェースすることができる。こ
れには伝送線としてモデル化できるようにボンディング
・パッド３５に結合された３．３ボルトの集積回路も含
まれる。調整された電圧を用いることにより、部分３０
を含むような５ボルトの集積回路を、例えば、３ボルト
の集積回路とインターフェースすることもできる。基準
電圧ＶＲＥＧそのものに影響を与えずに、これを行うこ
とができる。図示された実施例においては、ＶＲＥＧは
オンチップのバンドギャップ電圧発生器により与えられ
るが、しかし、他の実施例においては、ＶＲＥＧを外部
から与えることもある。さらに信号Ｑの電圧の調整は、
ボンディング・パッド３５上で反射される信号の影響を
受けずに行うことができる。いくつかの種類の負荷が伝
送線としてモデル化できるので、アンダーダンプされた
信号励起システムの可能性も存在する。信号Ｑはトラン
ジスタ１０２のエミッタにおける電圧（トランジスタ１
１６のエミッタの電圧ではなく）として測定されるの
で、信号ＱをＶＲＥＧよりも大きくするようなボンディ
ング・パッド３５上の信号反射があると、出力バッファ
３４は調整を行わなくなる。この比較は、ＶＲＥＧと、
トランジスタ１１６のベースの電圧に追従するが、反射
信号には影響を受けない、トランジスタ１０２のエミッ
タの電圧との間で行われる。
まな種類の負荷にインタフェースすることができる。こ
れには伝送線としてモデル化できるようにボンディング
・パッド３５に結合された３．３ボルトの集積回路も含
まれる。調整された電圧を用いることにより、部分３０
を含むような５ボルトの集積回路を、例えば、３ボルト
の集積回路とインターフェースすることもできる。基準
電圧ＶＲＥＧそのものに影響を与えずに、これを行うこ
とができる。図示された実施例においては、ＶＲＥＧは
オンチップのバンドギャップ電圧発生器により与えられ
るが、しかし、他の実施例においては、ＶＲＥＧを外部
から与えることもある。さらに信号Ｑの電圧の調整は、
ボンディング・パッド３５上で反射される信号の影響を
受けずに行うことができる。いくつかの種類の負荷が伝
送線としてモデル化できるので、アンダーダンプされた
信号励起システムの可能性も存在する。信号Ｑはトラン
ジスタ１０２のエミッタにおける電圧（トランジスタ１
１６のエミッタの電圧ではなく）として測定されるの
で、信号ＱをＶＲＥＧよりも大きくするようなボンディ
ング・パッド３５上の信号反射があると、出力バッファ
３４は調整を行わなくなる。この比較は、ＶＲＥＧと、
トランジスタ１１６のベースの電圧に追従するが、反射
信号には影響を受けない、トランジスタ１０２のエミッ
タの電圧との間で行われる。
【００３５】図５は、本発明による図４のクランプ回路
９９の概略図である。クランプ回路９９には、Ｐチャン
ネルＭＯＳトランジスタ１３０ないし１３２と、Ｎチャ
ンネルＭＯＳトランジスタ１３３ないし１３６とが含ま
れる。トランジスタ１３０は、信号ＶＲＥＧを受け取る
ソースと、ゲートと、トランジスタ１３０のゲートに接
続されたドレーンとを有する。トランジスタ１３１は、
ＶＤＤに接続されたソースと、信号ＯＥを受け取るゲー
トと、トランジスタ１３０のゲートに接続されたドレー
ンとを有する。トランジスタ１３２は、入力／出力端子
１０１に接続されたソースと、トランジスタ１３０のド
レーンに接続されたゲートと、ドレーンとを有する。ト
ランジスタ１３３は、トランジスタ１３０のドレーンに
接続されたドレーンと、信号ＯＥを受け取るゲートと、
ソースとを有する。トランジスタ１３４は、トランジス
タ１３３のソースに接続されたドレーンと、信号ＮＢＩ
ＡＳを受け取るゲートと、ＶＳＳに接続されたソースと
を有する。トランジスタ１３５は、トランジスタ１３２
のドレーンに接続されたドレーンと、トランジスタ１３
５のドレーンに接続されたゲートと、ＶＳＳに接続され
たソースとを有する。トランジスタ１３６は、出力端子
１０２に接続されたソースと、トランジスタ１３２のド
レーンに接続されたゲートと、ＶＳＳに接続されたソー
スとを有する。
９９の概略図である。クランプ回路９９には、Ｐチャン
ネルＭＯＳトランジスタ１３０ないし１３２と、Ｎチャ
ンネルＭＯＳトランジスタ１３３ないし１３６とが含ま
れる。トランジスタ１３０は、信号ＶＲＥＧを受け取る
ソースと、ゲートと、トランジスタ１３０のゲートに接
続されたドレーンとを有する。トランジスタ１３１は、
ＶＤＤに接続されたソースと、信号ＯＥを受け取るゲー
トと、トランジスタ１３０のゲートに接続されたドレー
ンとを有する。トランジスタ１３２は、入力／出力端子
１０１に接続されたソースと、トランジスタ１３０のド
レーンに接続されたゲートと、ドレーンとを有する。ト
ランジスタ１３３は、トランジスタ１３０のドレーンに
接続されたドレーンと、信号ＯＥを受け取るゲートと、
ソースとを有する。トランジスタ１３４は、トランジス
タ１３３のソースに接続されたドレーンと、信号ＮＢＩ
ＡＳを受け取るゲートと、ＶＳＳに接続されたソースと
を有する。トランジスタ１３５は、トランジスタ１３２
のドレーンに接続されたドレーンと、トランジスタ１３
５のドレーンに接続されたゲートと、ＶＳＳに接続され
たソースとを有する。トランジスタ１３６は、出力端子
１０２に接続されたソースと、トランジスタ１３２のド
レーンに接続されたゲートと、ＶＳＳに接続されたソー
スとを有する。
【００３６】ＯＥが、低論理において非能動であると
き、トランジスタ１３３は非導電状態で、電流は流れな
い。トランジスタ１３１は導電状態で、各トランジスタ
のゲートはＶＤＤに結合され、トランジスタ１３０，１
３２が入力／出力端子１００の電圧にかかわらず導電状
態になることを防ぐ。ＯＥが高論理で能動であるとき、
２乗則クランプ９９が動作可能になる。トランジスタ１
３０のゲート（それ自身のドレーンに接続されている）
の電圧が下がり、トランジスタ１３０をバイアスして、
ＮＢＩＡＳによりバイアスされたときに、トランジスタ
１３４により供給された電流を通す。この、ほぼ（ＶＲ
ＥＧ−ＶＴＰ）に等しい電圧もまた、トランジスタ１３
２のゲートに印加される。ただし、ＶＴＰは、トランジ
スタ１３０の閾値である。入力／出力端子１００に結合
された入力電圧が、ＶＲＥＧよりも小さい場合、トラン
ジスタ１３２は実質的に非導電状態になる。しかし、端
子１００の電圧がＶＲＥＧよりも上がると、トランジス
タ１３２により伝えられる電流は、差の２乗によって増
える。このため、端子１００に流れる電流は、その電圧
とＶＲＥＧとの差の２乗に比例する。トランジスタ１３
５，１３６は、トランジスタ１３２により伝わり、出力
端子１０１に供給される電流を反映する電流ミラーを形
成する。
き、トランジスタ１３３は非導電状態で、電流は流れな
い。トランジスタ１３１は導電状態で、各トランジスタ
のゲートはＶＤＤに結合され、トランジスタ１３０，１
３２が入力／出力端子１００の電圧にかかわらず導電状
態になることを防ぐ。ＯＥが高論理で能動であるとき、
２乗則クランプ９９が動作可能になる。トランジスタ１
３０のゲート（それ自身のドレーンに接続されている）
の電圧が下がり、トランジスタ１３０をバイアスして、
ＮＢＩＡＳによりバイアスされたときに、トランジスタ
１３４により供給された電流を通す。この、ほぼ（ＶＲ
ＥＧ−ＶＴＰ）に等しい電圧もまた、トランジスタ１３
２のゲートに印加される。ただし、ＶＴＰは、トランジ
スタ１３０の閾値である。入力／出力端子１００に結合
された入力電圧が、ＶＲＥＧよりも小さい場合、トラン
ジスタ１３２は実質的に非導電状態になる。しかし、端
子１００の電圧がＶＲＥＧよりも上がると、トランジス
タ１３２により伝えられる電流は、差の２乗によって増
える。このため、端子１００に流れる電流は、その電圧
とＶＲＥＧとの差の２乗に比例する。トランジスタ１３
５，１３６は、トランジスタ１３２により伝わり、出力
端子１０１に供給される電流を反映する電流ミラーを形
成する。
【００３７】２乗則クランプ９９は、既知のクランプ回
路に比べて、少なくとも３つの利点を持つ。第１に、ク
ランプ９９は、基準電圧が、Ｎチャンネルの閾値とＰチ
ャンネルの閾値との和よりも大きい限り、任意の基準電
圧ＶＲＥＧに対するクランプを行う。第２に、トランジ
スタ１３６により、クランプ９９の強度は、特定の用途
に合わせて調整することができる。第３に、２乗則クラ
ンプは、調整ループ（ｒｅｇｕｌａｔｉｏｎ ｌｏｏ
ｐ）内での伝播遅延がほとんど起こらない。これは、電
流量を決定する端子、すなわち入力／出力端子１００
が、結果的に得られる電流が流れ込む端子と同じためで
ある。出力端子１０１に対する電流応答は、トランジス
タ１３５，１３６により形成される電流ミラーの遅延分
しか遅延しない。これは非常に小さいものである。帰還
路の遅延は従来、クランプ回路とレギュレータにおける
発振の原因と通常考えられているので、これは重要な改
良点である。
路に比べて、少なくとも３つの利点を持つ。第１に、ク
ランプ９９は、基準電圧が、Ｎチャンネルの閾値とＰチ
ャンネルの閾値との和よりも大きい限り、任意の基準電
圧ＶＲＥＧに対するクランプを行う。第２に、トランジ
スタ１３６により、クランプ９９の強度は、特定の用途
に合わせて調整することができる。第３に、２乗則クラ
ンプは、調整ループ（ｒｅｇｕｌａｔｉｏｎ ｌｏｏ
ｐ）内での伝播遅延がほとんど起こらない。これは、電
流量を決定する端子、すなわち入力／出力端子１００
が、結果的に得られる電流が流れ込む端子と同じためで
ある。出力端子１０１に対する電流応答は、トランジス
タ１３５，１３６により形成される電流ミラーの遅延分
しか遅延しない。これは非常に小さいものである。帰還
路の遅延は従来、クランプ回路とレギュレータにおける
発振の原因と通常考えられているので、これは重要な改
良点である。
【００３８】図６は、本発明による図４のクランプ回路
１２０の概略図である。クランプ回路１２０は、構造的
にはクランプ回路９９と同様であるので、対応する要素
には同一の参照番号が割当てられている。クランプ回路
１２０とクランプ回路９９の間には、２点異なるところ
がある。第１は、クランプ回路１２０には、トランジス
タ１３６のゲートに接続されたドレーンと、信号反転Ｏ
Ｅを受け取るゲートと、ＶＳＳに接続されたソースとを
有するＮチャンネル・トランジスタ１４１が含まれるこ
とである。トランジスタ１４１により、電流ミラー・ト
ランジスタ１３５，１３６のゲートは、反転ＯＥが非能
動であるとき、ＶＳＳに結合する。第２は、出力端子１
２２が入力／出力端子１２１に接続していることであ
る。このためトランジスタ１３５，１３６により形成さ
れる電流ミラーに流れ込む電流が、トランジスタ１３２
により伝わる電流に加えられて、クランプ１２０の強度
が大きくなる。出力端子１２２の、入力／出力端子１２
１に対する接続は、２乗則クランプの強度を大きくする
ための別の方法である。
１２０の概略図である。クランプ回路１２０は、構造的
にはクランプ回路９９と同様であるので、対応する要素
には同一の参照番号が割当てられている。クランプ回路
１２０とクランプ回路９９の間には、２点異なるところ
がある。第１は、クランプ回路１２０には、トランジス
タ１３６のゲートに接続されたドレーンと、信号反転Ｏ
Ｅを受け取るゲートと、ＶＳＳに接続されたソースとを
有するＮチャンネル・トランジスタ１４１が含まれるこ
とである。トランジスタ１４１により、電流ミラー・ト
ランジスタ１３５，１３６のゲートは、反転ＯＥが非能
動であるとき、ＶＳＳに結合する。第２は、出力端子１
２２が入力／出力端子１２１に接続していることであ
る。このためトランジスタ１３５，１３６により形成さ
れる電流ミラーに流れ込む電流が、トランジスタ１３２
により伝わる電流に加えられて、クランプ１２０の強度
が大きくなる。出力端子１２２の、入力／出力端子１２
１に対する接続は、２乗則クランプの強度を大きくする
ための別の方法である。
【００３９】図７は、２乗則クランプ９９，１２０によ
り影響を受ける出力バッファ３４の部分の電圧−電流特
性のグラフであり、本発明の理解に役立つ。図７におい
て、縦軸は、電流（Ｉ）を示し、横軸は電圧（Ｖ）を示
す。ＶＲＥＧ越えると、２乗則クランプは動作を開始す
る。（Ｖ＜ＶＲＥＧ）である場合、２乗則クランプ１０
１の状況については、指数特性を有する電流−電圧曲線
に沿っている「Ｉ１」とラベルのついた電流は、トラン
ジスタ１０２のベース・エミッタ・ダイオードを通って
伝わり、Ｉ１・ｅ（ＶＲＥＧ−Ｖ）となる。しかし、電
圧がＶＲＥＧに近づくにつれて、ベース・エミッタ・ダ
イオードの電圧降下は、そのカットイン電圧よりも下が
り、ついに、Ｉ１は、ほぼゼロになる（反対方向の飽和
電流は無視する。）しかし、（Ｖ＝ＶＲＥＧ）のとき
は、クランプ９９のトランジスタ１３２のソース電圧
は、トランジスタ１３２のゲートからソースへの電圧が
閾値電圧に等しくなるレベルまで上がる。ＶＲＥＧより
も高い電圧に関しては、２乗則特性を有する電流−電圧
曲線に沿っている、「Ｉ２」とラベルのついた別の電流
がクランプ９９に流れ、Ｉ２・（Ｖ−ＶＲＥＧ）２とな
る。さらにクランプ９９は、トランジスタ１３５の電流
をトランジスタ１３６内に反映するので、トランジスタ
１０２のエミッタの電圧がＶＲＥＧを越えると、ノード
１０１は同じ２乗則電圧電流特性を示す。
り影響を受ける出力バッファ３４の部分の電圧−電流特
性のグラフであり、本発明の理解に役立つ。図７におい
て、縦軸は、電流（Ｉ）を示し、横軸は電圧（Ｖ）を示
す。ＶＲＥＧ越えると、２乗則クランプは動作を開始す
る。（Ｖ＜ＶＲＥＧ）である場合、２乗則クランプ１０
１の状況については、指数特性を有する電流−電圧曲線
に沿っている「Ｉ１」とラベルのついた電流は、トラン
ジスタ１０２のベース・エミッタ・ダイオードを通って
伝わり、Ｉ１・ｅ（ＶＲＥＧ−Ｖ）となる。しかし、電
圧がＶＲＥＧに近づくにつれて、ベース・エミッタ・ダ
イオードの電圧降下は、そのカットイン電圧よりも下が
り、ついに、Ｉ１は、ほぼゼロになる（反対方向の飽和
電流は無視する。）しかし、（Ｖ＝ＶＲＥＧ）のとき
は、クランプ９９のトランジスタ１３２のソース電圧
は、トランジスタ１３２のゲートからソースへの電圧が
閾値電圧に等しくなるレベルまで上がる。ＶＲＥＧより
も高い電圧に関しては、２乗則特性を有する電流−電圧
曲線に沿っている、「Ｉ２」とラベルのついた別の電流
がクランプ９９に流れ、Ｉ２・（Ｖ−ＶＲＥＧ）２とな
る。さらにクランプ９９は、トランジスタ１３５の電流
をトランジスタ１３６内に反映するので、トランジスタ
１０２のエミッタの電圧がＶＲＥＧを越えると、ノード
１０１は同じ２乗則電圧電流特性を示す。
【００４０】２乗則クランプ１２０に関しては、抵抗１
１８の第２端子の電圧（Ｑ）がＶＲ ＥＧよりも低いとき
は、負荷（図４には図示せず）に伝わる電流は、指数特
性を示し、トランジスタ１１６のベース・エミッタ・ダ
イオードがそのカットイン電圧に近づくにつれ小さくな
る。ＶＲＥＧよりも高いときは、トランジスタ１３２の
ゲートからソースへの電圧は閾値を越えて、Ｉは（Ｖ−
ＶＲＥＧ）２に比例する２乗則特性により伝わる。しか
し、クランプ１２０の出力端子１２２は、入力／出力端
子１２１に接続されており、そのためにトランジスタ１
３６を通り伝えられた被反映電流が合計電流に加えら
れ、そのため、電流は２倍になることに留意されたい。
このようなミラー技術を、トランジスタ１３２，１３６
のサイジングと共に用いて、Ｉ／Ｖ特性を可能な負荷の
種類の特定の範囲に微調整して、最適の性能を得ること
ができる。
１８の第２端子の電圧（Ｑ）がＶＲ ＥＧよりも低いとき
は、負荷（図４には図示せず）に伝わる電流は、指数特
性を示し、トランジスタ１１６のベース・エミッタ・ダ
イオードがそのカットイン電圧に近づくにつれ小さくな
る。ＶＲＥＧよりも高いときは、トランジスタ１３２の
ゲートからソースへの電圧は閾値を越えて、Ｉは（Ｖ−
ＶＲＥＧ）２に比例する２乗則特性により伝わる。しか
し、クランプ１２０の出力端子１２２は、入力／出力端
子１２１に接続されており、そのためにトランジスタ１
３６を通り伝えられた被反映電流が合計電流に加えら
れ、そのため、電流は２倍になることに留意されたい。
このようなミラー技術を、トランジスタ１３２，１３６
のサイジングと共に用いて、Ｉ／Ｖ特性を可能な負荷の
種類の特定の範囲に微調整して、最適の性能を得ること
ができる。
【００４１】出力バッファ３４により２乗則クランプ９
９，１２０を用いることにより、望ましい電圧（Ｖ
ＲＥＧ）までのハードな駆動と、ＶＲＥＧを越える電圧
に関するソフトなクランピングが可能になる。この特性
は、出力バッファ３４に関して、少なくとも３つの重要
な問題を解決する。第１に、クランプ９９，１２０によ
り、容量性の大きな負荷が抵抗１１８の第２端子に接続
されているときに特に厄介な問題となる、トランジスタ
１１６のベースのセルフ・ブーストを防ぐ。第２に、２
乗則クランプ１２０は、負荷の伝送線特性により出力バ
ッファ／負荷システムがアンダーダンプされたスイッチ
ング特性を示すときの発振を防ぐ。このために、出力バ
ッファ３４は、既知の出力バッファよりも広い範囲の種
類の負荷と動作することができる。第３に、クランプ９
９，１２０はクローバ電流の制御を助ける。指数曲線が
２乗則曲線と交差するときに、クローバ電流は最高にな
る。図７内で、曲線が互いに左右に動く、多少の製造上
の変動もああるが、１本の曲線は非指数曲線であるの
で、クローバ点は低いままになる。いずれの曲線も指数
曲線であるとすれば、製造上の変動によって曲線を統合
されてしまう場合は、クローバ電流は非常に大きくなっ
てしまう。さらに、通常のレギュレータは、受動的な抵
抗負荷を用いることによりリニアな応答を行い、クラン
プ９９，１２０が提供するほど低い公称電流を提供する
ことはない。
９，１２０を用いることにより、望ましい電圧（Ｖ
ＲＥＧ）までのハードな駆動と、ＶＲＥＧを越える電圧
に関するソフトなクランピングが可能になる。この特性
は、出力バッファ３４に関して、少なくとも３つの重要
な問題を解決する。第１に、クランプ９９，１２０によ
り、容量性の大きな負荷が抵抗１１８の第２端子に接続
されているときに特に厄介な問題となる、トランジスタ
１１６のベースのセルフ・ブーストを防ぐ。第２に、２
乗則クランプ１２０は、負荷の伝送線特性により出力バ
ッファ／負荷システムがアンダーダンプされたスイッチ
ング特性を示すときの発振を防ぐ。このために、出力バ
ッファ３４は、既知の出力バッファよりも広い範囲の種
類の負荷と動作することができる。第３に、クランプ９
９，１２０はクローバ電流の制御を助ける。指数曲線が
２乗則曲線と交差するときに、クローバ電流は最高にな
る。図７内で、曲線が互いに左右に動く、多少の製造上
の変動もああるが、１本の曲線は非指数曲線であるの
で、クローバ点は低いままになる。いずれの曲線も指数
曲線であるとすれば、製造上の変動によって曲線を統合
されてしまう場合は、クローバ電流は非常に大きくなっ
てしまう。さらに、通常のレギュレータは、受動的な抵
抗負荷を用いることによりリニアな応答を行い、クラン
プ９９，１２０が提供するほど低い公称電流を提供する
ことはない。
【００４２】本発明を好適な実施例に関して説明してき
たが、本発明はさまざまな方法で変更することができ、
上記に特定し解説したものの他にも多くの実施例が想定
できることは当業者には明白であろう。例えば、２乗則
クランプ９９または１２２のトランジスタの導電型を逆
にして、同様のクランプとすることができる。また、図
５の２乗則クランプ９９のトランジスタ１３６と出力端
子１０１を別の実施例では省くこともできる。従って、
本発明の精神と範囲に入るすべての修正案を、添付の請
求項により含むものとする。
たが、本発明はさまざまな方法で変更することができ、
上記に特定し解説したものの他にも多くの実施例が想定
できることは当業者には明白であろう。例えば、２乗則
クランプ９９または１２２のトランジスタの導電型を逆
にして、同様のクランプとすることができる。また、図
５の２乗則クランプ９９のトランジスタ１３６と出力端
子１０１を別の実施例では省くこともできる。従って、
本発明の精神と範囲に入るすべての修正案を、添付の請
求項により含むものとする。
【００４３】ある実施例において、調整されたＢＩＣＭ
ＯＳ出力バッファ（３４）は、第１トランジスタ（１１
６）のエミッタに結合され、第１トランジスタ（１１
６）のエミッタの電圧と基準電圧との差の電圧の２乗に
比例する電流を吸引するクランプ手段（１２０）をさら
に備えることは本発明の１つの側面である。
ＯＳ出力バッファ（３４）は、第１トランジスタ（１１
６）のエミッタに結合され、第１トランジスタ（１１
６）のエミッタの電圧と基準電圧との差の電圧の２乗に
比例する電流を吸引するクランプ手段（１２０）をさら
に備えることは本発明の１つの側面である。
【００４４】動作不能（ディスエーブル）手段（１１
１，１１２，１１３）が、第４トランジスタ（１１１）
と第２抵抗（１１７）を有することは、本発明の別の側
面である。第４トランジスタ（１１１）は、第１トラン
ジスタ（１１６）のベースに結合された第１電流電極
と、制御信号を受け取る制御電極と、第２電流電極とを
有する。第２抵抗（１１７）は、第４トランジスタ（１
１１）の第２電流電極に結合された第１端子と、抵抗
（１１８）の第２端子に結合された第２端子とを有す
る。
１，１１２，１１３）が、第４トランジスタ（１１１）
と第２抵抗（１１７）を有することは、本発明の別の側
面である。第４トランジスタ（１１１）は、第１トラン
ジスタ（１１６）のベースに結合された第１電流電極
と、制御信号を受け取る制御電極と、第２電流電極とを
有する。第２抵抗（１１７）は、第４トランジスタ（１
１１）の第２電流電極に結合された第１端子と、抵抗
（１１８）の第２端子に結合された第２端子とを有す
る。
【００４５】動作不能手段（１１１，１１２，１１３，
１１７）が、さらに、第１バイポーラ・トランジスタ
（１１６）のベースに結合された第１電流電極と、制御
信号の補数を受け取る制御電極と、第４トランジスタ
（１１１）の第２電流電極に結合された第２電流電極と
を有する第５トランジスタ（１１２）を備えることは、
本発明のさらに別の側面である。
１１７）が、さらに、第１バイポーラ・トランジスタ
（１１６）のベースに結合された第１電流電極と、制御
信号の補数を受け取る制御電極と、第４トランジスタ
（１１１）の第２電流電極に結合された第２電流電極と
を有する第５トランジスタ（１１２）を備えることは、
本発明のさらに別の側面である。
【００４６】調整されたＢＩＣＭＯＳ出力バッファ（３
４）が、さらに、第３トランジスタ（１０２）のベース
を、第３トランジスタ（１０２）のエミッタに、制御信
号に応答して結合させる手段（１０５，１０６）を具備
することは、本発明のさらに別の側面である。
４）が、さらに、第３トランジスタ（１０２）のベース
を、第３トランジスタ（１０２）のエミッタに、制御信
号に応答して結合させる手段（１０５，１０６）を具備
することは、本発明のさらに別の側面である。
【００４７】結合手段（１０５，１０６）が、第４（１
０６）および第５（１０５）トランジスタを有すること
は本発明のさらに別の側面である。第４トランジスタ
（１０６）は、第３トランジスタ（１０２）のベースに
結合された第１電流電極と、制御信号を受け取る制御電
極と、第３トランジスタ（１０２）のエミッタに結合さ
れた第２電流電極とを有する。第５トランジスタ（１０
５）は、第３トランジスタ（１０２）のベースに結合さ
れた第１電流電極と、制御信号の補数を受け取る制御電
極と、第３トランジスタ（１０２）のエミッタに結合さ
れた第２電流電極とを有する。
０６）および第５（１０５）トランジスタを有すること
は本発明のさらに別の側面である。第４トランジスタ
（１０６）は、第３トランジスタ（１０２）のベースに
結合された第１電流電極と、制御信号を受け取る制御電
極と、第３トランジスタ（１０２）のエミッタに結合さ
れた第２電流電極とを有する。第５トランジスタ（１０
５）は、第３トランジスタ（１０２）のベースに結合さ
れた第１電流電極と、制御信号の補数を受け取る制御電
極と、第３トランジスタ（１０２）のエミッタに結合さ
れた第２電流電極とを有する。
【００４８】差動増幅器（９１，９２，９３，９４，９
５，９６，９７，９８）が、第４（９３），第５（９
４），第６（９５）および第７（９６）トランジスタ
と、電流手段（９７、９８）とを有することは、本発明
の１つの側面である。第４トランジスタ（９３）は、第
１電源電圧端子に結合された第１電流電極と、制御電極
と、第４トランジスタ（９３）の制御電極に結合された
第２電流電極とを有する。第５トランジスタ（９４）
は、第１電源電圧端子に結合された第１電流電極と、第
４トランジスタ（９３）の第２電流電極に結合された制
御電極と、第１電圧信号を提供する第２電流電極とを有
する。第６トランジスタ（９５）は、第４トランジスタ
（９３）の第２電流電極に結合された第１電流電極と、
第１基準電圧を受け取る制御電極と、第２電流電極とを
有する。第７トランジスタ（９６）は、第５トランジス
タ（９４）の第２電流電極に結合された第１電流電極
と、第３トランジスタ（１０２）のエミッタに結合され
た制御電極と、第６トランジスタ（９５）の第２電流電
極に結合された第２電流電極とを有する。電流手段（９
７，９８）は、第６（９５）および第７（９６）トラン
ジスタの第２電流電極に結合され、所定の電流を吸引す
る。
５，９６，９７，９８）が、第４（９３），第５（９
４），第６（９５）および第７（９６）トランジスタ
と、電流手段（９７、９８）とを有することは、本発明
の１つの側面である。第４トランジスタ（９３）は、第
１電源電圧端子に結合された第１電流電極と、制御電極
と、第４トランジスタ（９３）の制御電極に結合された
第２電流電極とを有する。第５トランジスタ（９４）
は、第１電源電圧端子に結合された第１電流電極と、第
４トランジスタ（９３）の第２電流電極に結合された制
御電極と、第１電圧信号を提供する第２電流電極とを有
する。第６トランジスタ（９５）は、第４トランジスタ
（９３）の第２電流電極に結合された第１電流電極と、
第１基準電圧を受け取る制御電極と、第２電流電極とを
有する。第７トランジスタ（９６）は、第５トランジス
タ（９４）の第２電流電極に結合された第１電流電極
と、第３トランジスタ（１０２）のエミッタに結合され
た制御電極と、第６トランジスタ（９５）の第２電流電
極に結合された第２電流電極とを有する。電流手段（９
７，９８）は、第６（９５）および第７（９６）トラン
ジスタの第２電流電極に結合され、所定の電流を吸引す
る。
【００４９】差動増幅器（９１，９２，９３，９４，９
５，９６，９７，９８）が、第１電源電圧端子に結合さ
れたコレクタと、第２データ信号を受け取るベースと、
第４（９３）および第５（９４）トランジスタの制御電
極に結合されたエミッタとを有する第８トランジスタ
（９１）をさらに備え、第２データ信号がデータ信号の
低論理電圧よりも実質的に高い低論理電圧を有すること
は本発明の別の側面である。
５，９６，９７，９８）が、第１電源電圧端子に結合さ
れたコレクタと、第２データ信号を受け取るベースと、
第４（９３）および第５（９４）トランジスタの制御電
極に結合されたエミッタとを有する第８トランジスタ
（９１）をさらに備え、第２データ信号がデータ信号の
低論理電圧よりも実質的に高い低論理電圧を有すること
は本発明の別の側面である。
【００５０】２乗則クランプ回路（９９，１２０）が、
出力端子（１０１，１２２）と、第２ＭＯＳトランジス
タ（１３２）のドレーンおよび出力端子（１０１，１２
２）に結合され、第２ＭＯＳトランジスタ（１３２）の
ドレーンから、出力端子（１０１，１２２）に流れる電
流を反映する電流ミラー手段（１３６）とをさらに有す
ることは、本発明の１つの側面である。
出力端子（１０１，１２２）と、第２ＭＯＳトランジス
タ（１３２）のドレーンおよび出力端子（１０１，１２
２）に結合され、第２ＭＯＳトランジスタ（１３２）の
ドレーンから、出力端子（１０１，１２２）に流れる電
流を反映する電流ミラー手段（１３６）とをさらに有す
ることは、本発明の１つの側面である。
【００５１】２乗則クランプ回路（１２０）の電流シン
ク手段（１３５）が、第２ＭＯＳトランジスタ（１３
２）のドレーンに結合された第１電流電極と、制御電極
と、電源電圧端子に結合された第２電流電極とを有する
第３トランジスタ（１３５）を備え、電流ミラー手段
が、２乗則クランプ回路の出力端子（１０１，１２２）
となる第１電流電極と、第２ＭＯＳトランジスタ（１３
２）のドレーンに結合された制御電極と、第２電源電圧
端子に結合された第２電流電極とを有する第４トランジ
スタ（１３６）を具備することは、本発明の別の側面で
ある。
ク手段（１３５）が、第２ＭＯＳトランジスタ（１３
２）のドレーンに結合された第１電流電極と、制御電極
と、電源電圧端子に結合された第２電流電極とを有する
第３トランジスタ（１３５）を備え、電流ミラー手段
が、２乗則クランプ回路の出力端子（１０１，１２２）
となる第１電流電極と、第２ＭＯＳトランジスタ（１３
２）のドレーンに結合された制御電極と、第２電源電圧
端子に結合された第２電流電極とを有する第４トランジ
スタ（１３６）を具備することは、本発明の別の側面で
ある。
【００５２】２乗則クランプ回路（１２０）の出力端子
（１２２）が、入力／出力端子（１２１）に結合される
ことは、本発明のさらに別の側面である。
（１２２）が、入力／出力端子（１２１）に結合される
ことは、本発明のさらに別の側面である。
【００５３】２乗則クランプ回路（１２０）の電流手段
（１３３，１３４）が、第３（１３３）および第４（１
３４）トランジスタを有することは、本発明のさらに別
の側面である。第３トランジスタ（１３３）は、第１Ｍ
ＯＳトランジスタ（１３０）のドレーンに結合された第
１電流電極と、制御信号を受け取る制御電極と、第２電
流電極とを有する。第４トランジスタ（１３４）は、第
３トランジスタ（１３３）の第２電流電極に結合された
第１電流電極と、バイアス信号を受け取る制御電極と、
電源電圧端子に結合された第２電流電極とを有する。
（１３３，１３４）が、第３（１３３）および第４（１
３４）トランジスタを有することは、本発明のさらに別
の側面である。第３トランジスタ（１３３）は、第１Ｍ
ＯＳトランジスタ（１３０）のドレーンに結合された第
１電流電極と、制御信号を受け取る制御電極と、第２電
流電極とを有する。第４トランジスタ（１３４）は、第
３トランジスタ（１３３）の第２電流電極に結合された
第１電流電極と、バイアス信号を受け取る制御電極と、
電源電圧端子に結合された第２電流電極とを有する。
【００５４】２乗則クランプ回路（９９，１２０）が、
第２電源電圧端子に結合された第１電流電極と、制御信
号を受け取る制御電極と、第１（１３０）および第２
（１３２）ＭＯＳトランジスタのゲートに結合された第
２電流電極とを有する第５トランジスタ（１３１）をさ
らに具備することは、本発明のさらに別の側面である。
第２電源電圧端子に結合された第１電流電極と、制御信
号を受け取る制御電極と、第１（１３０）および第２
（１３２）ＭＯＳトランジスタのゲートに結合された第
２電流電極とを有する第５トランジスタ（１３１）をさ
らに具備することは、本発明のさらに別の側面である。
【００５５】第２抵抗（８１）の値が、第１抵抗（８
０）の値とは実質的に異なることは、本発明の１つの側
面である。
０）の値とは実質的に異なることは、本発明の１つの側
面である。
【００５６】第１データ信号が、第２データ信号の補数
であることは、本発明の別の側面である。
であることは、本発明の別の側面である。
【００５７】第２トランジスタ（７８）の第１電流電極
が、第３抵抗（７７）を通じて第１トランジスタ（７
６）のエミッタに結合されることは、本発明のさらに別
の側面である。
が、第３抵抗（７７）を通じて第１トランジスタ（７
６）のエミッタに結合されることは、本発明のさらに別
の側面である。
【００５８】
【発明の効果】以上のように、本発明によれば多くの種
類の負荷に安定かつ適切に接続できるＢＩＣＭＯＳ出力
バッファが提供される。
類の負荷に安定かつ適切に接続できるＢＩＣＭＯＳ出力
バッファが提供される。
【図１】本発明による出力バッファを含む集積回路の一
部のブロック図である。
部のブロック図である。
【図２】図１のＥＣＬ−ＭＯＳ部分レベル発生器の概略
図である。
図である。
【図３】本発明による、図１の部分−全レベル発生器の
概略図である。
概略図である。
【図４】本発明による図１の出力バッファ回路の概略図
である。
である。
【図５】本発明による、図４の一方のクランプ回路の概
略図である。
略図である。
【図６】本発明による、図４のもう一方のクランプ回路
の概略図である。
の概略図である。
【図７】本発明の理解に役立つ、図５および図６のクラ
ンプ回路により影響を受ける図４の出力バッファの部分
の電圧−電流特性のグラフである。
ンプ回路により影響を受ける図４の出力バッファの部分
の電圧−電流特性のグラフである。
９１，１０２，１１６ ＮＰＮトランジスタ ９２−９４ ＰチャンネルＭＯＳトランジスタ ９５−９８，１１４，１１５，１１９ ＮチャンネルＭ
ＯＳトランジスタ ９９，１２０ ２乗則クランプ １００，１２１ 入力／出力端子 １０１，１２２ 出力端子 １０３−１０５，１１２ Ｎチャンネル・トランジスタ １０６，１１１ Ｐチャンネル・トランジスタ １１３ インバータ １１７，１１８ 抵抗
ＯＳトランジスタ ９９，１２０ ２乗則クランプ １００，１２１ 入力／出力端子 １０１，１２２ 出力端子 １０３−１０５，１１２ Ｎチャンネル・トランジスタ １０６，１１１ Ｐチャンネル・トランジスタ １１３ インバータ １１７，１１８ 抵抗
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 19/08 Ａ 8941−5Ｊ (72)発明者 タイシェン・フェン アメリカ合衆国テキサス州78729、オース チン、ブラック・オーク・ストリート 8903
Claims (4)
- 【請求項１】 第１基準電圧に等しい第１入力電圧と、
第２入力電圧との差に応答して第１電圧信号を提供する
差動増幅器（９１，９２，９３，９４，９５，９６，９
７，９８）；第１電源電圧端子に結合されたコレクタ
と、前記第１電圧信号を受け取るベースと、ボンディン
グ・パッド（３５）に結合されたエミッタとを有する第
１トランジスタ（１１６）；前記ボンディング・パッド
（３５）に結合された第１電流電極と、データ信号を受
け取る制御電極と、第２電源電圧端子に結合された第２
電流電極とを有する第２トランジスタ（１１９）；およ
び前記第１電源電圧端子に結合されたコレクタと、前記
第１電圧信号を受け取るベースと、前記差動増幅器（９
１，９２，９３，９４，９５，９６，９７，９８）の前
記第２入力電圧を提供するエミッタとを有する第３トラ
ンジスタ（１０２）；を具備することを特徴とする調整
されたＢＩＣＭＯＳ出力バッファ（３４）。 - 【請求項２】 第１基準電圧に等しい第１入力電圧と、
第２入力電圧との差に応答して第１電圧信号を提供する
差動増幅器（９１，９２，９３，９４，９５，９６，９
７，９８）；第１電源電圧端子に結合されたコレクタ
と、前記第１電圧信号を受け取るベースと、エミッタと
を有する第１トランジスタ（１１６）；前記第１バイポ
ーラ・トランジスタ（１１６）の前記エミッタに結合さ
れた第１端子と、出力信号を提供する第２端子とを有す
る抵抗（１１８）；前記抵抗（１１８）の前記第２端子
に結合された第１電流電極と、データ信号を受け取る制
御電極と、第２電源電圧端子に結合された第２電流電極
とを有する第２トランジスタ（１１９）；および前記第
１電源電圧端子に結合されたコレクタと、前記第１電圧
信号を受け取るベースと、前記差動増幅器（９１，９
２，９３，９４，９５，９６，９７，９８，９９）の前
記第２入力電圧を提供するエミッタとを有する第３トラ
ンジスタ（１０２）；を具備することを特徴とする調整
されたＢＩＣＭＯＳ出力バッファ（３４）。 - 【請求項３】 入力／出力端子（１００，１２１）；第
１ＭＯＳトランジスタ（１３０）であって、基準電圧を
受け取るソースと、ゲートと、前記第１ＭＯＳトランジ
スタ（１３０）の前記ゲートに結合されたドレーンとを
有する第１ＭＯＳトランジスタ（１３０）；前記第１Ｍ
ＯＳトランジスタ（１３０）の前記ドレーンに結合さ
れ、所定の電流をそこから供給する電流手段（１３３，
１３４）；前記入力／出力端子（１００，１２１）とな
るソースと、前記第１ＭＯＳトランジスタ（１３０）の
前記ドレーンに結合されたゲートと、ドレーンとを有す
る第２ＭＯＳトランジスタ（１３２）；および前記第２
ＭＯＳトランジスタ（１３２）の前記ドレーンに結合さ
れ、前記第２ＭＯＳトランジスタ（１３２）の前記ドレ
ーンから電流を吸引する電流シンク手段（１３５）；を
具備することを特徴とする２乗則クランプ回路（９９，
１２０）。 - 【請求項４】 第１電源電圧端子に結合されたコレクタ
と、第１信号を受け取るベースと、エミッタとを有する
第１トランジスタ（７６）；前記第１トランジスタ（７
６）の前記エミッタに結合され、そこに出力信号を提供
する第１電流電極と、第２信号を受け取る制御電極と、
第１抵抗（８０）を通じて第２電源電圧端子に結合され
た第２電流電極とを有する第２トランジスタ（７８）；
前記第１トランジスタ（７６）の前記エミッタに結合さ
れた第１電流電極と、制御信号を受け取る制御電極と、
第２抵抗（８１）を通じて前記第２電源電圧端子に結合
された第２電流電極とを有する第３トランジスタ（７
９）；および前記第１トランジスタ（７６）の前記ベー
スに結合された第１電流電極と、前記制御信号を受け取
る制御電極と、前記第２電源電圧端子に結合された第２
電流電極とを有する第４トランジスタ（８２）；を具備
することを特徴とする回路（３３）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/763,018 US5184033A (en) | 1991-09-20 | 1991-09-20 | Regulated BiCMOS output buffer |
| US763,018 | 1991-09-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05268031A true JPH05268031A (ja) | 1993-10-15 |
| JP2941579B2 JP2941579B2 (ja) | 1999-08-25 |
Family
ID=25066667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4273675A Expired - Fee Related JP2941579B2 (ja) | 1991-09-20 | 1992-09-17 | ２乗則クランプ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5184033A (ja) |
| EP (3) | EP0533481B1 (ja) |
| JP (1) | JP2941579B2 (ja) |
| KR (1) | KR930007095A (ja) |
| DE (2) | DE69231677T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960013859B1 (ko) * | 1994-02-07 | 1996-10-10 | 현대전자산업 주식회사 | 반도체 소자의 데이타 출력버퍼 |
| US5497106A (en) * | 1994-09-19 | 1996-03-05 | Motorola Inc. | BICMOS output buffer circuit having overshoot protection |
| US5635852A (en) * | 1995-04-17 | 1997-06-03 | Linfinity Microelectronics, Inc. | Controllable actice terminator for a computer bus |
| US5818260A (en) * | 1996-04-24 | 1998-10-06 | National Semiconductor Corporation | Transmission line driver having controllable rise and fall times with variable output low and minimal on/off delay |
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