KR960013630B1 - 집적회로에서의 접지 변동 감소 장치 - Google Patents

집적회로에서의 접지 변동 감소 장치 Download PDF

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Abstract

내용 없음.

Description

집적회로에서의 접지 변동 감소 장치
제1도-제4도는 선행 기술의 리이드프레임을 예시한 각각의 평면도.
제5도는 집적회로 전력 레일로부터 핀까지의 전류 경로와 관련된 인덕턴스 및 저항의 개략도.
제6도는 본 발명에 따라서 격리된 입력 회로와 출력 회로에 사용된 리이드 배치의 개략도.
제7도는 본 발명에 따라서 격리된 TTL/ECL 회로와 ECL 회로에 사용된 리이드 배치의 개략도.
제8도-제10도는 본 발명에 따른 리이드프레임을 예시한 각각의 평면도.
제11도 및 제12도는 본 발명에 따른 8진 레지스터형 트랜시버(transceiver)를 보여주는 각각의 개략도.
제13도는 표준 DC 밀러 킬러회로의 개략도.
발명의 분야
본 발명은 집적회로 동작상에서의 과도 영향을 감소시키기 위한 것으로서, 특히 온-칩(on-chip) 전력 레일 섭동을 감소시키고 고속도 디지탈 집적회로의 동작상에서 전력 레일 섭동의 영향을 감소시키는 것에 관한 것이다.
발명의 배경
전력 레일 섭동(power rail perturbation)는 특정한 형태의 고속도 디지탈집적회로의 온-칩 전력 분배선인 Vcc와 접지선상에서 발견되는 과도(transient)상태이다. 이 상태는 편재된 전력 급증(power surge)과 함께 기생 인덕턴스드의 상호작용에 기인하여 집적회로의 고전류 또는 고전력회로들의 스위칭 중에 발생한다. 한 형태의 전력 레일 섭동인 접지 변동은 디바이스 내부 접지의 전위가 시스템 접지에 비례하여 변화할 때 발생한다. 내부 Vcc와 연류된 관련 상태는 Vcc 스퀴즈(squeeze)로서 알려져 있다. 접지 변동 자체, Vcc 스퀴즈 자체 또는 이 둘의 결합이 스위칭 회로 뿐만아니라 스위칭 회로와 연결된 나머지 회로들에서 의사 상태 및 천이상태를 발생시켜, 보유하고 있는 데이터를 변조시키거나 또는 의사상태 또는 천이상태가 출력으로 전달되도록 한다.
기생 인덕턴스의 주요한 발생 원은 집적회로 패케이지의 리이드(lead) 들에 있다. 보통 IC 패케이지 리이드들은 제1도로부터 제4도까지의 에시된 도면들과 같이 리이드프레임들로부터 얻어진다. 제1도의 플라스틱 듀얼 인-라인 패케이지(plastic dual in-line package ; PDIP) 리이드프레임(10)은 리이드(12a-12x)들과 패들(paddle ; 16)을 지지하는 타이바(tiebar ; 14)(또한 패들지지바로서 공지됨)을 포함한다. 또한 리이드프레임 레일(2a 및 2b)들과 댐바(damder : 4a 및 4b)들이 예시되어 있다. 다이(18)가 패들(16)이 장착되고, 회로들이 본드와이어(bondwire)로 리이드(12)들에 연결된다. 예를 들어, 내부 접지와 Vcc는 본드와이어(17 및 19)들을 통하여 각각의 리이드(121 및 12x)에 연결된다.
이따금, 타이바는 지지 패들을 통하여 타이바와 연겨되어 있는 장착된 다이의 기판으로부터 전하를 빼내기 위하여 공급원에 연결된다. 적당한 리이드프레임의 실시에가 제2도에 예시되어 있다. 제2도의 리이드프레임은 리이드 세그멘트(11)에 의해 타이바(14b)에 일체적으로 연결된 접지 리이드(121)를 제외하고는 모든 것이 제1도의 리이드프레임(10)에 해당한다.
이따금 리이드프레임의 패들은, 리이드프레임의 끝 부분들에서 레일들로 연장되는 타이바들에 부가하여, 리이드프레임의 측면들에 있는 댐바들로 연장되는 타이바들에 의해 지지된다. 이러한 실시예는 64 리이드 PDIP 패케이지와 같은 매우 큰 패케이지들에 있어서는 일반적이다. 그 까닭은 끝 부분의 타이바들 자체만으로는 여러 제조단계들을 통하여 다이를 적절하게 지지시키기 위한 강성(rigidity)이 부족하기 때문이다. 한 실시예가 제3도에 예시되어 있다. 제3도의 리이드프레임은 타이바(34a 및 34b)들이 부가된 것을 제외하고는 모든 것이 제1도의 리이드프레임(10)에 해당한다.
제4도의 세라믹 듀얼 인-라인 패케이지(ceramic dual in-line Package ; CDIP) 리이드프레임(20)은 리이드(22a-22x)들을 포함한다. 흔히 접지와 전력은 각각 리이드(221 및 22x)들을 통하여 공급된다. 타이바들과 패들들은 CDIP 리이드프레임들에서는 사용되지 않는다.
비록 모든 리이드들은 약간의 임피던스를 가지고 있지만, PDIP 리이드프레임(10)의 리이드(12a, 121l,12m 및 12x)들과 같은 가장 긴 리이드들의 임피던스는 최대의 임피던스를 나타낸다. 유감스럽게도, 관례상 접지핀과 Vcc 핀은 IC 패케이지의 모서리에 흔히 배치되어 있고, 비교적 긴 PDIP 리이드프레임(10)의 리이드(121 및 12x)들과 CDIP 리이드프레임(20)의 리이드(221 및 22x)들을 통하여 다이에 연결되어야만 한다.
일반적으로 IC 패케이지의 임의의 리이드를 나타내는 제5도의 리이드모델을 고찰해본다. 이 리이드모델은 본드와이어 자기 인덕턴스(*****, 리이드 자기 인덕턴스(*****) 및 리이드 저항(*****)을 포함한다. 이이드(30)를 통하여 흐르는 전류의 갑작스런 변화는 *****와 *****(*****는 무시될 수 있다고 가정함)에 기인하여 아래와 같이 표시되는 리드(30)양단간의 전압을 유기시킬 것이다.
*****
이 전압(v(t))은 대수적으로 리이드와 본드와이어 양단간의 모든 전압강하에 기여하는, 인접한 리이드들내에 있는 과도 현상으로부터 발생하는 성분들을 또한 포함할 수 있다. 이러한 성분들은 리이드와 인접한 리이들사이의 상호 인덕턴스와 인접한 리이드의 *****의 곱과 동일하다.
리이드(30)가 예를 들어 제1도의 PDIP 리이드프레임의 접지 리이드(121) 또는 Vcc 리이드(12x)와 같은 전력 리이드인 경우에, 커다란 *****가 고성능 디바이스에서 발생할 것이다. 다이에 걸린 전압은 리이드으리 외측 끝 부분에 걸린 전압과 v(t)의 대수의 합이다.
특정한 집적회로들이 패케이지리이드들 양단간의 과도전압에 기인하여, 칩의 전력 레일들 상에서의 전압섭동에 의해 영향을 받는다는 것이 공지되어 왔다. 버퍼 ECL 스위치에 있어서, 예를 들어 에미터 파로워들이 기본 ECL 스위치의 출력 전압 레벨들을 다음단 스위치의 입력과 양립가능하게 하고, 부하용량으로부터 컬렉터 노드들을 격리시키고, 전류이득을 제공하기 위해서 포함된다. 에미터 파로워들내에 있는 트랜지스터들의 컬렉터들이 분리된 Vcc 리이드로 귀환되어, 스위칭중 부하전류의 어떠한 변화도 에미터 파로워 본드와이어와 패케이지 리이드의 작지만 유한의 임피던스를 통해 기본 ECL 스위치의 Vcc에서의 변화를 일으키지 않게 한다. 패케이지 외측에는, 두 개의 Vcc 리이드들이 부가적인 핀을 필요로하면서, 공통 Vcc 분배선에 연결되어 패어차일드 카메라 엔드 인스트루먼트 코퍼레이션의 1977년판 ECL 데이터 북, 페이지 2-3, 2-4를 참조하기 바란다.
발명의 개요
본 발명의 제1목적은 집적회로들의 성능상에서의 전력 레일 섭동의 영향을 감소시키는 것이다.
본 발명의 제1목적은 집적회로들의 성능상에서의 전력 레벨 섭동의 영향을 감소시키기에 유용한 집적회로용 리이드 배치를 제공하는 것이다.
본 발명의 제3목적은 증가된 개수의 리이드를 갖는 표준 PDIP 패케이지용 리이드프레임을 제공하는 것이다.
본 발명의 한 실시예에서, 상술한 목적과 다른 목적들이 최소한 두 개의 디바이스 단들을 포함하는 집적회로와 관련하여 수행된다. 이 디바이스 단들에는 예를 들어 Vcc 또는 접지 또는 둘다 모두를 포함하는 것과 같은, 주어진 형태의 개별적인 격리된 전력레일들이 제공된다. 제1리이드가 주어진 형태의 하나의 온-칩 전력 레일에 연결되며, 제2리이드가 동일한 형태의 다른 온-칩 전력 레일에 연결된다. 제1 및 제2리이드들의 개별적인 다른끝 부분들은 서로 연결되어서, 제1 및 제2리이드들은 적당한 외부 전력선에 연결시킨다. 예를 들어, 리이드 끝 부분들은 단지 합체되어서 하나의 핀내에 형성될 수 있다. 제1 및 제2리이드들의 다른 끝 부분을 연결시키기 위해 사용되는 수단의 인덕턴스는 최소로되는 것이 바람직하다.
다른 실시예에서, 디바이스 단들의 하나는 입력회로, 출력 풀다운(pulldown) 트랜지스터를 지닌 출력회로, 및 DC 밀러 킬러(Miller Killer)회로를 갖는 출력 버퍼이다. 이 DC 밀러 킬러는 악화된 접지변동을 피하기 위해서 개선된 것이다. 이 개선은 DC 밀러 킬러회로의 턴 온을 지연시키는 것과 DC 밀러 킬러회로를 통한 출력 풀다운 트랜지스터의 방전속도를 제한하는 것을 포함한다.
또 다른 실시예에서, PDIP 리이드프레임의 패들은 리이드프레임의 측면에서 댐바들까지 확장한 타이바들에 의해 지지되어 있다. 부가적인 리이드는 패들 근처에서 비롯된 전도성소자로부터 얻어지고 두 개의 리이드프레임 레일들중의 하나에 의해 지지된다.
또 하나의 다른 실시에에서, 8진 레지스터 트랜시버에는 래치와 출력 버퍼들용으로 격리된 Vcc와 접지레일들이 제공된다. 상술한 리이드 배치는 Vcc와 접지 모두가 사용된다. 여러 회로들이 디바이스의 성능을 최적화시키기 위해서 개선되어진다.
바람직한 실시예의 상세한 설명
도면상, 유사한 참고 번호는 유사한 부분을 지시한다.
전력 레일 섭동의 영향은, 제6도 및 제7도에 예시된 것처럼, 각각의 리이드들을 통하여 핀에 연결된 동일한 형태(예를 들면, Vcc 또는 접지 또는 둘다 모두)의 격리된 내부 레일들을 지닌 집적회로에서 현저하게 감소된다.
예를 들어, 제6도에서 입력 회로(40)용 내부 전력 레일들은 출력 회로(50)용 내부 전력 레일들로부터 격리되어 있다. 입력 회로(40)는 Vcc 용 내부레일(IVcc : 42)과 접지용 내부 레일(IGND: 44)을 포함하고 있다. 출력회로(50)는 Vcc용 내부 레일(OVcc: 52)과 접지용 내부 레일(OGND; 54)을 포함하고 있다. 격리된 내부Vcc 레일(42 및 52)들을 합체되어서 이후로 단일핀에서 종단되는 각각의 리이드들을 통하여 외부 Vcc에 연결되는데, 예를 들어 본드와 이어와 같은 임의의 적당한 방법으로 리이드들에 연결된다. 격리된 내부 접지레일(44 및 54)들은 합체되어 이후로 단일 핀에서 종단되는 각각의 리이드들을 통하여 외부 접지에 연결되는데, 예를 들어 본드와이어와 같은 임의의 적당한 방법으로 리이드들에 연결된다.
내부 레일(42)로부터의 Vcc 경로는 본드와이어 인덕턴스(46), 리이드 인덕턴스(47) 및 합체된 리이드들의 공통 인덕턴스(60)를 포함한다. 유사하게, 내부 레일(52)로부터의 Vcc경로는 본드와이어 인덕턴스(56), 리이드 인덕턴스(57) 및 공통 인덕턴스(60)를 포함한다. 공통 인덕턴스(60)의 값은 최소로 되는 것이 바람직하다. 마찬가지로, 내부 레일(44)로부터의 접지 경로는 본드와이어 인덕턴스(48), 리이드 인덕턴스(49) 및 합체된 리이드들의 공통 인덕턴스(62)를 포함한다. 내부 레일(54)로부터의 접지경로 역시 본드와이어 인덕턴스(58), 리이드 인덕턴스(59) 및 공통 인덕턴스(62)를 포함한다. 공통 인덕턴스(62)의 값은 최소로 되는 것이 바람직하다.
상술한 Vcc와 접지에 대한 격리된 내부 Vcc 레일들과 격리된 내부 접지 레일들의 연결은 성능에 있어서 대단한 개선을 제공한다. IC 성능상에서 전력레일 섭동의 현저한 감소는 Vcc 또는 접지중 어느 하나에 격리된 레일들을 제공하고, Vcc 또는 접지(적당하면)에 격리된 레일들을 상술한 것과 같은 리이드 배치의 사용을 통하여 연결시킴으로써 수행된다. 예를 들어서, 각각의 리이드들을 통하여 접지에 연결된 격리된 레일들은 접지 변동을 흡수한다.
동적 접지기준 변경기가 입력 회로(40)와 출력 회로(50)의 사이의 노드(61)에 제공될 수가 있으나 반드시 그러할 필요는 없다. 회로(61)의 특별한 실시예가 회로(40 및 50)들을 예시한 래치 및 출력 버퍼와 관련하여 이하에 기술된다.
제7도의 실시예는 소규모 싱글 시이드 스윙(single sided swing) ECL 내부회로와 TTL 입력/출력부의 결합에 관한 것이다. 격리된 전력 레일들이 없다면, ECL 회로(70)는 상향성 접지 변동 또는 하향성 Vcc 스퀴즈 중 어느 하나에 의해 트랜지스터(84)을 통하여 정전류원(I88)으로 기판 용량(C80)이 방전하는 경우 기능 장애를 일으킨다. 캐패시터(C80)로부터의 전류가 저항(R86)으로부터의 전류를 대신하여, 트랜지스터(Q84)의 컬렉터츠을 상승시킨다. 어떤 상황하에서 트랜지스터(Q84)의 컬렉터상의 전위가 트랜지스터(Q92)로 공급되는 VREF보다 높은 경우에는, 트랜지스터(Q94)가 턴 온되어 ECL회로(70)의 출력에 의사(擬似) 고레벨(high) 상태를 제공한다. 더구나, 격리된 전력 레벨들이 없다면, ECL 회로(70)는 현재의 데이터 처리가 내부 전력 레일들 상에서 제공된 전압을 스퀴즈시키는 것처럼 열화된 동적성능으로 장애를 받는다.
제7도에 예시된 것처럼, ECL 회로(70)의 내부 Vcc 레일(72)과 내부 접지 레일(74)이 TTL 회로(64 및 68)의 내부 Vcc 레일(65)과 내부 접지 레일(66)로부터 격리되어 있다. Vcc 레일(65 및 72)들은 제6도와 관련하여 상술된 것처럼 실질적으로 외부 Vcc에 연결되어 있다. 마찬가지로, 접지 레일(66 및 74)들은 제6도와 관련하여 상술된 것처럼 실질적으로 외부 접지에 연결되어 있다. 따라서, ECL 회로(70)상에 있는 TTL 회로(65 및 68)에서의 전력 레일 섭동의 영향이 현저하게 감소된다.
하나의 격리된 접지 레일만을 갖는 PDIP 집적회로에 사용하기 위한 리이드프레임(100)이 제8도에 예시되어 있다. 리이드프레임(100)은 제1도의 리이드프레임(10)에 입각한 것이다. 외부 접지 및 외부 접지 및 외부 Vcc가 모서리 위치로부터 리이드(101l 및 102x)들을 각각 통하여 공급된다는 점에서 리이드프레임(100)이 종래의 핀할당과 일치한다는 점에 유념하기 바란다. 리이드(1021)는 리이드프레임(10)의 접지 리이드(121)에 부분적으로 해당하는 긴 세그먼트(108; 명확성을 위해 오른쪽에서 왼쪽으로 사선을 친 부분), 리이드프레임(10)의 타이바(14b)에 부분적으로 해당하는 긴 세그먼트(109; 명확성을 위해 왼쪽에서 오른쪽으로 사선을 친 부분), 및 짧은 세그먼트(107)로된 3개의 개별적인 세그먼트들을 포함하고 있다. 여기서 세그먼트(108 및 109)들은 핀(105)을 형성하기 위해서 합체된다. 세그먼터(108)과 본드와이어(예를 들면, 각각 인덕턴스(49와 48)에 해당함)의 인덕턴스의 합은 대략 11.7nH이다. 세그먼트(109)와 본드와이어(예를들면, 각각 인덕턴스(59,58)에 해당함)의 인덕턴스의 합 역시 대략 11.7nH이다. 세그먼트(109)와 본드와이어(예를들면, 각각 인덕턴스(59,58)에 해당함)의 인덕턴스의 합 역시 대략 11.7nH이다. 이와는 별도로 세그먼트(107)(예를 들면 인덕턴스(62)에 해당함)의 인덕턴스는 대략 0.9nH이다.
전자 레일이 완전하게 격리된 PDIP 집저기회로에 사용하기 위한 리이드프레임(110)이 제9도에 예시되어있다. 리이드프레임(110) 역시 제1도의 리이드프레임(10)에 입각한 것이다. 패들(116)은 짧은 타이바(114a 및 114b)들에 의해 지지되어 있으며, 이 타이바들은 리이드프레임 레일들을 향하기 보다는 리이드프레임(110)의 핀 측들에서 각각의 댐바들 쪽으로만 짧은 거리로 확장되어 있다. 리이드프레임(110)의 타이바(114)들은, 타이바(14) 들에 의해 리이드프레임(10)에 제공된 기능과 같이, 패들(116)을 기계적으로 지지하는 기능을 제공한다. 제8도의 리이드프레임(100)의 리이드(1021)와 유사하게, 접지 리이드(1121)는 3개의 개별적인 세그먼트들을 포함하고 있다. 즉 긴 세그먼트(118 및 119)들과 짧은 세그먼트(117)가 그것이다. 긴 세그먼트(119)는 리이드프레임(10)의 타이바(14b)에 부분적으로 해당하지만, 패들(116)로부터 격리되어 있어서 더 이상 타이바로서의 기능을 하지 않는다. Vcc 리이드(112x) 역시 3개의 개별적인 세그먼트들을 포함한다. 즉, 리이드프레임(10)의 Vcc 리이드(12x)에 부분적으로 해당하는 긴 세그먼트(121; 명확성을 위해 오른쪽에서 왼쪽으로 사선을 친 부분), 리이드프레임(100의 타이바(14a)에 부분적으로 해당하는 긴 세그먼트(122; 명확성을 위해 왼쪽에서 오른족으로 사선을 친 부분), 및 짧은 세그먼트(120)가 그것이다. 여기서 세그먼트(121 및 122)들은 핀(124)을 형성하기 위해서 합체된다. 세그먼트(121)와 본드와이어(예를들어 각각 인덕턴스(47,46)에 해당함)의 인덕턴스 및 세그먼트(122)와 본드와이어(예를 들어, 각각 인덕턴스(57,56)에 해당함)의 인덕턴스는 대략 11.7nH이다. 세그먼트(120; 인덕턴스(60)에 해당함)의 인덕턴스는 대략 0.9nH이다.
전격 레일이 격리된 CDIP 집적회로에 사용하기 위한 리이드프레임(130)이 제10도에 예시되어 있다. 리이드트레임(130)은 제4도의 리이드트레임20)에 입각한 것이다. 접지 리이드(1321)는 긴 세그먼트(135 및 136)들과 짧은 세그먼트(134)와 같은 3개의 개별적인 세그먼트들을 포함하며, 세그먼트(135 및 136)들은 핀(140)을 형성하기 위해서 합체된다. Vcc 리이드(132x) 역시 긴 세그먼트(138 및 139)들과 짧은 세그먼트(137)와같은 3개의 개별적인 세그먼트들을 포함하며, 세그먼트(138 및 139)들은 핀(142)을 형성하기 위해서 합체된다. 리이드(1321 및 132x)들의 특성은 제9도의 리이드프레임(110)의 리이드(1121 및 122x)들의 특성과 유사하다.
예시된 바람직한 실시예에서, 제9도 또는 제10도 중 어느 하나의 리이드프레임은 개선된 8진 레지스터형 트랜시버와 함께 사용된다. 이 트랜시버의 논리적 작동은 제11도를 참조하여 이하에서 기술된다. 본 발명의 바람직한 실시예는 단지 예시적인 것에 불과하며, 본 발명은 다양한 형태의 집적회로 디바이스들에 있어서 전력 레벨 섭동의 영향을 감소시키기 위해 적용될 수 있다는 것이 이해될 것이다.
제11도의 8진 트랜시버는 양 방향중 어느 한 방향으로 유동하는 데이터의 일시적인 저장을 위해서, 각각의 세트를 위하여 분리된 입력 및 출력 제어부들을 각각 지니는 두 세트의 D-형 래치(latch)들을 포함하고 있다. 래치 이네이블(latch enable; 1E) 및 출력 이네이블(output enable : OE)입력들이 각각의 래치스터에 제공되어서 데이터 유동의 어느 한 방향에서 입력 및 출력 동작의 독립적인 제어를 허용한다. 예를들어, A에서 B로의 데이터 유동에 대해서, A로부터 B로의 이네이블***** 입력단자(236)는, 데이터(A0-B7)가 단자(232a-232h)들을 통하여 들어가기 위해서 그리고/또는 단자(234a-234h)들로부터 데이터(B0-B7)를 얻기위해서 저(low) 레벨이 되어야만 한다. *****가 저레벨인 경우, A로부터 B로(A-B)의 래치 이네이블*****입력단자(237)의 저레벨 신호는 A-B의 래치(예를 들어, 트랜시버(230a)의 래치(240))들을 투명하게, 즉 제약됨이 없게 한다. 계속되는 *****의 저레벨로부터 고레벨로(LOW-to-HIGH)의 천이에 의해 A로부터 B로의 래치들이 저장 모드로 되고, 이로인해 상기 래치들이 A0-B7의 천이에 영향을 받지않게 된다.
*****가 저레벨인 경우, A로부터 B로의 출력 이네이블***** 입력단자(238)상의 저레벨 신호는 3-상태(tristate)의 A로부터 B로의 출력 버퍼(예를 들어, 트랜시버(230a)의 버퍼(242)의 버퍼(242))들을 활성상태로 되게하여, 상기 버퍼들은 A로부터 B로의 래치들의 출력단들에 존재하는 데이터를 각각 반영시킨다. 이어서 *****가 저러벨로부터 고레벨로 천이하는 경우 출력 버퍼들이 고 임피던스 상태로 설정된다. 단자(246,247 및 248)들에 각각 인가되는 *****(B로부터 A로의 이네이블)신호, *****(B로부터 A로의 래치이네이블)신호, 및 *****(B로부터 A로의 출력 이네이블)신호에 의해 구동되는 것을 제외하고는, B로부터 A로의 데이터 유동의 제어 역시 이와 유사하다. 트랜시버(230a) 역시 D-래치(244) 및 버퍼(245)를 포함하는데, 이것들은 B로부터 A로의 데이터 유동에 대하여 래치(240) 및 버퍼(242)와 동일한 기능을 한다.
격리된 전력 레일들이 없다면, 제11도의 디바이스는 중부하가 걸린 출력에서 저레벨로부터 신회된(trusted) 레벨로(LZ)의 다중 천이중에 의사 데이터 비트를 제공하는 것으로 판명되었다. 한 예를 들면, 출력 버퍼를, Vcc에 대하여 약 75Ω의 저항성 부하에 연결시키고 접지에 대하여는 약 5000pF의 용량성 부하에 연결시켰다. 일곱 개의 고전류 출력들을 저레벨(해당 입력단에 걸린 고레벨에 해당함)로부터 3상태로 취해지며, 반면에 여덟 번째는 고레벨(해당 입력단에 걸린 저레벨에 해당함)로부터 3상태로 취해졌다. 3상태천이 중 E도는 그 직후에 데이터를 래치하려고 시도하는 경우, 제11도의 디바이스는 저레벨 대신에 고레벨을 여덟 번째 비트로 래치시켰다. 제11도의 디바이스는 비동기형이여서, 래치이네이블 신호의 도달신호은 제어 가능하지 않다는 것이 인식될 것이다.
전력 레일 섭동의 영향을 감소시키기 위해서 변형된 래치(300) 및 출력 버퍼(4000의 개략적인 회로도가 제12A도 및 제12B도에 각각 도시되어 있다. 전력은 격리된 전력 레일(42; IVcc 및 44; IGND)들을 통하여 래치(300)와 버퍼(400)내의 몇몇 회로들에 제공된다. 전력은 격리된 전력 레일(52; OVcc 및 54; OGND)들을 통하여 버퍼(400) 내의 다른 회로들에 제공된다.
래치 이네이블 입력 신호(Le)가 고레벨 상태에 있을 때 단자(302; 데이터 입력)에 인가된 데이터에 대하여 래치(300)가 투명하다. 래치 이네이블신호(Le)가 단자(340)에 인가되며, 이 단자는 쇼트키 다이오드(D341 및 D342)들을 통하여 스위치(310)내의 쇼트키 트랜지스터(Q311)의 베이스에 연결되고, 쇼트키 다이오드(D343)를 통하여 스위치(320)내의 쇼트키 트랜지스터(Q324)의 베이스에 연결되어 잇다. 저항(R344)을 통한 베이스 구동 때문에 트랜지스터(Q324)R 온(on) 상태로 되며, BC(컬렉터 단락) 다이오드(D329)를 통하여 스위치(320)내의 쇼트키 트랜지스터(Q321)의 BE2 접합을 순방향으로 바이어스시킨다. 트랜지스터(Q321)의 베이스에서의 전위는 접지보다 대략 2Vbe+Vce+Vsd만큼 높아지지만, 이것은 트랜지스터(Q312)를 턴온시키기에 충분하지 않다. 따라서, Le가 고레벨 상태인 한, 트랜지스터(Q312)는 데이터 입력에서의 레벨에 의해 영향을 받지않고 오프상태를 유지한다.
데이터 입력이 제레벨일 때, 쇼트키 다이오드(D313)가 도통되어서 스위치(310)내에 쇼트키 트랜지스터(Q311)의 베이스를 풀-다운(pull-down)시켜 이 트랜지스터를 턴 오프시킨다. 쇼트키 트랜지스터(q312)가 오프(off) 상태로 된다. 스위치(320)내에 있는 쇼트키 트랜지스터(Q322)가 턴 오프되어 스위치(320)내에 있는 쇼트키 트랜지스터(Q323)가 저항(R325)과 쇼트키 다이오드(D328)를 통하여 턴 온되게 한다. 그결과, (a)출력 단자(303)가 저레벨이 되고 (b) 다중 에미터 쇼트키 트랜지스터(Q321)의 BE1 접합이 저항(326)과 쇼트키 다이오드(D327)를 통하여 순바이어스되며, 이것에 이해 트랜지스터(Q321)의 베이스 전위가 접지보다 Vbe+Vce+2Vsd만큼 높아져서, 트랜지스터(Q312)가 오프상태를 유지한다.
데이터 입력이 고레벨일 때, 스위치(310)내의 트랜지스터(Q311)가 도통되어 스위치(320)내의 트랜지스터(Q322)를 턴온시킨다. 그 결과, 스위치(320) 내의 트랜지스터(Q323)가 턴 오프되고, 이것에 의해 출력 단자(303)가 저항(R330), PN 다이오드(D331 및 D332), 및 BC(콜렉터 단락) 다이오드(D333)를 통하여 3Vd로 상승된다.
저레벨을 Le 단자에 인가함으로써 데이터가 래치된다. 트랜지스터(Q311)의 베이스는 쇼트키 다이오드(341 및 342)들과 래치 이네이블 버퍼(도시되지 않음)의 Vcd에 의해서 2Vsd+Vce로 제한되어 트랜지스터(Q311)가 오프상태로 되게 한다. 동시에, 스위치(320)내에 있는 트랜지스터(Q324)의 베이스가 다이오드(D343)를 통하여 저레벨로 되어 트랜지스터(Q324)가 턴 오프된다. 그 결과, Le가 고레벨에서 저레벨로 천이하기 전에 트랜지스터(323)의 상태가 스위치(310)내의 트랜지스터(Q312)의 상태를 제어하는데, 이는 다시 트랜지스터(Q323)의 상태를 유지시킨다. 트랜지스터(Q323)가 온 상태(데이타 출력에서 논리 저레벨)이 라고 하면, 트랜지스터(Q321)의 베이스 전위는 Vbe+2Vsd+Vce이며, 이것은 트랜지스터(Q312 및 Q322)들을 턴온 시키기에 충분하지 못하다. 트랜지스터(Q323)는 온 상태를 유지하다. 트랜지스터(Q323)가 오프상태(데이타 출력에서 논리 고레벨)이면, 트랜지스터(Q321)의 베이스 전위는 Le가 저레벨로 됨에 따라 Vbe+2Vsd+Vce로부터 2Vbe+2Vsd로 상승하며, 이것은 트랜지스터(Q312 및 Q322)들을 온 상태로 유지하기에 충분하다. 트랜지스터(Q323)는 오프상태를 유지한다.
이해되겠지만, 래치(300)는 전력 레일 섭동에 민감하다. 전력 레일 분리 특징을 구비하고 있지 않은 래치(300)의 오동작은, 에를 들어 트랜시버가 2Vbe+Vsd(D328)-Vsd(D313)(약 1.5V 미만)을 초과하는 부(-)접동 변동으로부터 회복하면서 래치(300)가 저레벨을 래치시키려고 시도할 때 생긴다. 이 경우에, 트랜지스터(Q311 및 Q322)들은 턴 온되고 스위치(320)는 고레벨을 래치시킨다. 내부 Vcc 레일(42)과 접지 레일(44)을 내부 출력 전력 레일(52 및 54)(제12B도)들로부터 격리하는 것은 충분한 크기의 출력 접지 변동이 내부 IGND 레일(44)로 연결되는 것을 허용하지 않아서, 전력 레일 섭동에 의한 오동작을 피하게 한다.
표준회로로부터 개선된 쇼트키 클램프 TTL 출력 버퍼(400)가 제12B도에 도시되어 있다. 이 버퍼(400)내의 회로단들은 입력단(410), 위상 분할기단(420), 출력단(430), 제곱회로(480), AC 밀러 킬러 회로(440; 섹션(440a와 440b)들을 포함함), 및 DC 밀러 킬러 회로(450)를 포함하는 것이 바람직하다. 동적 접지기준 변경기(470)가 접지 변동의 여향을 더욱 감소하기 위해서 제공될 수 있다. 그렇지 않으면, 트랜지스터(Q414)의 제2에미터가 생략된다. 레일(42)은 격리된 내부 레일(IVcc; 제12A도 참조)이며, 레일(52)은 내부 출력 레일(OVcc)이고, 레일(54)은 내부 출력 접지 레일(OGND)이다.
단자(402)에서 Oe가 고레벨인 경우, 출력 버퍼(400)의 동작은 다음과 같다. 입력단(410)은 다중 에미터 쇼트키 트랜지스터(Q414)를 포함하는데, 이것의 제1에미터는 단자(401)를 통하여 데이터 입력에 연결되어 있다. 데이터 입력이 저레벨일 때, 트랜지스터(Q414)는 저항(R412)을 통하여 순바이어스되어 이 트랜지스터의 컬렉터를 저레벨로 되게 한다. 이 저레벨이 위상 분할기(420)내에 있는 쇼트키 트랜지스터(Q426 및 Q427)들의 공통 베이스들에 인가된다. 트랜지스터(Q426 및 Q427)들은 간섭(cut in)받지 않아서, 그 결과 출력단(430)내에 있는 쇼트키 트랜지스터(Q432 및 Q433)들로 구성된 다알링턴 쌍이 쇼트키 다이오드(D431)를 통하여 도통되어 출력 단자(463)를 고레벨로 상승시킨다. 버퍼(400)가 반전되었음에 주목한다. 풀 다운(pull-down) 트랜지스터(Q463)가 이 순간에 오프상태로 된다.
데이터 압력이 고레벨로 될 때, 트랜지스터(Q414)가 턴 오프되어 이것의 BC 접합이 순바이어스되어서, 계속하여 트랜지스터(Q426 및 Q427)들을 순바이어스시킨다. 트랜지스터(Q427)는 다알링턴 쌍내의 트랜지스터(Q432)의 베이스를 풀 다운시켜서, 이 트랜지스터와 트랜지스터(Q433)를 턴오프시킨다. 동시에, 트랜지스터(Q434)가 역시 순바이어스되어서, 이것의 베이스 전류 유동이 저항(R428)과 트랜지스터(Q427), 저항(423)과 트랜지스터(Q426), 저항(R412)과 트랜지스터(R414)의 쇼트키 클램프를 통하여 얻어진다. 트랜지스터(Q434)가 출력단자(403)를 풀 다운시켜서 저레벨을 제공한EK.
다이오드(D424 및 D425)들은 용량을 방전시키기 위한 속도증가용 다이오드들이다. 트랜지스터(Q426)가 턴온되고 이것의 컬렉터 전압이 떨어지는 경우, 다이오드(D424)는 트랜지스터(Q433)의 베이스에서의 내부용량에 대한 방전 경로를 제공한다. 다이오드(D425)는, 트랜지스터(Q434)의 베이스 전ㄹ를 증가시키고 고레벨로부터 저레벨로의 출력 전압 천이중에 전류 싱크(current sinking)능력을 개선하기 위해서 트랜지스터(Q426)를 통한 단자(463)에서의 부하 용량에 대한 방전 경로를 제공한다.
제곱회로(480)는 쇼트키 트랜지스터(Q481)와 저항(R483 및 R485)을 포함하는데, 이들은 트랜지스터(Q434) 베이스와 내부 출력 접지 레일(54) 사이에 연결되어 있다.
출력 버퍼(400)는 저레벨을 Oe 단자(402)에 인가함으로써 3상태로 된다. 이 경우에, 입력단(410)내에 있는 트랜지스터(Q414)의 베이스는 쇼트키 다이오드(406)를 통하여 풀다운되며, 위상 분할기(420) 내에 있는 트랜지스터(Q426 및 Q427)들의 공통 베이스는 쇼트키 다이오드(D407)를 통하여 풀 다운되고, 출력단(430)내에 있는 트랜지스터(Q432)의 베이스는 쇼트키 다이오드(D404)를 통하여 풀 다운된다. 따라서 고 임피던스가 출력단자(463)에 제공된다.
동적 접지 기준 변경기(470)는 래치(300)와 버퍼(400)의 공유 영역에서 잡음 여유도를 개선시키는 기능을 한다. 이 변환기가 없다면 내부 출력 전력 레일(52 및 54)들로부터 각각의 내부 전력 레일(42 및 44)들이 격리되어 있으므로 잡음여유도가 열하된다.
이 회로(470)가 없는 경우에, 출력단자(463)상의 저-고(LH) 레벨천이는 다음과 같은 플랫 스포트(flatspot), 글리치(glitch), 또는 발진등의 형태를 이루는 잡음에 직면한다. 출력단(430)내에 있는 트랜지스터(Q434)가 다음 소자(도시되지 않음)로 부터의 전류로 부하가 걸린다고 가정하면, 래치 입력 단자(302)에서의 고-저(HL) 레벨 천이는 래치 스위치(320)내에 트랜지스터(Q323)를 도통시킨다. 약간의 전파 지연 시간후에, 트랜지스터(Q434)가 턴오프되어서, 커다란 부(-)의 di/dt가 출력 접지 레일(54)을 따라서 발생한다. 위상분할기(420) 내에 있는 트랜지스터(Q426 및 Q427)들과 출력단(430)내에 있는 트랜지스터(Q434)가 입력단(410)내에 있는 트랜지스터(Q414), 및 스위치(320)내에 있는 트랜지스터(Q323)과 다이오드(D328)를 통한 경로에 의해서 오프상태로 유지된다.
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일 때, 트랜지스터(Q434)의 컬렉터 상에서의 저-고(LH)레벨 천이는 플랫 스포트, 글리치, 또는 발진을 가질 것이다.
동적 접지 기준 변경기(470)는 접지 변동중에 격리된 내부 접지레일(44) 대신 내부 출력 접지 레일(54)에 대하여 트랜지스터(Q414)의 제2에미터를 기준으로 하는 작용을 한다. 단자(463)에서의 출력 저-고(LH)레벨 천이중에, 출력단(430)내에 있는 트랜지스터(Q432)의 에미터에 연결된 다이오드(D471; 증강용으로 도시됨)의 캐소드가 상승하기 시작한다. 다이오드(D471)가 역바이어스되어서, 이것의 접합용량을 통한 충분한 전류가 쇼트키 트랜지스터(Q474; 증강용 도시됨)의 베이스에 공급되어 이 트랜지스터를 포화시킨다. 일단 포화가 되면, 트랜지스터(Q474)는 트랜지스터(Q414)의 제2에미터를 저레벨로 유지시켜서, 이것에 의해 위상분할기(420)내에 있는 트랜지스터(Q426 및 Q427)들의 공통베이스가 출력 접지에 대하여 기준이 된다. 단자(463)가 고레벨일 때 8진 레지스터형 트랜시버의 다른 단자들상에 있는 출력 저-고(LH) 레벨 천이중에, 다이오드(D471)의 캐소드 전위가 Vcc 전력 레일에 흐르는 충전전류의 di/dt에 기인하여 약간 떨어진다. 그럼에도 불구하고, 접지 변동의 발생은 다이오드(D471)의 애노드가 캐소드에서의 강한 전위보다 더 빠르게 강하되게 한다. 다이오드(D471)가 역바이어스되어, 다시 충분한 전류가 트랜지스터(Q474)의 베이스에 공급되어서 이 트랜지스터를 포화시킨다. 다이오드(D471)의 접합용량에 대한 적당한 값은 약 300fF이며, 실질적인 값은 다른 회로 구성요소들에 관하여 설계자에 의해 선태된 값들에 달려있다는 것을 유의한다. 회로(470)내에 포함된 다른 소자들은 다이오드(D472 및 D473)들이다. 강하 천이가 다이오드(D471)의 N-축에 존재할 때 트랜지스터(Q474)의 베이스를 완전하게 방전시키는 것을 피하기 위해서, 다이오드(D472)가 트랜지스터(Q474)의 베이스와 풀 다운 트랜지스터(Q434)의 베이스 사이에 연결되어 있다. 래치(300)에 의해 제공된 것과 동일한 저레벨을 제공하기 위해서, 다이오드(D473)가 트랜지스터(Q474)의 컬렉터와 트랜지스터(Q414)의 제2에미터 사이에 연결되어 있다.
AC 밀러 킬러 회로(440)는 반복적인 스위치중에 출력 상승시간을 개선하고 전력 소비를 최소화하는 기능을 한다. 원칙적으로, AC 밀러 킬러 회로(400)는 출력 저-고(LH) 레벨중에 트랜지스터(Q434)의 베이스에 순간적인 저임피던스를 제공하여, 이것에 의해서 트랜지스터(Q434)의 컬렉터-베이스 용량을 통해 흐르는 변위 전류를 흡수한다. 동작에 있어서, 트랜지스터(Q432)의 에미터에서의 전압 상승은 변위 전류가 BC다이오드(D444)를 통하여 흐르도록 하여, 순간적으로 트랜지스터(Q447)를 턴 온시킨다. 트랜지스터(Q447)는 트랜지스터(Q434)의 BC 용량을 통하여 흐르는 변위 전류를 흡수하기 위해서 출력단(430)내에 있는 트랜지스터(Q434)의 베이스를 풀 다운시킨다. 트랜지스터(Q434)가 턴 온될 때, 다이오드(D444)가 다이오드(D424)에 의해 방전된다. 다이오드(D446)는 트랜지스터(Q447)의 풀 다운 레벨을 최적화시킨다.
유감스럽게도, 표준 AC 밀럴 킬러 회로는 고속도의 LZ 천이 중에 그리고 출력에 중부하가 걸릴 때 레일섭동을 악화사킨다. 표준 AC 밀러 킬러 회로 배치에 있어서, 다이오드(D444)의 캐소드는 단지 하나의 저항(도시되지 않음)을 통하여 출력(단자(463))에 대하여 기준이 된다. LZ 천이중에 이 출력이 비교적 안정함으로, 접지 변동과 같은 같은 전력 레일 섭동은 내부 접지를 강하시켜서, 이것에 의해 다이오드(D444)양단간의 전압을 증가시킨다. 다이오드(D444)가 트랜지스터(Q447)로 발전되어 이 트랜지스터를 턴 온시켜서 트랜지스터(Q434)로부터 약간 베이스 전하를 배출시킨다. 그 결과 트랜지스터(Q434)의 방전속도는 빨라져서 접지 변동을 악화시킨다.
이 문제는 방전 효과를 제거함으로써 AC 밀러 킬러 회로(440)로 해결된다. 쇼트키 다이오드(D405; 강화용으로 도시됨)는 다이오드(D44)의 캐소드를 Oe보다 한 레벨 (Vsd)만큼 높게 함으로써 LZ 천이중에 회로(440)가 응답하는 것을 방지하는 기능을 하므로, 이것에 의해서 접지 변동중에 다이오드(D444) 양단간에 정(+)의 dv/dt가 발생하는 것을 방지한다. 쇼트키 다이오드(D443; 강화용으로 동시됨)는, 다이오드(D444)를 출력(463)에 대하여 기준으로 하는 회로에 부가되어서, Oe 단자(402)는, 출력 단자(463)가 3상태이고 버스가 고레벨일 때 저항(442)과 다이오드(d405)를 통하여 전류를 싱크시키지 않는다.
출력 버퍼(400)가 3상태일 때 DC 밀러 킬러 회로(450)는 출력단(430)에 버스 상의 잡음으로부터의 면역성을 제공한다. 버스 상의 커다란 정전압 스파이(spike)는 트랜지스터(Q434)의 밀러 용량 양단간의 전하와 결합될 수 있어서 이 트랜지스터를 오동작으로 턴 온시킨다. 표준 DC 밀러 킬러 회로(제13도)에서, 쇼트키 트랜지스터(Q491)는 쇼트키 다이오드(D492)를 통한 저레벨 Oe에 의하여 오프 상태로 유지된다. 온 상태인 쇼트키 트랜지스터(Q494)는 출력 풀 단운 트랜지스터의 베이스를 저레벨을 유지하여, 그 트랜지스터의 BC(밀러) 용량을 통하여 결합된 전하에 대하여 접지에 대한 임피던스 경로를 제공한다.
유감스럽게도, 표준 DC 밀러 킬러 회로는 고속도의 LZ 천이중에 그리고 출력에 중부하가 걸리는 경우, 전력 레일 섭동을 악화시킨다. Oe가 저레벨로 될 때, 트랜지스터(Q494)가 빨리 턴 온되어 출력 풀 다운 트랜지스터의 베이스를 빠르게 방전시켜서, 이것에 의해 접지변동을 악화시킨다.
이 문제는 DC 밀러 킬러 회로(450)의 턴온을 지연시키고 회로(450)를 통하여 출력 풀 다운 트랜지스터의 방전 속도를 제한시킴으로써 DC 밀러 킬러 회로(450)로 해결된다. 이 회로(450)의 던 온은 트랜지스터(Q454)의 컬렉터와 트랜지스터(Q455)의 베이스 사이에 PN 다이오드(D456 및 D457)(강하용으로 도시됨)들을 부가시킴으로써 지연된다. 이들은 트랜지스터(Q455)를 턴 온시키기 위해 필요한 전압 스윙을 증가시켜서 이 트랜지스터에 이용 가능한 베이스 구동의 양을 낮춘다. 다이오드(D456 및 D457)들이 트랜지스터(Q455)의 베이스내의 축적된 전하의 방전을 저지하므로, 선택적인 방전 경로가 저항(R458) 및 다이오드(D459)(강화용으로 도시됨)을 통하여 트랜지스터(Q455)로부터 접지로 제공된다. 회로(450)를 통한 출력 풀다운 트랜지스터(Q434)의 방전속도는 트랜지스터(Q455)의 컬렉터 회로 내에 있는, 예를 들어 500Ω의 낮은 값을 갖는 저항(R460; 강화용으로 도시됨)을 부가시킴으로써 제한된다. 저항(R460)의 값은 DC 밀러 킬러 회로(450)의 목적을 저해하는 것을 피하도록 제한되어야만 한다.
본 발명이 특정의 실시예들을 참조로하여 기술 되었지만, 본 발명은 이러한 특정의 실시예들에 제한되지는 않는다. 예를 들면, 비록 Vcc가 접지가 몇몇의 바람직한 실시에들에서 모서리에 있는 핀들로부터 제공되었지만, 본 발명은 또한 Vcc와 접지가 중심 핀들을 포함하는 다른 핀들을 통하여 제공되는 집적회로들에 적용될 수 있다. 본 발명의 정신과 범위내에서 여러 변형들이 이 분야에 익숙한 사람들에게는 가능할 것이다.

Claims (7)

  1. 복수개의 디바이스 단을 갖는 집적 회로에서의 접지 변동(ground bounce)을 감소시키는 장치로서, 리이드프레임 주변으로부터 집적 회로 내측으로 연장되어 있는 복수개의 기다란 리이드로 형성된 리미드프레임을 포함하는 장치에 있어서, 집적 회로의 제1접지 레일을 지니며 제1접지 레일에 연결되어 있는 제1디바이스 단; 상기 제1접지 레일과 격리된 집적 회로의 제2접지 레일을 지니며 제2접지 레일에 연결되어 있는 제2디바이스 단; 상기 제1접지 레엘에 연결되 내측 단부를 갖는 리이드프레임의 제1리이드; 상기 제2접지 레일에 연결된 내측 단부를 갖는 리이드프레임의 제2리이드; 상기 집적 회로의 내측 단부로부터 상기 리이드프레임 주변에 이르는 각각의 길이의 주요 부분을 통한 기다란 격리 리이드이며, 상기 제1 및 제2리이드를 외부 접지에 연결시키도록 상기 리이드프레임 주변에 인접한 각각의 외측 단부에 합체되어 있는 상기 제1 및 제2리이드; 상기 집적 회로를 지지하는 패들(paddle) ; 및 상기 패들을 상기 리이드프레임 주변에 연결시키는 적어도 하나의 타이 바(tie bar)를 포함하고, 상기 제1 및 제2리이드중 하나가 상기 타이 바인 것을 특징으로 하는 장치.
  2. 제1항에 있어서, 상기 제1디아비스 단 및 상기 제2디바이스 단 사이에 연결된 동적 접지 기준 변경 회로를 부가적으로 포함하며, 상기 동적 접지 기준 변경 회르는 상기 제1접지 레일 및 제2접지 레일 사이로 상기 제2디바이스 단의 결합을 스위칭하도록 연결되어 있는 능동 소자인 접지 기준 트랜지스터 수단을 포함하는 상기 장치.
  3. 제1항에 있어서, 상기 제1디바이스 단은 입력 회로를 포함하고, 상기 제2디바이스 단은 출력 회로를 포함하는 상기 장치.
  4. 제1항에 있어서, 상기 제1디바이스 단은 T시/ECL 회로를 포함하고, 상기 제2디바이스 단은 ECL회로를 포함하는 상기 장치.
  5. 제1항에 있어서, 상기 제1디바이스 단은 제1Vcc레일을 포함하며, 상기 제2디바이스 단은 상기 제1Vcc레일과 격리된 제2Vcc레일을 포함하고, 상기 제1Vcc레일에 연결된 내측 단부를 지니는 리이드프레임의 제3리이드; 및 상기 제2Vcc레일에 연결된 내측 단부를 지니는 리이드프레임의 제4리이드를 부가적으로 포함하며, 상기 제3 및 제4리이드는 상기 집적 회로의 내측 단부로부터 상기 리이드프레임 주변에 이르는 각각의 길이의 주요 부분을 통한 기다란 격리 리이드이고, 상기 제3 및 제4리이드를 외부 Vcc 공급원에 연결시키도록 상기 리이드프레임에 인접한 각각의 외측 단부에 합체되어 있는 것을 특징으로 하는 상기 장치.
  6. 플라스틱 듀엘 인-라인 패케이지(plastic dual in-line package; PDIP)인 집적 회로 패케이지용 리이드프레임에 있어서, 하나의 패들(106); 상기 패들 근방에서 개시되어 외측으로 연장되어 있으며 핀(105)을 형성하는 2개의 나란한 행(row)에서 마무리되는 복수개의 리이드프레임 리이드(102a-102x); 상기 핀을 형성하는 각각의 행에 인접하며 상기 각각의 행과 나란하게 상기 리이드에 일체적으로 연결되어 있는 제1 및 제2댐바(dambar; 4a,4b); 상기 댐바의 단부가 각각에 수직 연결되어 있는 제1 및 제2의 팽행한 리이드프레임 레일(2a,2b); 각각의 댐바 및 상기 댐바에 가장 가까운 패들의 각각의 대향 측면에 일체적으로 연결되어 있는 제1 및 제2패들 지지 티이 바(tie bar; 104a,104b(도시되지 않으)); 한 레일 타일 바가 상기 패들에 연결되지 않고서 형성되어 있으며, 상기 패들로부터 상기 리이드프레임 레일중 하나에 이르기까지 연장되어 있는 상기 리이드프레임(108); 상기 패들 근방에서 개시되어 있으며 상기 리이드프레임 레일중 하나에 연장되어 상기 리이드프레임 레일중 하나에 일체적으로 연결되어 있는 기다란 부가 리이드(109); 상기 리이드프레임 레일중 하나에 인접한 위치에서 상기 리이드프레임 리이드중 한 인접 리이드 프레임 리이드와 합체되어 있는 상기 부가 리이드를 포함하며, 상기 부가 리이드 및 인접 리이드는 상기 패들 부근의 개시 단부로부터 상기 리이드프레임 레일중 하나에 이르는 각각의 길이의 주요 부분을 통한 기다린 격리 리이드인 것을 특징으로 하는 PDIP 집적 회로 패케이지용 리이드프레임 (100).
  7. 복수개의 디바이스 단을 갖는 집적 회로에서의 접지 변동을 감소시키는 장치로서, 리이드프레임 주변으로부터 집적 회로 내측으로 연장되어 있는 복수개의 리이드로 형성된 리이드프레임을 포함하는 장치에 있어서, 집적 회로의 제1접지 레일을 지니는 제1디바이스 단; 상기 제1접지 레일과 격리된 집적 회로의 제2접지 레일을 지니는 제2디아비스 단; 상기 제1접지 레일에 연결된 내측 단부를 갖는 리이드프레임의 제1리이드; 상기 제2접지 레일에 연결된 내측 단부를 갖는 리이드프레임의 제2리이드; 상기 집적 회로의 내측 단부로부터 상기 리이드프레임 주변에 이르는 각각의 길이의 주요 부분을 통한 기다란 격리 리이드이며, 상기 제1 및 제2리이드를 외부 접지에 연결시키도록 상기 리이드프레임 주변에 인접한 각각의 외측 단부에서 합체되어 있는 상기 제1 및 제2리이드; 제1Vcc레일을 포함하는 상기 제1디바이스 단; 상기 제1Vcc레일과 격리된 제2Vcc레일을 포함하는 제2디바이스 단; 상기 제1Vccfp일에 연결된 내측 단부를 갖는 리이드프레임의 제3리이드; 상기 제2Vcc레일에 연결된 내측 단부를 갖는 리이드프레임의 제4리이드; 상기 집적 회로의 내측 단부로부터 상기 리이드프레임 주변에 이르는 각각의 길이의 주요 부분을 통한 기다란 격리 리이드이며, 상기 제3 및 제4리이드를 외부 Vcc 라인에 연결시키도록 상기 리이드프레임 주변에 인접한 각각의 외측 단부에서 합체되어 있는 상기 제3 및 제4리이드; 상기 집적 회로를 지지하는 패들(paddle); 상기 패들을 리이드프레임에 프레임에 연결시키는 적어도 하나의 타이 바(tie bar)를 포함하는 상기 장치.
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