JP2734427B2 - 出力回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は出力回路に関し、特
に複数の集積回路素子間を接続したバスラインを駆動す
る低振幅出力回路に関する。

【０００２】

【従来の技術】この種の従来の低振幅出力回路の１つで
あるＧＴＬ（Ｇｕｎｎｉｎｇ Ｔｒａｎｓｃｅｉｖｅｒ
Ｌｏｇｉｃ）出力回路の基本構成を示す図１２の回路
図を参照すると、このＧＴＬ出力回路は、電源（ＶＤ
Ｄ）ライン４０と接地（ＧＮＤ）ライン４１との間に、
Ｐチャネル型電界効果トランジスタ（以下ＰＭＯＳトラ
ンジスタと称す）２２とＮチャネル型電界効果トランジ
スタ（以下ＮＭＯＳトランジスタと称す）２１との直列
回路が接続され、その共通接続点４２をＮＭＯＳトラン
ジスタ１８のゲートに接続し、他方の共通接続点４３で
あるゲートを入力端子（ＶＩＮ）４４に接続し、トラン
ジスタ１８のドレインは出力端子（ＶＯＵＴ）４５に接
続している。このＧＴＬ出力回路は、半導体集積回路の
パッケージに搭載されるため、電源ライン４０，出力端
子４５、及び接地ライン４１には、各々寄生の誘導素子
２３，２９，２６，抵抗素子２４，３０，２７，容量素
子２５，３１，２８のいわゆる受動素子が、パッケージ
（ＶＤＤ）ライン４６，パッケージ（ＧＮＤ）ライン４
７との間に、等価的に接続される。

【０００３】この受動素子の影響により、出力端子４５
に時間と共に減衰しながら振動的に変化する電位（以下
リンギングと称す）が誘起され、特に出力端子４５のロ
ー・レベルからハイ・レベルの変化に対して顕著に現れ
る。

【０００４】これを防ぐ為に、前記出力端子４５のロー
・レベルからハイ・レベルの変化に対し、トランジスタ
１８のオン（導通）からオフ（非導通）の切り換えを、
ある一定時間遅延させることでリンギングを抑えてい
る。トランジスタ１８のオンからオフへの切り換えを、
ある一定時間遅延させるためには、Ｎチャネル型ＭＯＳ
トランジスタ１９及び２０のオンからオフへの切り換え
を、バッファからなる遅延回路９によって任意に設定さ
れた時間で遅延し、この遅延時間内において、出力端子
４５からトランジスタ２０を経て、トランジスタ１９及
びトランジスタ２１を介して接地へ向けて流れる電流
と、トランジスタ２０，１９及び２１のオン抵抗で、ト
ランジスタ１８のしきい値以上の電位を誘起させる。

【０００５】この為、トランジスタ１８は遅延回路９に
よって設定された時間において比較的弱いオン状態又は
半オン状態となり、このようなリンギングを抑えること
ができる。

【０００６】ちなみにこの種のＧＴＬ出力回路を記載し
た特開平４−２２５２７５号公報を参照すると、この出
力回路は、複数の入出力回路を搭載した複数の集積回路
素子を通信するためにこの入出力端子が接続されたバス
ラインにおいて、特に前記バスラインを約１．２Ｖから
約２Ｖの範囲内の電位に、前記バスラインとほぼ同等の
特性インピーダンスの抵抗素子によって終端端絡し、前
記複数の入出力回路間を、約０．８Ｖから１．４Ｖまで
の振幅を持つ論理振幅で通信することを特徴としてい
る。

【０００７】一方、従来の低振副出力回路の他の１つで
あるＢＴＬ（ＢａｃｋｐｌａｎｅＴｒａｎｓｃｅｉｖｅ
ｒ Ｌｏｇｉｃ）出力回路の基本構成を示す図１３の回
路図を参照すると、このＢＴＬ出力回路は、入力端子
（ＶＩＮ）４４がＮＭＯＳトランジスタ３のゲート，及
びインバータからなる遅延回路８の入力に接続され、ト
ランジスタ３のドレインがＳＢ（ショットキ・バリア
・）ダイオード１０のアノード及び出力端子４５に接続
され、トランジスタ３のソースがＮＰＮ型バイポーラト
ランジスタ７のベースとＳＢダイオード１２，１３のア
ノードに接続され、ＮＭＯＳトランジスタ４のゲート、
ドレインが、各々遅延回路８の出力、抵抗素子３３に接
続され、トランジスタ４のソースとトランジスタ７のエ
ミッタとがそれぞれ接地（ＧＮＤ）ライン４１に接続さ
れ、トランジスタ７のコレクタが、ダイオード１２のカ
ソードとダイオード１０のカソードとＳＢＤクランプ回
路１３の出力に接続され、クランプ回路１３の入力が遅
延回路８の出力に接続され、クランプ回路１３の２つの
電源がそれぞれ第１の電源（ＶＤＤ）ライン４０と第２
の電源（ＶＰＰ）ライン４０′とに接続されている。

【０００８】この回路も、集積回路のパッケージに搭載
されるため、第１及び第２の電源ライン４０，４０′，
出力端子４５，及び接地ライン４１には、各々寄生の誘
導素子２３，３４，２９，２６，抵抗素子２４，３５，
３０，２７，容量素子２５，３６，３１，２８のいわゆ
る受動素子が等価的に接続される。

【０００９】この出力回路において、ＢＴＬのＤＣ規格
を満たすためには、バイポーラトランジスタ７は比較的
大きいサイズのトランジスタを必要とする。従って、ト
ランジスタ７の寄生容量が大きくなり、即ち出力端子４
５に付加される寄生容量も大きくなる。この場合、複数
の集積回路素子間を通信するために、この出力回路の出
力端子４５が接続されるバスラインにおいては、出力端
子４５に付加された寄生容量の影響により、バスライン
の特性インピーダンスが低下し、インピーダンス不整合
（ミスマッチング）による反射波が発生する。

【００１０】この反射波を防ぐために、トランジスタ７
のコレクタを、ダイオード１０を介し、出力端子４５に
接続することにより、出力端子４５の寄生容量を低減
し、前記バスラインの特性インピーダンス低下に伴うと
ころのインピーダンス不整合による反射波を抑制する。

【００１１】ちなみにこの種のＢＴＬ出力回路を記載し
た米国特許〔５，１３２，５６４〕を参照すると、この
出力回路は、複数の入出力回路を搭載した複数の集積回
路素子にて前記入出力回路の入出力端子が接続されたバ
スラインにおいて通信されるものであるが、特に通信電
位は前記バスラインを約２Ｖの電位に前記バスラインと
ほぼ同等の特性インピーダンスの抵抗素子によって終端
短絡し、前記複数の入出力回路間を約１Ｖから約２Ｖま
での振幅を持つ論理振幅で通信することを特徴としてい
る。

【００１２】

【発明が解決しようとする課題】上述した図１２のＧＴ
Ｌ出力回路では、出力端子４５のロー・レベルからハイ
・レベルの変化に対し、遅延回路９の遅延時間で設定さ
れたある一定の時間内において、トランジスタ２０，ト
ランジスタ１９及びトランジスタ２１のオン抵抗比で決
定される電圧をトランジスタ１８のゲートに与えること
で、トランジスタ１８を比較的弱いオン状態にし、リン
ギングを抑制する効果を得ている。

【００１３】一方、図１３のＢＴＬ出力回路では比較的
大きい寄生容量を持つトランジスタ７を直接出力端子４
５に接続せず、トランジスタ７のコレクタと出力端子
（ＶＯＵＴ）４５との間にＳＢダイオード１０を介する
ことにより、出力端子４５に付加される寄生容量を低減
し、このＢＴＬ出力回路と同形式の出力回路が複数接続
されたバスラインの特性インピーダンスの低下を抑制
し、前記バスラインの特性インピーダンス低下に伴うと
ころのインピーダンス不整合による反射波を抑える効果
を得ている。しかしながら、このようなＧＴＬ出力回路
及びＢＴＬ出力回路は以下の諸問題点があった。

【００１４】（１）上記ＧＴＬ出力回路，及びＢＴＬ出
力回路は、集積回路素子を封入するためのパッケージに
搭載されるが、このパッケージの受動素子の電気的特性
値が極めて大きい場合、または複数の集積回路素子間を
通信するために、前記集積回路素子内のＧＴＬまたはＢ
ＴＬ入出力回路における複数の入出力端子をそれぞれ接
続したバスラインにおいて、特に寄生的な受動素子の電
気的特性が極めて大きい場合は、これらＧＴＬ，ＢＴＬ
出力回路のしきい値を幾度も交差する顕著なリンギング
が発生し、このリンギングを充分に抑えることができ
ず、前記集積回路素子間の通信速度を損ねることに加
え、通信波形の劣化による誤動作を招くという問題点が
あった。

【００１５】（２）上記ＧＴＬ出力回路において、ＧＴ
Ｌの電気的通信規格のローレベル出力電圧（ＶＯＬ）を
得るためには、ＮＰＮ型バイポーラトランジスタを採用
した場合、飽和し高速性を損ねる問題が発生する。

【００１６】（３）上記ＧＴＬ出力回路において、ＧＴ
Ｌの電気的通信規格のローレベル出力電流（ＩＯＬ）を
得るためには、Ｎチャネル型ＭＯＳトランジスタ１８で
は非常に大きいゲート幅を要し、上記ＧＴＬ出力回路を
構成するための素子面積が巨大になるという問題点があ
った。

【００１７】（４）上記ＢＴＬ出力回路において、ＢＴ
Ｌの電気的通信規格のローレベル出力電流（ＩＯＬ）を
得るために、Ｎチャネル型ＭＯＳトランジスタを採用す
ると、上記ＧＴＬ出力回路の約２．５倍程の非常に大き
いゲート幅を要し、上記ＢＴＬ出力回路を構成するため
の素子面積が巨大になるという問題が発生する。

【００１８】（５）上記ＧＴＬ出力回路及びＢＴＬ出力
回路を、特に同一基板上に予め複数の素子が配置され複
数の出力回路または入力回路の構成を可能にすることを
目的としたセルアレイにおいて構成する場合、上記ＧＴ
Ｌ出力回路を構成するためのＮチャネル型ＭＯＳトラン
ジスタと上記ＢＴＬ出力回路を構成するＮＰＮ型バイポ
ーラトランジスタとの両方を備える必要があり、これら
素子の占有面積の増大がより顕著に現れるという問題が
発生する。

【００１９】以上の諸問題等に鑑み、本発明では、次の
（６）乃至（１０）項の課題を掲げる。

【００２０】（６）リンギングを充分に抑えて出力する
ことにより、通信速度の低下及び波形劣化による誤動作
を防止するようにすること。

【００２１】（７）収納する半導体素子面積を大きくし
ないように配慮すること。

【００２２】（８）同一半導体基板上に、予め複数の素
子が配置され、複数の出力回路または入力回路の構成を
可能にすることを目的としたセルアレイにおいても、素
子の占有面積の増大を極力抑えるようにすること。

【００２３】（９）バスラインの特性インピーダンスの
不整合に伴う反射波を抑制すること。

【００２４】（１０）動作上の信頼性の高い出力回路を
提供できるようにすること。

【００２５】

【課題を解決するための手段】本発明の第１の出力回路
の構成は、入力端子を入力に接続したインバータと、こ
のインバータの出力を入力とする遅延回路と、この遅延
回路の出力を入力とするクランプ回路と、出力端子と第
１の電源ラインとの間に、前記入力端子をゲート入力と
する第１の電界効果トランジスタと前記インバータの出
力をゲート入力とする第２の電界効果トランジスタとを
直列に接続した第１の直列回路と、この第１の直列回路
の共通接続点をベースに、前記第１の電源ラインをエミ
ッタに、前記クランプ回路の出力をコレクタに各々接続
した第１のバイポーラトランジスタと、前記出力端子を
アノードに、前記クランプ回路の出力をカソードに各々
接続した出力ショットキ・バリア・ダイオードと、前記
第１のバイポーラトランジスタのベースをアノードに、
コレクタをカソードに各々接続した入力ショットキ・バ
リア・ダイオードと、前記入力端子を第１の入力端，前
記インバータの出力を第２の入力端，前記遅延回路の出
力を第３の入力端，前記出力端子を第４の入力端，前記
クランプ回路の出力を出力端と各々なした出力インピー
ダンス制御回路とを備えていることと、前記出力インピ
ーダンス制御回路は、前記第１の電源ラインと前記第４
の入力端との間に、前記第１，第２，第３の入力端を各
々ゲート入力とする第３，第４，第５の電界効果トラン
ジスタの第２の直列回路と、前記第３，第４の電界効果
トランジスタの共通接続点をベースに前記第１の電源ラ
インをエミッタに、前記クランプ回路の出力をコレクタ
に各々接続した第２のバイポーラトランジスタと、この
第２のバイポーラトランジスタのベースをアノードに、
コレクタをカソードに各々接続した第１のショットキ・
バリア・ダイオードとを備えていることとを特徴とす
る。

【００２６】特に、上述した第１の出力回路の構成にお
いて、前記遅延回路が複数段に接続されており、前記遅
延回路と同数の前記出力インピーダンス制御回路が設け
られ、これら出力インピーダンス制御回路は、前記第
１，第２，第４の入力端及び前記出力端を各々互いに接
続し、前記第３の入力端は前記複数段の遅延回路のうち
対応した遅延回路の出力に接続されていることを特徴と
する。

【００２７】本発明の第２の出力回路の構成は、入力端
子を入力に接続した遅延回路と、この遅延回路の出力を
入力とするクランプ回路と、第２の電源ラインにアノー
ドが接続された第１のショットキ・バリア・ダイオード
と、この第１のショットキ・バリア・ダイオードと第１
の電源ラインとの間に、前記入力端子をゲート入力とす
る第１，第２の電界効果トランジスタを直列に接続して
なる第１の直列回路と、この第１の直列回路の共通接続
点をベースに、前記クランプ回路の出力をコレクタに、
前記第１の電源ラインをエミッタに各々接続した第１の
バイポーラトランジスタと、この第１のバイポーラトラ
ンジスタのベース・コレクタ間に並列に接続された入力
ショットキ・バリア・ダイオードと、出力端子をアノー
ドとし前記クランプ回路の出力をカソードとする出力シ
ョットキ・バリア・ダイオードと、前記入力端子を第１
の入力端、前記遅延回路の出力を第２の入力端、前記第
１の入力端１のショットキ・バリア・ダイオードのカソ
ードを第３の入力端，前記クランプ回路の出力を出力
端、前記第１の電源ラインを電位端と各々なした出力イ
ンピーダンス制御回路とを備えたことと、前記出力イン
ピーダンス制御回路は、前記第３の入力端と前記電位端
との間に、前記第１の入力端をゲート入力とする第３，
第４の電界効果トランジスタ，前記第２の入力端をゲー
ト入力とする第５の電界効果トランジスタが直列に接続
された第２の直列回路と、前記第３，第４の電界効果ト
ランジスタの共通接続点をベースに、前記クランプ回路
の出力をコレクタに、前記第１の電源ラインをエミッタ
に各々接続した第２のバイポーラトランジスタと、この
第２のバイポーラトランジスタのベース・コレクタ間に
接続された第２のショットキ・バリア・ダイオードとを
備えることとを特徴とする。

【００２８】特に第２の出力回路の構成において、前記
遅延回路が複数段に接続されており、前記遅延回路と同
数の前記出力インピーダンス制御回路が設けられ、前記
第１の入力端、前記第３の入力端、前記出力端を各々共
通接続し、前記第２の入力端は前記複数の遅延回路のう
ち対応する遅延回路の出力に接続されていることを特徴
とする。

【００２９】上述した第１，第２の出力回路において特
に前記クランプ回路が、抵抗を介して第２の電源ライン
に接続されたコレクタと、この回路の出力にダイオード
を介して接続されたエミッタと、この回路の入力に接続
されたベースとを有する第３のバイポーラトランジスタ
と、この第３のバイポーラトランジスタのエミッタと第
３の電源ラインとの間に直列接続された第３のショット
キ・バリア・ダイオード及び第６の電界効果トランジス
タとを備え、この第６の電界効果トランジスタのゲート
を前記第３のバイポーラトランジスタのコレクタに接続
していることも特徴とする。

【００３０】特に、上述した第２の出力回路の構成にお
いて、前記遅延回路の出力を前記第２の入力端に接続せ
ず、この第２の入力端を前記出力端に接続した構成とな
っていることを特徴とする。

【００３１】本発明の第３の出力回路の構成は、第１の
節点と第１の電源ラインとの間に、入力端子をゲート入
力とする第１，第２の電界効果トランジスタを直列に接
続した第１の直列回路と、出力端子をコレクタに、前記
第１の直列回路の共通接続点をベースに、前記第１の電
源ラインをエミッタに各々接続した第１のバイポーラト
ランジスタと、この第１のバイポーラランジスタのベー
ス・コレクタ間に並列に接続した入力ショットキ・バリ
ア・ダイオードと、前記第１の節点と第２の電源ライン
との間に抵抗と第１のショットキ・バリア・ダイオード
とを直列に接続した第２の直列回路と、前記出力端子を
第２の入力端及び出力端となし、前記入力端子を第１の
入力端となし、前記第１の節点を第３の入力端と各々な
した出力インピーダンス制御回路とを備えたことと、前
記出力インピーダンス制御回路は、前記第３の入力端と
前記第１の電源ラインとの間に、前記第１の入力端をゲ
ート入力とする第３，第４の電界効果トランジスタ，前
記第２の入力端をゲート入力とする第５の電界効果トラ
ンジスタを直列に接続した第３の直列回路と、前記出力
端子をコレクタに、前記第３，第４の電界効果トランジ
スタの共通接続点をベースに、前記第１の電源ラインを
エミッタに各々接続した第２のバイポーラトランジスタ
と、この第２のバイポーラトランジスタのベース・コレ
クタ間に並列に接続された第２のショットキ・バリア・
ダイオードとを備えたこととを特徴とする。

【００３２】特に、前記出力インピーダンス制御回路が
複数設けられ、互いに並列に接続されていることを特徴
とする。

【００３３】さらに、上述した第２，第３の出力回路の
構成において、特に前記第１のショットキ・バリア・ダ
イオードの替りに、抵抗素子，ダイオード，バイポーラ
トランジスタ，電界効果トランジスタの中から任意の一
つの素子が選ばれて使用されるか、または複数の素子が
選ばれてこれを直列接続したものが使用されていること
も特徴とする。

【００３４】本発明によれば、第１，第２の構成のＧＴ
Ｌ出力回路においてパッケージの寄生能動素子によって
発生するリンギングを低減するように、また第３の構成
のＢＴＬ出力回路においては伝送路のインピーダンス不
整合によって発生する反射波を抑制できるように、出力
用のＮＰＮ型バイポーラトランジスタの切り換え時間を
適宜遅延制御する出力インピーダンス制御回路又は遅延
回路を作用させ、負荷として接続される極めて大きな等
価誘導性素子によって顕著に現れるリンギングを大幅に
低減し、高速動作を実現する。

【００３５】

【発明の実施の形態】本発明の第１の実施の形態を示す
図１の回路図を参照すると、このＢＴＬ出力回路は、Ｎ
チャネル型ＭＯＳトランジスタ１のゲートが入力端子４
４に接続され、トランジスタ１のドレインが出力端子４
５に接続され、トランジスタ１のソースがＮチャネル型
ＭＯＳトランジスタ２のドレインとＮＰＮ型バイポーラ
トランジスタ６のベースとショットキ・バリア・ダイオ
ード（ＳＢダイオード）１１のアノードとに接続され、
ダイオード１１のカソードがトランジスタ６のコレクタ
に接続され、トランジスタ２のソースとトランジスタ６
のエミッタとが第１の電源即ち接地ライン４１に接続さ
れ、入力端子４４に入力の負論理を出力する第１の遅延
回路８の入力が接続され、前記遅波回路８の出力にトラ
ジスタ２のゲートが接続され、入力端子４４にＮチャネ
ル型ＭＯＳトランジスタ３のゲートが接続され、トラン
ジスタ３のドレインが出力端子４５に接続され、トラン
ジスタ３のソースにＮチャネル型ＭＯＳトランジスタ４
のドレインとＮＰＮ型バイポーラトランジスタ７のベー
スとＳＢダイオード１２のアノードとが接続され、トラ
ンジスタ４のゲートに遅延回路８の出力が接続され、ト
ランジスタ４のソースにＮチャネル型ＭＯＳトランジス
タ５のドレインが接続され、トランジスタ５のソースに
第１の電源即ち接地ライン４１が接続され、遅延回路８
の出力に入力の正論理を出力するバッファからなる遅延
回路９の入力が接続され、遅延回路９の出力にトランジ
スタ５のゲートが接続され、出力端子４５にＳＢダイオ
ード１０のアノードが接続され、ダイオード１０のカソ
ードにトランジスタ６のコレクタとトランジスタ７のコ
レクタとダイオード１２のカソードが接続され、トラン
ジスタ７のコレクタとダイオード１２のカソードが接続
され、トランジスタ７のエミッタに第１の電源即ち接地
ラインが接続され、遅延回路９の出力にダイオード１０
のカソードへダイオード１０の順方向電圧以上の電位を
印加するためのＳＢダイオード電位保持制御回路（以下
ＳＢＤクランプ回路と略す）１３の入力が接続され、Ｓ
ＢＤクランプ回路１３の出力にダイオード１０のカソー
ドが接続され、ＳＢＤクランプ回路１３の電源にこの第
１の電源の電圧以上の電位を維持する第２の電源ライン
４０が接続され、ＳＢＤクランプ回路１３の他の電源に
前記第１の電源の電圧以上の電位を維持する第３の電源
ライン４０′が接続されることを特徴とする。

【００３６】ここで、出力インピーダンス制御回路５０
は、トランジスタ３，４，５とＳＢダイオード１２とト
ランジスタ７とを備える。クランプ回路１３は、例えば
後述する図５の回路がある。

【００３７】本実施の形態の動作を説明すると、まず入
力端子（ＶＩＮ）４４へ振幅がロー・レベルである接地
電位とほぼ同等の電位から、ハイ・レベルである電源電
圧（ＶＤＤ）とほぼ同等の電位の信号が印加される場
合、入力信号が特にハイ・レベルからロー・レベルの変
化に対し、トランジスタ１とトランジスタ３とがオンか
らオフに切り換わり、トランジスタ２とトランジスタ４
が遅延回路８の遅延時間経過後オフからオンに切り換わ
る。この遅延回路８の遅延時間は比較的速い時間である
ことが要求される。

【００３８】この状態において、トランジスタ６はオン
からオフに切り換わり、出力端子（ＶＯＵＴ）４５の出
力レベルをロー・レベルからハイ・レベルに上げようと
するが、トランジスタ７は完全にオフしておらず、出力
端子（ＶＯＵＴ）４５の出力レベルは完全にハイレベル
に到達しない。

【００３９】引き続きこの状態から、遅延回路９の遅延
時間が経過後、トランジスタ５がオンからオフに切り換
わり、トランジスタ７のベースに蓄積している電荷を迅
速に引き抜くと同時に、トランジスタ７は完全にオンか
らオフに切り換わる。この状態と同時に、ＳＢダイオー
ドクランプ回路１３がオフからオンに切り換わり、ダイ
オード１０のカソードにダイオード１０の順方向電圧以
上の電位を与え、出力端子（ＶＯＵＴ）４５は完全にハ
イ・レベルに到達する。

【００４０】リンギングを充分に抑制するためには、ト
ランジスタ１とトランジスタ３とのゲート幅の比と、ト
ランジスタ６とトランジスタ７とのエミッタ面積の比と
を、いずれも１：１乃至０．５程度となし、遅延回路９
の遅延時間を、１×（１０の−９乗）乃至４×（１０の
−９乗）秒に適宜調節することにより得られる。

【００４１】上述した第１の実施の形態では、出力イン
ピーダンス制御回路５０が唯一つとして説明したが、こ
の他にこの回路５０が複数備えられた実施形態がある。

【００４２】その一例として、出力インピーダンス制御
回路５０を三個備えた図２の回路図を参照すると、この
出力回路は、この回路５０と同数の遅延回路９も備えて
いる。ここでは、出力インピーダンス制御回路５０が図
１と共通しているため、ブラックボックスで図示してい
るが、トランジスタ３のゲートが接続される入力端Ｉ１
は共通接続されて入力端子４４に接続され、トランジス
タ４のゲートが接続される入力端Ｉ２は共通接続されて
インバータ８の出力に接続され、トランジスタ５のゲー
トが接続される入力端Ｉ３は、３段に接続された遅延回
路９のうち対応する遅延回路の出力に接続され、トラン
ジスタ３のドレインに接続される入力端Ｉ４は共通接続
されて出力端子４５に接続され、トランジスタ７のコレ
クタが接続される出力端ＯＴは共通接続されてクランプ
回路１３の出力に接続され、さらにトランジスタ５のソ
ースは第１の電源ラインに接続される。尚図２におい
て、図１と共通する構成は、共通した算用数字で図示す
るに留め、説明を省略する。

【００４３】この実施形態によれば、出力インピーダン
ス制御回路５０を必要に応じて追加することができるの
で、リンギングを抑制する効果が著しい。

【００４４】本発明の第２の実施の形態を示す図３の回
路図を参照すると、このＢＴＬ出力回路は、入力端子
（ＶＩＮ）４４を、Ｐチャネル型ＭＯＳトランジスタ１
４のゲートとＰチャネル型ＭＯＳトランジスタ１５のゲ
ートとＮチャネル型ＭＯＳトランジスタ２のゲートとＮ
チャネル型ＭＯＳトランジスタ４のゲートとバッファか
らなる遅延回路９の入力に接続し、トランジスタ１４の
ソースとトランジスタ１５のソースを、電流抑制素子と
して作用するＳＢダイオード１６を介して電源（ＶＤ
Ｄ）ライン４０に接続し、トランジスタ１４のドレイン
を、トランジスタ２のドレインとＮＰＮ型バイポーラト
ランジスタ６のベースとＳＢダイオード１１のアノード
とに接続し、トランジスタ１５のドレインを、トランジ
スタ４のドレインとトランジスタ７のベースとＳＢダイ
オード１２のアノードとに接続し、トランジスタ４のソ
ースにトランジスタ５のドレインを接続し、トランジス
タ２のソースとトランジスタ７のエミッタとトランジス
タ５のソースとを第１の電源即ち接地（ＧＮＤ）ライン
４１に接続し、トランジスタ６のコレクタとダイオード
１１のカソードとトランジスタ７のコレクタとダイオー
ド１２のカソードとＳＢダイオード１０のアノードと
を、ダイオード１０の順方向電圧以上の電圧を出力する
ＳＢダイオードクランプ回路１３の出力に接続し、ダイ
オード１０のアノードを出力端子（ＶＯＵＴ）４５に接
続し、ダイオードクランプ回路１３の入力を遅延回路９
の出力とトランジスタ５のゲートに接続し、ＳＢダイオ
ードクランプ回路１３の各電源端子を、それぞれ電源
（ＶＤＤ）ライン４０と電源２（ＶＰＰ）ライン４０′
とに接続する。

【００４５】ここで、出力インピーダンス制御回路５２
は、トランジスタ４，５，１５と、トランジスタ７とダ
イオード１２とを備える。

【００４６】この回路の動作を説明すると、まず入力端
子（ＶＩＮ）４４へ振幅がロー・レベルである接地電位
とほぼ同等の電位から、ハイ・レベルである電源電圧
（ＶＤＤ）とほぼ同等の電位の信号が印加される場合、
入力信号が特にロー・レベルからハイ・レベルの変化に
対し、トランジスタ１４とトランジスタ１５がオンから
オフに切り換わると同時に、トランジスタ２とトランジ
スタ４がオフからオンに切り換わる。

【００４７】この状態においてトラジスタ６はオンから
オフに切り換わり、出力端子（ＶＯＵＴ）４５の出力レ
ベルをロー・レベルからハイ・レベルに上げようとする
がトランジスタ７は完全にオフしておらず、出力端子
（ＶＯＵＴ）４５の出力レベルは完全にハイレベルに到
達しない。

【００４８】引き続き、この状態から遅延回路９の遅延
時間が経過後、トランジスタ５がオンからオフに切り換
わり、トランジスタ７のベースに蓄積している電荷を迅
速に引き抜くと同時に、トランジスタ７は完全にオンか
らオフに切り換わる。この状態と同時にＳＢダイオード
クランプ回路１３がオフからオンに切り換わり、ダイオ
ード１０のカソードに、ダイオード１０の順方向電圧以
上の電位を与え、出力端子（ＶＯＵＴ）４５は完全にハ
イ・レベルに到達する。

【００４９】リンギングを十分に抑制するためには、図
１の場合と同様に、トランジスタ１４とトランジスタ１
５とのゲート幅の比と、トランジスタ６とトランジスタ
７とのエミッタ面積の比と、遅延回路９の遅延時間とを
適宜調節することにより、得られる。

【００５０】また、この実施の形態の特徴は、トランジ
スタ６とトランジスタ７のベースを駆動する素子を、Ｐ
ＭＯＳトランジスタで構成し、かつ電流抑制素子１６を
介し電源（ＶＤＤ）ライン４０に接続することで、充分
なドレイン・ソース電圧を確保できるため、比較的小さ
いゲート幅でも十分な駆動電流が確保でき、素子占有面
積をより小さくできる。

【００５１】特に、ＧＴＬインターフェースの規格の１
つである出力電圧レベル（ＶＯＬ）は０．２Ｖから０．
４Ｖ程度と低いため、前記ＰＭＯＳトランジスタによる
効果はより大きく現れる。

【００５２】上述した第２の実施の形態では、唯一つの
出力インピーダンス制御回路５２を有するが、この回路
５２が複数設けられた実施形態もある。

【００５３】このような出力インピーダンス制御回路５
２が３個設けられた例を示す図４の回路図を参照する
と、遅延回路９も同数の段数だけ用意される。第１，第
３の入力端Ｉ１，Ｉ３は各々共通接続され、出力端ＯＴ
も共通接続されているが、第２の入力端Ｉ２は、対応し
た遅延回路９の出力に各々接続される。

【００５４】この実施形態によれば、リンギングを抑制
する作用が強い。

【００５５】尚、図４において、図３と共通する構成部
分は、共通の参照数字で示すに留め、詳細を省略する。

【００５６】上述した第１，第２の実施の形態で示した
クランプ回路１３の具体例を示す図５の回路図を参照す
ると、この回路の入力となるベースと、抵抗６１を介し
て第２の電源ライン４０に接続したコレクタと、ダイオ
ード６５，６６を介して出力即ちトランジスタ７のコレ
クタに接続したエミッタとを有するＮＰＮ型バイポーラ
トランジスタ６２と、Ｐチャネル型ＭＯＳトランジスタ
６４と、ショットキ・バリア・ダイオード６３とを備え
ている。

【００５７】ダイオード６３のアノードは第３の電源ラ
イン４０′に接続されカソードはトランジスタ６４のド
レインに接続される。トランジスタ６４のゲートはトラ
ンジスタ６２のコレクタに、ソースはトランジスタ６２
のエミッタに各々接続される。尚、図５の回路は、〔請
求項５〕に対応している。

【００５８】次に、上述した第２の実施の形態として示
した図３，図４の回路図の他例として、遅延回路９の出
力を、出力インピーダンス制御回路５２の第２の入力端
Ｉ２（即ちトランジスタ５のゲート）と接続せずに、こ
の第２の入力端Ｉ２を出力端ＯＴ（即ちクランプ回路１
３の出力）と接続する回路があり、ちなみに図４に対応
した回路のみを図６に示す。図６において、この他の回
路構成部分は、すべて図４と共通している。

【００５９】この他例の回路も、また図３，図４の場合
に準じた効果が得られる。尚、この回路例は〔請求項
６〕に対応している。

【００６０】本発明の第３の実施の形態を示す図７の回
路図を参照すると、このＧＴＬ出力回路は、上述した第
２の実施の形態にて示された図３の出力回路のＳＢダイ
オードクランプ回路１３と遅延回路９とを削除し、Ｎチ
ャネル型ＭＯＳトランジスタ５のゲートを出力端子（Ｖ
ＯＵＴ）４５に接続している。また電流抑制用ＳＢダイ
オード１６と電源（ＶＤＤ）ライン４０との間は、追加
として電流制御用の抵抗素子１７を介している。この他
の回路部分は、図３と共通するため、共通の算用数字で
示すに留める。

【００６１】この実施の形態の動作を説明すると、まず
入力端子（ＶＩＮ）４４へ振幅がロー・レベルである接
地電位とほぼ同等の電位から、ハイ・レベルである電源
電圧（ＶＤＤ）とほぼ同等の電位の信号が印加される場
合、入力信号が特にロー・レベルからハイ・レベルの変
化に対し、トランジスタ１４とトラジスタ１５がオンか
らオフに切り換わると同時に、トランジスタ２とトラジ
スタ４がオフからオンに切り換わる。

【００６２】この状態において、トランジスタ６はオン
からオフに切り換わり、出力端子（ＶＯＵＴ）４５の出
力レベルをロー・レベルからハイ・レベルに上げようと
するが、トランジスタ７は完全にオフしていないため、
出力端子（ＶＯＵＴ）４５の出力レベルはロー・レベル
からハイ・レベルに向けて緩やかに変化する。

【００６３】この状態が続き、出力（ＶＯＵＴ）のレベ
ルがトランジスタ５のしきい値以上になると、トランジ
スタ５がオフからオンに切り換わり、トランジスタ７の
ベースに蓄積している電荷を迅速に引き抜き、トランジ
スタ７は完全にオンからオフに切り換わる。これによっ
て、出力端子（ＶＯＵＴ）４５は完全にハイ・レベルに
到達する。

【００６４】リンギングを充分に抑制するためには、図
１の場合と同様にトランジスタ１４とトランジスタ１５
とのゲート幅の比と、トランジスタ６とトランジスタ７
とのエミッタ面積の比とを調節することにより、得られ
る。またこの実施の形態の特徴は、第２の実施の形態に
て説明したトランジスタ１４と１５の効果に加え、さら
に遅延回路９を削除することで、素子占有面積の縮小
化、消費電力の低減化等の効果が得られることである。
この第３の実施の形態は〔請求項７〕に対応している。

【００６５】上述した第３の実施の形態によれば、出力
インピーダンス制御回路５２が唯一つであるが、複数か
らなる場合がある。これを示す図８の回路図を参照する
と、３個の出力インピーダンス制御回路５２があり、こ
の回路５２の第１乃至第３の入力端Ｉ１，Ｉ２，Ｉ３出
力端ＯＴは、各々共通に接続されている。その他の回路
部分は図７と共通している。この回路も、三個の出力イ
ンピーダンス制御回路５２を備えることにより、リンギ
ングを抑制する作用がより強まる。図８の回路は、〔請
求項８〕に対応している。

【００６６】上述した図４，図６の回路図において、出
力端子４５の他に、第２の出力端子４５′が備えられて
いてもよい。この場合は、多種多様な小振幅インターフ
ェースの規格に備えて、どちらかを選択できるようにし
ておくことが好ましい。例えば、パッケージのリードと
これら２つの出力端子（パッド）とを連結するボンディ
ングワイヤを接続する場合、出力端子４５，４５′のう
ちいずれかを選択することができる。即ち、同一ＬＳＩ
チップであっても、パッケージの配線を変えるだけで、
全く異なる製品を提供することができる。この場合は、
ユーザーに対して、製品のＴＡＴ（ターンアラウンド時
間）が短時間となる利点がある。

【００６７】図２，図４，図６，図８においては、三個
の出力インピーダンス制御回路を使用しているが、これ
に限定さるものではなく、リンギングを抑制するために
適宜増減してよい。これに対応して、遅延回路も増減さ
れる。

【００６８】また、図３，図４，図６，図７，図８にお
いては、電流抑制素子として、ショットキ・バリア・ダ
イオード１６又はこのダイオード１６と抵抗１７との直
列回路を用いたが、これに限定されるものでなはく、こ
の他に抵抗素子を単独で用いる場合もあり、通常のダイ
オードを用いる場合もあり、あるいはＮチャネル型又は
Ｐチャネル型の電界効果トランジスタや、ＮＰＮ型又は
ＰＮＰ型のバイポーラトランジスタ等を用いる場合もあ
る。また、上述した各素子のうち少なくとも２素子を組
み合わせた直列回路が使用されてもよい。例えば、ＮＭ
ＯＳトランジスタでは、ゲート電極を高電位に基板電位
を低電位となるように接続し、ＰＭＯＳトラジスタでは
この逆電位となるように接続する。また、バイポーラト
ランジスタでは、コレクタとベースとを共通接続して使
用する。

【００６９】上述した第３の実施の形態の図７における
出力回路の入力，出力波形を、上述した図１３の従来の
出力回路と比較した図９の波形図を参照すると、縦軸を
出力電圧（１区間を４００ｍＶとしている）となし、横
軸を時間（１区間を１ｎｓｅｃとしている）となし、入
力端子４４の入力波形Ｗ１に対する第３の実施の形態の
出力端子４５の出力波形Ｗ２を一点鎖線で示し、図１３
の従来の出力回路の出力波形Ｗ３を点線で示している。

【００７０】従来の出力波形Ｗ３は、リンギングの終端
電位ＶＴを越えるオーバーシュートＯＳ′と終端電位Ｖ
Ｔ以下のバックスイングＢＳ′とが非常に大きく、出力
バッファのしきい値ＶＳに何度も交差している。そのた
め、出力ロー・レベルからハイ・レベルに変化する遅延
特性（Ｔｐｄｒｉｓｅ）は長い時間を要して変化してお
り、また波形の品質があまり改善されていないことが一
目で分かる。

【００７１】これに対し、第３の実施の形態では、出力
バッファのしきい値ＶＳを越えるリンギングは発生して
おらず、オーバーシュートＯＳ，バックスイングＢＳと
も小さく、遅延特性（Ｔｐｄｒｉｓｅ）の劣化は見られ
ない。

【００７２】図９における最大オーバーシュート値，最
大バックスイング値を示す図１０を参照すると、従来の
出力回路の出力波形Ｗ３の最大オーバーシュート値Ｍ１
に対して７３％まで低減した第３の実施の形態の出力波
形Ｗ２の最大オーバーシュート値Ｍ２が得られている。
バックスイングＢＳに関しては、従来の６１％まで低減
した波形が得られている。

【００７３】図９における出力ローレベルからハイレベ
ルに変化する遅延特性（Ｔｐｄ ｒｉｓｅ）を示す図１
１を参照すると、第３の実施の形態の特性値Ｎ１の約半
分に低減しており、高速性を確保していることが分か
る。

【００７４】尚、第１，第２の実施の形態においても、
上述した第３の実施の形態に準じた効果が得られる。

【００７５】上述した第１乃至第３の実施の形態におけ
る能動素子即ち、電界効果トランジスタ１，２，３，
４，５，１４，１５やｎｐｎ型バイポーラトランジスタ
６，７等は、いずれも共通又は類似した構成で使用され
ているため、製造上共通のマスクパターンが利用でき、
また配線関係を変更するだけでいずれの形態の回路も構
成可能となっているため、標準化を行い、目的に応じて
使い分けることができる。

【００７６】

【発明の効果】以上説明した通り、本発明の出力回路
は、以下の効果が得られ、上述した（６）乃至（１０）
の各課題がことごとく解決される。

【００７７】（１１）本発明のＧＴＬ出力回路及びＢＴ
Ｌ出力回路によれば、集積回路素子に付加される電気的
特性の極めて大きい受動素子及びバスラインによって発
生するリンギングを充分に抑制できるため、バスライン
に接続された複数の集積回路素子における入出力回路間
での高速な信号通信を可能とし、同時に高い波形品質の
信号が得れることで、通信波形の劣化による誤動作の発
生を低減する。

【００７８】（１２）また、本発明のＧＴＬ出力回路及
びＢＴＬ出力回路によれば、出力部を複数のＮＰＮトラ
ンジスタ及びＳＢダイオードを基本とした同形式の回路
構成にすることにより、特に同一基板上に予め複数の素
子が配置され複数の出力回路または入力回路の構成を可
能にすることを目的としたセルアレイにおいて前記ＧＴ
Ｌ出力回路及びＢＴＬ出力回路を構成する場合、素子占
有面積を約半分以下となるように大幅に縮小できる。

【００７９】（１３）上述した（１１），（１２）の効
果を損うことなく、同一回路からＧＴＬ出力レベル及び
ＢＴＬ出力レベルを同時に出力できるため、インターフ
ェースレベルの異なる集積回路間を同時に通信できる。

【００８０】（１４）また、上述した（１１），（１
２）の効果を損うことなく、同一回路からＧＴＬ出力レ
ベル及びＢＴＬ出力レベルを同時に出力することができ
るため、パッケージに搭載する際にいずれかの出力端子
を選択するだけでＧＴＬ出力回路またはＢＴＬ出力回路
が完成するため、集積回路製作時間を大幅に短縮でき
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す回路図であ
る。

【図２】第１の実施の形態において複数の出力インピー
ダンス制御回路を使用した場合を示す回路図である。

【図３】本発明の第２の実施の形態を示す回路図であ
る。

【図４】第２の実施の形態において複数の出力インピー
ダンス制御回路を使用した場合を示す回路図である。

【図５】クランプ回路の一例を示す回路図である。

【図６】図４の回路の変形例を示す回路図である。

【図７】本発明の第３の実施の形態を示す回路図であ
る。

【図８】第３の実施の形態において複数の出力インピー
ダンス制御回路を使用した場合を示す回路図である。

【図９】第３の実施の形態の動作を従来例と比較した示
した特性図である。

【図１０】図９のリンギング動作を示した特性図であ
る。

【図１１】図９の遅延特性を示した特性図である。

【図１２】従来のＧＴＬ出力回路例を示す回路図であ
る。

【図１３】従来のＢＴＬ出力回路例を示す回路図であ
る。

【符号の説明】

１，２，３，４，５，１８，１９，２０，２１ Ｎチ
ャネル型ＭＯＳトランジスタ １４，１５，２２ Ｐチャネル型ＭＯＳトランジスタ ６，７ ＮＰＮ型バイポーラトランジスタ １０，１１，１２，１６ ショットキー・バリア・ダ
イオード １７ 抵抗素子 ８ 負論理出力遅延回路 ９ 正論理出力遅延回路 １３ ＳＢダイオードクランプ制御回路 ２３，２６，２９，３４ 寄生誘導素子 ２４，２７，３０，３５ 寄生抵抗素子 ２５，２８，３１，３６ 寄生容量素子 ４０ 電源（ＶＤＤ）ライン ４０′ 電源（ＶＰＤ）ライン ４１ 接地（ＧＮＤ）ライン ４２，４３ 接続点 ４４ 入力端子 ４５ 出力端子 ４６ パッケージ（ＶＤＤ）ライン ４７ パッケージ（ＧＮＤ）ライン

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 入力端子を入力に接続したインバータ
   と、このインバータの出力を入力とする遅延回路と、こ
   の遅延回路の出力を入力とするクランプ回路と、出力端
   子と第１の電源ラインとの間に、前記入力端子をゲート
   入力とする第１の電界効果トランジスタと前記インバー
   タの出力をゲート入力とする第２の電界効果トランジス
   タとを直列に接続した第１の直列回路と、この第１の直
   列回路の共通接続点をベースに、前記第１の電源ライン
   をエミッタに、前記クランプ回路の出力をコレクタに各
   々接続した第１のバイポーラトランジスタと、前記出力
   端子をアノードに、前記クランプ回路の出力をカソード
   に各々接続した出力ショットキ・バリア・ダイオード
   と、前記第１のバイポーラトランジスタのベースをアノ
   ードに、コレクタをカソードに各々接続した入力ショッ
   トキ・バリア・ダイオードと、前記入力端子を第１の入
   力端，前記インバータの出力を第２の入力端，前記遅延
   回路の出力を第３の入力端，前記出力端子を第４の入力
   端，前記クランプ回路の出力を出力端と各々なした出力
   インピーダンス制御回路とを備えていることと、前記出
   力インピーダンス制御回路は、前記第１の電源ラインと
   前記第４の入力端との間に、前記第１，第２，第３の入
   力端を各々ゲート入力とする第３，第４，第５の電界効
   果トランジスタの第２の直列回路と、前記第３，第４の
   電界効果トランジスタの共通接続点をベースに前記第１
   の電源ラインをエミッタに、前記クランプ回路の出力を
   コレクタに各々接続した第２のバイポーラトランジスタ
   と、この第２のバイポーラトランジスタのベースをアノ
   ードに、コレクタをカソードに各々接続した第１のショ
   ットキ・バリア・ダイオードとを備えていることとを特
   徴とする出力回路。
2. 【請求項２】 請求項１に記載の出力回路において、前
   記遅延回路が複数段に接続されており、前記遅延回路と
   同数の前記出力インピーダンス制御回路が設けられ、こ
   れら出力インピーダンス制御回路は、前記第１，第２，
   第４の入力端及び前記出力端を各々互いに接続し、前記
   第３の入力端は前記複数段の遅延回路のうち対応した遅
   延回路の出力に接続されていることを特徴とする出力回
   路。
3. 【請求項３】 入力端子を入力に接続した遅延回路と、
   この遅延回路の出力を入力とするクランプ回路と、第２
   の電源ラインにアノードが接続された第１のショットキ
   ・バリア・ダイオードと、この第１のショットキ・バリ
   ア・ダイオードと第１の電源ラインとの間に、前記入力
   端子をゲート入力とする第１，第２の電界効果トランジ
   スタを直列に接続してなる第１の直列回路と、この第１
   の直列回路の共通接続点をベースに、前記クランプ回路
   の出力をコレクタに、前記第１の電源ラインをエミッタ
   に各々接続した第１のバイポーラトランジスタと、この
   第１のバイポーラトランジスタのベース・コレクタ間に
   並列に接続された入力ショットキ・バリア・ダイオード
   と、出力端子をアノードとし前記クランプ回路の出力を
   カソードとする出力ショットキ・バリア・ダイオード
   と、前記入力端子を第１の入力端、前記遅延回路の出力
   を第２の入力端、前記第１のショットキ・バリア・ダイ
   オードのカソードを第３の入力端，前記クランプ回路の
   出力を出力端、前記第１の電源ラインを電位端と各々な
   した出力インピーダンス制御回路とを備えたことと、前
   記出力インピーダンス制御回路は、前記第３の入力端と
   前記電位端との間に、前記第１の入力端をゲート入力と
   する第３，第４の電界効果トランジスタ，前記第２の入
   力端をゲート入力とする第５の電界効果トランジスタが
   直列に接続された第２の直列回路と、前記第３，第４の
   電界効果トランジスタの共通接続点をベースに、前記ク
   ランプ回路の出力をコレクタに、前記第１の電源ライン
   をエミッタに各々接続した第２のバイポーラトランジス
   タと、この第２のバイポーラトランジスタのベース・コ
   レクタ間に接続された第２のショットキ・バリア・ダイ
   オードとを備えることとを特徴とする出力回路。
4. 【請求項４】 請求項３に記載の出力回路において、前
   記遅延回路が複数段に接続されており、前記遅延回路と
   同数の前記出力インピーダンス制御回路が設けられ、前
   記第１の入力端、前記第３の入力端、前記出力端を各々
   共通接続し、前記第２の入力端は前記複数の遅延回路の
   うち対応する遅延回路の出力に接続されていることを特
   徴とする出力回路。
5. 【請求項５】 前記クランプ回路が、抵抗を介して第２
   の電源ラインに接続されたコレクタと、この回路の出力
   にダイオードを介して接続されたエミッタと、この回路
   の入力に接続されたベースとを有する第３のバイポーラ
   トランジスタと、この第３のバイポーラトランジスタの
   エミッタと第３の電源ラインとの間に直列接続された第
   ３のショットキ・バリア・ダイオード及び第６の電界効
   果トランジスタとを備え、この第６の電界効果トランジ
   スタのゲートを前記第３のバイポーラトランジスタのコ
   レクタに接続している請求項１乃至４記載の出力回路。
6. 【請求項６】 請求項３及び４に記載された出力回路に
   おいて、前記遅延回路の出力を前記第２の入力端に接続
   せず、この第２の入力端を前記出力端に接続した構成と
   なっていることを特徴とする出力回路。
7. 【請求項７】 第１の節点と第１の電源ラインとの間
   に、入力端子をゲート入力とする第１，第２の電界効果
   トランジスタを直列に接続した第１の直列回路と、出力
   端子をコレクタに、前記第１の直列回路の共通接続点を
   ベースに、前記第１の電源ラインをエミッタに各々接続
   した第１のバイポーラトランジスタと、この第１のバイ
   ポーラランジスタのベース・コレクタ間に並列に接続し
   た入力ショットキ・バリア・ダイオードと、前記第１の
   節点と第２の電源ラインとの間に抵抗と第１のショット
   キ・バリア・ダイオードとを直列に接続した第２の直列
   回路と、前記出力端子を第２の入力端及び出力端とな
   し、前記入力端子を第１の入力端となし、前記第１の節
   点を第３の入力端と各々なした出力インピーダンス制御
   回路とを備えたことと、前記出力インピーダンス制御回
   路は、前記第３の入力端と前記第１の電源ラインとの間
   に、前記第１の入力端をゲート入力とする第３，第４の
   電界効果トランジスタ，前記第２の入力端をゲート入力
   とする第５の電界効果トランジスタを直列に接続した第
   ３の直列回路と、前記出力端子をコレクタに、前記第
   ３，第４の電界効果トランジスタの共通接続点をベース
   に、前記第１の電源ラインをエミッタに各々接続した第
   ２のバイポーラトランジスタと、この第２のバイポーラ
   トランジスタのベース・コレクタ間に並列に接続された
   第２のショットキ・バリア・ダイオードとを備えたこと
   とを特徴とする出力回路。
8. 【請求項８】 請求項７に記載された出力回路におい
   て、前記出力インピーダンス制御回路が複数設けられ、
   互いに並列に接続されていることを特徴とする出力回
   路。
9. 【請求項９】 前記第１のショットキ・バリア・ダイオ
   ードの替りに、抵抗素子，ダイオード，バイポーラトラ
   ンジスタ，電界効果トランジスタの中から任意の一つの
   素子が選ばれて使用されるか、または複数の素子が選ば
   れてこれを直列接続したものが使用される請求項３，
   ４，６，７，８記載の出力回路。