JPH04229717A - 出力回路 - Google Patents

出力回路

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JPH04229717A
JPH04229717A JP3179066A JP17906691A JPH04229717A JP H04229717 A JPH04229717 A JP H04229717A JP 3179066 A JP3179066 A JP 3179066A JP 17906691 A JP17906691 A JP 17906691A JP H04229717 A JPH04229717 A JP H04229717A
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JP
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output
lead
supply voltage
coupled
transistor
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Application number
JP3179066A
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English (en)
Inventor
Thomas M Luich
トーマス　エム．　ルイッチ
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National Semiconductor Corp
Original Assignee
National Semiconductor Corp
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/08—Output circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00353—Modifications for eliminating interference or parasitic voltages or currents in bipolar transistor circuits

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路に関するもので
あって、更に詳細には、出力バッファ段及び出力電圧が
高電圧から低電圧へスイッチする場合におけるこの様な
出力段の降下時間に関するものである。
【０００２】
【従来の技術】図１は、複数個の出力バッファ１０３−
１乃至１０３−Ｎを有する集積回路を具備した典型的な
集積回路パッケージ１００を概略示している。出力バッ
ファ１０３−１乃至１０３−Ｎの接地リードは、インダ
クタンス１０１を有するパッケージ１００のリードを介
して外部接地１２へ接続されている。各出力バッファ１
０３−１乃至１０３−Ｎは、それぞれ、関連する負荷１
１２−１乃至１１２−Ｎへ接続されている。電流が一つ
又はそれ以上の負荷１１２−１乃至１１２−Ｎからシン
クされる場合、その電流はインダクタンス１０１を介し
て接地１０２へ流れる。全ての出力バッファ１０３−１
乃至１０３−Ｎが負荷１１２−１乃至１１２−Ｎから負
荷電流Ｉｌｏａｄをシンクする場合には、インダクタン
ス１０１はＮＩｌｏａｄの電流を担持する。
【０００３】公知の如く、インダクタンス１０１を介し
て流れる電流の量において変化が発生する場合には、イ
ンダクタンス１０１は、接地バウンス（接地跳返り）、
即ち接地１０２より高い実効的接地電圧における上昇、
を発生させる。例えば、出力バッファ１０３−１が定常
状態において負荷１１２−１から電流をシンクしている
場合において、負荷１１２−１は接地１０２の電圧と実
質的に等しい電圧に保持される。次いで、インダクタン
ス１０１を介して付加的な電流をシンクするために他の
出力バッファの一つ又はそれ以上がスイッチする場合に
は、負荷１１２−１に印加される「接地」電圧は、イン
ダクタンス１０１を介しての電流における過渡的な増加
の期間中に電圧が上昇する。
【０００４】図２は、典型的な従来の中程度の速度の出
力バッファの概略図である。出力プルアップトランジス
タ２３３及び出力プルダウントランジスタ２３５を制御
するために入力信号がノードＮ２１へ印加され、それら
は、それぞれ、負荷２１２に対して電流をソース及びシ
ンクする。論理１入力信号がノードＮ２１へ印加される
と、トランジスタ２２２はターンオンし、ダイオード２
２４を逆バイアスさせ、プルアップトランジスタ２２５
をしてトランジスタ２２６へベース駆動を供給させる。 従って、トランジスタ２２６はターンオンし、その際に
トランジスタ２２９をターンオフさせ、且つ分相トラン
ジスタ２３２をターンオンさせる。分相トランジスタ２
３２がターンオンされると、プルアップトランジスタ２
３３がターンオフされ且つプルダウントランジスタがタ
ーンオンされて、負荷２１２からインダクタンス２０１
を介して接地２０２へ電流Ｉｌｏａｄがシンクされる。 このことは、負荷２１２へ印加されている電圧を、図４
に示した如く、高電圧から低電圧へスイッチさせる。高
信号がノードＮ２１へ印加される時間と負荷２１２へ印
加された出力電圧が低状態へ移行する時間との間の遅延
は、二つのメカニズムによって発生され、即ちノードＮ
２１と出力トランジスタ２３３及び２３５の間の回路を
介しての伝搬遅延と、負荷２１２へ印加された電圧が瞬
間的に接地へ降下することを阻止するパッケージインダ
クタンス２０１が存在することによって発生される降下
時間の二つである。
【０００５】重要なことであるが、中程度の速度の回路
２００は、比較的大きな時定数を有するノードＮ２１を
有している。なぜならば、コンデンサ２２０及びプルア
ップ抵抗２２１は比較的大きいからである。回路２００
は、更に、分相トランジスタ２３２のベースにおいてノ
ードＮ２２を有しており、それは、ノードＮ２２上にお
ける寄生容量が小さいために、比較的小さな時定数を有
している。
【０００６】図３は、典型的な従来の高速出力バッファ
の概略回路図である。高速出力バッファ３００は、図２
のトランジスタ２２６及び２２９によって与えられる反
転が除去されているという点を除いて、図２の中程度の
速度の出力バッファ２００と同様の構成である。このた
めに、ノードＮ３２は比較的大きな実効時定数を有して
いる。なぜならば、ノードＮ３２は、トランジスタ３３
２及びダイオード３２４を介してノードＮ３１に追従す
るからである。このことは、低い伝搬遅延を与える一方
、負荷３１２へ印加される出力信号の高から低への遷移
を遅滞化する影響を有している。
【０００７】しかしながら、インダクタ３０１を介して
の電流が変化すると、インダクタ３０１は、トランジス
タ３３２及び３３５によって形成される共通エミッタ増
幅器に対するフィードバックインピーダンスとして作用
する。ノードＮ３２は大きなＲＣ時定数を有しているの
で、ノードＮ３２上の電圧は、この共通エミッタ増幅器
に対して小信号として作用する。インダクタ３０１によ
って与えられるフィードバックインピーダンスの影響は
、回路利得を減少させ、従って出力エッジ速度を減少さ
せる。
【０００８】図５は、図３の高速出力バッファ回路３０
０と関連する波形を示した説明図であって、図４のもの
よりも小さな伝搬遅延を示しているが、インダクタンス
の影響によって全体的な遅延の百分率が増加されている
。
【０００９】図６は、究極的にピン６３において回路接
地へ接続するために、リードフレーム６０の空洞６４内
に配置された集積回路上の接地の別々の接続に対する二
つの別々の接地リード６１及び６２２を具備する従来の
集積回路リードフレーム６０を示している。図７は、典
型的な従来の出力回路のモデルを示した概略図である。
【００１０】
【課題を解決するための手段】本発明によれば、新規な
出力バッファ回路が提供され、それは、外部的に供給さ
れる接地電圧に対する接続のために二つの別々の接地リ
ードを具備する集積回路パッケージを使用している。本
発明によれば、一つ又はそれ以上の出力バッファのプル
ダウントランジスタを介して流れる比較的大きなプルダ
ウン電流が、リードフレームの第一接地リードを介して
、外部接地へ供給され、且つ残りの回路は該リードフレ
ームの第二接地リードを介して外部接地へ接続されてい
る。この様に、プルダウン電流における過渡的状態は、
該プルダウントランジスタのみに影響を与える接地バウ
ンスを発生し、出力バッファの残りの構成要素に影響を
与えることはない。この様に、出力プルダウントランジ
スタへのベース駆動は、接地バウンスによって減少され
ることはなく、且つ出力電圧の高から低への遷移は、接
地バウンスの存在によって劣化されることはない。別の
実施形態においては、接地バウンスの量は、制御されて
、出力遷移の所望の特性を与える。
【００１１】
【実施例】図８は、本発明の一実施例に基づいて構成し
た出力バッファを示した概略図である。出力バッファ８
００は、外部接地８０２を出力バッファ８００のドライ
バ回路へ接続させるために、図６に示した集積回路パッ
ケージのリード６１に対応する接地インダクタンス８０
３−１を有している。出力バッファ８００は、更に、出
力プルダウントランジスタ８３５を外部接地８０２へ接
続するために、図６に示した集積回路パッケージのリー
ド６２に対応する第二インダクタンス８０３−２を有し
ている。基準供給源８８２は、トランジスタ８８０のベ
ースヘバイアス電圧Ｖｒｅｆを供給し、トランジスタ８
８０は、電流源８２３に対してトランジスタ８２２と共
に共通エミッタ形態で接続されている。高信号が入力ノ
ードＮ８１へ印加されると、トランジスタ８２２はター
ンオンし、トランジスタ８８０をターンオフさせ、ノー
ドＮ８２を高状態へ上昇させる。このことは、分相トラ
ンジスタ８３２をターンオンさせ、出力プルアップトラ
ンジスタ８３３をターンオフさせ、且つ出力プルダウン
トランジスタ８３５をターンオンさせる。このことは、
プルダウン電流Ｉｌｏａｄを負荷８１２からプルダウン
トランジスタ８３５を介してシンクさせ、インダクタン
ス８０３−２を介して接地８０２へシンクさせる。イン
ダクタンス８０３−２によって発生される接地バウンス
は、出力プルダウントランジスタ８３５のエミッタのみ
に印加され、インダクタンス８０３−１を介して接地へ
接続されている構成要素に影響を与えることはない。な
ぜならば、この場合においてインダクタンス乃至はイン
ダクタ８０３−１を介して顕著な過渡的電流は存在しな
いからである。
【００１２】本発明によれば、小さな時定数、従って高
速の入力エッジ速度がその低い容量によってノードＮ８
２へ与えられており、その際に出力電圧の高から低への
遷移を非常に迅速なものとすることを可能としており、
その際にスイッチング速度を向上させている。更に、こ
の小さな時定数は、図２の従来技術における中程度の速
度の出力バッファ回路の場合における如くノードＮ８１
とＮ８２との間に付加的な反転を必要とすることなしに
、ノードＮ８２において与えられている。従って、ノー
ドＮ８１とＮ８２との間に付加的な反転なしで、中程度
の速度の図２の回路２００と比較して伝搬遅延が減少さ
れている。
【００１３】プルダウン出力トランジスタに影響を与え
る電圧関係について、図７を参照して説明する。図７は
、プルダウン電流Ｉｌｏａｄがプルダウントランジスタ
７０４を介しパッケージインダクタンス７０６を介して
接地７０６へ導通される場合の出力プルダウントランジ
スタ回路７００の一部を示している。
【００１４】 　　　　　　Ｖ２＝Ｖ１−Ｖｂｅ　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　（１）尚、Ｖ１：出力プルダウントランジス
タ７０４のベース上の電圧、Ｖ２：出力プルダウントラ
ンジスタ７０４のエミッタ上のノイズのある接地電圧、
Ｖｂｅ：出力プルダウントランジスタ７０４のベース・
エミッタ電圧降下、 　　　　　　Ｖ２＝ＬｄＩ／ｄｔ　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　（２）尚、Ｌ：パッケージインダクタンス７
０５のインダクタンス、Ｉ：出力プルダウントランジス
タ７０４を介して流れるプルダウン電流。
【００１５】出力プルダウントランジスタ７０４がター
ンオンされる場合にＶ２はＶ１−Ｖｂｅを超えることは
できないので、Ｖ１の小さな値（即ち、遅い上昇時間）
は、Ｖ２の大きさを制限し、従ってパッケージインダク
タンス７０５を介しての電流における変化の大きさを制
限し、従って次式が成立する。
【００１６】 　　　　　　Ｖ１＝ＬｄＩ／ｄｔ　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　（３）Ｖ１が小さい場合には、ＬｄＩ／ｄｔ
が小さいので、出力負荷からの電荷除去の範囲を制限し
、従って出力エッジレート（速度）を制限する。従って
、Ｖ１の小さなスイング（振れ）又はノード７０１に印
加される入力電圧の低から高への遷移が遅い場合には、
電圧Ｖ１がｄＩ／ｄｔを制限し、従って負荷７０７へ印
加される出力電圧の高から低への遷移速度を制限する。
【００１７】最大出力スイッチング速度を与えるために
、ｄＶｏｕｔ／ｄｔを最大とさせることが望ましく、尚
Ｖｏｕｔは負荷７０７へ印加される出力電圧である。 容量性負荷の場合には、次式が成り立つ。
【００１８】 尚、Ｃ：負荷の容量。
【００１９】 従って、大きな出力エッジ速度（高ｄＶｏｕｔ／ｄｔ）
を達成するために、ノイズのある接地電圧Ｖ２の値は高
くなければならない。尚、上式（６）から次式が得られ
る。
【００２０】 上式（６）と（２）とを結合すると、次式が得られる。
【００２１】 従って、次式が得られる。
【００２２】 従って、出力遷移速度を増加させるためには、入力遷移
速度（ｄＶ１／ｄｔ）が増加されねばならない。
【００２３】従って、出力信号の高から低への遷移速度
を最大とするためには、接地バウンスを最大とさせ且つ
入力エッジ速度を最大とさせるべきである。当然に、こ
の様な回路のユーザが許容することの可能な接地バウン
スの量には限界がある。しかしながら、本発明によれば
、接地バウンスは、従来技術の場合と比較して、効果的
に増加されている。明瞭な利点を得るために、出力電圧
の非常に迅速な高から低への遷移が負荷に印加されてい
る。
【００２４】本発明の別の実施例においては、ノードＮ
８２又はＮ８３上の電圧の振れを制御する手段が設けら
れており、即ちノードＮ８２又はＮ８３における電圧の
速度を制御する手段が設けられている。この様な手段は
、例えば、１個又はそれ以上のダイオード又はトランジ
スタを介して、例えば、所望のノードを静かな接地８９
９へクランプさせる手段を有している。ノードＮ８２上
の電圧が所定のレベルを超えることを防止することによ
り、出力信号のエッジレート（速度）は、出力信号に許
容される接地バウンスの量とは逆に制御される。
【００２５】本発明の別の実施例によれば、出力エッジ
レート（接地バウンス）は、集積回路上に設けられてい
る複数個の出力バッファに接続されている負荷容量の和
に等しい量で接地インダクタンス８０３−２と並列的に
容量を付加することによって制御される。当然、この様
な技術は、集積回路の出力端子の各々へ接続されるべき
負荷容量が知られている場合に最も有利なものである。 しかしながら、そうでない場合においても、例えば、集
積回路が種々の負荷容量を有する多数のシステムにおい
て使用することが可能な比較的一般的な装置である場合
には、接地インダクタンス８０３−２と並列的に容量を
設けることによって、尚且つ改善を得ることが可能であ
る。本発明の別の実施例においては、より小さな値の容
量がトランジスタ８３２又は８３５のベースへ接続され
且つトランジスタ８３２を介してインダクタ８０３−２
へ反映され、その際にトランジスタ８３５のβを乗算し
た容量の値と等しい実効的な容量を与える。
【００２６】図９は、本発明に基づいて構成された出力
プルダウン回路の別の実施例を示した概略図である。図
９の出力プルダウン回路９００は、図８のものに類似し
ているが、トランジスタ９３２のベースとインダクタン
ス９０３−２との間に過渡的な電流を与えるためにトラ
ンジスタ９９０及びコンデンサ９９１を有している。回
路要素９９０及び９９１は、出力プルダウントランジス
タ９３５のエミッタ電圧が接地９０２の下側に降下する
期間中の短い期間の間に分相トランジスタ９３２がター
ンオンすることを防止すべく作用する。このことは、同
一の集積回路上に設けられている他の出力回路を介して
の接地電流における変化に起因して発生する。この様な
接地以下のエミッタ電圧は、通常、分相トランジスタ９
３２のベースへ印加される電圧が比較的低いものであっ
たとしても、該トランジスタ９３２をターンオンさせる
。回路要素９９０及び９９１を設けた場合には、この短
い時間期間の間、コンデンサ９９１は、トランジスタ９
９０へベース駆動を供給し、トランジスタ９９０は、短
期間の間ターンオンして、分相トランジスタ９３２がタ
ーンオフした状態を維持することを確保する。逆に、出
力電圧が低い場合には、パッケージインダクタンス９０
３−２を介してのその他の回路スイッチング電流に起因
してノイズのある接地９９８が電圧を変化させる場合で
あっても、トランジスタ９９０はターンオンすることは
ない。
【００２７】図８及び９に示した本発明の実施例は、出
力プルアップ及びプルダウントランジスタの両方を有す
るものであるが、当業者にとって容易に理解される如く
、本発明は、オープンコレクタ出力段に対しても同様に
適用可能なものである。本発明の別の実施例においては
、ノードＮ９２上の電圧の振れを制御する手段が設けら
れている。ノードＮ９２上の電圧が所定のレベルを超え
ることを防止することにより、出力信号のエッジレート
は、出力信号上で許容される接地バウンスの量に対して
逆に制御される。本発明の更に別の実施例においては、
出力エッジレート／接地バウンスは、好適には、集積回
路上に設けられる複数個の出力バッファへ接続される負
荷容量の和に等しい量で、接地インダクタンス９０３−
２と並列的に容量を付加することによって制御される。 本発明の別の実施例においては、より小さな値の容量が
、トランジスタ９３２又は９３５のベースへ接続され且
つβが乗算される。
【００２８】図１０は、本発明の別の実施例であって、
それは図９に示したものと同様であり、且つ同様の構成
要素には同様の参照番号が付してある。しかしながら、
図１０の実施例は、トランジスタ１００１及び１００３
、抵抗１００２及びダイオード１００４を有しており、
出力端子９１７が高状態である場合に、トランジスタ９
３２が不本意にターンオンすることを防止している。こ
のことは、例えば、同一の集積回路上のこの出力段又は
他の出力段における電流Ｉｌｏａｄが増加した量の電流
を導通し始める場合に、ノード９９８上のノイズが存在
する接地電圧がノード９９９上の静かな接地電圧に関し
て低状態へグリッチする場合に発生する場合がある。こ
の時間期間中に、ノード９９８上のノイズが存在する接
地電圧は、ノード９９９上の静かな接地電圧に関してよ
り低いレベルへ移行し、その際にトランジスタ９３２の
ベース・エミツタ接合を横断しての電圧を増加させる。 この時に、図１０の実施例に基づいて、トランジスタ１
００３はそのエミッタ電圧が減少することによりターン
オンし、トランジスタ９３２のベースをプルダウンし、
それが不本意にターンオンすることを防止する。 トランジスタ１００１及び抵抗１００２は、トランジス
タ１００３に対するベース駆動を与え、且つダイオード
１００４はトランジスタ１００３のベース電圧を、ノー
ド９９９上に存在する静かな接地電圧よりも約０．６Ｖ
高い電圧にクランプする。
【００２９】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。
【図面の簡単な説明】
【図１】　　典型的な従来の出力プルダウン構成を示し
た概略図。
【図２】　　従来技術における中程度の速度の出力バッ
ファ回路を示した概略図。
【図３】　　従来技術における高速出力回路を示した概
略図。
【図４】　　図３の回路のスイッチングを示した波形図
。
【図５】　　図３の従来技術の回路のスイッチングを示
すと共に本発明に基づいて与えられるスイッチング速度
における改良を示した波形図。
【図６】　　単一の外部接地ピンへ接続されている二つ
の別々の接地リードを包含する従来の集積回路パッケー
ジを示した概略図。
【図７】　　典型的な従来の出力回路のモデルを示した
概略図。
【図８】　　本発明の一実施例に基づいて構成した出力
段を示した概略図。
【図９】　　本発明の別の実施例に基づいて構成された
出力回路を示した概略図。
【図１０】　　本発明の更に別の実施例に基づいて構成
された出力回路を示した概略図。
【符号の説明】
８００　　出力バッファ回路 ８０２　　外部接地 ８０３　　接地インダクタンス ８１２　　負荷 ８２３　　電流源 ８３３　　出力プルアップトランジスタ８３５　　出力
プルダウントランジスタ８８２　　基準供給源 Ｉｌｏａｄ　　プルダウン電流 Ｎ８１　　入力ノード

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】　　外部的に供給される第一供給電圧を受
    取る第一供給電圧リード、外部的に供給される第二供給
    電圧を受取る第二供給電圧リード、前記外部的に供給さ
    れる第二供給電圧を受取る第三供給電圧リード、入力信
    号を受取る入力端子、前記入力信号に応答して出力信号
    を供給する出力端子、前記出力端子へ結合されている第
    一電流リードと前記第二供給電圧リードを介して前記外
    部的に供給される第二供給電圧へ結合させる第二電流リ
    ードと制御リードとを具備する出力プルダウントランジ
    スタ、前記第一供給電圧へ結合されると共に前記第三供
    給電圧リードを介して前記外部的に供給される第二供給
    電圧にも結合され前記入力信号に応答して前記出力プル
    ダウントランジスタの前記制御リードへ制御信号を供給
    する手段、を有することを特徴とする出力回路。
  2. 【請求項２】　　請求項１において、更に、前記第二供
    給電圧リードと前記外部的に供給される第二供給電圧と
    の間に結合されている第一インダクタンス、前記第三供
    給電圧リードと前記外部的に供給される第二供給電圧と
    の間に結合されている第二インダクタンス、を有するこ
    とを特徴とする出力回路。
  3. 【請求項３】　　請求項２において、前記第一及び第二
    インダクタンスが、半導体装置を収納するためのリード
    フレームの第一及び第二パッケージリードによって与え
    られていることを特徴とする出力回路。
  4. 【請求項４】　　請求項１において、前記制御信号を供
    給する手段が、前記第一供給電圧へ結合されている第一
    電流端子と前記出力プルダウントランジスタの制御リー
    ドへ結合されている第二電流端子と前記入力リードへ結
    合されている制御リードとを具備する制御トランジスタ
    を有することを特徴とする出力回路。
  5. 【請求項５】　　請求項４において、更に、前記制御ト
    ランジスタの制御リード上の電圧を制限する手段を有す
    ることを特徴とする出力回路。
  6. 【請求項６】　　請求項１において、更に、前記出力端
    子へ結合されている第一電流リードと前記第一供給電圧
    リードを介して前記外部的に供給される第一供給電圧へ
    結合されている第二電流リードと制御リードとを具備す
    る出力プルアップトランジスタを有しており、前記制御
    信号を供給する手段が、更に、前記入力信号に応答して
    前記出力プルアップトランジスタの制御リードへ制御信
    号を供給することを特徴とする出力回路。
  7. 【請求項７】　　請求項６において、更に、前記第二供
    給電圧リードと前記外部的に供給される第二供給電圧と
    の間に結合された第一インダクタンス、前記第三供給電
    圧リードと前記外部的に供給された第二供給電圧との間
    に結合されている第二インダクタンス、を有することを
    特徴とする出力回路。
  8. 【請求項８】　　請求項７において、前記第一及び第二
    インダクタンスが、半導体装置を収納するためのリード
    フレームの第一及び第二パッケージリードによって与え
    られていることを特徴とする出力回路。
  9. 【請求項９】　　請求項６において、前記制御信号を供
    給する手段が、前記第一供給電圧へ結合されている第一
    電流端子と前記出力プルダウントランジスタの制御リー
    ドへ結合されている第二電流端子と前記入力リードへ結
    合されている制御リードとを具備する制御トランジスタ
    を有することを特徴とする出力回路。
  10. 【請求項１０】　　請求項９において、更に、前記制御
    トランジスタの制御リード上の電圧を制限する手段を有
    することを特徴とする出力回路。
  11. 【請求項１１】　　請求項２において、更に、前記第一
    インダクタンスと並列的に結合されている容量を有する
    ことを特徴とする出力回路。
  12. 【請求項１２】　　請求項１１において、前記容量が、
    前記出力端子へ印加される負荷容量とほぼ等しいことを
    特徴とする出力回路。
  13. 【請求項１３】　　請求項１１において、前記容量がβ
    乗算容量を有することを特徴とする出力回路。
  14. 【請求項１４】　　出力プルダウントランジスタを具備
    する出力回路の出力信号遷移を制限する方法において、
    前記出力プルダウントランジスタを介して前記出力端子
    へ選択的に結合させる第一接地電圧を供給し、前記出力
    プルダウントランジスタを駆動する回路へ結合させるた
    めの第二接地電圧を供給し、前記第二接地電圧が前記第
    一接地電圧における変化と無関係に実質的に一定である
    ことを特徴とする方法。
  15. 【請求項１５】　　請求項１４において、前記供給する
    ステップが、第一インダクタンスを介して外部接地電圧
    を結合させて前記第一接地電圧を供給し、且つ第二イン
    ダクタンスを介して前記外部接地電圧を結合して前記第
    二接地電圧を供給する、上記各ステップを有することを
    特徴とする方法。
  16. 【請求項１６】　　請求項１５において、前記第一及び
    第二インダクタンスが半導体装置を収納するリードフレ
    ームによって与えられることを特徴とする方法。
  17. 【請求項１７】　　出力プルダウントランジスタによっ
    て与えられる出力信号の遷移速度を増加させる方法にお
    いて、前記プルダウントランジスタへ印加される接地電
    圧の接地バウンスを増加させるステップを有することを
    特徴とする方法。
JP3179066A 1990-04-20 1991-04-19 出力回路 Pending JPH04229717A (ja)

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