JPH0681038B2 - 論理回路 - Google Patents
論理回路Info
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- JPH0681038B2 JPH0681038B2 JP60131821A JP13182185A JPH0681038B2 JP H0681038 B2 JPH0681038 B2 JP H0681038B2 JP 60131821 A JP60131821 A JP 60131821A JP 13182185 A JP13182185 A JP 13182185A JP H0681038 B2 JPH0681038 B2 JP H0681038B2
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- Japan
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- transistor
- output
- base
- voltage
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Description
【発明の詳細な説明】 〔技術分野〕 この発明は、論理回路技術さらにはTTL（トランジスタ
・トランジスタ・ロジック）型の論理回路に適用して特
に有効な技術に関するもので、例えばSBD−TTL（ショッ
トキーTTL）が形成される高速デジタル半導体集積回路
装置に利用して有効な技術に関するものである。
・トランジスタ・ロジック）型の論理回路に適用して特
に有効な技術に関するもので、例えばSBD−TTL（ショッ
トキーTTL）が形成される高速デジタル半導体集積回路
装置に利用して有効な技術に関するものである。
例えば、高速の論理回路として知られているSBD−TTL
（以下、TTLと略称する）は、第５図（ａ）に示すよう
に、電源の正側（Vcc:Vcc＝約5V）と負側（接地側）と
の間に直列接続されることによりプッシュプル型の出力
段１を構成する一対のバイポーラ・トランジスタQ1,Q2
と、この一対のバイポーラ・トランジスタQ1とQ2を相補
的に導通駆動する位相分割段２を構成するバイポーラ・
トランジスタQ3とを備えている。
（以下、TTLと略称する）は、第５図（ａ）に示すよう
に、電源の正側（Vcc:Vcc＝約5V）と負側（接地側）と
の間に直列接続されることによりプッシュプル型の出力
段１を構成する一対のバイポーラ・トランジスタQ1,Q2
と、この一対のバイポーラ・トランジスタQ1とQ2を相補
的に導通駆動する位相分割段２を構成するバイポーラ・
トランジスタQ3とを備えている。
出力段１のＨ（高レベル）電位側のトランジスタQ1には
トランジスタQ4がダーリントン接続されている。また、
出力段１のＬ（低レベル）電位側のトランジスタQ2には
ショットキークランプ型のバイポーラ・トランジスタが
使用されている。このショットキートランジスタQ2に
は、同図（ａ）中に点線で示すように、ベースからコレ
クタに向けてショットキー・バリア・ダイオードDq2が
等価的に接続されている。
トランジスタQ4がダーリントン接続されている。また、
出力段１のＬ（低レベル）電位側のトランジスタQ2には
ショットキークランプ型のバイポーラ・トランジスタが
使用されている。このショットキートランジスタQ2に
は、同図（ａ）中に点線で示すように、ベースからコレ
クタに向けてショットキー・バリア・ダイオードDq2が
等価的に接続されている。
なお、トランジスタQ1と電源Vccの間に挿入された抵抗R
1は、過大電流を制限するためのものである。
1は、過大電流を制限するためのものである。
位相分割段２のトランジスタQ3は、そのコレクタ側およ
びエミッタ側にそれぞれ負荷抵抗R2およびR3が接続され
ている。また、そのベースには、入力部３からの論理信
号が入力されるようになっている。そして、トランジス
タQ3のベース入力信号がＨ（高レベル）のときには、ト
ランジスタQ3がオン（ON）状態になることにより、Q4,Q
1がオフ（OFF）でQ2がオン（ON）状態になることによ
り、Q4,Q1がオフ（OFF）でQ2がオン（ON）になり、これ
により出力outはＬ（低レベル:V0＝約0.3V）の論理状態
となる。他方、トランジスタQ3のベース入力信号がＬ
（低レベル）のときには、トランジスタQ3がオフ（OF
F）状態になることにより、Q4,Q1がオン（ON）でQ2がオ
フ（OFF）になり、これにより出力outはＨ（高レベル:V
0＝約3.8V）の論理状態となる。
びエミッタ側にそれぞれ負荷抵抗R2およびR3が接続され
ている。また、そのベースには、入力部３からの論理信
号が入力されるようになっている。そして、トランジス
タQ3のベース入力信号がＨ（高レベル）のときには、ト
ランジスタQ3がオン（ON）状態になることにより、Q4,Q
1がオフ（OFF）でQ2がオン（ON）状態になることによ
り、Q4,Q1がオフ（OFF）でQ2がオン（ON）になり、これ
により出力outはＬ（低レベル:V0＝約0.3V）の論理状態
となる。他方、トランジスタQ3のベース入力信号がＬ
（低レベル）のときには、トランジスタQ3がオフ（OF
F）状態になることにより、Q4,Q1がオン（ON）でQ2がオ
フ（OFF）になり、これにより出力outはＨ（高レベル:V
0＝約3.8V）の論理状態となる。
以上のような構成および動作によって、入力部３からの
入力論理信号が、論理反転されるとともに、出力outか
ら高駆動力の論理信号として負荷Ｚに与えられるように
なっている。
入力論理信号が、論理反転されるとともに、出力outか
ら高駆動力の論理信号として負荷Ｚに与えられるように
なっている。
ところが、上述したごとき論理回路では、第５図（ｂ）
にその出力電圧V0の波形の一例を示すように、出力out
に接続する負荷Ｚの状態などによって、その立ち上がり
時および立ち下がり時にそれぞれオーバシュートＡおよ
びＢを生じやすいという問題があった。このオーバシュ
ートA,Bは、負荷Ｚに寄生するインダクタンス成分など
によって生じ、論理回路の動作が高速になるほど顕著に
現れるようになる。そして、このようなオーバシュー
ト、特に立ち下がり時に出力電圧V0が瞬時的に負側にふ
れるようなオーバシュートＢが生じると、これによって
回路素子の破壊あるいは誤動作が発生するようになる、
という問題のあることが本発明者らによって明らかとさ
れた。
にその出力電圧V0の波形の一例を示すように、出力out
に接続する負荷Ｚの状態などによって、その立ち上がり
時および立ち下がり時にそれぞれオーバシュートＡおよ
びＢを生じやすいという問題があった。このオーバシュ
ートA,Bは、負荷Ｚに寄生するインダクタンス成分など
によって生じ、論理回路の動作が高速になるほど顕著に
現れるようになる。そして、このようなオーバシュー
ト、特に立ち下がり時に出力電圧V0が瞬時的に負側にふ
れるようなオーバシュートＢが生じると、これによって
回路素子の破壊あるいは誤動作が発生するようになる、
という問題のあることが本発明者らによって明らかとさ
れた。
また、入力部３の出力がＬ（低レベル）からＨ（高レベ
ル）に切り換ったときに出力電圧V0が負側にオーバシュ
ートすると、位相分割段１のトランジスタQ3のベース電
位すなわち入力部３の出力電位が、この位相分割段２の
トランジスタQ3のベースからエミッタおよび出力段１の
Ｌ（低レベル）電位側トランジスタQ2のベースからコレ
クタをそれぞれに経て、負側に引っ張られてしまう。こ
の結果、一旦はＬ（低レベル）からＨ（高レベル）にな
った入力部３の出力が瞬時的にＬ（低レベル）側に引き
戻されてしまう。従って、入力部３が例えばフリップフ
ロップのような保持回路であった場合には、出力電圧V0
が立ち下がる時のオーバシュートＢによって、その保持
状態が誤って反転させられてしまう恐れがある、といっ
た問題を生じることが本発明者らによって明らかとされ
た。
ル）に切り換ったときに出力電圧V0が負側にオーバシュ
ートすると、位相分割段１のトランジスタQ3のベース電
位すなわち入力部３の出力電位が、この位相分割段２の
トランジスタQ3のベースからエミッタおよび出力段１の
Ｌ（低レベル）電位側トランジスタQ2のベースからコレ
クタをそれぞれに経て、負側に引っ張られてしまう。こ
の結果、一旦はＬ（低レベル）からＨ（高レベル）にな
った入力部３の出力が瞬時的にＬ（低レベル）側に引き
戻されてしまう。従って、入力部３が例えばフリップフ
ロップのような保持回路であった場合には、出力電圧V0
が立ち下がる時のオーバシュートＢによって、その保持
状態が誤って反転させられてしまう恐れがある、といっ
た問題を生じることが本発明者らによって明らかとされ
た。
さらに、この種の論理回路の出力動作特性を評価する指
標として、出力outがＨ（高レベル）のときに、その出
力outを接地電位（０ボルト）に短絡したときに得られ
る出力電流の大きさ、いわゆるIosの大きさが良く使わ
れている。ところが、このIosを測定するために出力out
を接地電位に実際に接続してみると、第５図（ａ）中に
点線矢印Ioでで示すように、位相分割段２のトランジス
タQ3のベースからエミッタおよび出力段１のＬ（低レベ
ル）電位側トランジスタQ2のベースからコレクタをそれ
ぞれに経る電流路が形成され、これによってトランジス
タQ3のベース・エミッタ間電圧VBE（Q3）が立ってしま
うようになる。すると、トランジスタQ3がオフ（OFF）
状態を保てなくなって、不完全ながらオン（ON）駆動さ
れてしまうようになる。この結果、出力outがＨ（高レ
ベル）の論理状態を正規に保つことができなくなって、
Iosが正常に流れなくなってしまう。つまり、Iosを正確
に実測することができない、という問題のあることも本
発明者らによって明らかにされた。
標として、出力outがＨ（高レベル）のときに、その出
力outを接地電位（０ボルト）に短絡したときに得られ
る出力電流の大きさ、いわゆるIosの大きさが良く使わ
れている。ところが、このIosを測定するために出力out
を接地電位に実際に接続してみると、第５図（ａ）中に
点線矢印Ioでで示すように、位相分割段２のトランジス
タQ3のベースからエミッタおよび出力段１のＬ（低レベ
ル）電位側トランジスタQ2のベースからコレクタをそれ
ぞれに経る電流路が形成され、これによってトランジス
タQ3のベース・エミッタ間電圧VBE（Q3）が立ってしま
うようになる。すると、トランジスタQ3がオフ（OFF）
状態を保てなくなって、不完全ながらオン（ON）駆動さ
れてしまうようになる。この結果、出力outがＨ（高レ
ベル）の論理状態を正規に保つことができなくなって、
Iosが正常に流れなくなってしまう。つまり、Iosを正確
に実測することができない、という問題のあることも本
発明者らによって明らかにされた。
上述した問題を解決するため、本発明者らは先ず、第１
図（ａ）に示すように、位相分割段２のバイポーラ・ト
ランジスタQ3のベース側から出力段１の出力out側に向
けてダイオードD1,D2による電流バイパス路を形成し、
これにより、同図（ｂ）に示すように、入力部３の出力
がＬ（低レベル）からＨ（高レベル）に切り換わったと
きに出力電圧Voが負側にオーバシュートＢするのを抑制
させるという技術を開発した。
図（ａ）に示すように、位相分割段２のバイポーラ・ト
ランジスタQ3のベース側から出力段１の出力out側に向
けてダイオードD1,D2による電流バイパス路を形成し、
これにより、同図（ｂ）に示すように、入力部３の出力
がＬ（低レベル）からＨ（高レベル）に切り換わったと
きに出力電圧Voが負側にオーバシュートＢするのを抑制
させるという技術を開発した。
しかし、上述した技術を検討したところ、入力部３の出
力がＨ（高レベル）からＬ（低レベル）に切り換わった
ときに出力電圧Voが正側にオーバシュートＡするのを抑
制できないため、上述した問題の解決には、まだ不十分
であることが判明した。
力がＨ（高レベル）からＬ（低レベル）に切り換わった
ときに出力電圧Voが正側にオーバシュートＡするのを抑
制できないため、上述した問題の解決には、まだ不十分
であることが判明した。
なお、この種のTTL型論理回路については、例えば、株
式会社コロナ社発行「集積回路光学（２）」柳井久義，
永田穰共著、昭和54年４月５日発行、75〜77頁（ショッ
トキーTLL）などに記載されている。
式会社コロナ社発行「集積回路光学（２）」柳井久義，
永田穰共著、昭和54年４月５日発行、75〜77頁（ショッ
トキーTLL）などに記載されている。
この発明の目的は、出力電圧のオーバシュート、特に立
ち上がり時と立ち下がり時の両方のオーバシュートを確
実に抑制できるようにし、これにより回路素子の破壊や
誤動作の発生を防止できるようにするとともに、論理回
路の動作の高速化を安全に行えるようにする技術を提供
することにある。
ち上がり時と立ち下がり時の両方のオーバシュートを確
実に抑制できるようにし、これにより回路素子の破壊や
誤動作の発生を防止できるようにするとともに、論理回
路の動作の高速化を安全に行えるようにする技術を提供
することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なものを簡単
に説明すれば、下記のとおりである。
に説明すれば、下記のとおりである。
すなわち、出力電圧が大きく低下することによって位相
分割段のトランジスタのベース・エミッタ間電圧VBEが
立ち上がろうとするときに、そのベース・エミッタ間電
圧VBEを一定電圧以下にクランプするような電流バイパ
ス路を設けることにより、出力電圧のオーバシュート、
特に立ち上がり時と立ち下がり時の両方のオーバシュー
トを確実に抑制できるようにし、さらに電流の正側に抵
抗を介してプルアップされるとともに、ダイオードの順
方向を介して上記出力段の出力側電位にクランプされる
電圧によって導通制御されるトランジスタを有し、この
トランジスタの導通によって上記位相分割段のバイポー
ラ・トランジスタのコレクタ電位を並列にクランプ制御
させるようにし、これにより回路素子の破壊や誤動作の
発生を防止できるようにするとともに、論理回路の動作
の高速化を安全に行えるようにする、という目的を達成
するものである。
分割段のトランジスタのベース・エミッタ間電圧VBEが
立ち上がろうとするときに、そのベース・エミッタ間電
圧VBEを一定電圧以下にクランプするような電流バイパ
ス路を設けることにより、出力電圧のオーバシュート、
特に立ち上がり時と立ち下がり時の両方のオーバシュー
トを確実に抑制できるようにし、さらに電流の正側に抵
抗を介してプルアップされるとともに、ダイオードの順
方向を介して上記出力段の出力側電位にクランプされる
電圧によって導通制御されるトランジスタを有し、この
トランジスタの導通によって上記位相分割段のバイポー
ラ・トランジスタのコレクタ電位を並列にクランプ制御
させるようにし、これにより回路素子の破壊や誤動作の
発生を防止できるようにするとともに、論理回路の動作
の高速化を安全に行えるようにする、という目的を達成
するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一符号は同一あるいは相当部分を
示す。
示す。
先ず、本発明による論理回路の基本的な構成について、
第１図を用いて説明する。
第１図を用いて説明する。
同図に示す論理回路はTTL回路であって、先ずその基本
的な構成について説明すると、電源の正側（Vcc:Vcc＝
約5V）と負側（接地側）の間に直列接続されることによ
りプッシュプル型の出力段１を構成する一対のバイポー
ラ・トランジスタQ1,Q2と、この一対のバイポーラ・ト
ランジスタQ1とQ2を相補的に導通駆動する位相分割段２
を構成するバイポーラ・トランジスタQ3とを備えてい
る。
的な構成について説明すると、電源の正側（Vcc:Vcc＝
約5V）と負側（接地側）の間に直列接続されることによ
りプッシュプル型の出力段１を構成する一対のバイポー
ラ・トランジスタQ1,Q2と、この一対のバイポーラ・ト
ランジスタQ1とQ2を相補的に導通駆動する位相分割段２
を構成するバイポーラ・トランジスタQ3とを備えてい
る。
出力段１のＨ（高レベル）電位側のトランジスタQ1には
トランジスタQ4がダーリントン接続されている。また、
出力段１のＬ（低レベル）電位側のトランジスタQ2には
ショットキークランプ型のバイポーラ・トランジスタが
使用されている。このショットキートランジスタQ2に
は、同図（ａ）中に点線で示すように、ベースからコレ
クタに向けてショットキー・バリア・ダイオードDq2が
等価的に接続されている。
トランジスタQ4がダーリントン接続されている。また、
出力段１のＬ（低レベル）電位側のトランジスタQ2には
ショットキークランプ型のバイポーラ・トランジスタが
使用されている。このショットキートランジスタQ2に
は、同図（ａ）中に点線で示すように、ベースからコレ
クタに向けてショットキー・バリア・ダイオードDq2が
等価的に接続されている。
なお、トランジスタQ1と電源Vccの間に挿入された抵抗R
1は、過大電流を制限するためのものである。
1は、過大電流を制限するためのものである。
位相分割段２のトランジスタQ3は、そのコレクタ側およ
びエミッタ側にそれぞれ負荷抵抗R2およびR3が接続され
ている。また、そのベースには、入力部３からの論理信
号が入力されるようになっている。そして、トランジス
タQ3のベース入力信号がＨ（高レベル）のときには、ト
ランジスタQ3がオン（ON）状態になることにより、Q4,Q
1がオフ（OFF）でQ2がオン（ON）になり、これにより出
力outはＬ（低レベル:V0＝約0.3V）の論理状態となる。
他方、トランジスタQ3のベース入力信号がＬ（低レベ
ル）のときには、トランジスタQ3がオフ（OFF）状態に
なることにより、Q4,Q1がオン（ON）でQ2がオフ（OFF）
になり、これにより出力outはＨ（高レベル:V0＝約3.8
V）の論理状態となる。
びエミッタ側にそれぞれ負荷抵抗R2およびR3が接続され
ている。また、そのベースには、入力部３からの論理信
号が入力されるようになっている。そして、トランジス
タQ3のベース入力信号がＨ（高レベル）のときには、ト
ランジスタQ3がオン（ON）状態になることにより、Q4,Q
1がオフ（OFF）でQ2がオン（ON）になり、これにより出
力outはＬ（低レベル:V0＝約0.3V）の論理状態となる。
他方、トランジスタQ3のベース入力信号がＬ（低レベ
ル）のときには、トランジスタQ3がオフ（OFF）状態に
なることにより、Q4,Q1がオン（ON）でQ2がオフ（OFF）
になり、これにより出力outはＨ（高レベル:V0＝約3.8
V）の論理状態となる。
以上のような構成および動作によって、入力部３からの
入力論理信号が、論理反転されるとともに、出力outか
ら高駆動力の論理信号として負荷Ｚに与えられるように
なっている。
入力論理信号が、論理反転されるとともに、出力outか
ら高駆動力の論理信号として負荷Ｚに与えられるように
なっている。
次に、この発明の要部について説明する。
この発明は、出力電圧が負側にオーバシュートするのを
抑制する第１の要部と、出力電圧が正側にオーバシュー
トとするのを抑制する第２の要部とを有する。
抑制する第１の要部と、出力電圧が正側にオーバシュー
トとするのを抑制する第２の要部とを有する。
まず、第１の要部については、第１図（ａ）に示すよう
に、上述した構成に加えて、上記位相分割段２のバイポ
ーラ・トランジスタQ3のベース側から上記出力段１の出
力out側に向けて電圧降下を伴う電流バイパス路が設け
られている。これとともに、そのバイパス路における電
圧降下の大きさが、上記位相分割段２のバイポーラ・ト
ランジスタQ3のベースからエミッタを経て電源の負側す
なわち接地側に抜ける経路に生じる電圧降下の大きさよ
り小さくなるように設定されている。
に、上述した構成に加えて、上記位相分割段２のバイポ
ーラ・トランジスタQ3のベース側から上記出力段１の出
力out側に向けて電圧降下を伴う電流バイパス路が設け
られている。これとともに、そのバイパス路における電
圧降下の大きさが、上記位相分割段２のバイポーラ・ト
ランジスタQ3のベースからエミッタを経て電源の負側す
なわち接地側に抜ける経路に生じる電圧降下の大きさよ
り小さくなるように設定されている。
ここで、上記電流バイパス路は、互いに順方向に直列接
続されたpn接合ダイオードD1とショットキー・バリア・
ダイオードD2の２つのダイオードによって構成されてい
る。これにより、その電流バイパス路における電圧降下
の大きさVf1は、各ダイオードD1,D2のそれぞれの順方向
電圧Vf（D1）,Vf（D2）の和となり、 その値は、 Vf1＝Vf（D1）＋Vf（D2）≒0.7V＋0.4V＝1.1V となる。
続されたpn接合ダイオードD1とショットキー・バリア・
ダイオードD2の２つのダイオードによって構成されてい
る。これにより、その電流バイパス路における電圧降下
の大きさVf1は、各ダイオードD1,D2のそれぞれの順方向
電圧Vf（D1）,Vf（D2）の和となり、 その値は、 Vf1＝Vf（D1）＋Vf（D2）≒0.7V＋0.4V＝1.1V となる。
地方、上記位相分割段２のバイポーラ・トランジスタ３
のベースからエミッタを経て接地側に抜ける経路に生じ
る電圧降下の大きさVf2は、トランジスタQ3のベース・
エミッタ間電圧VBE（Q3）と、トランジスタQ2のコレク
タ・ベース間クランプ電圧すなわちダイオードDq2の順
方向電圧Vf（Dq2）と、トランジスタQ2のコレクタ・エ
ミッタ間飽和電圧VCE（sat）との和となり、 その値は、 Vf2＝VBE（Q3）＋Vf（Dq2）＋VCE（sat）≒0.7V＋0.4V
＋0.3V＝1.4V となる。
のベースからエミッタを経て接地側に抜ける経路に生じ
る電圧降下の大きさVf2は、トランジスタQ3のベース・
エミッタ間電圧VBE（Q3）と、トランジスタQ2のコレク
タ・ベース間クランプ電圧すなわちダイオードDq2の順
方向電圧Vf（Dq2）と、トランジスタQ2のコレクタ・エ
ミッタ間飽和電圧VCE（sat）との和となり、 その値は、 Vf2＝VBE（Q3）＋Vf（Dq2）＋VCE（sat）≒0.7V＋0.4V
＋0.3V＝1.4V となる。
以上のようにして、Vf1がVf2よりも約0.3V（Vf2−Vf1≒
0.3V）だけ低く設定されている。
0.3V）だけ低く設定されている。
これにより、トランジスタQ3のベース入力電位がＨ（高
レベル）になって該トランジスタQ3がオン（ON）状態に
なることにより出力電圧V0が立ち下がる過程において、
出力電圧V0が約3.8VのＨ（高レベル）電位から0.3Vを下
回るところまで低下すると、上記電流バイパス路すなわ
ちダイオードD1,D2によってトランジスタQ3のベース・
エミッタ間電圧VBE（Q3）が0.7Vよりも低い電圧にクラ
ンプされるようになる。これによって、トランジスタQ3
はオン（ON）状態を維持できなくなる。すると、トラン
ジスタQ3のコレクタ電位がＨ（高レベル）電位側に上昇
してトランジスタQ4,Q1が導通し、出力outに電源Vcc側
からの電流が供給されるようになる。これにより、出力
電圧V0は、その立ち下がりの終点近くに達したところ
で、電源Vcc側からの電流供給をうけることにより、正
側に一時的に引っ張られるようになる。
レベル）になって該トランジスタQ3がオン（ON）状態に
なることにより出力電圧V0が立ち下がる過程において、
出力電圧V0が約3.8VのＨ（高レベル）電位から0.3Vを下
回るところまで低下すると、上記電流バイパス路すなわ
ちダイオードD1,D2によってトランジスタQ3のベース・
エミッタ間電圧VBE（Q3）が0.7Vよりも低い電圧にクラ
ンプされるようになる。これによって、トランジスタQ3
はオン（ON）状態を維持できなくなる。すると、トラン
ジスタQ3のコレクタ電位がＨ（高レベル）電位側に上昇
してトランジスタQ4,Q1が導通し、出力outに電源Vcc側
からの電流が供給されるようになる。これにより、出力
電圧V0は、その立ち下がりの終点近くに達したところ
で、電源Vcc側からの電流供給をうけることにより、正
側に一時的に引っ張られるようになる。
この結果、第１図（ｂ）に実線で示す波形のように、出
力電圧V0が負側へオーバシュートするのが抑制されるよ
うになる。
力電圧V0が負側へオーバシュートするのが抑制されるよ
うになる。
他方、負荷Ｚからの吸込電流などによって、出力電圧V0
が0.3V以上になろうとすると、上記電流バイパス路によ
るクランプ動作が停止することにより、トランジスタQ3
のベース・エミッタ間電圧VBE（Q3）が0.7V以上に立つ
ようになる。これにより、トランジスタQ4,Q1がオフ（O
FF）に復帰する一方、トランジスタQ3がオン（ON）に復
帰して、その出力電圧V0を0.3V以下まで下げようとする
動作が行われるようになる。
が0.3V以上になろうとすると、上記電流バイパス路によ
るクランプ動作が停止することにより、トランジスタQ3
のベース・エミッタ間電圧VBE（Q3）が0.7V以上に立つ
ようになる。これにより、トランジスタQ4,Q1がオフ（O
FF）に復帰する一方、トランジスタQ3がオン（ON）に復
帰して、その出力電圧V0を0.3V以下まで下げようとする
動作が行われるようになる。
以上のように、出力V0は一定のＬ（低レベル）電位（約
0.3V）にフィードバック制御され、これにより立ち下が
り時のオーバシュートＢが緩衝されるとともに、一定の
Ｌ（低レベル）電位が確実に確保されるようになってい
る。
0.3V）にフィードバック制御され、これにより立ち下が
り時のオーバシュートＢが緩衝されるとともに、一定の
Ｌ（低レベル）電位が確実に確保されるようになってい
る。
これにより、回路素子の破壊や誤動作の発生が防止され
るようになる。また、入力部３がフリップフロップのよ
うな保持回路であっても、その保持状態が誤って反転さ
せられる恐れもなくなる。これらによって、論理回路の
高速化も安全に行えるようになる。
るようになる。また、入力部３がフリップフロップのよ
うな保持回路であっても、その保持状態が誤って反転さ
せられる恐れもなくなる。これらによって、論理回路の
高速化も安全に行えるようになる。
さらに、出力outがＨ（高レベル）のときに、その出力o
utを接地電位（０ボルト）に短絡したときに得られる出
力電流の大きさ、いわゆるIosの大きさを実測する場合
には、出力outを接地電位に短絡させても、位相分割段
２のトランジスタQ3のベース電位が上記電流バイパス路
によって1.1V以下にクランプされることにより（点線矢
印Io）、そのトランジスタQ3はオフ（OFF）状態を確実
に保つことができる。これにより、出力outをＨ（高レ
ベル）の論理状態に確実に保ちながら、Iosを正確に測
定することができる。
utを接地電位（０ボルト）に短絡したときに得られる出
力電流の大きさ、いわゆるIosの大きさを実測する場合
には、出力outを接地電位に短絡させても、位相分割段
２のトランジスタQ3のベース電位が上記電流バイパス路
によって1.1V以下にクランプされることにより（点線矢
印Io）、そのトランジスタQ3はオフ（OFF）状態を確実
に保つことができる。これにより、出力outをＨ（高レ
ベル）の論理状態に確実に保ちながら、Iosを正確に測
定することができる。
次に、第２の要部については、第２図（ａ）に示すよう
に、第１図（ａ）に示した第１図の要部に加えて、npn
バイポーラ・トランジスタQ5、ダイオードD3,D4,D5、お
よび抵抗R4,R5が設けられている。
に、第１図（ａ）に示した第１図の要部に加えて、npn
バイポーラ・トランジスタQ5、ダイオードD3,D4,D5、お
よび抵抗R4,R5が設けられている。
トランジスタQ5は、そのベース電位が、抵抗R5によって
電源Vcc側にバイアスされるとともに、ダイオードD2を
介して出力outに接続されている。また、そのコレクタ
は、抵抗R4を介して位相分割段２のトランジスタQ3のコ
レクタに接続されている。さらに、そのエミッタは、ダ
イオードD3,D4,D5をそれぞれ直列に介して接地電位に接
続されている。そして、ダイオードD3,D4,D5の順方向電
圧などによって、一定以上の電位がベースに与えられた
ときだけ、トランジスタQ5をオン（ON）駆動してトラン
ジスタQ3のコレクタ電位を接地電位側にクランプする
（引き下げる）ように動作する。
電源Vcc側にバイアスされるとともに、ダイオードD2を
介して出力outに接続されている。また、そのコレクタ
は、抵抗R4を介して位相分割段２のトランジスタQ3のコ
レクタに接続されている。さらに、そのエミッタは、ダ
イオードD3,D4,D5をそれぞれ直列に介して接地電位に接
続されている。そして、ダイオードD3,D4,D5の順方向電
圧などによって、一定以上の電位がベースに与えられた
ときだけ、トランジスタQ5をオン（ON）駆動してトラン
ジスタQ3のコレクタ電位を接地電位側にクランプする
（引き下げる）ように動作する。
これにより、出力電圧V0が所定の制限電圧以上に跳ね上
がろうとすると、トランジスタQ3のコレクタ電位がクラ
ンプされてトランジスタQ4,Q1が非導通化されるように
なる。この結果、同図（ｂ）に示すように、出力電圧V0
の立ち上がり時におけるオーバシュートＡが抑制される
ようになる。この場合、そのオーバシュートＡの抑制レ
ベルは、ダイオードD3,D4,D5の直列接続数および抵抗R
4,R5の値などによって任意に設定することができる。
がろうとすると、トランジスタQ3のコレクタ電位がクラ
ンプされてトランジスタQ4,Q1が非導通化されるように
なる。この結果、同図（ｂ）に示すように、出力電圧V0
の立ち上がり時におけるオーバシュートＡが抑制される
ようになる。この場合、そのオーバシュートＡの抑制レ
ベルは、ダイオードD3,D4,D5の直列接続数および抵抗R
4,R5の値などによって任意に設定することができる。
さらに、本発明では、第１図（ａ）に示すように、上記
電流バイパス路を形成する第1,第２のダイオードD1,D2
の共通接続点を電源Vccの正側にバイアスする抵抗R5を
有するとともに、位相分割段のトランジスタQ3のコレク
タ電位をクランプさせるトランジスタQ5は、そのベース
が上記共通接続点に接続され、そのコレクタが位相分割
段のトランジスタQ3のコレクタに抵抗R4を介して接続さ
れ、そのエミッタが複数のダイオードD3,D4,D5の順方向
を介して電源Vccの負側に接続されている。
電流バイパス路を形成する第1,第２のダイオードD1,D2
の共通接続点を電源Vccの正側にバイアスする抵抗R5を
有するとともに、位相分割段のトランジスタQ3のコレク
タ電位をクランプさせるトランジスタQ5は、そのベース
が上記共通接続点に接続され、そのコレクタが位相分割
段のトランジスタQ3のコレクタに抵抗R4を介して接続さ
れ、そのエミッタが複数のダイオードD3,D4,D5の順方向
を介して電源Vccの負側に接続されている。
これにより、出力電圧Voの負側へのオーバシュートに対
しては、上記電流バイパス路によるオーバーシュート抑
制効果に加えて、上記共通接続点を電源Vccの正側にバ
イアスする抵抗R5および上記電流バイパス路の一部をな
す第２のダイオードD2が電源Vccの正側から出力OUT側に
電流を供給し、この供給電流が出力電圧Voの負側へのオ
ーバシュートを抑制するように作用する。
しては、上記電流バイパス路によるオーバーシュート抑
制効果に加えて、上記共通接続点を電源Vccの正側にバ
イアスする抵抗R5および上記電流バイパス路の一部をな
す第２のダイオードD2が電源Vccの正側から出力OUT側に
電流を供給し、この供給電流が出力電圧Voの負側へのオ
ーバシュートを抑制するように作用する。
つまり、上記共通接続点を電源Vccの正側にバイアスす
る抵抗R5は、出力電圧Voの正側へのオーバシュートを抑
制するためのトランジスタQ5のベースにバイアスを与え
るものであって、出力電圧Voの正側へのオーバーシュー
トの抑制に寄与するが、同時に、上述したように出力電
圧Voの負側へのオーバーシュートの抑制にも寄与するこ
とができる。
る抵抗R5は、出力電圧Voの正側へのオーバシュートを抑
制するためのトランジスタQ5のベースにバイアスを与え
るものであって、出力電圧Voの正側へのオーバーシュー
トの抑制に寄与するが、同時に、上述したように出力電
圧Voの負側へのオーバーシュートの抑制にも寄与するこ
とができる。
第３図（ａ）は、上述した本発明の適用対象となる２入
力NANDゲートの回路を示す。
力NANDゲートの回路を示す。
この場合、２入力NANDゲートとしての動作をなす部分
は、同図（ａ）に示すように、トランジスタQ1〜Q4,Q
6、ショットキー・バリア・ダイオードD6〜D10、抵抗R1
〜R3、R6〜R8などによって構成されている。
は、同図（ａ）に示すように、トランジスタQ1〜Q4,Q
6、ショットキー・バリア・ダイオードD6〜D10、抵抗R1
〜R3、R6〜R8などによって構成されている。
なお、GNDは接地電位を示す。また、in1,in2は論理入力
を示す。
を示す。
同図（ｂ）はその２入力NANDゲートの回路記号を示す。
第４図は、上述した本発明の論理回路の適用対象となる
Ｄ−フリップフロップの回路を示す。
Ｄ−フリップフロップの回路を示す。
この場合、Ｄ−フリップフロップとしての動作をなす部
分は、同図（ａ）に示すように、トランジスタQ1〜Q4,Q
6,Q11〜Q20、ダイオードD6,D11,D21〜D39、抵抗R1〜R3,
R6,R7,R11〜R17などによって構成されている。
分は、同図（ａ）に示すように、トランジスタQ1〜Q4,Q
6,Q11〜Q20、ダイオードD6,D11,D21〜D39、抵抗R1〜R3,
R6,R7,R11〜R17などによって構成されている。
なお、＋Q,−Ｑはフリップフロップの出力端子、CLRは
クリアー端子、PRはプリセット端子、CKはクロック入力
端子、Ｄはデータ入力端子をそれぞれ示す。
クリアー端子、PRはプリセット端子、CKはクロック入力
端子、Ｄはデータ入力端子をそれぞれ示す。
同図（ｂ）はそのＤ−フリップフロップの回路記号を示
す。
す。
（１） 出力電圧が大きく低下することによって位相分
割段のトランジスタのベース・エミッタ間電圧VBEが立
ち上がろうとするときに、そのベース・エミッタ間電圧
VBEを一定電圧以下にクランプするような電流バイパス
路を設けることにより、出力電圧のオーバシュート、特
に立ち上がり時と立ち下がり時の両方のオーバシュート
を確実に抑制できるようになり、これにより回路素子の
破壊や誤動作の発生を防止できるようにするとともに、
論理回路の動作の高速化も安全に行えるようになる、と
いう効果が得られる。
割段のトランジスタのベース・エミッタ間電圧VBEが立
ち上がろうとするときに、そのベース・エミッタ間電圧
VBEを一定電圧以下にクランプするような電流バイパス
路を設けることにより、出力電圧のオーバシュート、特
に立ち上がり時と立ち下がり時の両方のオーバシュート
を確実に抑制できるようになり、これにより回路素子の
破壊や誤動作の発生を防止できるようにするとともに、
論理回路の動作の高速化も安全に行えるようになる、と
いう効果が得られる。
（２） これとともに、Ｌ（低レベル）出力時の論理レ
ベルを、一種のフィードバック動作によって、一定かつ
安定に保つことができるようになる、という効果が得ら
れる。
ベルを、一種のフィードバック動作によって、一定かつ
安定に保つことができるようになる、という効果が得ら
れる。
（３） さらに、入力部に保持回路を接続した場合に
は、その入力部の保持状態が誤って反転させられるとい
う恐れをなくすことができる、という効果が得られる。
は、その入力部の保持状態が誤って反転させられるとい
う恐れをなくすことができる、という効果が得られる。
（４） さらにまた、Ｈ（高レベル）が出力されている
ときに出力を短絡したときの出力電流、いわゆるIosも
正確に測定することができる、という効果も得られる。
ときに出力を短絡したときの出力電流、いわゆるIosも
正確に測定することができる、という効果も得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
以上、本発明者によってなされた発明をその背景となっ
た利用分野であるTTLの技術に適用した場合について説
明したが、それに限定されるものではなく、例えばバイ
ポーラＣ−MOS技術（日経マグロウヒル社刊行「日経エ
レクトロニクス1985年３月25日号」209〜225頁参照）な
どにも適用できる。少なくともバイポーラ・トランジス
タによる出力段と駆動段を有する条件のものには適用で
きる。
た利用分野であるTTLの技術に適用した場合について説
明したが、それに限定されるものではなく、例えばバイ
ポーラＣ−MOS技術（日経マグロウヒル社刊行「日経エ
レクトロニクス1985年３月25日号」209〜225頁参照）な
どにも適用できる。少なくともバイポーラ・トランジス
タによる出力段と駆動段を有する条件のものには適用で
きる。
第１図（ａ）（ｂ）は本発明に先立って検討された論理
回路の構成および動作波形を示す図、 第２図（ａ）（ｂ）は本発明の一実施例による論理回路
の構成および動作波形を示す図、 第３図（ａ）（ｂ）は本発明の適用対象となる２入力NA
NDゲートの回路および論理記号図、 第４図（ａ）（ｂ）は本発明の適用対象となるＤ−フリ
ップフロップの回路および論理記号図、 第５図（ａ）（ｂ）は従来の論理回路の構成および動作
波形例を示す図である。 １……出力段、２……位相分割段、３……入力部、Q1,Q
2……出力段１を構成する一対のバイポーラ・トランジ
スタ、Q3……位相分割段２を構成するバイポーラ・トラ
ンジスタ、D1,D2……電流バイパス路を形成するダイオ
ード、V0……出力電圧、Ｚ……負荷。
回路の構成および動作波形を示す図、 第２図（ａ）（ｂ）は本発明の一実施例による論理回路
の構成および動作波形を示す図、 第３図（ａ）（ｂ）は本発明の適用対象となる２入力NA
NDゲートの回路および論理記号図、 第４図（ａ）（ｂ）は本発明の適用対象となるＤ−フリ
ップフロップの回路および論理記号図、 第５図（ａ）（ｂ）は従来の論理回路の構成および動作
波形例を示す図である。 １……出力段、２……位相分割段、３……入力部、Q1,Q
2……出力段１を構成する一対のバイポーラ・トランジ
スタ、Q3……位相分割段２を構成するバイポーラ・トラ
ンジスタ、D1,D2……電流バイパス路を形成するダイオ
ード、V0……出力電圧、Ｚ……負荷。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−143840（ＪＰ，Ａ) 特開 昭57−7633（ＪＰ，Ａ)
Claims (3)
- 【請求項１】電源（Vcc）の正側と負側の間に直列接続
されることにより出力段を構成する一対の第1,第２バイ
ポーラ・トランジスタ（Q1,Q22）と、この一対のトラン
ジスタ（Q1,Q22）を相補的に導通駆動する位相分割段を
構成する第３バイポーラ・トランジスタ（Q3）とを備え
た論理回路であって、第３トランジスタ（Q3）のベース
側から上記出力段の出力（OUT）側に向けて電圧降下を
伴う電流バイパス路を形成すべく、その第３トランジス
タ（Q3）のベースから上記出力段の出力（OUT）に対し
て順方向に直列接続された第1,第２ダイオード（D1,D
2）と、第1,第２ダイオード（D1,D2）の共通接続点を電
源（Vcc）の正側にバイアスする抵抗（R5）と、ベース
が上記共通接続点に接続され、コレクタが位相分割段の
トランジスタ（Q3）のコレクタに抵抗（R4）を介して接
続され、エミッタが複数のダイオード（D3,D4,D5）の順
方向を介して電源（Vcc）の負側に接続された第４バイ
ポーラ・トランジスタ（Q5）とを備え、出力電圧（Vo）
が正側へオーバーシュートしようとしたときに第４トラ
ンジスタ（Q5）のオンによって第３トランジスタ（Q3）
のコレクタ電位をクランプさせる一方、出力電圧（Vo）
が負側へオーバーシュートしようとしたときに上記電流
バイパス路によって第３トランジスタ（Q3）のベース・
エミッタ間電圧をクランプさせるようにしたことを特徴
とする論理回路。 - 【請求項２】上記出力段の一対のバイポーラ・トランジ
スタの少なくともＬ（低レベル）電位側のバイポーラ・
トランジスタがショットキークランプ型のトランジスタ
であることを特徴とする特許請求の範囲第１項記載の論
理回路。 - 【請求項３】上記電流バイパス路が、互いに直列接続さ
れたpn接合ダイオードとショットキー・ハリア・ダイオ
ードによって構成されていることを特徴とする特許請求
の範囲第１項または第２項記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131821A JPH0681038B2 (ja) | 1985-06-19 | 1985-06-19 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131821A JPH0681038B2 (ja) | 1985-06-19 | 1985-06-19 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61290820A JPS61290820A (ja) | 1986-12-20 |
| JPH0681038B2 true JPH0681038B2 (ja) | 1994-10-12 |
Family
ID=15066885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60131821A Expired - Lifetime JPH0681038B2 (ja) | 1985-06-19 | 1985-06-19 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681038B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2643761B1 (fr) * | 1989-02-24 | 1994-09-09 | Sgs Thomson Microelectronics | Circuit de sortie compatible ttl a vitesse de commutation elevee |
| US5089721A (en) * | 1990-04-20 | 1992-02-18 | National Semiconductor Corp. | Ground bounce isolation and high speed output circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55143840A (en) * | 1979-04-26 | 1980-11-10 | Nec Corp | Logical operation circuit |
| JPS577633A (en) * | 1980-06-16 | 1982-01-14 | Nec Corp | Ttl circuit |
-
1985
- 1985-06-19 JP JP60131821A patent/JPH0681038B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61290820A (ja) | 1986-12-20 |
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