JPS61290820A - 論理回路 - Google Patents
論理回路Info
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- JPS61290820A JPS61290820A JP13182185A JP13182185A JPS61290820A JP S61290820 A JPS61290820 A JP S61290820A JP 13182185 A JP13182185 A JP 13182185A JP 13182185 A JP13182185 A JP 13182185A JP S61290820 A JPS61290820 A JP S61290820A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、論理回路技術さらにはＴＴＬ（トランジス
タ・トランジスタ・ロジック）塁の論理回路に適用して
特に有効な技術に関するもので、例えば５ＢＤ−ＴＴＬ
（ショットキーＴＴＬ）が形成される高速デジタル半導
体集積回路装置に利用して有効な技術に関するものであ
る。
タ・トランジスタ・ロジック）塁の論理回路に適用して
特に有効な技術に関するもので、例えば５ＢＤ−ＴＴＬ
（ショットキーＴＴＬ）が形成される高速デジタル半導
体集積回路装置に利用して有効な技術に関するものであ
る。
例えば、高速の論理回路として知られている５ＢＤ−Ｔ
ＴＬ（以下、ＴＴＬと略称する）は１．第５図（ａ）Ｋ
示すように、電源ノ正側（Ｖｃｃ ： Ｖｃｃ −約５
Ｖ）と負側（接地側）との間に直列接続されることによ
りプツシニブル型の出力段１を構成する一対のバイポー
ラ・トランジスタＱｌ、Ｑ２と、この一対のバイポーラ
−・トランジスタＱ１とＱｚを相補的忙導通駆動する位
相分割段２を構成するバイポーラ・トランジスタＱ３と
を備えている。
ＴＬ（以下、ＴＴＬと略称する）は１．第５図（ａ）Ｋ
示すように、電源ノ正側（Ｖｃｃ ： Ｖｃｃ −約５
Ｖ）と負側（接地側）との間に直列接続されることによ
りプツシニブル型の出力段１を構成する一対のバイポー
ラ・トランジスタＱｌ、Ｑ２と、この一対のバイポーラ
−・トランジスタＱ１とＱｚを相補的忙導通駆動する位
相分割段２を構成するバイポーラ・トランジスタＱ３と
を備えている。
出力段１のＨ（高レベル）電位側のトランジスタＱ１に
はトランジスタＱ４がダーリントン接続サレテいる。ま
た、出力段１のＬ（低レベル）電位側のトランジスタＱ
２にはショットキークランプ型のバイポーラ・トランジ
スタが使用されている０このショットキートランジスタ
Ｑ２には、同図（ａ）中に点線で示すように、ベースか
らコレクタに向けてショットキー・バリア・ダイオ−）
”Ｄｑ２が等制約に接続されている。
はトランジスタＱ４がダーリントン接続サレテいる。ま
た、出力段１のＬ（低レベル）電位側のトランジスタＱ
２にはショットキークランプ型のバイポーラ・トランジ
スタが使用されている０このショットキートランジスタ
Ｑ２には、同図（ａ）中に点線で示すように、ベースか
らコレクタに向けてショットキー・バリア・ダイオ−）
”Ｄｑ２が等制約に接続されている。
なお、トランジスタＱ１と電源Ｖｃｃの間に挿入された
抵抗Ｒ１は、過大電流を制限するためのものである。
抵抗Ｒ１は、過大電流を制限するためのものである。
位相分割段２のトランジスタＱ３は、そのコレクタ側お
よびエミッタ側にそれぞれ負荷抵抗Ｒ２およびＲ３が接
続されている。また、そのベースには、入力部３からの
論理信号が入力されるよ５になっている。そして、トラ
ンジスタＱ３のベース入力信号がＨ（高レベル）のとき
には、トランジスタＱ３がオン（ＯＮ）状態になること
により、Ｑ４．Ｑｌがオｙ（ＯＦＦ）でＱｚがオｙ（Ｏ
Ｎ）になり、これにより出力ｏｕｔはＬ（低レベル：■
。
よびエミッタ側にそれぞれ負荷抵抗Ｒ２およびＲ３が接
続されている。また、そのベースには、入力部３からの
論理信号が入力されるよ５になっている。そして、トラ
ンジスタＱ３のベース入力信号がＨ（高レベル）のとき
には、トランジスタＱ３がオン（ＯＮ）状態になること
により、Ｑ４．Ｑｌがオｙ（ＯＦＦ）でＱｚがオｙ（Ｏ
Ｎ）になり、これにより出力ｏｕｔはＬ（低レベル：■
。
−約０．３Ｖ）の論理状態となる。他方、トランジスタ
Ｑ３のベース入力（）ｌがＬ（低レベル）のときには、
トランジスタＱ３がオフ（ＯＦＦ）状態になることによ
り、Ｑ４．Ｑｌがオン（ＯＮ）でＱｚがオフ（ＯＦＦ）
になり、これにより出力ｏｕｔはＨ（高レベル：■。−
約３．８Ｖ）の論理状態となる。
Ｑ３のベース入力（）ｌがＬ（低レベル）のときには、
トランジスタＱ３がオフ（ＯＦＦ）状態になることによ
り、Ｑ４．Ｑｌがオン（ＯＮ）でＱｚがオフ（ＯＦＦ）
になり、これにより出力ｏｕｔはＨ（高レベル：■。−
約３．８Ｖ）の論理状態となる。
以上のような構成および動作によりて、入力部３からの
入力論理信号が、論理反転されるとともに、出力ｏｕｔ
から高駆動力の論理信号として負荷２に与えられるよう
になっている。
入力論理信号が、論理反転されるとともに、出力ｏｕｔ
から高駆動力の論理信号として負荷２に与えられるよう
になっている。
ところが、上述したごとき論理回路では、第５図（ｂ）
にその出力電圧■。の波形の一例を示すように、出力ｏ
ｕｔに接続する負荷２の状態などＫよって、その立ち上
がり時および立ち下がり時にそれぞれオーバシュートＡ
およびＢを生じやすいという問題があった。このオーバ
シュートＡ、Ｂは、負荷ＺＫ寄生するインダクタンス成
分などによって生じ、論理回路の動作が高速になるほど
顕著に現れるようになる。そして、このようなオーバシ
ュート、特にユち下がり時に出力電圧Ｖ。が瞬時的に負
側にふれるようなオーバシュートＢが生じると、これに
よって回路素子の破壊あるいは誤動作が発生するように
なる、という問題のあることが本発明者らによって明ら
かとされた。
にその出力電圧■。の波形の一例を示すように、出力ｏ
ｕｔに接続する負荷２の状態などＫよって、その立ち上
がり時および立ち下がり時にそれぞれオーバシュートＡ
およびＢを生じやすいという問題があった。このオーバ
シュートＡ、Ｂは、負荷ＺＫ寄生するインダクタンス成
分などによって生じ、論理回路の動作が高速になるほど
顕著に現れるようになる。そして、このようなオーバシ
ュート、特にユち下がり時に出力電圧Ｖ。が瞬時的に負
側にふれるようなオーバシュートＢが生じると、これに
よって回路素子の破壊あるいは誤動作が発生するように
なる、という問題のあることが本発明者らによって明ら
かとされた。
また、入力部３の出力がＬ（低レベル）からＨ（高レベ
ル）に切り換ったときに出力電圧ｖ０が負側にオーバシ
ュートすると、位相分割段１のトランジスタＱ３のベー
ス電位すなわち入力部３の出力電位が、この位相分割段
２のトランジスタＱ３のベースからエミッタおよび出力
段１のＬ（低レベル）電位側トランジスタＱ２のベース
からコレクタをそれぞれに経て、負側に引っ張られてし
まう。この結果、一旦はＬ（低レベル）からＨ（高レベ
ル）になった入力部３の出力が瞬時的にＬ（低レベル）
側に引き戻されてしまう。従って、入力部３が例えばク
リップフロップのような保持回路であった場合には、出
力電圧Ｖ。が立ち下がる時のオーバシュートＢによって
、その保持状態が誤って反転させられてしまう恐れがあ
る、といりた問題を生じることが本発明者らによって明
らかとされた。
ル）に切り換ったときに出力電圧ｖ０が負側にオーバシ
ュートすると、位相分割段１のトランジスタＱ３のベー
ス電位すなわち入力部３の出力電位が、この位相分割段
２のトランジスタＱ３のベースからエミッタおよび出力
段１のＬ（低レベル）電位側トランジスタＱ２のベース
からコレクタをそれぞれに経て、負側に引っ張られてし
まう。この結果、一旦はＬ（低レベル）からＨ（高レベ
ル）になった入力部３の出力が瞬時的にＬ（低レベル）
側に引き戻されてしまう。従って、入力部３が例えばク
リップフロップのような保持回路であった場合には、出
力電圧Ｖ。が立ち下がる時のオーバシュートＢによって
、その保持状態が誤って反転させられてしまう恐れがあ
る、といりた問題を生じることが本発明者らによって明
らかとされた。
−さらに、この種の論理回路の出力動作特性を評価する
指標として、出力ｏｕｔがＨ（高レベル）のときに、そ
の出力ｏｕｔを接地電位（０ボルト）に短絡したときに
得られる出力電流の大きさ、いわゆるＩｏｓの大きさが
良く使われている。ところが、このＩｏｓを測定するた
めに出力ｏｕｔを接地電位に実際に接続してみると、第
５図（ａ）中に点線矢印Ｉｏでで示すように、位相分割
段２のトランジスタＱ３のベースからエミッタおよび出
力段１のＬ（低１／ベル）電位側トランジスタＱ２のベ
ースからヨレフタをそれぞれに経る電流路が形成され、
これによってトランジスタＱ３のベース・エミッタ間電
圧Ｖｓｚ （Ｑ ３ ）が立ってしまうようになる。す
ると、トランジスタＱ３がオフ（ＯＦＦ）状態を保てな
（なって、不完全ながらオン（ＯＮ）駆動されてしまう
ようになる。この結果、出力ｏｕｔがＨ（高レベル）の
論理状態を正規に保つことができな（なって、Ｉｏｓが
正常に流れな（なってしまう。
指標として、出力ｏｕｔがＨ（高レベル）のときに、そ
の出力ｏｕｔを接地電位（０ボルト）に短絡したときに
得られる出力電流の大きさ、いわゆるＩｏｓの大きさが
良く使われている。ところが、このＩｏｓを測定するた
めに出力ｏｕｔを接地電位に実際に接続してみると、第
５図（ａ）中に点線矢印Ｉｏでで示すように、位相分割
段２のトランジスタＱ３のベースからエミッタおよび出
力段１のＬ（低１／ベル）電位側トランジスタＱ２のベ
ースからヨレフタをそれぞれに経る電流路が形成され、
これによってトランジスタＱ３のベース・エミッタ間電
圧Ｖｓｚ （Ｑ ３ ）が立ってしまうようになる。す
ると、トランジスタＱ３がオフ（ＯＦＦ）状態を保てな
（なって、不完全ながらオン（ＯＮ）駆動されてしまう
ようになる。この結果、出力ｏｕｔがＨ（高レベル）の
論理状態を正規に保つことができな（なって、Ｉｏｓが
正常に流れな（なってしまう。
つまり、Ｉｏｓを正確に実測することができない、とい
う問題のあることも本発明者らによりて明らかにされた
。
う問題のあることも本発明者らによりて明らかにされた
。
なお、この糧のＴＴＬＷ論理回路については、例えば、
株式会社コロナ社発行［集積回路光学（２１１柳井久義
、永田穣共著、昭和５４年４月５日発行、７５〜７′７
頁（ショットキーＴＴＬ）などに記載されている。
株式会社コロナ社発行［集積回路光学（２１１柳井久義
、永田穣共著、昭和５４年４月５日発行、７５〜７′７
頁（ショットキーＴＴＬ）などに記載されている。
この発明の目的は、出力電圧のオーバシュート、特に立
ち下がり時のオーバシュートを確実に抑制できるように
し、これにより回路素子の破壊や誤動作の発生を防止で
きるようにするとともに、論理回路の動作の高速化を安
全に行えるようにする技術を提供することにある。
ち下がり時のオーバシュートを確実に抑制できるように
し、これにより回路素子の破壊や誤動作の発生を防止で
きるようにするとともに、論理回路の動作の高速化を安
全に行えるようにする技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なものを簡単
に説明すれば、下記のとおりである。
に説明すれば、下記のとおりである。
すなわち、出力電圧が大きく低下することＫよって位相
分割段のトランジスタのベース・エミッタ間電圧ＶＢ鵞
が立ち上がろうとするときに、そのベース・エミッタ間
電圧Ｖｉｖを一定電圧以下にクランプするような電流バ
イパス路を設けることにより、出力電圧のオーバシュー
ト、特に立ち下がり時のオーバシュートを確実に抑制で
きるようにし、これにより回路素子の破壊や誤動作の発
生を防止できるようＫするとともに、論理回路の動作の
高速化を安全に行えるようにする、という目的を達成す
るものである。
分割段のトランジスタのベース・エミッタ間電圧ＶＢ鵞
が立ち上がろうとするときに、そのベース・エミッタ間
電圧Ｖｉｖを一定電圧以下にクランプするような電流バ
イパス路を設けることにより、出力電圧のオーバシュー
ト、特に立ち下がり時のオーバシュートを確実に抑制で
きるようにし、これにより回路素子の破壊や誤動作の発
生を防止できるようＫするとともに、論理回路の動作の
高速化を安全に行えるようにする、という目的を達成す
るものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一符号は同一あるいは相当部分を
示す。
示す。
第１図はこの発明による論理回路の要部における一実施
例を示す。
例を示す。
同図に示す論理回路はＴＴＬ回路であって、先ずその基
本的な構成について説明すると、電源の正側（Ｖ’ｃｃ
：Ｖｃｃ−約５Ｖ ） ト負側（’Ｊｉ地側）’）間
に直列接続されることによりプッシュプル型の出力段１
を構成する一対のバイポーラ・トランジスタＱｌ、Ｑ２
と、この一対のバイポーラ・トランジスタＱ１とＱ２を
相補的に導通駆動する位相分割段２を構成するバイポー
ラ・トランジスタＱ３とを備えている。
本的な構成について説明すると、電源の正側（Ｖ’ｃｃ
：Ｖｃｃ−約５Ｖ ） ト負側（’Ｊｉ地側）’）間
に直列接続されることによりプッシュプル型の出力段１
を構成する一対のバイポーラ・トランジスタＱｌ、Ｑ２
と、この一対のバイポーラ・トランジスタＱ１とＱ２を
相補的に導通駆動する位相分割段２を構成するバイポー
ラ・トランジスタＱ３とを備えている。
出力段１のＨ（高レベル）電位側のトランジスタＱ１に
はトランジスタＱ４がダーリントン接続されている。ま
た、出力段ｌのＬ（低レベル）電位側のトランジスタＱ
２にはショットキークランプ型のバイポーラ・トランジ
スタが使用されている。このショットキートランジスタ
Ｑ２には、同図（ａｌ中に点線で示すように、ベースか
らコレクタに向けてショットキー・バリア・ダイオード
Ｄｑ２が等制約に接続されている。
はトランジスタＱ４がダーリントン接続されている。ま
た、出力段ｌのＬ（低レベル）電位側のトランジスタＱ
２にはショットキークランプ型のバイポーラ・トランジ
スタが使用されている。このショットキートランジスタ
Ｑ２には、同図（ａｌ中に点線で示すように、ベースか
らコレクタに向けてショットキー・バリア・ダイオード
Ｄｑ２が等制約に接続されている。
なお、トランジスタＱ１と電源ＶＣＣの間に挿入された
抵抗Ｒ１は、過大電流を制限するためのものである。
抵抗Ｒ１は、過大電流を制限するためのものである。
位相分割段２のトランジスタＱ３は、そのコレクタ側お
よびエミッタ側にそれぞれ負荷抵抗Ｒ２−お゛よびＲ３
が接続されている。また、そのベースには、入力部３か
らの論理信号が入力されるようになっている。そして、
トランジスタＱ３のベース入力信号がＨ（高レベル）の
ときには、トランジスタＱ３がオン（ＯＮ）状態になる
ことにより、Ｑ４ 、Ｑｌがオフ（ＯＦＦ）でＱ２がオ
ン（ＯＮ）になり、これにより出力ｏｕｔはＬ（低レベ
ル：ｖｏ−約Ｏ，ａ Ｖ ）の論理状態となる。他方、
トランジスタＱ３のベース入力信号がＬ（低レベル）の
ときには、トランジスタＱ３がオフ（ＯＦＦ）状態にな
ることにより、Ｑ４．’Ｑｌがオン（ＯＮ）でＱ２がオ
フ（ＯＦＦ）になり、これにより出力ｏｕｔはＨ（高レ
ベル：■。−約３．８Ｖ）の論理状態となる。
よびエミッタ側にそれぞれ負荷抵抗Ｒ２−お゛よびＲ３
が接続されている。また、そのベースには、入力部３か
らの論理信号が入力されるようになっている。そして、
トランジスタＱ３のベース入力信号がＨ（高レベル）の
ときには、トランジスタＱ３がオン（ＯＮ）状態になる
ことにより、Ｑ４ 、Ｑｌがオフ（ＯＦＦ）でＱ２がオ
ン（ＯＮ）になり、これにより出力ｏｕｔはＬ（低レベ
ル：ｖｏ−約Ｏ，ａ Ｖ ）の論理状態となる。他方、
トランジスタＱ３のベース入力信号がＬ（低レベル）の
ときには、トランジスタＱ３がオフ（ＯＦＦ）状態にな
ることにより、Ｑ４．’Ｑｌがオン（ＯＮ）でＱ２がオ
フ（ＯＦＦ）になり、これにより出力ｏｕｔはＨ（高レ
ベル：■。−約３．８Ｖ）の論理状態となる。
以上のような構成および動作によって、入力部３からの
入力論理信号が、論理反転されるとともに、出力ｏｕｔ
から高駆動力の論理信号として負荷Ｚに与えられるよう
になっている。
入力論理信号が、論理反転されるとともに、出力ｏｕｔ
から高駆動力の論理信号として負荷Ｚに与えられるよう
になっている。
次に、この発明の要部について説明する。
第１図に示す実施例では、上述した構成に加えて、上記
位相分割段２のバイポーラ・トランジスタＱ３のベース
側から上記出力段１の出力Ｏｕｔ側に向けて電圧降下を
伴う電流バイパス路が設けられている。これとともに、
そのバイパス路における電圧降下の大きさが、上記位相
分割段２のバイポーラ・トランジスタＱ３のベースから
エミッタを経て電源の負側すなわち接地側に抜ける経路
に生じる電圧降下の大きさより小さくなるように設定さ
れている。
位相分割段２のバイポーラ・トランジスタＱ３のベース
側から上記出力段１の出力Ｏｕｔ側に向けて電圧降下を
伴う電流バイパス路が設けられている。これとともに、
そのバイパス路における電圧降下の大きさが、上記位相
分割段２のバイポーラ・トランジスタＱ３のベースから
エミッタを経て電源の負側すなわち接地側に抜ける経路
に生じる電圧降下の大きさより小さくなるように設定さ
れている。
ここで、上記電流バイパス路は、互いに順方向に直列接
続されたｐｎ接合ダイオードＤ１とショットキー・バリ
ア・ダイオードＤ２の２つのダイオードによりて構成さ
れている。これにより、その電流バイパス路における電
圧降下の大きさＶｆｌは、各ダイオードＤ１．Ｄ２のそ
れぞれの順方向電圧Ｖｆ（ＤＩ）、Ｖｆ（Ｄ２）（７）
和となり、その値は、 Ｖｆｌ−Ｖｆ （Ｄｉ）＋Ｖｆ（Ｄ２）中０．７Ｖ＋０
．４Ｖ−１，ＩＶ となる。
続されたｐｎ接合ダイオードＤ１とショットキー・バリ
ア・ダイオードＤ２の２つのダイオードによりて構成さ
れている。これにより、その電流バイパス路における電
圧降下の大きさＶｆｌは、各ダイオードＤ１．Ｄ２のそ
れぞれの順方向電圧Ｖｆ（ＤＩ）、Ｖｆ（Ｄ２）（７）
和となり、その値は、 Ｖｆｌ−Ｖｆ （Ｄｉ）＋Ｖｆ（Ｄ２）中０．７Ｖ＋０
．４Ｖ−１，ＩＶ となる。
他方、上記位相分割段２のバイポーラ・トランジスタ３
のベースからエミッタを経て接地側に抜ける経路に生じ
る電圧降下の大きさＶｆ２は、トランジスタＱ３のベー
ス・エミッタ間電圧ＶＢＥ（Ｑ３）と、トランジスタＱ
２のコレクタ・ペース間クランプ電圧すなわちダイオー
ドＤｑ２の順方向電圧Ｖｆ（Ｄｑ２）と、トランジスタ
Ｑ２のコレクタ・エミッタ間飽和電圧Ｖｃｇ（ｓａｔ）
との和となり、 その値は、 Ｖｆ２−Ｖｉ＋ｇ （Ｑ３） ＋Ｖｆ （Ｄｑ２） ＋
Ｖｃｌｉｊ（ｓａｔ）＊０．７Ｖ＋０．４Ｖ＋０．３Ｖ
−１，４Ｖとなる。
のベースからエミッタを経て接地側に抜ける経路に生じ
る電圧降下の大きさＶｆ２は、トランジスタＱ３のベー
ス・エミッタ間電圧ＶＢＥ（Ｑ３）と、トランジスタＱ
２のコレクタ・ペース間クランプ電圧すなわちダイオー
ドＤｑ２の順方向電圧Ｖｆ（Ｄｑ２）と、トランジスタ
Ｑ２のコレクタ・エミッタ間飽和電圧Ｖｃｇ（ｓａｔ）
との和となり、 その値は、 Ｖｆ２−Ｖｉ＋ｇ （Ｑ３） ＋Ｖｆ （Ｄｑ２） ＋
Ｖｃｌｉｊ（ｓａｔ）＊０．７Ｖ＋０．４Ｖ＋０．３Ｖ
−１，４Ｖとなる。
以上のようにして、ＶｆｌがＶｆ２よりも約０．３Ｖ（
Ｖｆ２−Ｖｆｌ＋０．３Ｖ）だけ低（設定すしている。
Ｖｆ２−Ｖｆｌ＋０．３Ｖ）だけ低（設定すしている。
これにより、トランジスタＱ３のベース入力電位がＨ（
高レベル）になって該トランジスタＱ３がオン（ＯＮ）
状態になることにより出力電圧ｖ。
高レベル）になって該トランジスタＱ３がオン（ＯＮ）
状態になることにより出力電圧ｖ。
が立ち下がる過程において、出力電圧ｖ０が約３．８ｖ
のＨ（高レベル）電位から０．３■を下回るところまで
低下すると、上記電流バイパス路すなわちダイオードＤ
Ｉ、Ｄ２によってトランジスタＱ３のベース・エミッタ
間電圧ｖｎｇ（Ｑ３）が０、７ Ｖよりも低い電圧にク
ランプされるようＫなる。これによって、トランジスタ
Ｑ３はオン（ＯＮ）状態を維持できなくなる。すると、
トランジスタＱ３のコレクタ電位がＨ（高レベル）電位
側に上昇してトランジスタＱ４．Ｑ１が導通し、出力ｏ
ｕｔに電源Ｖｃ ｃ側からの電流が供給されるようにな
る。これにより、出力電圧ｖ０は、その立ち下がりの終
点近くに達したところで、電源Ｖｃｅ側からの電流供給
をうけることにより、正側に一時的に引り張られるよう
になる。
のＨ（高レベル）電位から０．３■を下回るところまで
低下すると、上記電流バイパス路すなわちダイオードＤ
Ｉ、Ｄ２によってトランジスタＱ３のベース・エミッタ
間電圧ｖｎｇ（Ｑ３）が０、７ Ｖよりも低い電圧にク
ランプされるようＫなる。これによって、トランジスタ
Ｑ３はオン（ＯＮ）状態を維持できなくなる。すると、
トランジスタＱ３のコレクタ電位がＨ（高レベル）電位
側に上昇してトランジスタＱ４．Ｑ１が導通し、出力ｏ
ｕｔに電源Ｖｃ ｃ側からの電流が供給されるようにな
る。これにより、出力電圧ｖ０は、その立ち下がりの終
点近くに達したところで、電源Ｖｃｅ側からの電流供給
をうけることにより、正側に一時的に引り張られるよう
になる。
この結果、第１図（ｂ）に実線で示す波形のように、出
力電圧ｖ０が負側ヘオーバシュートするのが抑制される
ようになる。
力電圧ｖ０が負側ヘオーバシュートするのが抑制される
ようになる。
他方、負荷２かもの吸込電流などによって、出力電圧ｖ
０が０．３Ｖ以上になろうとすると、上記電流バ４パス
路によるクランプ動作が停止するこ−どにより、トラン
ジスタＱ３のベース・エミッタ間電圧Ｖｎｒ： （Ｑ
３ ）が０．７Ｖ以上に立つようになる。これにより、
トランジスタＱ４．Ｑｌがオフ（ＯＦＦ）に復帰する一
方、トランジスタＱ３がオン（ＯＮ）に復帰して、その
出力電圧ｖ０を０．３ｖ以下まで下げようとする動作が
行われるようになる。
０が０．３Ｖ以上になろうとすると、上記電流バ４パス
路によるクランプ動作が停止するこ−どにより、トラン
ジスタＱ３のベース・エミッタ間電圧Ｖｎｒ： （Ｑ
３ ）が０．７Ｖ以上に立つようになる。これにより、
トランジスタＱ４．Ｑｌがオフ（ＯＦＦ）に復帰する一
方、トランジスタＱ３がオン（ＯＮ）に復帰して、その
出力電圧ｖ０を０．３ｖ以下まで下げようとする動作が
行われるようになる。
以上のように、出力ｖ０は一定のＬ（低レベル）電位（
約Ｑ、３Ｖ）にフィードバック制御され、これにより立
ち下がり時のオーバシェー）Ｂが緩衝されるとともに、
一定のＬ（低レベル）電位が確実に確保されるようにな
りている。
約Ｑ、３Ｖ）にフィードバック制御され、これにより立
ち下がり時のオーバシェー）Ｂが緩衝されるとともに、
一定のＬ（低レベル）電位が確実に確保されるようにな
りている。
これにより、回路素子の破壊や誤動作の発生が防止され
るようになる。また、入力部３が７リツプフロツプのよ
うな保持回路であっても、その保持状態が誤りて反転さ
せられる恐れもな（なる。
るようになる。また、入力部３が７リツプフロツプのよ
うな保持回路であっても、その保持状態が誤りて反転さ
せられる恐れもな（なる。
これらによって、論理回路の高速化も安全に行えるよう
になる。
になる。
さらに、出力ｏｕｔがＨ（高レベル）のときに、その出
力ｏｕｔを接地電位（０ボルト）に短絡したときに得ら
れる出力電流の大きさ、いわゆるＩｏｓの大きさを実測
する場合には、出力ｏｕｔを接地電位に短絡させても、
位相分割段２のトランジスタＱ３のベース電位が上記電
流バイパス路によって１．１Ｖ以下にクランプされるこ
とにより（点線矢印Ｉｏ）、そのトランジスタＱ３はオ
フ（ＯＦＦ）状態を確実に保つことができる。これによ
り、出力ｏｕｔｔｔＨＣ高レベル）の論理状態に確実に
保ちながら、Ｉｏｓを正確に測定することができる。
力ｏｕｔを接地電位（０ボルト）に短絡したときに得ら
れる出力電流の大きさ、いわゆるＩｏｓの大きさを実測
する場合には、出力ｏｕｔを接地電位に短絡させても、
位相分割段２のトランジスタＱ３のベース電位が上記電
流バイパス路によって１．１Ｖ以下にクランプされるこ
とにより（点線矢印Ｉｏ）、そのトランジスタＱ３はオ
フ（ＯＦＦ）状態を確実に保つことができる。これによ
り、出力ｏｕｔｔｔＨＣ高レベル）の論理状態に確実に
保ちながら、Ｉｏｓを正確に測定することができる。
第２図（ａ）（ｂ）は、第１図の回路に、出力電圧ｖ０
の立ち上°がり時のオーバシェードを抑制する手段を加
えた実施例を示す。
の立ち上°がり時のオーバシェードを抑制する手段を加
えた実施例を示す。
同図に示す論理回路では、第１図に示した構成のほかに
、ｎｐｎバイポーラ・トランジスタＱ５、ダイオードＤ
３．Ｄ４．Ｄ５、および抵抗Ｒ４゜Ｒ５が設けられてい
る。
、ｎｐｎバイポーラ・トランジスタＱ５、ダイオードＤ
３．Ｄ４．Ｄ５、および抵抗Ｒ４゜Ｒ５が設けられてい
る。
トランジスタＱ５は、そのベース電位が、抵抗Ｒ５によ
って電源Ｖｃｅ側にバイアスされるとともに、ダイオー
ドＤ２を介して出力ｏｕｔに接続されている。また、そ
のコレクタは、抵抗Ｒ４を介して位相分割段２のトラン
ジスタＱ３のコレクタに接続され【いる。さらに、その
工ばツタは、ダイオードＤ３．Ｄ４．Ｄ５をそれぞれ直
列に介して接地電位に接続されている。そして、ダイオ
ードＤ’３．Ｄ４．Ｄ５の順方向電圧などによって、一
定以上の電位がベースに与えられたときだけ、トランジ
スタＱ５をオン（ＯＮ）駆動してトランジスタＱ３のコ
レクタ電位を接地電位側にクランプする（引き下げる）
ように動作する。
って電源Ｖｃｅ側にバイアスされるとともに、ダイオー
ドＤ２を介して出力ｏｕｔに接続されている。また、そ
のコレクタは、抵抗Ｒ４を介して位相分割段２のトラン
ジスタＱ３のコレクタに接続され【いる。さらに、その
工ばツタは、ダイオードＤ３．Ｄ４．Ｄ５をそれぞれ直
列に介して接地電位に接続されている。そして、ダイオ
ードＤ’３．Ｄ４．Ｄ５の順方向電圧などによって、一
定以上の電位がベースに与えられたときだけ、トランジ
スタＱ５をオン（ＯＮ）駆動してトランジスタＱ３のコ
レクタ電位を接地電位側にクランプする（引き下げる）
ように動作する。
これにより、出力電圧■。が所定の制限電圧以上に跳ね
上がろうとすると、トランジスタＱ３のコレクタ電位が
クランプされてトランジスタＱ４゜Ｑｌが非導通化され
るようになる。この結果、同図（ｂ）に示すように、出
力電圧ｖ０の立ち上がり時におけるオーバシェードＡが
抑制されるようになる。この場合、そのオーバシュー）
ＡのＭｌレベルは、ダイオードＤ３．Ｄ４．Ｄ５の直列
接続数および抵抗Ｒ４、Ｒ５の値などによって任意に設
定することができる。
上がろうとすると、トランジスタＱ３のコレクタ電位が
クランプされてトランジスタＱ４゜Ｑｌが非導通化され
るようになる。この結果、同図（ｂ）に示すように、出
力電圧ｖ０の立ち上がり時におけるオーバシェードＡが
抑制されるようになる。この場合、そのオーバシュー）
ＡのＭｌレベルは、ダイオードＤ３．Ｄ４．Ｄ５の直列
接続数および抵抗Ｒ４、Ｒ５の値などによって任意に設
定することができる。
第３図は、第１図に示した構成を２人力ＮＡＮＤゲー）
Ｋ適用した例を示す。
Ｋ適用した例を示す。
この場合、２人力ＮＡＮＤゲートとしての動作をなす部
分は、同図（ａ）に示すように、トランジスタＱｌ〜Ｑ
４ 、 Ｑ６、ショットキー・バリア・ダイオードＤ６
〜ＤＩＯ１抵抗Ｒ１〜Ｒ３、Ｒ６〜Ｒ８などによって構
成されている。そして、立ち下がり時のオーバシュート
を抑制する部分は、わずか２つのダイオードＤ１．Ｄ２
によって構成されている。
分は、同図（ａ）に示すように、トランジスタＱｌ〜Ｑ
４ 、 Ｑ６、ショットキー・バリア・ダイオードＤ６
〜ＤＩＯ１抵抗Ｒ１〜Ｒ３、Ｒ６〜Ｒ８などによって構
成されている。そして、立ち下がり時のオーバシュート
を抑制する部分は、わずか２つのダイオードＤ１．Ｄ２
によって構成されている。
なお、ＧＮＤは接地電位を示す。また、ｉ ｎ １゜ｉ
ｎ２は論理入力を示す。
ｎ２は論理入力を示す。
同図（ｂ）はその２人力ＮＡＮＤゲートの回路記号を示
す。
す。
第４図は、第１図に示した構成をマスタースレーブ型の
Ｄ−７リツプフロツプに適用した例を示す。
Ｄ−７リツプフロツプに適用した例を示す。
この場合、Ｄ−７リツプフロツプとしての動作をなす部
分は、同図（ａ）に示すように、トランジスタＱ１〜Ｑ
４．Ｑ６．Ｑｌｌ〜Ｑ２０、ダイオードＤ６．Ｄ１１．
Ｄ２１〜Ｄ３９、抵抗Ｒ１〜Ｒ−，３’、 Ｒ６、Ｒ７
、Ｒ，１１〜Ｒ１７などによりて構成されている。そし
て、立ち下がり時のオーバシュートを抑制する部分は、
わずか２つずつのダイオードＤ１．Ｄ２によって構成さ
れている。
分は、同図（ａ）に示すように、トランジスタＱ１〜Ｑ
４．Ｑ６．Ｑｌｌ〜Ｑ２０、ダイオードＤ６．Ｄ１１．
Ｄ２１〜Ｄ３９、抵抗Ｒ１〜Ｒ−，３’、 Ｒ６、Ｒ７
、Ｒ，１１〜Ｒ１７などによりて構成されている。そし
て、立ち下がり時のオーバシュートを抑制する部分は、
わずか２つずつのダイオードＤ１．Ｄ２によって構成さ
れている。
このＤ−クリップフロップでは、出力電圧ｖ０の立ち下
がり時におけるオーバシュートが抑制されるとともに、
入力部３の保持状態が誤って反転させられることが確実
に防止されるようになっている。
がり時におけるオーバシュートが抑制されるとともに、
入力部３の保持状態が誤って反転させられることが確実
に防止されるようになっている。
なお、＋Ｑ、−Ｑはクリップフロップの出力端子、ＣＬ
Ｒはクリア一端子、ＰＲはプリセット端子、ＣＫはクロ
ック入力端子、Ｄはデータ入力端子をそれぞれ示す。
Ｒはクリア一端子、ＰＲはプリセット端子、ＣＫはクロ
ック入力端子、Ｄはデータ入力端子をそれぞれ示す。
同図（ｂ）はそのＤ−７リツプフロツプの回路記号を示
す。
す。
（１）出力電圧が太き（低下することによって位相分割
段のトランジスタのベース・エミッタ間電圧ＶＢＩが立
ち上がろうとするときに、そのペース・エミッタ間電圧
ＶＢＩを一定電圧以下にクランプするような電流バイパ
ス路を設けることにより、出力電圧のオーバシュート、
特に立ち下がり時のオーバクニートな確実に抑制できろ
ようになり、これにより回路素子の破壊や誤動作の発生
を防止できるようＫするとともに、論理回路の動作の高
速化も安全に行えるようになる、という効果が得られる
。
段のトランジスタのベース・エミッタ間電圧ＶＢＩが立
ち上がろうとするときに、そのペース・エミッタ間電圧
ＶＢＩを一定電圧以下にクランプするような電流バイパ
ス路を設けることにより、出力電圧のオーバシュート、
特に立ち下がり時のオーバクニートな確実に抑制できろ
ようになり、これにより回路素子の破壊や誤動作の発生
を防止できるようＫするとともに、論理回路の動作の高
速化も安全に行えるようになる、という効果が得られる
。
（２） これとともに、Ｌ（低レベル）出力時の論理
レベルを、一種のフィードパ、１り動作によつて、一定
かつ安定に保つことができるようになる、という効果が
得られる。
レベルを、一種のフィードパ、１り動作によつて、一定
かつ安定に保つことができるようになる、という効果が
得られる。
（３）さらに、入力部に保持回路を接続した場合には、
その入力部の保持状態が誤って反転させられるという恐
れをなくすことができる、という効果が得られる。
その入力部の保持状態が誤って反転させられるという恐
れをなくすことができる、という効果が得られる。
（４）さらにまた、Ｈ（高レベル）が出力されていると
きに出力を短絡したときの出力電流、いわゆるＩｏｓも
正確に測定することができる、という効果も得られる。
きに出力を短絡したときの出力電流、いわゆるＩｏｓも
正確に測定することができる、という効果も得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
以上、本発明者によってなされた発明をその背景となっ
た利用分野であるＴＴＬの技術に適用した場合について
説明したが、それに限定されるものではな（、例えばバ
イポーラＣ−ＭＯ８技術（日経マグロウヒル社刊行「日
経エレクトロニクス１９８５年３月２５日号」２０９〜
２２５頁参照）などＫも適用できる。少なくともバイポ
ーラ・トランジスタによる出力段と駆動段を有する条件
のものには適用できる。
た利用分野であるＴＴＬの技術に適用した場合について
説明したが、それに限定されるものではな（、例えばバ
イポーラＣ−ＭＯ８技術（日経マグロウヒル社刊行「日
経エレクトロニクス１９８５年３月２５日号」２０９〜
２２５頁参照）などＫも適用できる。少なくともバイポ
ーラ・トランジスタによる出力段と駆動段を有する条件
のものには適用できる。
第１図（ａｔ（ｂ）はこの発明の一実施例による論理回
路の構成および動作波形例を示す図、 第２図（ａｔ（ｂｌはこの発明のさらに改良された一実
施例による論理回路の構成および動作波形例を示す図、 第３図（ａ）（ｂ）はこの発明が適用された論理回路の
一例を示す回路とその論理記号を示す図、第４図（ａ）
（ｂ）はこの発明が適用された論理回路の別の例を示す
回路とその論理記号を示す図、第５図軸）（ｂ）は従来
の論理回路の構成および動作波形例を示す図である。 １・・・出力段、２・・・位相分割段、３・・・入力部
、Ｑｌ、Ｑ２・・・出力段１を構成する一対のバイポー
ラ・トランジスタ、Ｑ３・・・位相分割段２を構成する
バイポーラ・トランジスタ、 ＤＩ 、Ｄ２・・・電流
バイパス路を形成するダイオード、ｖｏ・・・出力電圧
、Ｚ・・・負荷。 代理人 弁理士 小 川 勝 男 第 １ 図 第 ２− 図 第 ３ 図 （ａ−） （１＞ 第 ４ 図 （Ｌ） （４＞ 第５図 ＋
路の構成および動作波形例を示す図、 第２図（ａｔ（ｂｌはこの発明のさらに改良された一実
施例による論理回路の構成および動作波形例を示す図、 第３図（ａ）（ｂ）はこの発明が適用された論理回路の
一例を示す回路とその論理記号を示す図、第４図（ａ）
（ｂ）はこの発明が適用された論理回路の別の例を示す
回路とその論理記号を示す図、第５図軸）（ｂ）は従来
の論理回路の構成および動作波形例を示す図である。 １・・・出力段、２・・・位相分割段、３・・・入力部
、Ｑｌ、Ｑ２・・・出力段１を構成する一対のバイポー
ラ・トランジスタ、Ｑ３・・・位相分割段２を構成する
バイポーラ・トランジスタ、 ＤＩ 、Ｄ２・・・電流
バイパス路を形成するダイオード、ｖｏ・・・出力電圧
、Ｚ・・・負荷。 代理人 弁理士 小 川 勝 男 第 １ 図 第 ２− 図 第 ３ 図 （ａ−） （１＞ 第 ４ 図 （Ｌ） （４＞ 第５図 ＋
Claims (1)
- 【特許請求の範囲】 １、電源の正側と負側の間に直列接続されることにより
出力段を構成する一対のバイポーラ・トランジスタと、
この一対のバイポーラ・トランジスタを相補的に導通駆
動する位相分割段を構成するバイポーラ・トランジスタ
とを備えた論理回路であって、上記位相分割段のバイポ
ーラ・トランジスタのベース側から上記出力段の出力側
に向けて電圧降下を伴う電流バイパス路を有するととも
に、このバイパス路における電圧降下の大きさが、上記
位相分割段のバイポーラ・トランジスタのベースからエ
ミッタを経て電源の負側に抜ける経路に生じる電圧降下
の大きさより小さくなるように設定されていることを特
徴とする論理回路。 ２、上記出力段の一対のバイポーラ・トランジスタの少
なくともＬ（低レベル）電位側のバイポーラ・トランジ
スタがショットキークランプ型のトランジスタであるこ
とを特徴とする特許請求の範囲第１項記載の論理回路。 ３、上記電流バイパス路が、互いに順方向に直列接続さ
れたｐｎ接合ダイオードとショットキー・バリア・ダイ
オードの２つのダイオードによって構成されていること
を特徴とする特許請求の範囲第１項または第２項記載の
論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131821A JPH0681038B2 (ja) | 1985-06-19 | 1985-06-19 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131821A JPH0681038B2 (ja) | 1985-06-19 | 1985-06-19 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61290820A true JPS61290820A (ja) | 1986-12-20 |
| JPH0681038B2 JPH0681038B2 (ja) | 1994-10-12 |
Family
ID=15066885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60131821A Expired - Lifetime JPH0681038B2 (ja) | 1985-06-19 | 1985-06-19 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681038B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034631A (en) * | 1989-02-24 | 1991-07-23 | Sgs-Thomson Microelectronics S.A. | TTL compatible output circuit with a high switching speed |
| EP0452747A2 (en) * | 1990-04-20 | 1991-10-23 | National Semiconductor Corporation | Ground bounce isolation network |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55143840A (en) * | 1979-04-26 | 1980-11-10 | Nec Corp | Logical operation circuit |
| JPS577633A (en) * | 1980-06-16 | 1982-01-14 | Nec Corp | Ttl circuit |
-
1985
- 1985-06-19 JP JP60131821A patent/JPH0681038B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55143840A (en) * | 1979-04-26 | 1980-11-10 | Nec Corp | Logical operation circuit |
| JPS577633A (en) * | 1980-06-16 | 1982-01-14 | Nec Corp | Ttl circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034631A (en) * | 1989-02-24 | 1991-07-23 | Sgs-Thomson Microelectronics S.A. | TTL compatible output circuit with a high switching speed |
| EP0452747A2 (en) * | 1990-04-20 | 1991-10-23 | National Semiconductor Corporation | Ground bounce isolation network |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0681038B2 (ja) | 1994-10-12 |
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