JPS6281120A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6281120A JPS6281120A JP60219171A JP21917185A JPS6281120A JP S6281120 A JPS6281120 A JP S6281120A JP 60219171 A JP60219171 A JP 60219171A JP 21917185 A JP21917185 A JP 21917185A JP S6281120 A JPS6281120 A JP S6281120A
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- JP
- Japan
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- transistor
- collector
- output
- base
- circuit
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
この発明は論理回路のショットキー・バリヤ・ダイオー
ド・トランジスタ（以下ショットキー・トランジスタと
称す）を用いた出力トランジスタにおいて、トランジス
タのベースとコレクタ間に挿入するクランプ回路をショ
ットキー・バリヤ・ダイオード（以下ショットキー・ダ
イオードと称す）と直列抵抗により構成したものである
。
ド・トランジスタ（以下ショットキー・トランジスタと
称す）を用いた出力トランジスタにおいて、トランジス
タのベースとコレクタ間に挿入するクランプ回路をショ
ットキー・バリヤ・ダイオード（以下ショットキー・ダ
イオードと称す）と直列抵抗により構成したものである
。
本発明は半導体装置に関し、特に、論理回路のローレベ
ル出力のマージンを増大しかつスイッチング速度の改善
を図った半導体装置に関する。
ル出力のマージンを増大しかつスイッチング速度の改善
を図った半導体装置に関する。
論理回路、例えばＴＴＬ論理回路の一例を第６図に示す
。すでに明らかなように、第６図の回路動作は概路次の
ようになる。即ち、入力電圧■。
。すでに明らかなように、第６図の回路動作は概路次の
ようになる。即ち、入力電圧■。
がハイ （Ｈ）レベルになると、入力トランジスタＴ□
のベース電流がトランジスタＴｒ！のベースに流入しト
ランジスタＴ、がターンオンし、出力段のトランジスタ
ＴＦ４がターンオンして出力Ｖ。Ｕアにロー（Ｌ）レベ
ルが得られる。逆に入力電圧がＬレベルになると、トラ
ンジスタ・ゲートを通してトランジスタＴｒ２のベース
電荷が引き抜かれトランジスタＴｒ２はターンオフする
。このときトランジスタＴｒ４のベース電荷は比較的低
いベース抵抗Ｒ８をとおして放電する。同時に終段より
以前にターンオフした前段のトランジスタＴ１のコレク
タに接続されているトランジスタＴｒ３が駆動される。
のベース電流がトランジスタＴｒ！のベースに流入しト
ランジスタＴ、がターンオンし、出力段のトランジスタ
ＴＦ４がターンオンして出力Ｖ。Ｕアにロー（Ｌ）レベ
ルが得られる。逆に入力電圧がＬレベルになると、トラ
ンジスタ・ゲートを通してトランジスタＴｒ２のベース
電荷が引き抜かれトランジスタＴｒ２はターンオフする
。このときトランジスタＴｒ４のベース電荷は比較的低
いベース抵抗Ｒ８をとおして放電する。同時に終段より
以前にターンオフした前段のトランジスタＴ１のコレク
タに接続されているトランジスタＴｒ３が駆動される。
バッファ段のトランジスタＴ、は出力トランジスタＴ
ｒ ａのコレクタ電位が低いあいだは強制的に、Ｔ、、
４のコレクタに大電流を流し込んでそのスイッチング速
度を早める作用をする。同時に出力端子に負荷溶量があ
ると、その負荷溶量をすみやかに充電して出力電圧を上
昇させＨレベルを得る。
ｒ ａのコレクタ電位が低いあいだは強制的に、Ｔ、、
４のコレクタに大電流を流し込んでそのスイッチング速
度を早める作用をする。同時に出力端子に負荷溶量があ
ると、その負荷溶量をすみやかに充電して出力電圧を上
昇させＨレベルを得る。
このように出力トランジスタはインバータ・トランジス
タとして機能するが、ＴＴＬ回路は通常、インバータ・
トランジスタがターンオンするとき飽和状態となる飽和
形回路が用いられる。即ち、ＴＴＬ回路の場合には本質
的にトランジスタが飽和に入る領域を用い、特に出力ト
ランジスタは次段に接続する負荷へのドライブ能力を高
めるためにベース電流を多口に供給している。そのため
ベース電流とコレクタ電流との関係を示すドライビング
ファクタが通常２〜３となっている。即ち、スイッチン
グ動作に必要なコレクタ電流の２〜３倍のベース電流を
流している。これがトランジスタのオン時、つまり出力
がＬレベルの時に飽和を深くし、ベース領域でのキャリ
アの蓄積を増大する原因となっている。その対策として
金拡散によりベース電荷のディスチャージを早めるよう
にしてきたがそれでもなおスイッチング時間に遅れを来
たすという問題がある。
タとして機能するが、ＴＴＬ回路は通常、インバータ・
トランジスタがターンオンするとき飽和状態となる飽和
形回路が用いられる。即ち、ＴＴＬ回路の場合には本質
的にトランジスタが飽和に入る領域を用い、特に出力ト
ランジスタは次段に接続する負荷へのドライブ能力を高
めるためにベース電流を多口に供給している。そのため
ベース電流とコレクタ電流との関係を示すドライビング
ファクタが通常２〜３となっている。即ち、スイッチン
グ動作に必要なコレクタ電流の２〜３倍のベース電流を
流している。これがトランジスタのオン時、つまり出力
がＬレベルの時に飽和を深くし、ベース領域でのキャリ
アの蓄積を増大する原因となっている。その対策として
金拡散によりベース電荷のディスチャージを早めるよう
にしてきたがそれでもなおスイッチング時間に遅れを来
たすという問題がある。
この問題を解決するために、第７図に示すように、順方
向電圧降下の低いショットキー・ダイオードをトランジ
スタのベースとコレクタ間に挿入したショットキー・ト
ランジスタを用いる方法がとられている。この場合の出
力段ショットキー・トランジスタの等価回路を第８図に
、その断面図を第９図に示す。図において、端子Ｂ、
ＣおよびＥはそれぞれ出力トランジスタＴＲ，のベース
、コレクタおよびエミッタ端子に対応する。ＳＢＤはシ
ョットキー・ダイオードでありクランプ回路（この場合
はクランプ素子）を構成する。この方法を採用した場合
には、第９図に示す如くショットキー・ダイオードＳＢ
ＤがベースＢの下方の拡散層に隣接して形成されるため
、コレクタ電位Ｖ、は、クランプ回路に抵抗が存在しな
いので、Ｖ（＝ Ｖｌｌｉ−ＶＦ Ｔ！り’ｌ ７プさ
れる。ココでＶＩＥは第８図等価回路のトランジスタの
ベース・エミッタ間電圧である。例えば、ＶＩＩＦ−０
，８Ｖ、Ｖ、−０，４Ｖとすると、Ｖｃは０．４Ｖとな
り、第１０図に一点鎖線で示す直線■の如く、０．４
Ｖから立上がり、飽和に係る問題は解決され、スイッチ
ング速度の遅れを解消してきた。尚、第１０図の点線で
示す直線■は第６図に示すＳＢＤクランプがない場合の
１．−ＶＣ特性である。
向電圧降下の低いショットキー・ダイオードをトランジ
スタのベースとコレクタ間に挿入したショットキー・ト
ランジスタを用いる方法がとられている。この場合の出
力段ショットキー・トランジスタの等価回路を第８図に
、その断面図を第９図に示す。図において、端子Ｂ、
ＣおよびＥはそれぞれ出力トランジスタＴＲ，のベース
、コレクタおよびエミッタ端子に対応する。ＳＢＤはシ
ョットキー・ダイオードでありクランプ回路（この場合
はクランプ素子）を構成する。この方法を採用した場合
には、第９図に示す如くショットキー・ダイオードＳＢ
ＤがベースＢの下方の拡散層に隣接して形成されるため
、コレクタ電位Ｖ、は、クランプ回路に抵抗が存在しな
いので、Ｖ（＝ Ｖｌｌｉ−ＶＦ Ｔ！り’ｌ ７プさ
れる。ココでＶＩＥは第８図等価回路のトランジスタの
ベース・エミッタ間電圧である。例えば、ＶＩＩＦ−０
，８Ｖ、Ｖ、−０，４Ｖとすると、Ｖｃは０．４Ｖとな
り、第１０図に一点鎖線で示す直線■の如く、０．４
Ｖから立上がり、飽和に係る問題は解決され、スイッチ
ング速度の遅れを解消してきた。尚、第１０図の点線で
示す直線■は第６図に示すＳＢＤクランプがない場合の
１．−ＶＣ特性である。
しかしながら、第１０図に示すように、この方法では、
Ｌレベルの立ち上がり点の電位は上がるが、コレクタ抵
抗Ｒ０は構造上一義的に決まるものであり（Ｒｏ＝ａ＋
ｂ＋ｃ）変らない。そのため、コレクタの出力はショッ
トキー・ダイオードＳＢＤの■２分高電位方向にシフト
した直線■の如きＩｃ−■。特性をもつ、つまり、トラ
ンジスタの飽和を抑止しようとすると、出力電圧の■、
レベルｖ。Ｌの最大値（ＶＯＬＭＡＸ ＝ ０．５ Ｖ
） ニ対するマージンが減少してしまうという問題があ
った。
Ｌレベルの立ち上がり点の電位は上がるが、コレクタ抵
抗Ｒ０は構造上一義的に決まるものであり（Ｒｏ＝ａ＋
ｂ＋ｃ）変らない。そのため、コレクタの出力はショッ
トキー・ダイオードＳＢＤの■２分高電位方向にシフト
した直線■の如きＩｃ−■。特性をもつ、つまり、トラ
ンジスタの飽和を抑止しようとすると、出力電圧の■、
レベルｖ。Ｌの最大値（ＶＯＬＭＡＸ ＝ ０．５ Ｖ
） ニ対するマージンが減少してしまうという問題があ
った。
即ち、従来のショットキー・トランジスタを用いた出力
トランジスタの構成ではスイッチング速度の改善は図れ
るが、一方ではＳＢＤやベース・エミッタ間の順方向電
圧のバラツキによって■。Ｌのマージンが減少してしま
うという問題がある。
トランジスタの構成ではスイッチング速度の改善は図れ
るが、一方ではＳＢＤやベース・エミッタ間の順方向電
圧のバラツキによって■。Ｌのマージンが減少してしま
うという問題がある。
このことは、製造者側にとって製造バラツキの許容範囲
が狭くなることであり、歩留りの低下、つまりコストの
上昇につながり、またユーザ側にとっても動作マージン
の減少となるため、装置の回路設計においても、プリン
ト基板上のレイアウトにおいても自由度が減少していた
。
が狭くなることであり、歩留りの低下、つまりコストの
上昇につながり、またユーザ側にとっても動作マージン
の減少となるため、装置の回路設計においても、プリン
ト基板上のレイアウトにおいても自由度が減少していた
。
〔問題点を解決するための手段および作用〕本発明は上
述した問題点を解決した半導体装置を提供することにあ
り、その手段は、ショットキー・トランジスタを用いて
論理回路を構成した半導体装置において、前記ショット
キー・トランジスタのコレクタ電位をクランプするため
にコレクタ・ベース間に挿入されるクランプ回路をショ
ットキー・ダイオードとこれに接続された直列抵抗によ
り構成し、コレクタ抵抗を前記直列抵抗により抵抗分割
したことを特徴とする。
述した問題点を解決した半導体装置を提供することにあ
り、その手段は、ショットキー・トランジスタを用いて
論理回路を構成した半導体装置において、前記ショット
キー・トランジスタのコレクタ電位をクランプするため
にコレクタ・ベース間に挿入されるクランプ回路をショ
ットキー・ダイオードとこれに接続された直列抵抗によ
り構成し、コレクタ抵抗を前記直列抵抗により抵抗分割
したことを特徴とする。
第１図は本発明に係る半導体装置におけるショットキー
・トランジスタを用いた出力トランジスタの等価回路図
である。本発明の半導体装置は、第１図に示す如き等価
回路を有するショットキー・トランジスタを第７図に示
すＴＴＬ論理回路の、特に出力トランジスタに適用した
ものである。従って、第１図における端子Ｂ、Ｃおよび
Ｅはそれぞれ出力トランジスタのベース、コレクタおよ
びエミッタ端子を示す。図から明らかなように、コレク
タ電圧■。を適切にクランプするために、ショットキー
・ダイオードＳＢＤとこれに直列接続された抵抗Ｒ３か
らなるクランプ回路をベースとコレクタ間に挿入する。
・トランジスタを用いた出力トランジスタの等価回路図
である。本発明の半導体装置は、第１図に示す如き等価
回路を有するショットキー・トランジスタを第７図に示
すＴＴＬ論理回路の、特に出力トランジスタに適用した
ものである。従って、第１図における端子Ｂ、Ｃおよび
Ｅはそれぞれ出力トランジスタのベース、コレクタおよ
びエミッタ端子を示す。図から明らかなように、コレク
タ電圧■。を適切にクランプするために、ショットキー
・ダイオードＳＢＤとこれに直列接続された抵抗Ｒ３か
らなるクランプ回路をベースとコレクタ間に挿入する。
挿入にあたっては、Ｒ１とコレクタ抵抗Ｒ，およびＲ２
との間で最適な組合せ々なるように抵抗値を設定する必
要がある。
との間で最適な組合せ々なるように抵抗値を設定する必
要がある。
これを以下に説明する。
第２図等価回路において、コレクタ出力電圧ｖｏは次の
如くなる。即ち、 Ｖｏ＝ Ｖａｔ ＶＦ Ｒ３（Ｉ ｓ Ｉ ｏ／
ｈｒＥ）＋Ｒ，Ｉ０・・・・・・ （１） ここで、ＶＩＥはベース・エミッタ間電圧、ｖＦはショ
ットキー・ダイオードＳＢＤの電圧降下、Ｉ、はベース
電流、■。はコレクタ電流である。
如くなる。即ち、 Ｖｏ＝ Ｖａｔ ＶＦ Ｒ３（Ｉ ｓ Ｉ ｏ／
ｈｒＥ）＋Ｒ，Ｉ０・・・・・・ （１） ここで、ＶＩＥはベース・エミッタ間電圧、ｖＦはショ
ットキー・ダイオードＳＢＤの電圧降下、Ｉ、はベース
電流、■。はコレクタ電流である。
マタ、トランジスタが飽和領域に入るときのコレクタ電
流の最大値をＩｏ□やは次の関係式から得られる。即ち
、 Ｖ＠ｃ＝Ｖｒ＋Ｒｓ（Ｉｓ−１ｏ／ｈｒｔ）十Ｒｚ（１
Ｂ−１゜／ｈＦＥ’＋１゜）・・・ （２１１５ここで
、Ｖｌｅはコレクタ・エミッタ間電圧である。
流の最大値をＩｏ□やは次の関係式から得られる。即ち
、 Ｖ＠ｃ＝Ｖｒ＋Ｒｓ（Ｉｓ−１ｏ／ｈｒｔ）十Ｒｚ（１
Ｂ−１゜／ｈＦＥ’＋１゜）・・・ （２１１５ここで
、Ｖｌｅはコレクタ・エミッタ間電圧である。
今、Ｖｍｔ＝ ＶＪＩＣ＝ ０．８ Ｖ、 ＶＦ ＝
０．４ Ｖ。
０．４ Ｖ。
ｔ＋ｙｔ ＝ １００． Ｒｔ ＝ ２Ω、Ｒｔ＝５
Ω、１．＝２ｍＡとしたとき、Ｒ３とＶ。およびＩ。Ｗ
ＡＸの関係は（１）式および（２）式から次の如くなる
。
Ω、１．＝２ｍＡとしたとき、Ｒ３とＶ。およびＩ。Ｗ
ＡＸの関係は（１）式および（２）式から次の如くなる
。
（３）および（４）式の関係に基づいて、第５図に出力
トランジスタのｒ、−ｖｃ特性を示す。図から明らかな
ように直列抵抗Ｒ３のコレクタ出力Ｖ、への影響は直線
ｎｌａ、ｔ［ｓおよび■、で示される。
トランジスタのｒ、−ｖｃ特性を示す。図から明らかな
ように直列抵抗Ｒ３のコレクタ出力Ｖ、への影響は直線
ｎｌａ、ｔ［ｓおよび■、で示される。
即ち、前述の各々の値と、抵抗Ｒ１が１００．５０゜お
よび１０Ωの場合について（１）式から求めたものであ
る。ここで直線１１１ａ、ｌ１ｌａおよび■。はそれぞ
れＲ３が１００．５０．および１０Ωに対応する。
よび１０Ωの場合について（１）式から求めたものであ
る。ここで直線１１１ａ、ｌ１ｌａおよび■。はそれぞ
れＲ３が１００．５０．および１０Ωに対応する。
また、点Ａ、 ＢおよびＣは飽和領域に入る電流値ｌｏ
１．ｌＡ、ｌの値である。前述したように直線■は第６
図に示す従来回路であって、ショットキー・トランジス
タを用いない場合、直線■は第７図に示す従来回路であ
って、従来のショットキー・トランジスタを用いた場合
である。尚、直線■の左側領域がトランジスタの飽和領
域である。
１．ｌＡ、ｌの値である。前述したように直線■は第６
図に示す従来回路であって、ショットキー・トランジス
タを用いない場合、直線■は第７図に示す従来回路であ
って、従来のショットキー・トランジスタを用いた場合
である。尚、直線■の左側領域がトランジスタの飽和領
域である。
次に示す表は第５図に示すグラフの要点をまとめたもの
である。
である。
表から明らかなように、また、直線［１１ａ 、 ｔ
［Ｉｍ 。
［Ｉｍ 。
■。の傾斜からも明らかなように、コレクタの実効抵抗
は減少している。これは、第１図の点Ｐにおいて、クラ
ンプ回路（ＳＢＤ＋Ｒ１）から点Ｐに流入する電流がベ
ース電流Ｉ、の変化につれて変化し、Ｒ３での電圧降下
も変化するためである。
は減少している。これは、第１図の点Ｐにおいて、クラ
ンプ回路（ＳＢＤ＋Ｒ１）から点Ｐに流入する電流がベ
ース電流Ｉ、の変化につれて変化し、Ｒ３での電圧降下
も変化するためである。
この場合、クランプ回路を流れる電流が少な（なってく
るとＲ５による電圧降下も減少し、その結果点Ｐのレベ
ルが実効的に上昇し見かけ上コレクタ抵抗は減少するよ
うに見える。
るとＲ５による電圧降下も減少し、その結果点Ｐのレベ
ルが実効的に上昇し見かけ上コレクタ抵抗は減少するよ
うに見える。
第２〜４図は第１図等価回路からなる半導体装置の断面
図である。第１図等価回路の抵抗Ｒ＋＋ＲｔおよびＲ１
は、第２図および第４図ではＲ１＝ａ＋ｂ、Ｒ＊ ＝ｃ
、Ｒ３＝ｄと等価であり、第３図ではＲ，＝ａ、Ｒ，＝
ｂ＋ｃ、Ｒ，＝ｄと等価である。第２図はショットキー
・ダイオードＳＢＤをコレクタ拡散の左側に設けた場合
であり、第３図は右側に設けた場合である。また、第４
図は第２図を対にして設けた場合である。いずれの場合
においても、所定の内部抵抗値ａ、ｂ、ｃを得るために
ベースＢから離れた位置に設けている。
図である。第１図等価回路の抵抗Ｒ＋＋ＲｔおよびＲ１
は、第２図および第４図ではＲ１＝ａ＋ｂ、Ｒ＊ ＝ｃ
、Ｒ３＝ｄと等価であり、第３図ではＲ，＝ａ、Ｒ，＝
ｂ＋ｃ、Ｒ，＝ｄと等価である。第２図はショットキー
・ダイオードＳＢＤをコレクタ拡散の左側に設けた場合
であり、第３図は右側に設けた場合である。また、第４
図は第２図を対にして設けた場合である。いずれの場合
においても、所定の内部抵抗値ａ、ｂ、ｃを得るために
ベースＢから離れた位置に設けている。
従来の断面図である第９図と比較すれば明らかな如く、
従来は必然的に定まるコレクタ抵抗Ｒ０（第８図参照）
のみであり、クランプ回路に抵抗を設けないためにベー
スＢに隣接してショットキー・ダイオードＳＢＤが設け
られていた。また、金属配線層としては、第１層目はベ
ース、エミッタ、コレクタ等の電極により形成され、第
２層目は上記各電極への配線により形成される。
従来は必然的に定まるコレクタ抵抗Ｒ０（第８図参照）
のみであり、クランプ回路に抵抗を設けないためにベー
スＢに隣接してショットキー・ダイオードＳＢＤが設け
られていた。また、金属配線層としては、第１層目はベ
ース、エミッタ、コレクタ等の電極により形成され、第
２層目は上記各電極への配線により形成される。
以上説明したように、ショットキー・トランジスタを用
いた出力段において、コレクタ電位のクランプ回路を最
適値に組合せたショットキー・ダイオードと直列抵抗に
より構成することによって、コレクタ出力のローレベル
からの立上りの電位を下げることができるばかりでなく
、出力側から見た実効的なコレクタ抵抗を減少すること
が可能となる。その結果、Ｌレベル出力■。Ｌのマージ
ンを大幅に増大することができる。この場合、コレクタ
電位のクランプは行われているので、トランジスタの飽
和によるスイッチング速度の遅れも同時に抑止すること
ができる。
いた出力段において、コレクタ電位のクランプ回路を最
適値に組合せたショットキー・ダイオードと直列抵抗に
より構成することによって、コレクタ出力のローレベル
からの立上りの電位を下げることができるばかりでなく
、出力側から見た実効的なコレクタ抵抗を減少すること
が可能となる。その結果、Ｌレベル出力■。Ｌのマージ
ンを大幅に増大することができる。この場合、コレクタ
電位のクランプは行われているので、トランジスタの飽
和によるスイッチング速度の遅れも同時に抑止すること
ができる。
上述した実施例はＴＴＬ論理回路についてなされたが、
本発明は勿論、ＥＣＬ論理回路にも適用し得ることは明
らかである。
本発明は勿論、ＥＣＬ論理回路にも適用し得ることは明
らかである。
本発明によれば、論理回路のコレクタ出力のローレベル
からの立上りの電位が下がり、かつ出力側から見た実効
的なコレクタ抵抗が減少するので、Ｌレベル出力のマー
ジンが大幅に増大し、かつコレクタ電位のクランプによ
ってトランジスタの飽和によるスイッチング速度の遅れ
も同時に抑止することができる。
からの立上りの電位が下がり、かつ出力側から見た実効
的なコレクタ抵抗が減少するので、Ｌレベル出力のマー
ジンが大幅に増大し、かつコレクタ電位のクランプによ
ってトランジスタの飽和によるスイッチング速度の遅れ
も同時に抑止することができる。
第１図は、本発明に係る半導体装置のショットキー・ト
ランジスタを用いた出力トランジスタの等価回路図、 第２図は、第１図等価回路の一実施例断面図、第３図は
、第１図等価回路の他の実施例断面図、第４図は、第１
図等価回路のさらに他の実施例断面図、 第５図は、本発明に係る出力トランジスタのコレクタ電
流−コレクタ電圧特性、 第６図は、従来のＴＴＬ論理回路の一例、第７図は、シ
ョットキー・トランジスタを用いたＴＴＬ論理回路の一
例、 第８図は、従来のショットキー・トランジスタを用いた
出力トランジスタの等価回路図、第９図は、第８図等価
回路の断面図、および第１θ図は、従来の出力トランジ
スタのコレクタ電流−コレクタ電圧特性である。 （符号の説明）
ランジスタを用いた出力トランジスタの等価回路図、 第２図は、第１図等価回路の一実施例断面図、第３図は
、第１図等価回路の他の実施例断面図、第４図は、第１
図等価回路のさらに他の実施例断面図、 第５図は、本発明に係る出力トランジスタのコレクタ電
流−コレクタ電圧特性、 第６図は、従来のＴＴＬ論理回路の一例、第７図は、シ
ョットキー・トランジスタを用いたＴＴＬ論理回路の一
例、 第８図は、従来のショットキー・トランジスタを用いた
出力トランジスタの等価回路図、第９図は、第８図等価
回路の断面図、および第１θ図は、従来の出力トランジ
スタのコレクタ電流−コレクタ電圧特性である。 （符号の説明）
Claims (1)
- １、ショットキー・バリヤ・ダイオード・トランジスタ
を用いて論理回路を構成した半導体装置において、該シ
ョットキー・バリヤ・ダイオードトランジスタのコレク
タ電位をクランプするためにコレクタ・ベース間に挿入
されるクランプ回路をショットキー・バリヤ・ダイオー
ドと直列抵抗により構成し、コレクタ抵抗を該直列抵抗
により抵抗分割したことを特徴とする半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60219171A JPS6281120A (ja) | 1985-10-03 | 1985-10-03 | 半導体装置 |
| EP86905928A EP0238671B1 (en) | 1985-10-03 | 1986-10-03 | Semiconductor device |
| KR1019870700469A KR920003011B1 (ko) | 1985-10-03 | 1986-10-03 | 반도체 장치 |
| DE8686905928T DE3683037D1 (de) | 1985-10-03 | 1986-10-03 | Halbleiteranordnung. |
| PCT/JP1986/000505 WO1987002182A1 (fr) | 1985-10-03 | 1986-10-03 | Dispositif a semi-conducteurs |
| US07/333,756 US4943742A (en) | 1985-10-03 | 1989-04-04 | Schottky barrier diode clamp transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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