JPH0261820B2 - - Google Patents
Info
- Publication number
- JPH0261820B2 JPH0261820B2 JP57121587A JP12158782A JPH0261820B2 JP H0261820 B2 JPH0261820 B2 JP H0261820B2 JP 57121587 A JP57121587 A JP 57121587A JP 12158782 A JP12158782 A JP 12158782A JP H0261820 B2 JPH0261820 B2 JP H0261820B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- emitter
- voltage
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、電流切換型論理回路に関する。
エミツタを相互に接続したトランジスタ対で、
一方のトランジスタのベースを入力端子INに、
他方のトランジスタのベースを基準電圧源VREFに
接続した、所謂電流切換型論理回路の一例を、第
１図に示す。同図で、入力端子INの入力レベル
ＶINが、基準電圧源VREFの電圧レベルVRより低
い場合、トランジスタQ1はオフ（OFF）し、ト
ランジスタQ2がオン（ON）する。この時、トラ
ンジスタON時のベース＝エミツタ電圧をVFとす
ると、トランジスタQ1と、トランジスタQ2のエ
ミツタ接続点の電位VEは、VE＝VR−VFに固定さ
れ、入力レベルVINとは無関係となる。従つて、
入力レベルVINが非常に低くく、例えば接地電位
φ〔ｖ〕である様な時には、トランジスタQ1のベ
ース＝エミツタ接合にVIN−VE＝VF−VR（＜０）
なる逆方向電圧が加わる。
一方のトランジスタのベースを入力端子INに、
他方のトランジスタのベースを基準電圧源VREFに
接続した、所謂電流切換型論理回路の一例を、第
１図に示す。同図で、入力端子INの入力レベル
ＶINが、基準電圧源VREFの電圧レベルVRより低
い場合、トランジスタQ1はオフ（OFF）し、ト
ランジスタQ2がオン（ON）する。この時、トラ
ンジスタON時のベース＝エミツタ電圧をVFとす
ると、トランジスタQ1と、トランジスタQ2のエ
ミツタ接続点の電位VEは、VE＝VR−VFに固定さ
れ、入力レベルVINとは無関係となる。従つて、
入力レベルVINが非常に低くく、例えば接地電位
φ〔ｖ〕である様な時には、トランジスタQ1のベ
ース＝エミツタ接合にVIN−VE＝VF−VR（＜０）
なる逆方向電圧が加わる。
一方、最近の高速論理回路に於いては、高速化
の為、ベース幅が極端に狭く、従つて、比較的低
いベース＝エミツタ逆方向電圧BVBEの印加で容
易にブレークダウンやパンチスルーを生ずるか
ら、基準電圧レベルVRの値によつては、BVBE＜
VR−VFとなり、トランジスタQ1のエミツタか
ら、ベースに向つて急激に電流が流れ、素子の破
壊や、動作不全の原因となり得る。
の為、ベース幅が極端に狭く、従つて、比較的低
いベース＝エミツタ逆方向電圧BVBEの印加で容
易にブレークダウンやパンチスルーを生ずるか
ら、基準電圧レベルVRの値によつては、BVBE＜
VR−VFとなり、トランジスタQ1のエミツタか
ら、ベースに向つて急激に電流が流れ、素子の破
壊や、動作不全の原因となり得る。
上記の様な、過大な逆方向電圧の印加を防止す
る為、第２図に示す様なダイオードスイツチが従
来より用いられている。同図で、入力端子が接地
レベル迄下つた場合、ダイオードD1には抵抗RB〓
を通してON電流が流れ、トランジスタQ1のベー
ス電位は2VF以下にはならない。従つて、トラン
ジスタQ1のベース＝エミツタ逆方向電圧は2VF−
VR＋VF＝3VF−VRとなり、余程高いVRを加えな
い限りトランジスタQ1のエミツタ＝ベース接合
がブレークダウン等を起こす事はなくなる。
る為、第２図に示す様なダイオードスイツチが従
来より用いられている。同図で、入力端子が接地
レベル迄下つた場合、ダイオードD1には抵抗RB〓
を通してON電流が流れ、トランジスタQ1のベー
ス電位は2VF以下にはならない。従つて、トラン
ジスタQ1のベース＝エミツタ逆方向電圧は2VF−
VR＋VF＝3VF−VRとなり、余程高いVRを加えな
い限りトランジスタQ1のエミツタ＝ベース接合
がブレークダウン等を起こす事はなくなる。
しかしながら、第２図の回路では、基準電圧
VRの選び方次第では未だブレークダウンの可能
性は残る事、又、入力レベルVINが高く、トラン
ジスタQ2ベース：エミツタに高い逆方向電圧が
加わる場合には適用できない事等の問題があり、
回路設計上の制約を与えている。
VRの選び方次第では未だブレークダウンの可能
性は残る事、又、入力レベルVINが高く、トラン
ジスタQ2ベース：エミツタに高い逆方向電圧が
加わる場合には適用できない事等の問題があり、
回路設計上の制約を与えている。
本発明の目的は、上述のトランジスタのベース
＝エミツタ逆方向電圧印加による動作不全を防止
すると共に、従来回路にあつた回路設計上の制約
を取り除き、入力端子側でも、基準電圧側でも適
用できる等汎用性を備えた回路を提供するもので
ある。
＝エミツタ逆方向電圧印加による動作不全を防止
すると共に、従来回路にあつた回路設計上の制約
を取り除き、入力端子側でも、基準電圧側でも適
用できる等汎用性を備えた回路を提供するもので
ある。
上記目的の為、本発明は、エミツタを相互に結
合した第１及び第２のトランジスタにより構成さ
れる電流切換型論理回路に於いて、該第１のトラ
ンジスタのベースに、第３のトランジスタのエミ
ツタを接続し、該第３のトランジスタのベース
を、該第１及び第２のトランジスタのエミツタ共
通接続点に接続し、更に該第３のトランジスタの
コレクタを高位側電源に接続すると共に、該第３
のトランジスタのエミツタを適当な抵抗を介して
入力端子又は基準電源を接続した事を特徴とす
る。
合した第１及び第２のトランジスタにより構成さ
れる電流切換型論理回路に於いて、該第１のトラ
ンジスタのベースに、第３のトランジスタのエミ
ツタを接続し、該第３のトランジスタのベース
を、該第１及び第２のトランジスタのエミツタ共
通接続点に接続し、更に該第３のトランジスタの
コレクタを高位側電源に接続すると共に、該第３
のトランジスタのエミツタを適当な抵抗を介して
入力端子又は基準電源を接続した事を特徴とす
る。
本発明第３図に示す実施例を用いて説明する。
第３図ａにおける本発明の第一の実施例において
は、エミツタがトランジスタQ1のベースに接続
し、ベースがそのエミツタに接続し、コレクタが
電源VCCに接続されたトランジスタQ3を設けるこ
とによつて、入力端子IN側のトランジスタQ1の
エミツタ＝ベース逆電圧保護を行なう実施例であ
る。同図で、入力端子INの入力レベル、VINが低
下し、トランジスタQ1のベース＝エミツタ逆方
向電圧が、トランジスタQ3のベース＝エミツタ
順方向電圧VFに等しくなると、トランジスタQ3
がオンして、トランジスタQ3のエミツタ電流が、
電流制限抵抗RB1を通つて、入力端子IINから流
出する。従つて、トランジスタQ1のベース＝エ
ミツタ逆方向電圧はVF以上にならない。尚、ト
ランジスタQ3のエミツタ電流IE3は、 IE3＝（VR−2VF−VIN）／RB1 となる。
第３図ａにおける本発明の第一の実施例において
は、エミツタがトランジスタQ1のベースに接続
し、ベースがそのエミツタに接続し、コレクタが
電源VCCに接続されたトランジスタQ3を設けるこ
とによつて、入力端子IN側のトランジスタQ1の
エミツタ＝ベース逆電圧保護を行なう実施例であ
る。同図で、入力端子INの入力レベル、VINが低
下し、トランジスタQ1のベース＝エミツタ逆方
向電圧が、トランジスタQ3のベース＝エミツタ
順方向電圧VFに等しくなると、トランジスタQ3
がオンして、トランジスタQ3のエミツタ電流が、
電流制限抵抗RB1を通つて、入力端子IINから流
出する。従つて、トランジスタQ1のベース＝エ
ミツタ逆方向電圧はVF以上にならない。尚、ト
ランジスタQ3のエミツタ電流IE3は、 IE3＝（VR−2VF−VIN）／RB1 となる。
以上の様に、本発明によれば、トランジスタの
ベース＝エミツタ逆方向電圧を検知し、同電圧
を、ある値以上にならない様直接クランプする
為、どの様な基準電圧VRを用いても同様の効果
を発揮する。
ベース＝エミツタ逆方向電圧を検知し、同電圧
を、ある値以上にならない様直接クランプする
為、どの様な基準電圧VRを用いても同様の効果
を発揮する。
第３図ｂにおける本発明の他の実施例ではトラ
ンジスタQ3を差動部のトランジスタQ2側に設け
て基準電圧側のトランジスタQ2のベース＝エミ
ツタ逆電圧保護を行なうようにしている。同図の
如く、トランジスタQ3により、トランジスタQ2
のベース＝エミツタ逆電圧をVF以上にならない
様にクランプし、トランジスタQ3のON電流は、
抵抗RB2を介して、基準電圧源、VREFに流出する。
ンジスタQ3を差動部のトランジスタQ2側に設け
て基準電圧側のトランジスタQ2のベース＝エミ
ツタ逆電圧保護を行なうようにしている。同図の
如く、トランジスタQ3により、トランジスタQ2
のベース＝エミツタ逆電圧をVF以上にならない
様にクランプし、トランジスタQ3のON電流は、
抵抗RB2を介して、基準電圧源、VREFに流出する。
更に、第４図に、入力側及び基準電圧側相方の
トランジスタを過大なベース＝エミツタ逆方向電
圧印加から防止する事を目的とした他の実施例
で、トランジスタQ3，Q4により、トランジスタ
Q1，Q2のベース＝エミツタ逆方向電圧をクラン
プしている。尚、トランジスタQ4のエミツタ電
流制限抵抗は、基準電圧発生用抵抗R1，R2の内、
抵抗R2にて代用している。
トランジスタを過大なベース＝エミツタ逆方向電
圧印加から防止する事を目的とした他の実施例
で、トランジスタQ3，Q4により、トランジスタ
Q1，Q2のベース＝エミツタ逆方向電圧をクラン
プしている。尚、トランジスタQ4のエミツタ電
流制限抵抗は、基準電圧発生用抵抗R1，R2の内、
抵抗R2にて代用している。
以上の様に、本発明によれば、基準電源電圧の
値の如何に係らず、又、入力端子側、基準電源側
何れのトランジスタに対しても適用し得る汎用性
の高いベース＝エミツタ逆方向電圧抑制を行なう
事が出来る。
値の如何に係らず、又、入力端子側、基準電源側
何れのトランジスタに対しても適用し得る汎用性
の高いベース＝エミツタ逆方向電圧抑制を行なう
事が出来る。
本発明は、Ｃ−MOSICの出力を入力とする電
流切換型論理回路の様に、入力レベルが高位側電
源電圧値から接地レベルまで、大きく振れる様な
場合に、入力部分のトランジスタに過大なエミツ
タ＝ベース逆方向電圧が加わる事を有効に防止で
きる為、各種IC混用システムに使用する電流切
換型論理ICに特に好適である。
流切換型論理回路の様に、入力レベルが高位側電
源電圧値から接地レベルまで、大きく振れる様な
場合に、入力部分のトランジスタに過大なエミツ
タ＝ベース逆方向電圧が加わる事を有効に防止で
きる為、各種IC混用システムに使用する電流切
換型論理ICに特に好適である。
尚以上の説明では、単一入力について述べた
が、多入力及び、相補入力を有する場合でも同様
に適用し得る事は明らかである。
が、多入力及び、相補入力を有する場合でも同様
に適用し得る事は明らかである。
第１図および第２図は従来の回路を示す図、第
３図ａ，ｂおよび第４図は本発明の実施例を示す
図である。 IN：入力端子、VREF：基準電圧源、RL：負荷
抵抗、Io：定電流源、Q1〜Q4：トランジスタ、
Di：ダイオード、RB〓〜RB2：電流制限用抵抗、
Vcc：高位側電圧源、R1，R2：基準電圧発生用
抵抗。
３図ａ，ｂおよび第４図は本発明の実施例を示す
図である。 IN：入力端子、VREF：基準電圧源、RL：負荷
抵抗、Io：定電流源、Q1〜Q4：トランジスタ、
Di：ダイオード、RB〓〜RB2：電流制限用抵抗、
Vcc：高位側電圧源、R1，R2：基準電圧発生用
抵抗。
Claims (1)
- １ エミツタを相互に結合した第１及び第２のト
ランジスタにより構成される電流切換型論理回路
に於いて、該第１のトランジスタのベースに第３
のトランジスタのエミツタを接続し、該第３のト
ランジスタのベースを該第１及び第２のトランジ
スタのエミツタ共通接続点に接続し、該第３のト
ランジスタのコレクタを高位側電源に接続すると
共に、前記第１のトランジスタのベースと該第３
のトランジスタのエミツタ共通接続点を、所定の
抵抗を介して、入力端子又は基準電圧源に接続し
た事を特徴とする電流切換型論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121587A JPS5912626A (ja) | 1982-07-13 | 1982-07-13 | 電流切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121587A JPS5912626A (ja) | 1982-07-13 | 1982-07-13 | 電流切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5912626A JPS5912626A (ja) | 1984-01-23 |
| JPH0261820B2 true JPH0261820B2 (ja) | 1990-12-21 |
Family
ID=14814930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57121587A Granted JPS5912626A (ja) | 1982-07-13 | 1982-07-13 | 電流切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5912626A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029007A (ja) * | 1983-07-27 | 1985-02-14 | Mitsubishi Electric Corp | 出力回路 |
| JP3159948B2 (ja) * | 1997-08-21 | 2001-04-23 | トリテック有限会社 | 食品ラップ布 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175856A (ja) * | 1982-04-07 | 1983-10-15 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1982
- 1982-07-13 JP JP57121587A patent/JPS5912626A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175856A (ja) * | 1982-04-07 | 1983-10-15 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5912626A (ja) | 1984-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0261820B2 (ja) | ||
| JP3499578B2 (ja) | 半導体集積回路 | |
| JPS6281120A (ja) | 半導体装置 | |
| JPH02246613A (ja) | 静電破壊保護回路 | |
| JP2544826B2 (ja) | 半導体集積回路 | |
| JP2001128370A (ja) | 電源逆接続保護回路 | |
| JP2592990B2 (ja) | 電圧制御回路 | |
| JPH0513064Y2 (ja) | ||
| JPH01137822A (ja) | 半導体集積回路 | |
| JPH0359609B2 (ja) | ||
| JPH0458205B2 (ja) | ||
| JP2710362B2 (ja) | ３値論理回路 | |
| US4189738A (en) | Semiconductor integrated circuit device | |
| JP2878817B2 (ja) | 静電保護回路 | |
| JP2998368B2 (ja) | Ｔｔｌ論理回路 | |
| JPS5853523B2 (ja) | ヒセンケイインピ−ダンスカイロ | |
| JPS6198015A (ja) | 電源電圧クランプ回路 | |
| JPS6271329A (ja) | 半導体集積回路 | |
| JPS6047747B2 (ja) | 誤動作防止回路 | |
| JPS6057769B2 (ja) | 電気回路 | |
| JPH025042B2 (ja) | ||
| JPS5989034A (ja) | 入力回路 | |
| JPH02105724A (ja) | 半導体集積回路 | |
| JPS6235714A (ja) | 論理回路 | |
| JPH0677812A (ja) | 半導体装置 |