JPH02105724A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、時にエミッ結合論理型
集積回路に関する。

〔従来の技術〕

従来のエミッタ結合論理型集積回路（以下、ＥＣＬ型集
積回路と称す）における入力回路はトランジスタおよび
抵抗により構成されている。

第３図はかかる従来の一例を示すＥＣＬ型集積回路の入
力回路図である。

第３図に示すように、かかる入力回路は入力端子１に抵
抗９を介してベースが接続される入力トランジスタ５と
、ベースに抵抗１０を介して基準電圧源端子２からある
一定の基準電圧が与えられている基準電カドランジスタ
ロとのエミッタを結合（Ａ点）させ、定電流源７に接続
した回路である。このＥＣＬ型集積回路においては、一
般的に電圧源端子＋Ｖを接地し、且つ電圧源端子−Ｖ−
４，５Ｖに設定する一方、基準電圧源端子２を−１，３
Ｖ程度に設定する。また、絶対最大定格では、電圧源端
子−■に印加することのできる最大電圧が一７Ｖとなっ
ている。

このＥＣＬ型集積回路の入力回路において、入力端子１
に低レベル（約−１，７Ｖ）が印加されたとき、入力ト
ランジスタ５がオフ、基準電カドタンジスタロがオンと
なり、また第一の出力端子３の電位は内部論理高レベル
（ＯＶ）　、第二の出力端子４の電位は内部論理低レベ
ル（約−０，５■）となる。一方、入力端子１に高レベ
ル（約０．９Ｖ）が印加されると、入力トランジスタ５
がオン、基準電カドランジスタロがオフとなり、また第
一の出力端子３の電位は内部論理低レベル、第二の出力
端子４の電位は、内部論理高レベルとなる。

尚、抵抗１１〜１３は前述の抵抗９．１０と同様電流も
しくは電圧の制御用抵抗である。

〔発明が解決しようとする課題〕

上述した従来のＥＣＬ型集積回路の入力回路においては
、使用者が電圧源端子子■を一７Ｖと入力端子１を電圧
源端子子Ｖに接続した場合、トランジスタ６がオンする
。このとき、トランジスタ６のベース・エミッタ間の順
方向電圧を約０．７■とすると、トランジスタ５，６の
共通エミッタ接点Ａ点の電位は一２■となり、入力トラ
ンジスタ５のベース・エミッタ間に約５Ｖの逆電圧がか
かる。

しかるに、通常、エミッタ・ベース接合の破壊電圧は４
■程度であるので、上述の場合は入力トランジスタ５の
エミッタ・ベース接合がブレークダウンし、延いては破
壊されてしまうという欠点があった。

本発明の目的は、かかる入力トランジスタのブレイクダ
ウンによる破壊を防止することのできる半導体集積回路
を提供するこにある。

〔課題を解決するための手段〕

本発明の半導体集積回路は、ベースに入力端子からの信
号が与えられる入力トランジスタとベースに固定バイア
スが与えられる基準入力トランジスタの双方のエミッタ
を結合し前記両トランジスタのコレクタから出力を取り
出す半導体集積回路において、前記入力トランジスタの
エミッタ・ベース間にＰＮ接合素子を接続し、前記入力
端子に所定の電圧より低い電圧が印加されたときに前記
ＰＮ接合素子を介して電流を流すことにより前記入力ト
ランジスタのエミッタ・ベース接合の破壊を防止するよ
うに構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すＥＣＬ型集積回路の入
力回路図である。

第１図に示すように、本実施例はベースが入力端子１に
抵抗９を介して接続される入力トランジスタ５と、ベー
スに抵抗１０を介し電圧源端子２から基準電圧が与えら
れている基準電カドランジスタロと、トランジスタ５，
６のエミッタ接合点Ａと入力トランジスタ５のベースと
の間に直列に接続されている３つのダイオード８と、定
電流源７と、トランジスタ５，６のコレクタと第一の電
源＋■との間にそれぞれ接続した抵抗１１．１２と、入
力端子１と第２の電源（−Ｖ）との間に接続した抵抗１
３とを有し、トランジスタ５，６の各コレクタにそれぞ
れ第一の出力端子３．第二の出力端子４を接続して構成
した入力回路である。

かかる入力回路において、抵抗１２を５００Ωとし、抵
抗９を１００Ωとした場合、電圧源端子−■に一７Ｖを
印加し入力端子１を電圧源端子子Ｖに接続すると、トラ
ンジスタ６は飽和し、トランジスタ６、ダイオード８を
介し約７．２ｍＡの電流が流れる。従って、これら３つ
のダイオード８の順方向電圧を各々０．９Ｖとすると、
トランジスタ５および６のエミッタ結合点Ａの電位は３
．４■程度となる。

一方、トランジスタ５のエミッタ・ベース逆方向電圧は
２．７■程度しか印加されない。従って、トランジスタ
５をブレイクダウンによる破壊から守ることができる。

第２図は本発明の他の実施例を示すＥＣＬ型集積回路の
入力回路図である。

第２図に示すように、本実施例の入力回路は入力トラン
ジスタ５のエミッタくエミッタ接合点Ａ）とベースとの
間にＮチャネルＭＯ３）ランジスタ１４をゲートを短絡
した状態で接続した点が前述した第一の実施例と異って
おり、その他は同様である。本実施例では、かかる入力
回路を構成するＮ−ＭＯＳＦＥＴのスレッシュホールド
電圧および電源電圧特性をＮ−ＭＯ３ＦＥＴ１４のゲー
ト・ソース間に３■の電圧が加わった時に６．７ｍＡ程
度の電流が流れるように設定する。

ここで、抵抗１２を５００Ωとし、抵抗９を１００Ωと
した場合、電圧源端子−■に一７■を印加し入力端子１
を電圧源端子子■に接続すると、トランジスタ６、Ｎ−
ＭＯＳ）ランジスタ１４を介し６．７ｍＡの電流が流れ
、トランジスタ６は飽和する。それ故、トランジスタ５
．６のエミッタ結合点Ａは−３，７Ｖとなり、トランジ
スタ５に印加される逆方向電圧は３Ｖ以下に保たれる。

従って、トランジスタ５をブレイクダウンによる破壊か
ら守ることができる。

〔発明の効果〕

以上説明したように、本発明の半導体集積回路は入力ト
ランジスタのエミッタ・ベース間に電流をバイパスさせ
るＰＮ接合素子を設けることにより、入力端子に所定の
電圧より低い電圧が印加された場合でも、入力トランジ
スタをブレイクダウンによる破壊から守ることができる
という効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すＥＣＬ型集型口積回路
図２図は本発明の他の実施例を示すＥＣｌ−型集積回路
の入力回路図、第３図は従来の一例を示すＥＣＬ型集積
回路の入力回路図である。 １・・・入力端子、２・・・基準電圧端子、３，４・・
・出力端子、５・・・入力トランジスタ、６・・・基準
入力トランジスタ、７・・・定電流源、８・・・ダイオ
ード、９〜１３・・・抵抗、１４・・・ＭＯＳ−ＦＥＴ
−Ａ点・・・結合点。

Claims (1)

【特許請求の範囲】
1. ベースに入力端子からの信号が与えられる入力トランジ
   スタとベースに固定バイアスが与えられる基準入力トタ
   ンジスタの双方のエミッタを結合し前記両トランジスタ
   のコレクタから出力を取り出す半導体集積回路において
   、前記入力トランジスタのエミッタ・ベース間にＰＮ接
   合素子を接続し、前記入力端子に所定の電圧より低い電
   圧が印加されたときに前記ＰＮ接合素子を介して電流を
   流すことにより前記入力トランジスタのエミッタ・ベー
   ス接合の破壊を防止することを特徴とする半導体集積回
   路。