JPH0342811B2 - - Google Patents
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- JPH0342811B2 JPH0342811B2 JP59211296A JP21129684A JPH0342811B2 JP H0342811 B2 JPH0342811 B2 JP H0342811B2 JP 59211296 A JP59211296 A JP 59211296A JP 21129684 A JP21129684 A JP 21129684A JP H0342811 B2 JPH0342811 B2 JP H0342811B2
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- JP
- Japan
- Prior art keywords
- transistor
- switch
- constant potential
- base
- potential point
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- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は電力消費が小である半導体スイツチ駆
動回路に関するものである。
動回路に関するものである。
（従来技術）
大電流あるいは高電圧をスイツチング制御でき
る半導体スイツチとして、従来よりPNPN4層構
造のスイツチ（以下PNPNスイツチと略記する）
がよく用いられている。第３図はこの種の
PNPNスイツチと、そのゲート駆動回路を示す
ものであつて、６はPNPNスイツチ、３，４，
５は各々該スイツチのアノード端子、カソード端
子、ゲート端子を示している。また、１は正電圧
源（通常は＋5V、以下VCCと略す）を接続する端
子であり、２はスイツチ制御信号入力端子であ
る。
る半導体スイツチとして、従来よりPNPN4層構
造のスイツチ（以下PNPNスイツチと略記する）
がよく用いられている。第３図はこの種の
PNPNスイツチと、そのゲート駆動回路を示す
ものであつて、６はPNPNスイツチ、３，４，
５は各々該スイツチのアノード端子、カソード端
子、ゲート端子を示している。また、１は正電圧
源（通常は＋5V、以下VCCと略す）を接続する端
子であり、２はスイツチ制御信号入力端子であ
る。
第３図においてスイツチ６をオフ状態からオン
状態へと転ずるには制御信号入力端子に印加する
信号電圧をハイレベル（通常＋5V）にする。こ
れによりトランジスタ２０および１２がオンとな
り、ダイオード１３を介してスイツチ６のゲート
へ IG＝α12・（2VD−VBE）／R11 ……(1) なるゲート電流IGが供給され、スイツチ６はオン
へ転ずる。ここでα12はトランジスタ１２のベー
ス接地電流増幅率、VDはダイオード９あるいは
１０の導通電圧、VBEはトランジスタ１２のベー
ス・エミツタ間電圧、R11は抵抗１１の値であ
る。また端子２へ印加する信号レベルはいわゆる
DTL（Diode Transistor Logic）レベルと同じ
ものでよく、ハイレベルが＋5V程度、ロウレベ
ルが0V程度、閾電圧が1.2V程度である。
状態へと転ずるには制御信号入力端子に印加する
信号電圧をハイレベル（通常＋5V）にする。こ
れによりトランジスタ２０および１２がオンとな
り、ダイオード１３を介してスイツチ６のゲート
へ IG＝α12・（2VD−VBE）／R11 ……(1) なるゲート電流IGが供給され、スイツチ６はオン
へ転ずる。ここでα12はトランジスタ１２のベー
ス接地電流増幅率、VDはダイオード９あるいは
１０の導通電圧、VBEはトランジスタ１２のベー
ス・エミツタ間電圧、R11は抵抗１１の値であ
る。また端子２へ印加する信号レベルはいわゆる
DTL（Diode Transistor Logic）レベルと同じ
ものでよく、ハイレベルが＋5V程度、ロウレベ
ルが0V程度、閾電圧が1.2V程度である。
（発明が解決しようとする問題点）
しかるに第３図のごとき従来回路では以下のよ
うな３つの欠点があつた。
うな３つの欠点があつた。
(イ) スイツチ６がオフである期間中も（すなわち
端子２の電圧が0V程度のとき）正電圧源（〜
5V）１→抵抗１４→ダイオード１５→信号入
力端子２→図の外部、の経路でもつて電流が流
れる。この電流の値は抵抗１４が通常5KΩ程
度であるので、約１ｍＡとなり、このため５ｍ
Ｗ程度の電力が消費される。
端子２の電圧が0V程度のとき）正電圧源（〜
5V）１→抵抗１４→ダイオード１５→信号入
力端子２→図の外部、の経路でもつて電流が流
れる。この電流の値は抵抗１４が通常5KΩ程
度であるので、約１ｍＡとなり、このため５ｍ
Ｗ程度の電力が消費される。
(ロ) スイツチ６がオフである期間中の信号入力端
子２における入力信号の雑音余裕は約1.2V（上
述の閾値に相当する）と、小さい。
子２における入力信号の雑音余裕は約1.2V（上
述の閾値に相当する）と、小さい。
(ハ) スイツチ６がオフである期間中に、第３図に
おいて、図の外部から信号入力端子２に到る信
号線が障害により切断されてしまうと、（すな
わち端子がオープンとなると）これは制御入力
信号がハイレベルとなるのと等価であり、スイ
ツチ６が誤点弧してしまう。（いわゆるフエイ
ルアウト（Fail Out）である。） 第４図は上記の欠点のうち(ロ)と(ハ)の欠点を除去
するための従来回路の他の例である。第４図では
制御信号入力端子２に印加される信号電圧がロウ
レベル（〜0V）のときにトランジスタ２１がオ
ンでトランジスタ２２がオフとなり、ダイオード
１３を介して、前記(1)式で与えられるゲート電流
IGがスイツチ６のゲートへ供給される。誤信号電
圧がハイレベル（〜＋5V）のときはトランジス
タ２１がオフで、トランジスタ２２がオンとな
り、電流IGはトランジスタ２２の側を流れ、スイ
ツチ６のゲートへは供給されない。信号入力端子
２における制御信号電圧の閾値（すなわちトラン
ジスタ２１と２２が切り換わる信号電圧値）は、
およそ２×VD′（VD′はダイオード２４あるいは
２５の導通電圧）1.2Vであるので、スイツチ
６がオフ状態にあるときの雑音余裕は、 （入力信号のハイレベル電圧） −２×VD′５−1.2＝3.8V と、第３図のものと比較して３倍も大きい。
おいて、図の外部から信号入力端子２に到る信
号線が障害により切断されてしまうと、（すな
わち端子がオープンとなると）これは制御入力
信号がハイレベルとなるのと等価であり、スイ
ツチ６が誤点弧してしまう。（いわゆるフエイ
ルアウト（Fail Out）である。） 第４図は上記の欠点のうち(ロ)と(ハ)の欠点を除去
するための従来回路の他の例である。第４図では
制御信号入力端子２に印加される信号電圧がロウ
レベル（〜0V）のときにトランジスタ２１がオ
ンでトランジスタ２２がオフとなり、ダイオード
１３を介して、前記(1)式で与えられるゲート電流
IGがスイツチ６のゲートへ供給される。誤信号電
圧がハイレベル（〜＋5V）のときはトランジス
タ２１がオフで、トランジスタ２２がオンとな
り、電流IGはトランジスタ２２の側を流れ、スイ
ツチ６のゲートへは供給されない。信号入力端子
２における制御信号電圧の閾値（すなわちトラン
ジスタ２１と２２が切り換わる信号電圧値）は、
およそ２×VD′（VD′はダイオード２４あるいは
２５の導通電圧）1.2Vであるので、スイツチ
６がオフ状態にあるときの雑音余裕は、 （入力信号のハイレベル電圧） −２×VD′５−1.2＝3.8V と、第３図のものと比較して３倍も大きい。
まだ、図の外部から端子２に到る信号配線が切
断されるような障害が生じた場合、（すなわち端
子２がオープンとなつた場合）トランジスタ２１
は常にオフ状態となる。従つて、スイツチ６は制
御信号でもつてオンすることができなくなるが、
これはいわゆるフエイルセーフ（Fail Safe）で
あり、第３図のものがフエイルアウト（Fail
Out）であつたことに比べると好ましいものであ
る。
断されるような障害が生じた場合、（すなわち端
子２がオープンとなつた場合）トランジスタ２１
は常にオフ状態となる。従つて、スイツチ６は制
御信号でもつてオンすることができなくなるが、
これはいわゆるフエイルセーフ（Fail Safe）で
あり、第３図のものがフエイルアウト（Fail
Out）であつたことに比べると好ましいものであ
る。
しかしながら、第４図の構成ではスイツチ６の
オフ期間中も、ゲート電流IGがトランジスタ２２
を介して流れる。IGは通常１ｍＡ程度に設定し、
またダイオード９，１０を流れるバイアス電流も
１ｍＡ程度に設定するので、第４図の構成におい
ては、スイツチのオン／オフに拘らず、常時10ｍ
Ｗ程度の電力を消費していた。
オフ期間中も、ゲート電流IGがトランジスタ２２
を介して流れる。IGは通常１ｍＡ程度に設定し、
またダイオード９，１０を流れるバイアス電流も
１ｍＡ程度に設定するので、第４図の構成におい
ては、スイツチのオン／オフに拘らず、常時10ｍ
Ｗ程度の電力を消費していた。
（問題点を解決するための手段）
本発明は上記の欠点を除去するために提案され
たもので、制御信号がハイレベルにあるときはゲ
ート電流作成部の動作を停止するようにし、これ
によりスイツチがオフ状態にある期間は、駆動回
路の電力消費を低減するようにした半導体スイツ
チ駆動回路を提供することを目的とする。
たもので、制御信号がハイレベルにあるときはゲ
ート電流作成部の動作を停止するようにし、これ
によりスイツチがオフ状態にある期間は、駆動回
路の電力消費を低減するようにした半導体スイツ
チ駆動回路を提供することを目的とする。
次に本発明の実施例を説明する。なお実施例は
一つの例示であつて、本発明の精神を逸脱しない
範囲で、種々の変更あるいは改良を行いうること
は云うまでもない。
一つの例示であつて、本発明の精神を逸脱しない
範囲で、種々の変更あるいは改良を行いうること
は云うまでもない。
第１図は本発明の半導体スイツチ駆動回路の第
１の実施例を示す。
１の実施例を示す。
図において、１は第１の定電位点であり、第１
のトランジスタ１２のエミツタを第１の抵抗１１
を介して第１の定電位点１に接続し、トランジス
タ１２のベースと第１の定電位点との間にダイオ
ード９，１０を接続する。また第１の定電位点１
とスイツチ制御信号入力端子２との間に第２、第
３の抵抗８，２７を接続し、両抵抗の接続点を第
１のトランジスタ１２のベースに接続し、第１の
トランジスタ１２のコレクタを夫々第２、第３の
トランジスタ２１，２２のエミツタに接続し、こ
の第２のトランジスタ２２のベースをスイツチ制
御信号入力端子２に接続し、コレクタをダイオー
ド１３を介して半導体スイツチ６のゲート端子５
に接続する。第３のトランジスタ２２のコレクタ
を第２の定電位点に接続する。又第１及び第２の
定電位点との間に第４の抵抗２６とダイオード２
４，２５を直列に挿入し、抵抗２６とダイオード
２４の接続点を第３のトランジスタ２２のベース
に接続する。
のトランジスタ１２のエミツタを第１の抵抗１１
を介して第１の定電位点１に接続し、トランジス
タ１２のベースと第１の定電位点との間にダイオ
ード９，１０を接続する。また第１の定電位点１
とスイツチ制御信号入力端子２との間に第２、第
３の抵抗８，２７を接続し、両抵抗の接続点を第
１のトランジスタ１２のベースに接続し、第１の
トランジスタ１２のコレクタを夫々第２、第３の
トランジスタ２１，２２のエミツタに接続し、こ
の第２のトランジスタ２２のベースをスイツチ制
御信号入力端子２に接続し、コレクタをダイオー
ド１３を介して半導体スイツチ６のゲート端子５
に接続する。第３のトランジスタ２２のコレクタ
を第２の定電位点に接続する。又第１及び第２の
定電位点との間に第４の抵抗２６とダイオード２
４，２５を直列に挿入し、抵抗２６とダイオード
２４の接続点を第３のトランジスタ２２のベース
に接続する。
第１図は第４図において、スイツチ制御信号入
力端子２に印加する制御信号でもつてトランジス
タ２１と２２のオン／オフ制御のみならず、ダイ
オード９，１０、抵抗１１及びトランジスタ１２
から成るゲート電流作成部のオン／オフ制御もで
きるようにしたものである。すなわちスイツチ６
のオフ時には第４図と同様、信号入力端子２には
ハイレベル（ＶVCC＝5V）の制御信号電圧が印
加されている。従つて、トランジスタ１２，２
１，２２はすべてオフであり、これらのトランジ
スタには電流が流れない。また抵抗８と２７にも
電流は流れない。抵抗２６とダイオード２４，２
５にはバイアス電流が流れるが、該バイアス電流
は端子２に印加する入力電圧に閾値を与えるため
抵抗２７に導通電圧を発生するのが目的であるか
ら、高々0.1ｍＡ程度でよく、このためスイツチ
６がオフである期間中の電力消費は約0.5ｍＷと、
従来よりも1/10以下で済む。
力端子２に印加する制御信号でもつてトランジス
タ２１と２２のオン／オフ制御のみならず、ダイ
オード９，１０、抵抗１１及びトランジスタ１２
から成るゲート電流作成部のオン／オフ制御もで
きるようにしたものである。すなわちスイツチ６
のオフ時には第４図と同様、信号入力端子２には
ハイレベル（ＶVCC＝5V）の制御信号電圧が印
加されている。従つて、トランジスタ１２，２
１，２２はすべてオフであり、これらのトランジ
スタには電流が流れない。また抵抗８と２７にも
電流は流れない。抵抗２６とダイオード２４，２
５にはバイアス電流が流れるが、該バイアス電流
は端子２に印加する入力電圧に閾値を与えるため
抵抗２７に導通電圧を発生するのが目的であるか
ら、高々0.1ｍＡ程度でよく、このためスイツチ
６がオフである期間中の電力消費は約0.5ｍＷと、
従来よりも1/10以下で済む。
さて、スイツチ制御信号入力端子２における制
御入力信号電圧Vioをハイレベル（5V）から下
げてゆくと、VioがVCC−VDに等しくなるとダイ
オード９〜トランジスタ１２から成る定電流作成
回路が作動し始め、VioがVCC−2VDになると(1)式
で与えられるIGがトランジスタ２２の側を流れ
る。さらにVioを下げて、２・VD′以下となると
トランジスタ２１がオン、トランジスタ２２がオ
フとなつて、IGはトランジスタ２１とダイオード
１３を介してスイツチ６のゲートへと流れる。
御入力信号電圧Vioをハイレベル（5V）から下
げてゆくと、VioがVCC−VDに等しくなるとダイ
オード９〜トランジスタ１２から成る定電流作成
回路が作動し始め、VioがVCC−2VDになると(1)式
で与えられるIGがトランジスタ２２の側を流れ
る。さらにVioを下げて、２・VD′以下となると
トランジスタ２１がオン、トランジスタ２２がオ
フとなつて、IGはトランジスタ２１とダイオード
１３を介してスイツチ６のゲートへと流れる。
つまり、第１図の制御入力信号電圧の閾値は第
４図と同じであり、雑音余裕も同じである。さら
に信号線切断時においてフエイルセーフとなる点
も第４図と同様である。
４図と同じであり、雑音余裕も同じである。さら
に信号線切断時においてフエイルセーフとなる点
も第４図と同様である。
第２図は本発明の第２の実施例であつて、第１
図における制御入力電流を小さくするように工夫
を施したものである。この回路では、第４のトラ
ンジスタ２８のベースをスイツチ制御信号入力端
子２に接続し、エミツタを第３の抵抗２７の一方
の端子及び第２のトランジスタ２１のベースに接
続し、コレクタを第３の定電位点に接続した点に
特徴を有するものである。
図における制御入力電流を小さくするように工夫
を施したものである。この回路では、第４のトラ
ンジスタ２８のベースをスイツチ制御信号入力端
子２に接続し、エミツタを第３の抵抗２７の一方
の端子及び第２のトランジスタ２１のベースに接
続し、コレクタを第３の定電位点に接続した点に
特徴を有するものである。
第１図ではスイツチ６がオンである期間中の制
御入力電流IILは制御入力電圧のロウレベルが約
0Vであることから、 IIL（VCC−2VD）／R27 であるが、第２図では、 IIL（VCC−2VD）／β28・R27 である。
御入力電流IILは制御入力電圧のロウレベルが約
0Vであることから、 IIL（VCC−2VD）／R27 であるが、第２図では、 IIL（VCC−2VD）／β28・R27 である。
ただしβ28はトランジスタ２８のエミツタ接地
電流増幅率でありR27は抵抗２７の値である。す
なわち第１図と比べて、IILを１／β28に小さくで
きる。
電流増幅率でありR27は抵抗２７の値である。す
なわち第１図と比べて、IILを１／β28に小さくで
きる。
その他電力消費、雑音余裕、および制御信号切
断時のフエイルセーフに関しては第１図と同じで
あるので、説明を省略する。
断時のフエイルセーフに関しては第１図と同じで
あるので、説明を省略する。
（発明の効果）
叙上のように、本発明によれば半導体スイツチ
がオフである期間の駆動回路の消費電力を低減で
きるので、動にスイツチマトリツクスのように多
数のスイツチ及びその駆動回路を１チツプ上に集
積化するときに有効である。
がオフである期間の駆動回路の消費電力を低減で
きるので、動にスイツチマトリツクスのように多
数のスイツチ及びその駆動回路を１チツプ上に集
積化するときに有効である。
さらに、本発明によれば、スイツチ制御用の入
力信号がパルス性のみならず、直流性もしくは非
常に低い周波数のものに対しても有効である利点
を有するものである。
力信号がパルス性のみならず、直流性もしくは非
常に低い周波数のものに対しても有効である利点
を有するものである。
第１図と第２図は本発明の半導体スイツチ駆動
回路の実施例、第３図と第４図は従来の半導体ス
イツチの回路図を示す。 １……定電位点、２……スイツチ制御信号入力
端子、３，４，５……端子、９，１０，１３，２
４，２５，２９……ダイオード、１２，２１，２
２，２８……第１、第２、第３、第４のトランジ
スタ、１１，８，２７，２６……第１、第２、第
３、第４の抵抗。
回路の実施例、第３図と第４図は従来の半導体ス
イツチの回路図を示す。 １……定電位点、２……スイツチ制御信号入力
端子、３，４，５……端子、９，１０，１３，２
４，２５，２９……ダイオード、１２，２１，２
２，２８……第１、第２、第３、第４のトランジ
スタ、１１，８，２７，２６……第１、第２、第
３、第４の抵抗。
Claims (1)
- 【特許請求の範囲】 １ 第１のトランジスタのエミツタを第１の抵抗
を介して第１の定電位点に接続すると共に、前記
の定電位点と前記の第１のトランジスタのベース
との間に複数のpn接合素子を接続し、前記の第
１の定電位点とスイツチ制御信号入力端子との間
に第２及び第３の抵抗との直列素子を接続し、前
記の両抵抗の接続点を前記の第１のトランジスタ
のベースに接続し、前記の第１のトランジスタの
コレクタを夫々第２、第３のトランジスタのエミ
ツタに接続し、前記の第２のトランジスタのベー
スを前記のスイツチ制御信号入力端子に接続し、
コレクタをpn接合素子を介して半導体スイツチ
素子のゲートに接続すると共に、前記の第３のト
ランジスタのコレクタを第２の定電位点に接続
し、かつ前記の第１の定電位点と第２の定電位点
との間に第４の抵抗と複数のpn接合素子を接続
し、前記の第４の抵抗とpn接合素子との接続点
を前記の第３のトランジスタのベースに接続した
ことを特徴とする半導体スイツチ駆動回路。 ２ 第４のトランジスタのベースをスイツチ制御
信号入力端子に接続し、エミツタを第３の抵抗の
一方端子及び第２のトランジスタのベースに接続
し、コレクタを第３の定電位点に接続したことを
特徴とする特許請求の範囲第１項記載の半導体ス
イツチ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21129684A JPS6190517A (ja) | 1984-10-11 | 1984-10-11 | 半導体スイツチ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21129684A JPS6190517A (ja) | 1984-10-11 | 1984-10-11 | 半導体スイツチ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6190517A JPS6190517A (ja) | 1986-05-08 |
| JPH0342811B2 true JPH0342811B2 (ja) | 1991-06-28 |
Family
ID=16603585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21129684A Granted JPS6190517A (ja) | 1984-10-11 | 1984-10-11 | 半導体スイツチ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6190517A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5011936A (en) * | 1988-01-04 | 1991-04-30 | Mitsui Toatsu Chemicals, Inc. | Process for refining 1,3-dimethyl-2-imidazolidinone |
| SE516083C2 (sv) * | 1998-08-12 | 2001-11-12 | Bombardier Transp Gmbh | Anordning för styrning av spännings-laddningsstyrda krafthalvledarelement |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5686529A (en) * | 1979-12-17 | 1981-07-14 | Fujitsu Ltd | Current switching type pulse output circuit |
-
1984
- 1984-10-11 JP JP21129684A patent/JPS6190517A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6190517A (ja) | 1986-05-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |