JPH0432571B2

JPH0432571B2 -

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Publication number: JPH0432571B2
Application number: JP58195148A
Authority: JP
Priority date: 1982-10-18
Filing date: 1983-10-18
Publication date: 1992-05-29
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Description

【発明の詳細な説明】本発明は一方の端子が共通の基準電位点を成す
第１直流電源によつて給電され、２つの出力信号
レベルを呈する飽和タイプの一方の第１論理回路
と、一方の端子が共通の基準電位点に接続され、
他方の端子が前記第１直流電源の他方の端子の電
圧に対し反対の極性の電位点に接続される第２直
流電源によつて給電され、前記信号レベルとは別
の２つの他の信号レベルを呈する非飽和タイプの
他方の第２論理回路との間の信号レベルを変換す
る変換回路にあつて、中継端子が特に第１論理回
路の出力信号を受信して、前記変換回路の出力端
子における信号を前記第２論理回路の入力に好適
なレベルの信号に変換するための信号レベル変換
回路に関するものである。

デイジタル信号を処理する装置、特に最近のコ
ンピユータでは、TTL論理回路（または等価論
理回路）の信号レベルに対応するレベルを有して
いる信号をECL／CMLタイプの論理回路に適し
た信号に変換したり、その逆に変換したりする必
要がある。

実際上、例えば周辺素子の場合のように、消費
電力は低くする必要はあるも、スイツチング速度
は特に問題にならないような場合にはTTLタイ
プの論理回路を用いるのが慣例になつている。こ
れに対し、電流／スイツチングモードのECL／
CMLタイプの論理回路は飽和しないし、しかも
論理偏差も少ないために高速度で作動することが
証明されている。これがため、このECL／CML
論理回路はデイジタルデータを極めて高速度で処
理する必要のある中央素子に用いるのが有利であ
る。

従つて、上述したような異なるタイプの論理回
路間にて信号を変換し得るようにし、また最適な
変換状態が得られるようにするのが望ましく、実
際上、供給電圧が変動していて、大きな温度範囲
にわたる所定レベルの雑音がある場合でも予定し
たスイツチングレベルが得られるようにする必要
がある。さらに、電気的な尺度以外に変換回路の
集積化を容易とし、必要な素子数を減らし、従つ
てそれら変換回路を簡単とし、かつ製造方法に関
連する必然的な変動に対する感度を低くすると云
うような技術的な問題もある。

冒頭にて述べた種類の変換回路は特に、米国特
許第3959666号から既知である。

従来回路では、スイツチングレベルの電圧が温
度の関数として所望な可能性、即ちTTLタイプ
の論理回路の場合のように、２つの半導体接合で
の直流電圧降下に対応する可変性を呈さないこと
を確めた。従つて、斯程回路の雑音余裕度では通
常特定化される全温度範囲にわたり標準の諸要求
を満足させることができない。

さらに、従来回路ではトランジスタのベース・
コレクタ接合に並列にシヨツトキーダイオードを
用いて、このトランジスタを飽和させないように
している。ところで、このタイプのダイオードの
集積化はTTL技法によつて変換回路を得る場合
には簡単であるが、変換回路を所定のCML技法
に基いて実現すべき場合は上記ダイオードの集積
下は困難である。

シヨツトキーダイオードをなくしたり、そのダ
イオードの代りに不飽和トランジスタを用いたり
することがきることは勿論である。シヨツトキー
ダイオードをなくす最初の場合にはトランジスタ
の飽和によつてスイツチング速度が適用できない
レベルにまで低下してしまう。また、第２の場合
にはダイオードをトランジスタと変換し、このト
ランジスタに複数個の補足抵抗を追加する必要が
あるため、所望なスイツチング速度を得るには比
較的多数の構成部品が必要である。

本発明の目的は特に従来回路の欠点を除去する
ことにある。

本発明の主目的は大きな作動温度範囲内にて２
つの論理回路間の信号レベルを満足に適合させる
ことにある。

本発明の他の目的は、構成素子を複雑な作用を
する第２論理回路と一緒に集積し得ると共に同じ
技術的な規則に基づいて画成し得る簡単な構成の
変換回路を提供することにある。

本発明は冒頭にて述べた種類の信号レベル変換
回路において、該変換回路が、ベースが一方では
第１順方向半導体接合を経て共通の基準電位点の
電位に対して所定の電位を呈する変換回路におけ
る第１電位点に、他方では限流素子を経て中継端
子に接続されるエミツタホロワトランジスタと；第２直流電源の前記他方の端子とエミツタホロ
ワトランジスタのエミツタとの間に接続される定
電流源と；一方の第１接続線がエミツタホロワトランジス
タのエミツタに接続され、他方の第２接続線が共
通の基準電位点の電位に対して所定の電位を呈す
る変換回路における第２電位点に接続される定電
流源用の負荷素子；とを具えており、かつ負荷素子の前記第１接続線が第２論理回路の入
力に対する信号を搬送する変換回路の出力端子を
成し、第２論理回路の入力信号の内の一方のレベ
ルを、エミツタホロワトランジスタがカツト・オ
フされている際に定電流源の電流が流れることに
より負荷素子での電圧降下にて変換回路の第２電
位点の電位に基いて決定し、論理回路の入力信号
の内の他方のレベルをエミツタホロワトランジス
タが導通している際におけるこのトランジスタの
エミツタの電位によつて決定するようにしたこと
を特徴とする。

なお、「共通の基準電位点の電位に対して所定
の電位を呈する変換回路における電位点」とは共
通の基準電位点そのもの、または例えば半導体接
合の順方向の降下電圧のような、共通の基準電位
点の電位とは一定の値だけ電位が異なる点を意味
するものとする。また、「電流源用の負荷素子」
とは、抵抗、ダイオードまたはトランジスタのよ
うな、定電流源によつて供給れる電流が流れる際
に適当な電圧降下を呈する任意の素子を意味する
ものとする。さらに、「半導体接合」とはダイオ
ードだけでなく、ダイオードとして機能するよう
接続したトランジスタ、即ち、ベースとコレクタ
を互いに接続して、これにより一方の出力電極を
構成し、エミツタにより他方の電極を構成するよ
うにしたトランジスタも意味するものとする。

本発明による変換回路の利点は、その回路を前
記第２論理回路内に簡単に集積化させることので
きる限定数の素子で構成し得る点にある。斯かる
本発明回路は第１論理回路をTTLによつて構成
する場合における＋V_ccの如き第１直流電源の端
子を具えていない。

第１直流電源の端子間における電位は中継端子
を経て変換回路に供給されるだけである。従つ
て、斯様な変換回路を組込む第２論理回路の集積
回路のピン数を節約することができる。

最後に、また後に詳述するように、変換回路の
入力信号のレベルと出力信号のレベルとの間の偏
差は極めて大きな温度範囲にわたり両立し得るよ
うに保つことができる。

本発明の第１の実施例では、所定電位にある変
換回路の第１および第２電位点を共通の基準電位
点に接続し、エミツタホロワトランジスタのコレ
クタを前記直列回路の接続点の一方に接続する。

例えば、直列回路を中継端子から順に配置する
限流抵抗と補足半導体接合とによつて形成する場
合には、エミツタホロワトランジスタのコレクタ
を直接中継端子に接続するか、または限流抵抗と
補足半導体接合との間の接続点に接続するか、或
いはエミツタホロワトランジスタのベースに直接
接続することができる。しかし、直列回路の素子
の配列順序は反対とすることもでき、この場合に
はエミツタホロワトランジスタのコレクタの接続
個所を選択する必要がある。

後に詳述するように限流抵抗の値はエミツタホ
ロワトランジスタのコレクタ電流をこの抵抗を経
て流すか、流さないかに応じてそれぞれ別の値に
選定する必要がある。

エミツタホロワトランジスタのコレクタ電流を
限流抵抗に流さない場合には、エミツタホロワト
ランジスタのベースに対する制御信号を供給する
中継端子がこのトランジスタのコレクタ電流も供
給する。

本発明の他の好適な実施に当つては、前記直列
回路におけるエミツタホロワトランジスタのコレ
クタ接続点と前記トランジスタのベースとの間に
追加の限流抵抗を設ける。このようにすれば中継
端子によつて供給される電流量を減らせると云う
利点がある。

本発明の第２の実施例の変換回路は、信号レベ
ル変換回路において、前記第１電位点を関連する
半導体接合の第１電極に接続し、該半導体接合の
第２電極を共通の基準電位点に接続し、前記関連
する半導体接合の第１電極と前記第２直流電源の
前記他方の端子との間に前記半導体接合に順方向
電流を与える別の関連する電流源を接続し、かつ
前記直列回路が２個の補足半導体接合を具えるよ
うにしたことを特徴とする。

それ故、この第２の実施例の場合にはエミツタ
ホロワトランジスタのベース制御電圧が第１の実
施例の場合に比べて半導体接合の順方向電圧降下
分の値だけシフトされることになる。従つて、こ
の場合にはエミツタホロワトランジスタのコレク
タを共通の基準電位点に接続するのが有利であ
る。この際、コレクタ電流は共通の基準電位点か
ら供給され、最早中継端子からは供給されず、従
つてこの端子での電流消費が低減される。

第１の実施例にも適用し得るが、本発明の第２
の実施例の特に有利な変更は、追加の電流源、特
に追加のベース抵抗をエミツタホロワトランジス
タのベースと第２直流電源の前記他方の端子との
間に接続することにある。この追加の電流源とし
ては前記定電流源によつて供給される電流よりも
弱い電流を供給するものを選定するが、このよう
な追加の電流源によつてエミツタホロワトランジ
スタの増幅度が変換回路の作動に及ぼす影響を調
整し、その影響を無視し得る程度に小さくするこ
とができる。

本発明の第２の実施例の第１変形例によれば、
変換回路における前記所定の第２電位点を前記第
１電位点に接続する。

さらに本発明の第２の実施例の第２変形例によ
れば、負荷素子をエミツタホロワトランジスタと
同一極性を有する後に負荷トランジスタと称する
トランジスタによつて構成し、このトランジスタ
のエミツタにより前記第１接続線を構成し、ベー
スにより第２論理回路の内部レベルの内の一方の
レベルにより第２論理回路の内部レベルの内の一
方のレベルの電位を呈する前記第２接続線を構成
し、かつコレクタを共通の基準電位点に接続せし
めるようにする。

さらに、中継端子が第２ロング−テールド−ペ
ア−トランジスタの内の第１トランジスタを制御
すべく“OR”ゲートとして接続した第１ロング
−テールド−ペア−トランジスタを具えている第
２論理回路の出力端子から到来する信号を第１論
理回路に転送するために受信し得るようにした変
換回路場合には、第１ロング−テールド−ペア−
トランジスタの一方のトランジスタのベースが第
１変換選択入力端子を成し、他方のトランジスタ
のベースが第２論理回路用の信号を受信するよう
にし、第２ロング−テールド−ペア−トランジス
タの内の第１トランジスタのコレクタと共通の基
準電位点との間の結線部に前記関連する半導体接
合を構成する半導体接合を設け、前記第２ロング
−テールド−ペア−トランジスタに給電する電流
源が前記関連する電流源を成し、第２ロング−テ
ールド−ペア−トランジスタの第２トランジスタ
のコレクタを順方向半導体接合を経て共通の基準
電位点に接続すると共に中継端子にも直接接続
し、かつ負荷トランジスタのベースが第１選択入
力端子に対して相補的に制御される第２選択入力
端子を成すようにするのが有利である。従つて、
斯種の変換回路は僅か１つの中継端子を用いるだ
けで２つの論理回路間で信号を双方向に変換する
のに使用することができる。

図面につき本発明を説明する。

第１図には本発明による変換回路の全体的な回
路図を破線１０にて囲んで示してある。例えば
TTLのような飽和タイプの第１論理回路１１に
は第１直流電源１４から給電し、この電源の負端
子１５は共通の基準電位点Ｍをもつて構成する。
V_ccにて総称する電位は電源１４の正端子１６か
供給する。例えばECLまたはCMLのような非飽
和タイプの第２論理回路は破線１２にて示す枠内
に示してあり、この回路は変換回路１０と一緒に
同一半導体本体に同時に集積化するのが好適なた
め、変換回路１０の隣りに示してある。第２論理
回路１２への給電は第２直流電源２０により行な
い、この電源の正端子は共通の電位点Ｍに接続す
る。V_EEにて総称する電位は第２直流電源２０の
負端子２１から供給する。第１論理回路１１の出
力端子は出力信号１７に現われる。この出力端子
１７は抵抗R_cを経て回路１１の外部にて電位V_cc
に接続する。抵抗R_cは回路１１の出力部におけ
るトランジスタＴ１１のコレクタに対する負荷と
して作用する。

第１論理回路１１の出力端子１７は変換回路１
０の一部を成す中継端子２２に接続する。変換回
路１０はエミツタホロワトランジスタＴ１を具え
ており、このトランジスタのベースは一方では順
方向に接続した第１半導体接合Ｊ１を経て共通基
準電位点Ｍの電位に対し所定の電位を有する回路
１０の第１電位点Ｐ１に、他方では特に限流抵抗
Ｒ１と順方向に接続して少なくとも１個の補足半
導体接合Ｊ２とから成る直列回路を経て中継端子
２２に接続する。図面の明瞭化のために半導体接
合Ｊ１およびＪ２をダイオードとして表わした
が、これらの半導体接合としてはダイオード接続
したトランジスタを用いるのが有利であることは
当業者にとつて明らかなことである。また、半導
体接合Ｊ１およびＪ２としては後述するように他
の半導体接合を用いることもできる。

変換回路１０は電位点V_EEとエミツタホロワト
ランジスタＴ１のエミツタとの間に接続される特
にECL／CML技法に基く慣例の構成の定電流源
Ｓ１も具えている。この定電流源Ｓ１は電流値が
Ｉの電流を供給する。

変換回路１０は負荷素子Ｚも具えており、この
素子の一方の接続線２４をエミツタホロワトラン
ジスタＴ１のエミツタに接続し、他方の接続線２
５は共通基準電位点Ｍの電位に対して所定の電位
を有する回路１０の第２電位点Ｐ２に接続する。

変換回路１０の出力端子２７は負荷素子Ｚの第
１接続線２４と共通とする。出力端子２７は第２
論理回路１２の入力に対する信号を搬送する。こ
れらの信号の内の低レベルのものは第２電位点Ｐ
２の電位に基いて決定され、そのレベルはエミツ
タホロワトランジスタＴ１が中継端子２２の低レ
ベルに応答してカツト・オフされている際に電流
Ｉが負荷素子Ｚを流れることによる電圧降下によ
つて決定され、また出力端子２７によつて搬送さ
れる信号の高レベルはエミツタホロワトランジス
タＴ１が中継端子２２の高ベルに応答して導通し
ている際のこのトランジスタのエミツタの電位に
よつて決定される。出力端子２７の高レベルは第
１電位点Ｐ１の電位に極めて正確に対応する。そ
の理由は半導体接合Ｊ１がエミツタホロワトラン
ジスタＴ１の電圧V_BEを実質上平衡させるからで
ある。

後述するように、トランジスタＴ１のコレクタ
端子２８は条件に応じて回路１０のいずれかの適
当な接続点に接続することができる、この接続点
はトランジスタＴ１が導通状態において、電流値
がほぼＩに相当するエミツタ電流を放出し得る
も、このトランジスタＴ１は飽和しないような点
とする。

第２論理回路１２についてはメモリに対する差
動入力段３０だけを示してあり、この入力段の一
方のトランジスタの入力ベースには端子２７によ
つて搬送される信号を供給し、他方の入力ベース
には基準電位VRを供給する。実際上、第２論理
回路１２の構成は従来の、特にECL／CMLタイ
プの論理回路によるものであり、その構成は本発
明の要部とする所ではない。

第２図は本発明による変換回路１０の第１の実
施例を示す回路図であり、ここに第１図の変換回
路１０における対応する素子には同一符号を付し
て示してある。第２図の変換回路が第１図の変換
回路１０と相違する点はつぎの点である。即ち、
電位点Ｐ１とＰ２を一緒に接続して共通の基準電
位点Ｍに接続し、かつトランジスタＴ１のコレク
タ端子２８を抵抗Ｒ１と半導体接合Ｊ２との接続
点に接続した点である。さらに、本例では負荷素
子Ｚを抵抗値がＲの抵抗で構成するようにする。

つぎに第２図の変換回路１０の作動につき説明
するが、先ずは中継端子２２は低レベルにあるも
のとする。例えばTTL論理回路の場合、このこ
とは中継端子２２の電位が約＋0.4Vよりも低い
電位にあることを意味する。第１図から推論し得
るように、この低レベルは抵抗RCの負荷がかか
るトランジスタＴ１１が飽和することにより定め
られる。このような状態ではトランジスタＴ１が
カツト−オフされて、電流Ｉが負荷素子Ｚ＝Ｒに
流れ、端子２７を（Ｏ−Ｒ１）ボルトに相当する
電位の低状態にする。ＲおよびＩの値は任意に選
定して、これらの積による電圧降下値が第２論理
回路１２の入力端子にて所望される電圧偏差値に
等しくなるようにする。例えば、CMLタイプの
論理回路の場合にはＩを0.5mAとし、Ｒを約
800Ωとすれば、その電圧偏差値は約0.4ボルトと
なる。

ECL論理回路の入力の場合にＲを約1.6KΩとなる
ように首尾良く設定すれば、その入力電圧偏差値
は約0.8ボルトとなる。なお、低状態における中
継端子２２と、端子２７との間の降下電圧はトラ
ンジスタＴ１を導通させるのには不十分であるこ
とは明らかである。

つぎにトランジスタＴ１が導通して、このトラ
ンジスタが1/2に相当するエミツダ電流を放出す
るまでに中継端子２２の電位が増大するものとす
る。この際、負荷素子にも定電流源Ｓ１から到来
する1/2の電流が流れる。この場合に中継端子２
２を経て得られる電位V_Tを第１論理回路のスイ
ツチングレベルと称し、一方変換回路１０の出力
端子２７を経て得られる電位を第２論理回路のス
イツチングレベルと称する。V_Tの値は次式(1)に
よつて近似的に求めることができる。即ち、 V_TＲ１・Ｉ／２＋V_J2＋V_BE（Ｔ１） −Ｒ・Ｉ／２ ……(1) なお、トランジスタＴ１のベース電流値はこのト
ランジスタのエミツタおよびコレクタ電流の値に
対し無視し、エミツタおよびコレクタ電流の値に
対し無視し、エミツタおよびコレクタ電流の値は
互いに等しくした。また、上式(1)におけるV_J2は
半導体接合Ｊ２における順方向電圧降下値を示
し、V_BE（Ｔ１）はトランジスタＴ１のエミツタ
−ベース接合の順方向電圧降下値を示す。Ｒ１＝
Ｒとすれば、第１論理回路のスイツチングレベル
が２つの順方向接合電圧の降下分の値に極めて近
い値となり、しかもそのレベルが温度の関数とし
てそれ相当の可変性を呈することは明らかであ
る。

TTL論理回路がスイツチングレベルによつて
特徴付けられ、そのレベル値（1.3ボルト程度で
ある）が、２つの接合降下電圧と同様に温度と共
に変化することは既知である。従つて、上述した
例の変換回路によれば、２つの論理回路間のスイ
ツチングレベルを温度の関数として所望通りに両
立させることができる。その理由は、出力端子に
おけるスイツチングレベルは安定しているからで
あり、これはCML論理回路にとつては好都合な
ことである。温度関数と同様な他の所望な可変性
は、直列回路２３に１個または数個の順方向接合
を設けて入力スイツチングレベルの可変性を大き
くしたり、または端子２４と２７との間に１個ま
たは数個の順方向接合を介挿させることにより出
力レベルの可変性を大きくしたりすることによつ
て簡単に得ることができる。

ついで、中継端子の電位がスイツチングレベル
を越して、第１論理回路の高状態にまで増大した
場合について考察する。この場合、トランジスタ
Ｔ１のエミツタ電流はその値がＩとなるまで増大
する。なお、抵抗Ｒに流れる電流は相殺され、端
子２７はＯボルトの高状態に達する。中継端子２
２の電位以上の電位に対しては、導通状態のトラ
ンジスタと高状態の端子２７との間の半導体接合
がＯボルトに保持される。中継端子１２の高状態
では、変換回路１０の入力電流が限流抵抗Ｒ１に
よつて制限される。

第３図は第２図の変形例であり、この例でも第
１図の回路に対応する素子には同一符号を付して
示してある。第３図の回路と第２図の回路との相
違点は、限流抵抗Ｒ１を中継端子２２に直接接続
し、エミツタホロワトランジスタＴ１のコレクタ
を半導体接合Ｊ２の第１電極３１に接続し、追加
の限流抵抗Ｒ２を直列回路における半導体接合Ｊ
２の第１電極３１とトランジスタＴ１のベースと
の間に設け、半導体接合Ｊ２の第２電極３２を限
流抵抗Ｒ１に接続した点にある。さらに第２図の
回路と相違する点は電流源Ｓ１に対する負荷素子
をこの電流源に対して順方向に接続される半導体
接合Ｊとした点にある。

第３図の回路は第２図の回路とほぼ同様に作動
する。中継端子２２の電位が低状態にある場合に
はトランジスタＴ１がカツト・オフされる。この
場合、電流Ｉが半導体接合Ｊに流れ、出力端子２
７は低状態となり、この端子の電位は（Ｏ−V_J）
ボルトとなる。なお、V_Jは電流Ｉが流れる際の
半導体接合Ｊでの順方向電圧降下値を示す。また
V_Jの値は第２論理回路の入力端子におけるレベ
ル偏差も表わし、その値は電流Ｉの値および予じ
め選定されている半導体接合Ｊの特性に依存す
る。

中継端子２２の電位が低状態から増大すると、
電流Ｉの増加分がトランジスタＴ１のエミツタに
供給されて出力端子２７の電位は増大する。その
電位が第２論理回路の入力に対するスイツチング
レベルとして規制される値−V_J／２に達する場
合には、電流Ｉの内の半導体接合Ｊを流れる分の
電流が極めて小さくなり、この際電流Ｉの大部分
がトランジスタＴ１のエミツタによつて供給され
ることは明らかである。このような状態にて中継
端子２２を経て得られる電位V_Tは次式(2)によつ
て近似的に求めることができる。即ち、 V_TＲ１・Ｉ＋V_J2＋Ｒ２・Ｉ／β ＋V_BE（Ｔ）−V_J／２ ……(2) なお、Ｒ１・I/βの項は無視してあり、増幅度β
＝I_E（Ｔ１）／Iβ（Ｔ１）は一般に高い値を呈す
る。抵抗値は、Ｒ１V_J／（２・１）−Ｒ２・／β のように選定し得るため、第１論理回路のスイツ
チングレベルは２つの順方向接合電圧の降下分に
再びほぼ等しくなり、そのレベルは温度の関数と
同様な対応する可変性を呈するようになる。実施
上、構成V_J／２はそれを第２論理回路のスイツ
チングレベルの値として選定してあるから、温度
が変化する場合でも確実に一定となるようにする
電圧レベルを表わすことは明らかである。さら
に、Ｒ２の値を多少高目として、高状態での中継
端子２２における入力電流の値を抵抗Ｒ１が単独
で用いられる場合（第２図の回路の場合のよう
に）よりも著しく低減させることは容易である
が、その値は変換回路の入力におけるスイツチン
グレベルがトランジスタＴ１の増幅度βに著しく
依存するようになる電位点程には高くない。これ
がため、追加の限流抵抗Ｒ２を設ければ、高状態
における変換回路１０の入力電流を著しく低くす
ることができ、また抵抗Ｒ１の値を主パラメータ
として、これにより第１論理回路のスイツチング
レベルを調整し得ると云う利点がある。従つて、
追加の限流抵抗Ｒ２を設けることは、第２図の回
路に対し、負荷素子として抵抗Ｒの代りに半導体
接合Ｊを用いることによる第２の変形例とは関係
のない更に別の変形例であることは明らかであ
る。第３図に示した回路と第２図の回路との第３
の変更点は直列回路２３へのトランジスタＴ１の
コレクタ接続点にある。

第４図は第１図の総体回路によつて説明したよ
うな本発明による変換回路の第２の実施例を示す
ものであり、ここに第１図における素子に対応す
るものには同一符号を付して示してある。

第４図の回路が第１図の回路と相違する点はつ
ぎの点である。即ち、 −電位点Ｐ１とＰ２を共に関連する半導体接合
Ｊ４の第１電極３５に接続し、またこの半導体接
合Ｊ４の第２電極３６を共通の基準点Ｍに接続し
て、半導体接合Ｊ４の第１電極３５と給電線V_EE
との間に接続した関連する電流源Ｓ２の順方向電
流を半導体接合Ｊ４に与えるようにする。斯かる
電流源Ｓ２は電流源Ｓ１の電流Ｉの値よりも僅か
に高い値の電流Ｉ２を放出すべく選定する。従つ
て、作動中半導体接合Ｊ４には常時給電されてい
るため、電位点Ｐ１およびＰ２の電位は共通の基
準電位点Ｍにおける電位よりも常に低い電位にあ
る。； −さらに、直列回路２んが第１〜３図に示すよ
うな単一の半導体接合の代りに２個の補足半導体
接合Ｊ２とＪ３を具えている。； −トランジスタＴ１のコレクタ端子２８を共通
の電位点Ｍに直接接続する。； −トランジスタＴ１のベースと給電線V_EEとの
間に追加の電流源Ｓ３を接続する。この電流源Ｓ
３は電流値がＬ３の電流を供給すべく設計する。
なお、斯かる電流値Ｉ３はＩとI/βとの間の値に
選定するのが有利である。斯様な電流源Ｓ３は給
電線V_EEに接続する高抵抗値の簡単なベース抵抗
で構成するとができる。

第４図の例では電流源Ｓ１の負荷素子を抵抗Ｒ
とする。つぎに、この例の変換回路の作動を、中
継端子２２が低状態にあり、トランジスタＴ１が
カツト・オフされている場合につき簡単に説明す
る。実際上、半導体接合Ｊ４での電圧降下による
トランジスタＴ１のベースにおける電位シフトは
補足半導体Ｊ３によつて補償される。さらに、電
流源Ｓ３はトランジスタＴ１を一層強力に非導通
にならしめる作用も有している。出力端子２７は
低状態にあり、この端子の電位は（−V_J4−Ｒ・
Ｉ）即ち半導体接合Ｊ４での順方向電圧降下によ
つて負方向にシフトされる項Ｒ・Ｉにより説明し
た第２論理回路のレベル偏差値に相当する。−V_J4
によるシフトのために、変換回路１０の出力信号
が第２論理回路の段に適用されるようになり、斯
かる第２論理回路の他の入力には、ECL／CML
技法から既知のように、順方向の接合電圧降下に
よつて同様に負方向にシフトされる基準電位が与
えられることは明らかである。

中継端子２２の電位を低状態から高状態にまで
上昇させると、トランジスタＴ１のベース電位は
そのトランジスタのベース・コレクタ通路が導通
し始めるまでに増大する。

そこで、トランジスタＴ１のエミツタによつて
供給される電流がI/2に等しくなる場合につき考
察する。この瞬時に負荷素子にもI/2に相当する
電流が流れる。この場合における出力端子２７の
電圧レベルが第２論理回路のスイツチングレベル
と称するレベルである。この際、中継端子２２を
経て得られる電位V_T次式(3)によつて近似的に求
めることができる。即ち、 V_TRI・（Ｉ３＋Ｉ／2β）＋V_J2 ＋V_J3＋V_BE（Ｔ１）−Ｒ・Ｉ／２−V_J4 ……(3) 上式はつぎのように書き直すことができる。

V_TRI・（Ｉ３＋Ｉ／2β）−Ｒ・Ｉ／２＋２・
V_J なお、上式中のV_Jは順方向の降下電圧を示す。

第１論理回路をTTLタイプのものとする場合
のように、第１論理回路のスイツチングレベルを
V_T２・Ｖに位置させるのが望まれる場合には、
Ｒ１（２・Ｉ3/I＋I/β）Ｒの関係が得られる。

第２図の例にて既に利用した数値、即ちＩ＝
0.5mA，Ｒ＝800Ωを再び選定し、かつＩ３＝
0.3mAに選定すると、項I/βは項２・Ｉ3/I（これ
は0.4に相当する）に比べて殆ど問題にならない
程に小さいから、Ｒ１2KΩが得られる。

トランジスタＴ１のコレクタ電流が本例の場合
のようにトランジスタＲ１を通らない場合には、
追加の電流源Ｓ３を設けるのが有利なことは前述
した所から明らかである。電流源Ｓ３がない場合
には、抵抗Ｒ１の抵抗値をトランジスタＴ１の増
幅数βの関数として選定する必要がある。

中継端子２２の電位を第１論理回路のレベル０
に向けて増大させると、抵抗Ｒを流れる電流が相
殺され、端子２７は−V_J4に相当する値の高状態
に持たらされる。この際、トランジスタＴ１のコ
レクタ電流が共通の基準電流点Ｍから導出され、
かつ抵抗Ｒ１の抵抗値は高いことからして、斯か
る高状態における中継端子２２での電流消費量は
前述した例の場合よりも低減されることは明らか
である。

第５図は本発明による変換回路の他の例を示す
ものであり、この回路の構成は第４図の例のもの
にほぼ等しいが、これは２つの論理回路間にて信
号を双方向に変換するのに適用するものである。
第５図の素子の内で第４図の素子に対応するも
の、および同様な機能をするものには同一符号を
付して示してある。

本例では、入力または出力信号がバス２２０を
経て中継端子２２に到来するTTLタイプの論理
回路（図示せず）とCMLタイプの論理回路との
間での双方向信号レベル変換につき考察する。バ
ス２２０にはV_ccに接続される抵抗Rcの負荷をか
ける。内部に変換回路１００を物理的に集積化し
てあるCML論理回路は、例えばゲートを分散さ
せた回路網またはメモリのような複雑な機能をす
る論理回路とする。この論理回路の内の本発明に
必要な部分だけ、即ち変換回路１００によるレベ
ル変換後のTTL論理回路から到来する信号入力
に対するCML入力回路１２０と、CML論理回路
から到来する信号出力に対するTTL論理回路と
するCML出力回路２００だけを示してある。な
お上記各信号の中継はいずれも中継端子２２だけ
で行なう。

CML出力回路２００はトランジスタＴ２０３
を制御する“OR”ゲートとして接続される第１
ロング−テールド−ペア−トランジスタＴ２０
１，Ｔ２０２を具えており、上記トランジスタＴ
２０３はトランジスタＴ２０４と共に第２のロン
グ−テールド−ペアを成す。

トランジスタＴ２０１およびＴ２０２のコレク
タは２つの論理回路の共通基準電位点Ｍに接続す
る。上記両トランジスタＴ２０１およびＴ２０２
のエミツタ共通導線は電流源Ｓ２１を経てV_EEに
接続すると共に、トランジスタＴ２０３のベース
にも直接接続する。

トランジスタＴ２０４のベース電位はCML論
理回路の基準電位レベルV_R2に持たらされ、この
電位レベルの値は第１ロング−テールド−ペアに
対する第２のロング−テールド−ペア−トランジ
スタの状態によつて与えられることから、上記基
準電位のレベルは「第２レベル」と称される。ト
ランジスタＴ２０４のコレクタは順方向半導体接
合Ｊ５を経て共通の基準電位点Ｍに接続すると共
に中継端子２２にも直接接続する。トランジスタ
Ｔ２０３のコレクタは変換回路１００の電位点Ｐ
１に接続する。この電位点Ｐ１は半導体接合Ｊ４
を経て共通基準電位点Ｍに接続する。半導体接合
Ｊ４は第４図の例にて述べた関連する半導体接合
を構成する。第２ロング−テールド−ペア−トラ
ンジスタＴ２０３，Ｔ２０４のエミツタへの共通
導線は変換回路１００内に示す電流源Ｓ２を経て
V_EEに接続する。電流源Ｓ２は第４図の例の関連
する電流源Ｓ２の機能を満足するものとする。

トランジスタＴ２０２のベースにはCML論理
回路から到来してバス２２０にTTL入力信号と
して転送すべき信号を供給する。

トランジスタＴ２０１のベースは選択信号Ａを
受信する第１変換モードの選択入力信号を構成す
る。

変換回路１００は第４図の回路に類似している
が、その回路とは多少異なるものである。

先ず、この第５図の例では電流源Ｓ１の負荷素
子を抵抗の代りにトランジスタT_zによつて構成
する。この負荷トランジスタT_zの極性はエミツ
タホロワトランジスタＴ１の極性と同じとする。
負荷トランジスタT_zのエミツタは前述したよう
に、負荷素地の第１接続線を成し、ベースは内在
的なCMLレベルの一方のレベルの電位を呈する
電位点Ｐ２に接続される第２接続線を成す。さら
に詳述するに、電位点Ｐ２、つまりトランジスタ
T_zのベースにはモード選択信号Ａに対し相補的
な信号を供給する。なお、この信号Ａのレベル
はV_R1につき説明した“第１レベル”と称するレ
ベルである。従つて、トランジスタT_zのベース
は第１選択入力に対して相補的に制御される第２
モードの選択入力を成す。

つぎに、この第５図の例では追加の電流源を第
４図につき述べた追加の電流源Ｓ３の代りに抵抗
値の高い単なるベース抵抗Ｒ３によつて構成す
る。この抵抗をトランジスタＴ１のベースとV_EE
との間に接続する。

変換回路１００の出力端子２７は、TTL論理
回路によつて放出され、かつレベル変換された後
にCML入力回路１２０に供給される信号を搬送
する。なお、入力CML回路１２０は第１差動段
３０を示してあるだけである。この第１差動段に
示してあるV_R2は第２レベル電圧を示す。

つぎに第５図の回路の作動につき簡単に説明す
る。選択信号Ａが高状態にある場合には、トラン
ジスタＴ２０１が導通し、トランジスタＴ２０３
も導通する。これらのトランジスタはトランジス
タＴ２０２のベースに供給れる信号には無関係に
導通する。半導体接合Ｊ４にはトランジスタＴ２
０３を経て電流源Ｓ２から電流が供給される。ト
ランジスタＴ２０４がカツト・オフされている場
合にはそのトランジスタのコレクタは中継端子２
２に対し高インピーダンスを呈し、バス２２０を
経てTTL論理回路から到来する信号を受信しな
くなる。従つて、高状態の選択信号Ａはモード選
択信号、即ちMCL入力回路に対するTTL出力と
なる。

電位点Ｐ２に供給される信号は−0.4V程度
の低状態にある。このような条件で、中継端子２
２が低状態にある場合には、トランジスタＴ１は
導通せず、電流源Ｓ１の電流Ｉが負荷トランジス
タT_zに流れて、端子２７を低状態にし、その電
位は（−0.4−V_BE（T_z））ボルト、即ち約−1.2ボ
ルトに相当する。なお、V_BE（T_z）は負荷トラン
ジスタT_zのエミツターベース降下電圧を示す。

中継端子２２の電位が低状態から増大すると、
トランジスタＴ１のベース電位はこのトランジス
タが導通し始めるような程度にまで増大する。電
流Ｉの増加分はトランジスタＴ１によつて供給さ
れ、この増加分の電流は負荷トランジスタT_zを
流れている電流から導出される。

端子２７の電位がV_R2に相当する値に達する
と、第１作動段３０のスイツチングレベルが得ら
れる。このような条件下ではトランジスタT_zを
流れる電流Ｉの残りの部分は、その電流Ｉの内の
トランジスタＴ１によつて供給される電流部分に
対して極めて小さい。中継端２２を経て得られる
電位Ｖは前述した近似式をならし、次式(4)によつ
て求められる。即ち、 V_TＲ１・（I3＋Ｉ／2β）＋V_J2 ＋V_J3＋V_BE（Ｔ１）−｜V_R2｜……(4) V_TはTTL論理回路のスイツチングレベル、即
ち半導体接合の順方向降下電圧の２倍に相当する
ようにするのが望ましい。なお、Ｒ１（I3＋Ｉ／2β）｜V_R2｜−V_BE（Ｔ１）となるように選定するが、既知の如く、第２レベ
ルV_R2の基準電位は半導体接合の順方向降下電圧
と、CML論理回路のレベルの1/2の偏差分との和
に相当する。最後に、Ｒ１（I3＋1/2β）１／２（CML論理回路の
偏差分）となるように選定する。例えば、Ｉ＝
0.5mA，I3＝ 0.1mAとすれば、抵抗Ｒ３の値を
求めることができる。CML論理回路の1/2の偏差
分を約0.2ボルトとすれば、トランジスタＴ１の
増幅度β＝50の場合、Ｒ１1.9KΩとなり、また
トランジスタ１００の増幅度β＝１００の場合、
Ｒ１1.95KΩとなる。本発明による回路を集積
化して製造する際における各グループのトランジ
スタの増幅度の変動によつては回路の作動が殆ど
影響されないように各素子の値を選定することは
容易に成し得ることである。

中継端子２２の電位がTTL論理回路の高状態
に向つてスイツチングレベルを越して増大する
と、負荷トランジスタT_zはカツト・オフされる。
この際、端子２７は定電位点Ｐ１によつて定めら
れる高状態となる。その理由は各半導体接合での
降下電圧V_J1とV_BE（Ｔ１）が互いに一度相殺する
からである。従って、端子２７の高状態の電位
は、順方向に附勢される半導体接合Ｊ４のために
共通電位点Ｍに対する電圧シフト分が課せられた
−0.8ボルト程度の電位に相当する。

つぎにモード選択信号Ａが低状態にある場合に
つき考察する。この際、定電位点Ｐ２に供給され
る相補信号は約０ボルトに相当する高状態にあ
る。また、負荷トランジスタT_zは導通しており、
これは出力端子２７を−0.8ボルトの高状態にし、
この状態は中継端子２２によつて搬送される信号
に応答するトランジスタＴ１によつて変更させる
ことはできない。変換回路１００は最早TTL論
理回路１００から到来する信号をCML回路１２
０に伝送することはできず、このCML回路の差
動段３０はその入力端子の高状態でカツト・オフ
される。トランジスタＴ２０１のベースには低状
態の信号Ａが供給され、トランジスタ対Ｔ２０
１，Ｔ２０２のエミツタ共通導線の電位は、一方
のV_BEによる電圧シフトを考慮して、トランジス
タＴ２０２のベースに供給されるCML論理回路
の信号に従うようになる。

トランジスタ対Ｔ２０３，Ｔ２０４におけるト
ランジスタＴ２０４が導通している場合には電流
源Ｓ２の電流Ｉの一部は低状態に持たらされる中
継端子２２から取出され、残りの電流は、電流値
Ｉ２の値を例えば5mAのような比較的高い値に
選定する場合には半導体接合Ｊ５から取出され
る。

Rc＝2.5KΩとする場合、中継端子２２は共通
電位点Ｍに対する半導体接合Ｊ５での降下電圧に
よつて定められる約−0.8ボルトの低状態に持た
らされる。

この瞬時にはトランジスタＴ２０３は電流を放
出せず、半導体接合Ｊ４には給電されないが、中
継端子２２は低状態にあり、トランジスタＴ１は
カツト・オフしたままである。

トランジスタＴ２０３が導通している場合には
トランジスタＴ２０４がカツト・オフされる。こ
の際、V_ccに接続される抵抗R_cの影響下で中継端
子２２は高状態にまでは増大しなくなる。電流源
Ｓ２の電流Ｉ２はその一部がトランジスタＴ２０
３を経て半導体接合Ｊ１によつて供給され、残り
の部分は半導体接合Ｊ４によつて供給され、残り
の部分は半導体接合Ｊ４によつて供給される。こ
の瞬時にトランジスタＴ１は上述した条件下で作
動する。即ち、そのトランジスタが導通したとす
ると、これにより出力端子２７は高状態の信号
によつて制御される負荷トランジスタT_zにより
既に定められた電位と同じ−0.8ボルトの高状態
となる。従つて、低状態における選択信号Ａはモ
ード選択信号、即ちTTL入力回路に対するCML
出力となる。

本発明は上述した例のみに限定されるものでな
く、幾多の変更を加え得ること勿論である。例え
ば、上述した例では特に、TTL論理回路と
ECL／CML論理回路との間での信号レベル変換
にnpnトランジスタを用いる場合につき述べた
が、電源の極性を反転させ、pnpトランジスタを
用いても別の要求に応える変換回路を得ることが
できることは勿論である。さらに、第５図の回路
では回路の素子数を極めて節約する例につき述べ
たが、この点は本発明の他の例についても云える
ことである。なお、例を挙げて示した数値並びに
計算式は使用すべき回路素子の必要な選択をする
上で判り易くするために例示したに過ぎないもの
である。

【図面の簡単な説明】

第１図は本発明にによる変換回路並びに第１お
よび第２論理回路へのその変換回路の主要結線の
全体を示す電気回路図；第２図は本発明の第１の
実施例による変換回路の電気回路図；第３図は第
２図の例の変形例を示す回路図；第４図は本発明
の第２の実施例に基づく変換回路の電気回路図；
第５図は本発明による変換回路を２つの論理回路
間にて信号を双方向に変換するのに利用する場合
に適用される第４図の回路の変形例を示す回路図
である。１０……変換回路、１１……第１論理回路、１
２……第２論理回路、１４……第１直流電源、２
０……第２直流電源、２２……中継端子、２３…
…直列回路、２７……変換回路出力端子、２８…
…コレクタ端子、３０……第２論理回路の差動入
力段、１００……変換回路、１２０……CML入
力回路、２００……CML出力回路、２２０……
バス、Ｍ……共通基準電位点、Rc……抵抗、Ｔ
１……エミツタホロワトランジスタ、Ｊ１〜Ｊ５
……半導体接合、Ｐ１，Ｐ２……電位点、Ｓ１，
Ｓ２，Ｓ３，Ｓ２１……電流源、Ｒ１，Ｒ２……
限流抵抗、Ｚ……負荷素子、T_z……負荷トラン
ジスタ、Ｒ３……抵抗（電流源）、Ｔ２０１，Ｔ
２０２，Ｔ２０３，Ｔ２０４……トランジスタ。

Claims

【特許請求の範囲】１一方の端子１５が共通の基準電位点Ｍを成す
第１直流電源１４によつて給電され、２つの出力
信号レベルを呈する飽和タイプの一方の第１論理
回路１１と、一方の端子が共通の基準電位点Ｍに
接続され、他方の端子が前記第１直流電源の他方
の端子の電圧に対し反対の極性の電位点に接続さ
れる第２直流電源２０によつて給電され、前記信
号レベルとは別の２つの他の信号レベルを呈する
非飽和タイプの他方の第２論理回路１２，１２
０，２００との間の信号レベルを変換する変換回
路１０，１００にあつて、中継端子２２が特に第
１論理回路１１の出力信号を受信して、前記変換
回路の出力端子２７における信号を前記第２論理
回路の入力に好適なレベルの信号に変換するため
の信号レベル変換回路において、該変換回路が、ベースが一方では第１順方向半導体接合Ｊ１を
経て共通の基準電位点Ｍの電位に対して所定の電
位を呈する変換回路における第１電位点Ｐ１に、
他方では限流素子２３を経て中継端子２２に接続
されるエミツタホロワトランジスタＴ１と；第２直流電源２０の前記他方の端子V_EEとエミ
ツタホロワトランジスタT₁のエミツタとの間に
接続される定電流源Ｓ１と；一方の第１接続線２４がエミツタホロワトラン
ジスタのエミツタに接続され、他方の第２接続線
２５が共通の基準電位点Ｍの電位に対して所定の
電位を呈する変換回路における第２電位点Ｐ２に
接続される定電流源S1用の負荷素子Ｚ，Ｒ，Ｊ，
T_Z；とを具えており、かつ負荷素子の前記第１接続線２４が第２論理回路
の入力に対する信号を搬送する変換回路の出力端
子を成し、第２論理回路の入力信号の内の一方の
レベルを、エミツタホロワトランジスタT₁がカ
ツト・オフされている際に定電流源Ｓ１の電流Ｉ
が流れることにより負荷素子Ｚ，Ｒ，Ｊ，T_Zで
の電圧降下にて変換回路の第２電位点Ｐ２の電位に基いて決定し、論理回路の入力信号
の内の他方のレベルをエミツタホロワトランジス
タＴ１が導通している際におけるこのトランジス
タのエミツタの電位によつて決定するようにした
ことを特徴とする信号レベル変換回路。２特許請求の範囲１記載の信号レベル変換回路
において、エミツタホロワトランジスタＴ１のベ
ースを、限流抵抗Ｒ１と少なくとも１個の順方向
に接続される補足半導体接合Ｊ２とを具える直列
回路２３を経て中継端子２２に接続したことを特
徴とする信号レベル変換回路。３特許請求の範囲２記載の信号レベル変換回路
において、変換回路における所定電位に持たらさ
れる前記第1P１および第２電位点Ｐ２を共通の
基準電位点Ｍに接続し、エミツタホロワトランジ
スタＴ１のコレクタ２８を前記直列回路２３の接
続点の一方に接続したことを特徴とする信号レベ
ル変換回路。４特許請求の範囲３記載の信号レベル変換回路
において、前記直列回路２３が、エミツタホロワ
トランジスタＴ１のコレクタを接続する接続点と
前記トランジスタのベースとの間に追加の限流抵
抗Ｒ２を含むようにしたことを特徴とする信号レ
ベル変換回路。５特許請求の範囲２記載の信号レベル変換回路
において、前記第１電位点Ｐ１を関連する半導体
接合Ｊ４の第１電極３５に接続し、該半導体接合
の第２電極３６を共通の基準電位点Ｍに接続し、
前記関連する半導体接合Ｊ４の第１電極３５と前
記第２直流電源の前記他方の端子V_EEとの間に前
記半導体接合Ｊ４に順方向電流を与える別の関連
する電流源Ｓ２を接続し、かつ前記直列回路２３
が２個の補足半導体接合Ｊ２，Ｊ３を具えるよう
にしたことを特徴とする信号レベル変換回路。６特許請求の範囲５記載の信号レベル変換回路
において、エミツタホロワトランジスタＴ１のコ
レクタ２８を共通の基準電位点Ｍに接続したこと
を特徴とする信号レベル変換回路。７特許請求の範囲２〜６のいずれか１つに記載
の信号レベル変換回路において、エミツタホロワ
トランジスタＴ１のベースと第２直流電源の前記
他方の端子V_EEとの間に追加の電流源Ｓ３，特に
追加のベース抵抗Ｒ３を接続したことを特徴とす
る信号レベル変換回路。８特許請求の範囲５〜１０のいずれか１つに記
載の信号レベル変換回路において、該回路の前記
第２電位点Ｐ２を前記第１電位点Ｐ１に接続した
ことを特徴とする信号レベル変換回路。９特許請求の範囲２〜８のいずれか１つに記載
の信号レベル変換回路において、負荷素子Ｚを抵
抗Ｒとしたことを特徴とする信号レベル変換回
路。１０特許請求の範囲２〜８のいずれか１つに記
載の信号レベル変換回路において、負荷素子Ｚを
定電流源Ｓ１に対して順方向に接続される半導体
接合Ｊによつて構成したことを特徴とする信号レ
ベル変換回路。１１特許請求の範囲５〜７のいずれか１つに記
載の信号レベル変換回路において、負荷素子Ｚを
エミツタホロワトランジスタと同一極性を有し、
かつ負荷トランジスタT_Zとして定められるトラ
ンジスタによつて構成し、該トランジスタのエミ
ツタが前記第１接続線を成し、ベースが第２論理
回路の内部レベルの内の一方のレベルの電位を呈
する前記第２接続線を成し、かつコレクタが共通
の基準電位点Ｍに接続されるようにしたことを特
徴とする信号レベル変換回路。１２中継端子２２が、第２ロング−テールド−
ペアのトンジスタＴ２０３，Ｔ２０４の内の第１
トランジスタＴ２０３を制御すべく“OR”ゲー
トとして接続した第１ロング−テールド−ペア−
トランジスタＴ２０１，Ｔ２０２を具えている第
２論理回路２００の出力端子から到来する信号を
第１論理回路に転送するために受信し得るように
した特許請求の範囲１１記載の信号レベル変換回
路において、第１ロング−テールド−ペア−トラ
ンジスタＴ２０１，Ｔ２０２の一方のトランジス
タＴ２０１のベースが第１変換選択入力端子を成
し、他方のトランジスタＴ２０２のベースが第２
論理回路用の信号を受信するようにし、第２ロン
グ−テールド−ペア−トランジスタの内の第１ト
ランジスタＴ２０３のコレクタと共通の基準電位
点Ｍとの間の結線部に前記関連する半導体接合Ｊ
４を構成する半導体接合を設け、前記第２ロング
−テールド−ペア−トランジスタに給電する電流
源が前記関連する電流源Ｓ２を成し、第２ロング
−テールド−ペア−トランジスタの第２トランジ
スタＴ２０４のコレクタを順方向半導体接合Ｊ５
を経て共通の基準電位点Ｍに接続すると共に中継
端子２２にも直接接続し、かつ負荷トランジスタ
T_Zのベースが第１選択入力端子に対して相補的
に制御される第２選択入力端子を成すようにした
ことを特徴とする信号レベル変換回路。