JPH0716154B2 - Ｔｔｌ−ｅｃｌレベル変換回路 - Google Patents
Ｔｔｌ−ｅｃｌレベル変換回路Info
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- JPH0716154B2 JPH0716154B2 JP63252682A JP25268288A JPH0716154B2 JP H0716154 B2 JPH0716154 B2 JP H0716154B2 JP 63252682 A JP63252682 A JP 63252682A JP 25268288 A JP25268288 A JP 25268288A JP H0716154 B2 JPH0716154 B2 JP H0716154B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、TTL−ECLレベル変換回路に関し、特に、発振
が抑制され、その動作が高速化されたTTL−ECLレベル変
換回路に関する。
が抑制され、その動作が高速化されたTTL−ECLレベル変
換回路に関する。
［従来の技術］ 近年高集積度のECL回路がメインフレーム、通信機器、L
SIテスタ、計測器等の高速性を要求される分野で急速に
使用されつつある。しかしながら、上記の装置類のメモ
リ部分にはTTLインターフェイスを有する標準品の安価
な半導体メモリが使用されることが多い。このため高集
積度のECL回路のインターフェイス部にTTL−ECLレベル
変換回路も併置し、単一チップ上でECL/TTC両インター
フェイスの混在を許すLSIが普及しつつある。
SIテスタ、計測器等の高速性を要求される分野で急速に
使用されつつある。しかしながら、上記の装置類のメモ
リ部分にはTTLインターフェイスを有する標準品の安価
な半導体メモリが使用されることが多い。このため高集
積度のECL回路のインターフェイス部にTTL−ECLレベル
変換回路も併置し、単一チップ上でECL/TTC両インター
フェイスの混在を許すLSIが普及しつつある。
この種従来のTTL−ECLレベル変換回路の回路図を第４図
に示す。同図において、INは、TTLレベル信号の入力端
子、OUTは、ECLレベル信号の出力端子であって、入力端
子INには、ショットキーバリアダイオードのカソードが
接続されている。ショットキーバリアダイオードD1のア
ノード側には、抵抗R1の一端、第１のトランジスタQ1の
ベースおよび第２のトランジスタのコレクタが接続さ
れ、高電位電源VCCには抵抗R1の他端と第１のトランジ
スタQ1のコレクタが接続されている。トランジスタQ1の
エミッタは、ダイオードD21、R31および定電流源ICSを
介して低電位電源VEEに接続され、また、第２のトラン
ジスタQ2のエミッタはGNDに、そのベースは抵抗R21を介
して、ダイオードD21と抵抗R31との接続点へ接続され、
この接続点とGNDとの間にはショットキーバリアダイオ
ードD31が接続されている。そして、コレクタがGNDに、
ベースが抵抗R31と定電流源ICSとの接続点に、エミッタ
が抵抗R4を介して低電位電源VEEに接続された第３のト
ランジスタQ3のエミッタは出力端子OUTに接続されてい
る。
に示す。同図において、INは、TTLレベル信号の入力端
子、OUTは、ECLレベル信号の出力端子であって、入力端
子INには、ショットキーバリアダイオードのカソードが
接続されている。ショットキーバリアダイオードD1のア
ノード側には、抵抗R1の一端、第１のトランジスタQ1の
ベースおよび第２のトランジスタのコレクタが接続さ
れ、高電位電源VCCには抵抗R1の他端と第１のトランジ
スタQ1のコレクタが接続されている。トランジスタQ1の
エミッタは、ダイオードD21、R31および定電流源ICSを
介して低電位電源VEEに接続され、また、第２のトラン
ジスタQ2のエミッタはGNDに、そのベースは抵抗R21を介
して、ダイオードD21と抵抗R31との接続点へ接続され、
この接続点とGNDとの間にはショットキーバリアダイオ
ードD31が接続されている。そして、コレクタがGNDに、
ベースが抵抗R31と定電流源ICSとの接続点に、エミッタ
が抵抗R4を介して低電位電源VEEに接続された第３のト
ランジスタQ3のエミッタは出力端子OUTに接続されてい
る。
次に、第４図の回路の動作について説明する。入力端子
INに入力されたTTLレベルの信号はダイオードD1、トラ
ンジスタQ1、ダイオードD21、抵抗R31を介してレベルシ
フトされ、トランジスタQ3と抵抗R4により構成されるエ
ミッタフォロア回路を介して出力端子OUTよりECLレベル
の信号として出力される。このECLレベルの信号は、下
記のごとく設定される。まず、ハイレベルについて説明
する。TTLレベルのハイレベル信号VIHが入力された時ト
ランジスタQ1、ダイオードD21、トランジスタQ2はオン
状態、ダイオードD1はオフ状態となる。この入力電圧
は、ダイオードやトランジスタの順方向動作電圧をVFで
表すと、ダイオードD1をオフ状態とするには、（１）式
を満たさなければならない。
INに入力されたTTLレベルの信号はダイオードD1、トラ
ンジスタQ1、ダイオードD21、抵抗R31を介してレベルシ
フトされ、トランジスタQ3と抵抗R4により構成されるエ
ミッタフォロア回路を介して出力端子OUTよりECLレベル
の信号として出力される。このECLレベルの信号は、下
記のごとく設定される。まず、ハイレベルについて説明
する。TTLレベルのハイレベル信号VIHが入力された時ト
ランジスタQ1、ダイオードD21、トランジスタQ2はオン
状態、ダイオードD1はオフ状態となる。この入力電圧
は、ダイオードやトランジスタの順方向動作電圧をVFで
表すと、ダイオードD1をオフ状態とするには、（１）式
を満たさなければならない。
VIH≧VF（Q2）＋VF（D21）＋ VF（Q1）−VF（D1） ……（１） 一般に、ダイオードやトランジスタの順方向動作電圧VF
は、0.8V程度、ショットキーバリアダイオードのそれは
0.4V程度であるから、VIH≧2.0Vでハイ状態に安定す
る。この時、ECLレベルのハイレベル出力VOHは（２）式
で表現できる。
は、0.8V程度、ショットキーバリアダイオードのそれは
0.4V程度であるから、VIH≧2.0Vでハイ状態に安定す
る。この時、ECLレベルのハイレベル出力VOHは（２）式
で表現できる。
VOH＝VF（Q2）−R31・ICS− VF（Q3） ≒−R31・ICS ……（２） （但し、ICSは定電流源の電流値である） 次にローレベルについて説明する。TTLレベルのローレ
ベル信号VILが入力された時、ダイオードD1、D31はオン
状態、トランジスタQ2はオフ状態となる。この場合、ダ
イオードD1をオン状態に確保するには、入力電圧VILは
（３）式を満たさなければならない。
ベル信号VILが入力された時、ダイオードD1、D31はオン
状態、トランジスタQ2はオフ状態となる。この場合、ダ
イオードD1をオン状態に確保するには、入力電圧VILは
（３）式を満たさなければならない。
VIL≦−VF（D31）＋VF（D21）＋ VF（Q1）−VF（D1） ……（３） 従って、VIL≦0.8Vの条件でロー状態に安定する。
この時ECLレベルのローレベル出力VOLは、（４）式で表
現できる。
現できる。
VOL＝−VF（D31）−R31・ICS− VF（Q3） ……（４） 式（２）、（４）から、本従来例の回路のECLレベルの
出力信号は、トランジスタとショットキーバリアダイオ
ード各１個の順方向動作電圧の和（約1.2V）を論理振幅
として有することが分る。
出力信号は、トランジスタとショットキーバリアダイオ
ード各１個の順方向動作電圧の和（約1.2V）を論理振幅
として有することが分る。
［発明が解決しようとする問題点］ 従来のTTL−ECLレベルの変換回路は、TTL信号入力がロ
ーレベルからハイレベルへと変化した時に、入力信号に
従いトランジスタQ1のベース電位が上昇しトランジスタ
Q1、ダイオードD21、抵抗R21によりレベルシフトされて
トランジスタQ2がオン状態となり電流が抵抗R1を流れる
ことで平衡状態に達し安定する回路構成になっている。
従って、レベルシフト中の伝達遅延によるトランジスタ
Q2のオン動作の遅れと急激な動作電流による抵抗R1の電
位降下のため、トランジスタQ1のベース電位は発振し易
いという欠点がある。即ち、入力信号INがローレベルか
らハイレベルに移行すると、トランジスタQ1のベース電
位は抵抗R1を介して高電位電源VCCの電位に向かって上
昇する。この上昇した電位は、トランジスタQ1、ダイオ
ードD21および抵抗R21を介してこれらの素子による伝達
遅延時間分だけ遅れてトランジスタQ2のベースに現れ
る。その結果、トランジスタQ2の電流は増加し、抵抗R1
の電圧降下により、そのコレクタ電位は降下する。この
電位が降下すると、一定時間後にトランジスタQ2のベー
ス電位が降下し、このトランジスタの電流が減少する。
そうすると今度はトランジスタQ2のコレクタ電位が上昇
する。以上のサイクルを繰り返すことによって、トラン
ジスタQ1のベース電位は変動する。この振動波形は、レ
ベルシフトされて、ECLレベル出力信号のハイレベルに
ノイズとして伝搬され、次段のECL論理回路の誤動作を
招く恐れがある。
ーレベルからハイレベルへと変化した時に、入力信号に
従いトランジスタQ1のベース電位が上昇しトランジスタ
Q1、ダイオードD21、抵抗R21によりレベルシフトされて
トランジスタQ2がオン状態となり電流が抵抗R1を流れる
ことで平衡状態に達し安定する回路構成になっている。
従って、レベルシフト中の伝達遅延によるトランジスタ
Q2のオン動作の遅れと急激な動作電流による抵抗R1の電
位降下のため、トランジスタQ1のベース電位は発振し易
いという欠点がある。即ち、入力信号INがローレベルか
らハイレベルに移行すると、トランジスタQ1のベース電
位は抵抗R1を介して高電位電源VCCの電位に向かって上
昇する。この上昇した電位は、トランジスタQ1、ダイオ
ードD21および抵抗R21を介してこれらの素子による伝達
遅延時間分だけ遅れてトランジスタQ2のベースに現れ
る。その結果、トランジスタQ2の電流は増加し、抵抗R1
の電圧降下により、そのコレクタ電位は降下する。この
電位が降下すると、一定時間後にトランジスタQ2のベー
ス電位が降下し、このトランジスタの電流が減少する。
そうすると今度はトランジスタQ2のコレクタ電位が上昇
する。以上のサイクルを繰り返すことによって、トラン
ジスタQ1のベース電位は変動する。この振動波形は、レ
ベルシフトされて、ECLレベル出力信号のハイレベルに
ノイズとして伝搬され、次段のECL論理回路の誤動作を
招く恐れがある。
さらに、従来のレベル変換回路は、ECLレベルの出力信
号の論理振幅が、トランジスタとショットキーバリアダ
イオード各１個分の順方向動作電圧の和であるので、通
常のECL回路の論理振幅の600mVと比較して大きく、その
ため、伝搬遅延時間tpdが大きくなるという欠点を有し
ていた。
号の論理振幅が、トランジスタとショットキーバリアダ
イオード各１個分の順方向動作電圧の和であるので、通
常のECL回路の論理振幅の600mVと比較して大きく、その
ため、伝搬遅延時間tpdが大きくなるという欠点を有し
ていた。
従って、本願発明の目的とするところは、第１に、TTL
−ECLレベル変換回路の振動・発振を抑制してECL回路の
誤動作を防止することであり、第２に、レベル変換回路
の遅延時間を減少させることである。
−ECLレベル変換回路の振動・発振を抑制してECL回路の
誤動作を防止することであり、第２に、レベル変換回路
の遅延時間を減少させることである。
［問題を解決するための手段］ 本発明のTTL−ECLレベル変換回路は、カソードがTTLレ
ベルの信号の入力端子に接続され、アノードが第１のト
ランジスタのベースに接続されたショットキーバリアダ
イオードと、このショットキーバリアダイオードのアノ
ードと高電位電源との間に挿入された第１の抵抗と、コ
レクタが前記高電位電源に接続され、エミッタがダイオ
ードまたは抵抗により構成されるレベルシフト回路に接
続された前記第１のトランジスタと、コレクタが前記シ
ョットキーバリアダイオードのアノードに接続され、ベ
ースが前記レベルシフト回路に接続され、エミッタが接
地電位の電源に接続された第２のトランジスタと、コレ
クタが中電位電源に接続され、ベースが前記第４の接続
点に接続され、エミッタがECLレベルの信号を出力する
出力端子に接続されるとともに負荷抵抗を介して低電位
電源に接続された第３のトランジスタとを有するTTL−E
CLレベル変換回路において、前記第２のトランジスタの
エミッタと接地電位の電源間に第２の抵抗が挿入された
構成を有する。
ベルの信号の入力端子に接続され、アノードが第１のト
ランジスタのベースに接続されたショットキーバリアダ
イオードと、このショットキーバリアダイオードのアノ
ードと高電位電源との間に挿入された第１の抵抗と、コ
レクタが前記高電位電源に接続され、エミッタがダイオ
ードまたは抵抗により構成されるレベルシフト回路に接
続された前記第１のトランジスタと、コレクタが前記シ
ョットキーバリアダイオードのアノードに接続され、ベ
ースが前記レベルシフト回路に接続され、エミッタが接
地電位の電源に接続された第２のトランジスタと、コレ
クタが中電位電源に接続され、ベースが前記第４の接続
点に接続され、エミッタがECLレベルの信号を出力する
出力端子に接続されるとともに負荷抵抗を介して低電位
電源に接続された第３のトランジスタとを有するTTL−E
CLレベル変換回路において、前記第２のトランジスタの
エミッタと接地電位の電源間に第２の抵抗が挿入された
構成を有する。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の第１の実施例を示す回路図である。
同図において、第４図に示された従来例のものと同一の
部分には同一の番号が付されているので重複する説明は
省略するが、本実施例においては、レベルシフト回路が
抵抗R3とダイオードD2の直列接続回路により構成され、
これら二つの素子の接続点にトランジスタQ2のベースが
接続され、そして、トランジスタQ2のエミッタと接地電
位電源GNDとの間には抵抗R2が接続されている。また、
レベルシフト回路の出力端であるダイオードD2のカソー
ドには、ローレベルクランプ用の、アノードが接地電位
電源GNDに接続されたダイオードD3のカソードが接続さ
れている。
同図において、第４図に示された従来例のものと同一の
部分には同一の番号が付されているので重複する説明は
省略するが、本実施例においては、レベルシフト回路が
抵抗R3とダイオードD2の直列接続回路により構成され、
これら二つの素子の接続点にトランジスタQ2のベースが
接続され、そして、トランジスタQ2のエミッタと接地電
位電源GNDとの間には抵抗R2が接続されている。また、
レベルシフト回路の出力端であるダイオードD2のカソー
ドには、ローレベルクランプ用の、アノードが接地電位
電源GNDに接続されたダイオードD3のカソードが接続さ
れている。
次に、本実施例回路の動作について説明する。TTLレベ
ルの入力信号がハイレベル状態の時には、トランジスタ
Q1、Q2、ダイオードD2はオン状態、ダイオードD1、D3は
オフ状態となる。つまり、トランジスタQ2の動作電流が
抵抗R1を流れることにより、ダイオードD1のアノード側
の電位は、一定の値に保持され、このアノード側の電位
とカソード側のTTLレベルのハイレベル入力信号との電
位差Ｖ（D1）がショットキーバリアダイオードD1の順方
向動作電圧VF（D1）より小さくなり、ダイオードD1はオ
フ状態となって平衡する。この状態においてトランジス
タQ2の動作電流IF（Q2）は（５）式で表現できる。
ルの入力信号がハイレベル状態の時には、トランジスタ
Q1、Q2、ダイオードD2はオン状態、ダイオードD1、D3は
オフ状態となる。つまり、トランジスタQ2の動作電流が
抵抗R1を流れることにより、ダイオードD1のアノード側
の電位は、一定の値に保持され、このアノード側の電位
とカソード側のTTLレベルのハイレベル入力信号との電
位差Ｖ（D1）がショットキーバリアダイオードD1の順方
向動作電圧VF（D1）より小さくなり、ダイオードD1はオ
フ状態となって平衡する。この状態においてトランジス
タQ2の動作電流IF（Q2）は（５）式で表現できる。
IF（Q2）＝［VCC−VF（Q1）− R3・ICS−VF（Q2）］ ／（R1＋R2） ……（５） また、ショットキーバリアダイオードD1に印加される電
圧差Ｖ（D1）は（６）式で表現できる。
圧差Ｖ（D1）は（６）式で表現できる。
Ｖ（D1）＝VF（Q1）＋R3・ICS＋ VF（Q2）＋ R2・IF（Q2）−VIH ……（６） ショットキーバリアダイオードD1がオフ状態にとどまる
条件は（６′）式で表現される。
条件は（６′）式で表現される。
Ｖ（D1）＜VF（D1） ……（６′） ここで、VF（Q1）＝VF（Q2）＝0.8V、R3＝2kΩ、ICS＝
0.3mA、R2＝1kΩ、VCC＝5V、R1＝20kΩ、VIH≧2.0V、VF
（D1）＝0.4Vであるものとすると、ECLレベルのハイレ
ベル出力VOHは、（７）式で表現できる。
0.3mA、R2＝1kΩ、VCC＝5V、R1＝20kΩ、VIH≧2.0V、VF
（D1）＝0.4Vであるものとすると、ECLレベルのハイレ
ベル出力VOHは、（７）式で表現できる。
VOH＝R2・IF（Q2）＋VF（Q2） −VF（D2）−VF（Q3） ≒R2・IF（Q2）−VF（Q3） ……（７） 逆に、TTLレベルの入力信号がローレベル状態の時に
は、ダイオードD1、D3はオン状態、トランジスタQ2はオ
フ状態となる。即ち、ダイオードD2のカソード側の電位
は、ダイオードD3をオン動作させる程低電位になるので
あるが、そのための条件は、（８）式で表現できる。
は、ダイオードD1、D3はオン状態、トランジスタQ2はオ
フ状態となる。即ち、ダイオードD2のカソード側の電位
は、ダイオードD3をオン動作させる程低電位になるので
あるが、そのための条件は、（８）式で表現できる。
｜VIL＋VF（D1）−VF（Q1）− R3・ICS−VF（D2）｜ ≧VF（D3） ……（８） ここでVIL≦0.8V、VF（D1）＝0.4V、VF（Q1）＝V
F（D2）＝VF（Q3）＝0.8V、R3＝2kΩ、ICS＝0.3mAであ
るものとすると（８）式の条件は満たされる。
F（D2）＝VF（Q3）＝0.8V、R3＝2kΩ、ICS＝0.3mAであ
るものとすると（８）式の条件は満たされる。
この時、ECLレベルのローレベル出力VOLは（９）式で表
現できる。
現できる。
VOL＝−VF（D3）−VF（Q3） …（９） （７）、（９）の両式から、本実施例の回路のECL出力
信号の論理振幅は、（10）式で表現できる。
信号の論理振幅は、（10）式で表現できる。
VOH−VOL＝R2・IF（Q2）＋ VF（D3） ……（10） ここで、先に示した数値例を用い、（５）式からI
F（Q2）を求めると、本実施例のECL出力信号の論理振幅
は約0.93Vとなり、これは、第４図の従来例の論理振幅
より明らかに小さい。なお、この回路で、ダイオードD3
をショットキー型のものとし、抵抗R2に1.5kΩ程度のも
のを用いれば、（６′）、（８）を満たすという条件の
もとで、論理振幅を0.6Vとすることができる。
F（Q2）を求めると、本実施例のECL出力信号の論理振幅
は約0.93Vとなり、これは、第４図の従来例の論理振幅
より明らかに小さい。なお、この回路で、ダイオードD3
をショットキー型のものとし、抵抗R2に1.5kΩ程度のも
のを用いれば、（６′）、（８）を満たすという条件の
もとで、論理振幅を0.6Vとすることができる。
次に、抵抗R2をトランジスタQ2のエミッタと接地電位の
電源GND間に挿入したことによる発振防止効果を、シミ
ュレーション結果を用いて説明する。第３図（ａ）のグ
ラフは抵抗R2がなく、トランジスタQ2のエミッタを直接
GNDに接続した回路構成における各部の過渡的な電位の
変化をシミュレートしたグラフであり、第３図（ｂ）の
グラフは本実施例の回路のシミュレーション結果を示す
グラフである。ここでは、TTLレベルの入力信号、
は、第１のトランジスタQ1のベース電位、は、ダイオ
ードD2のカソード電位、は、ECLレベルの出力信号、
は、ECLレベルの基準電位である。また、シミュレー
トするための回路の各定数としては先に示したものを用
いた。第３図（ａ）に示されるように、抵抗R2を用いな
い場合には、トランジスタQ2のベース電位は大きく振動
する。その結果、ECLレベルの出力信号も振動するが、
この振動がで示す基準電位を超えることになると誤動
作を招く。しかし、本実施例のものは、振動が抑制され
ており、誤動作の可能性はほとんどなくなる。
電源GND間に挿入したことによる発振防止効果を、シミ
ュレーション結果を用いて説明する。第３図（ａ）のグ
ラフは抵抗R2がなく、トランジスタQ2のエミッタを直接
GNDに接続した回路構成における各部の過渡的な電位の
変化をシミュレートしたグラフであり、第３図（ｂ）の
グラフは本実施例の回路のシミュレーション結果を示す
グラフである。ここでは、TTLレベルの入力信号、
は、第１のトランジスタQ1のベース電位、は、ダイオ
ードD2のカソード電位、は、ECLレベルの出力信号、
は、ECLレベルの基準電位である。また、シミュレー
トするための回路の各定数としては先に示したものを用
いた。第３図（ａ）に示されるように、抵抗R2を用いな
い場合には、トランジスタQ2のベース電位は大きく振動
する。その結果、ECLレベルの出力信号も振動するが、
この振動がで示す基準電位を超えることになると誤動
作を招く。しかし、本実施例のものは、振動が抑制され
ており、誤動作の可能性はほとんどなくなる。
次に、第２図（ａ）、（ｂ）、（ｃ）を参照して本発明
の他の実施例について説明する。
の他の実施例について説明する。
第２図（ａ）は、レベルシフト回路部を２個のダイオー
ドD21、D2の直列接続回路にて構成した第２の実施例を
示す回路図である。この実施例ではレベルシフト回路部
がダイオードのみの低インピーダンス回路で構成されて
いるため、伝搬遅延時間を最も小さくできる。
ドD21、D2の直列接続回路にて構成した第２の実施例を
示す回路図である。この実施例ではレベルシフト回路部
がダイオードのみの低インピーダンス回路で構成されて
いるため、伝搬遅延時間を最も小さくできる。
第２図（ｂ）は、レベルシフト回路部を２個の抵抗R3、
R32の直列接続回路にて構成した本発明の第３の実施例
を示す回路図である。この実施例ではレベルシフト回路
部の抵抗に定電流を流すことによりレベル変換回路の閾
電圧の温度依存性をなくす利点がある。一般にダイオー
ド、トランジスタの順方向動作電圧は約2mV/℃の温度依
存性を有する。ところが、ショットキーバリアダイオー
ドD1とトランジスタQ1の温度特性は相殺し合い、そし
て、本実施例では、レベルシフト回路部は、温度特性を
もたない回路構成であるので、閾電圧は、温度依存性の
ないものとなる。特に、本発明回路を、消費電力による
大きな発熱を伴うECL回路と同一チップ上に集積化して
使用する場合には、温度変化に対し閾電圧を一定に保て
ることは、実用上大きな利点となる。
R32の直列接続回路にて構成した本発明の第３の実施例
を示す回路図である。この実施例ではレベルシフト回路
部の抵抗に定電流を流すことによりレベル変換回路の閾
電圧の温度依存性をなくす利点がある。一般にダイオー
ド、トランジスタの順方向動作電圧は約2mV/℃の温度依
存性を有する。ところが、ショットキーバリアダイオー
ドD1とトランジスタQ1の温度特性は相殺し合い、そし
て、本実施例では、レベルシフト回路部は、温度特性を
もたない回路構成であるので、閾電圧は、温度依存性の
ないものとなる。特に、本発明回路を、消費電力による
大きな発熱を伴うECL回路と同一チップ上に集積化して
使用する場合には、温度変化に対し閾電圧を一定に保て
ることは、実用上大きな利点となる。
第２図（ｃ）は、レベルシフト回路部をダイオードD21
と抵抗R32の直列接続回路にて構成した本発明の第４の
実施例を示す回路図である。本実施例は第４図の従来例
に最も近い回路構成を有しており、遅延時間と閾電圧の
温度依存性の双方に対しバランスのとれた回路構成とな
っている。
と抵抗R32の直列接続回路にて構成した本発明の第４の
実施例を示す回路図である。本実施例は第４図の従来例
に最も近い回路構成を有しており、遅延時間と閾電圧の
温度依存性の双方に対しバランスのとれた回路構成とな
っている。
上述した第２、第３、第４の実施例の回路は、いずれも
抵抗R2をトランジスタQ2のエミッタと接地電位電源GND
との間に挿入した構成を有するものであるので、レベル
変換回路の発振は確実に防止されている。
抵抗R2をトランジスタQ2のエミッタと接地電位電源GND
との間に挿入した構成を有するものであるので、レベル
変換回路の発振は確実に防止されている。
［発明の効果］ 以上説明したように本発明は、第２のトランジスタのエ
ミッタと接地電位の電源間に第２の抵抗を挿入すること
により、レベル変換回路自体の発振の危険性を防止する
とともに、次段のECL回路の誤動作を防ぐという効果が
ある。加えて、本発明によれば、ECL出力信号の論理振
幅が小さくなされるため、遅延時間を減少させることが
できる。
ミッタと接地電位の電源間に第２の抵抗を挿入すること
により、レベル変換回路自体の発振の危険性を防止する
とともに、次段のECL回路の誤動作を防ぐという効果が
ある。加えて、本発明によれば、ECL出力信号の論理振
幅が小さくなされるため、遅延時間を減少させることが
できる。
第１図、第２図（ａ）、第２図（ｂ）および第２図
（ｃ）は、それぞれ本発明の実施例を示す回路図、第３
図（ａ）、第３図（ｂ）は本発明の実施例の動作説明
図、第４図は、従来例の回路図である。 IN…TTLレベル信号の入力端子、OUT…ECLレベル信号の
出力端子。
（ｃ）は、それぞれ本発明の実施例を示す回路図、第３
図（ａ）、第３図（ｂ）は本発明の実施例の動作説明
図、第４図は、従来例の回路図である。 IN…TTLレベル信号の入力端子、OUT…ECLレベル信号の
出力端子。
Claims (1)
- 【請求項１】そのカソードがTTLレベルの信号が入力さ
れる入力端子に接続され、そのアノードが第１の接続点
に接続されたショットキーバリアダイオードと、前記第
１の接続点と高電位電源との間に接続された第１の抵抗
と、そのコレクタが高電位電源に接続されそのベースが
前記第１の接続点に接続されそのエミッタが第２の接続
点に接続された第１のトランジスタと、その一端が前記
第２の接続点に接続されその他端が第３の接続点に接続
されたダイオードまたは抵抗からなる第１のレベルシフ
ト手段と、その一端が前記第３の接続点に接続されその
他端が第４の接続点に接続されたダイオードまたは抵抗
からなる第２のレベルシフト手段と、前記第４の接続点
と低電位電源との間に接続された定電流源と、そのコレ
クタが前記第１の接続点に接続されそのベースが前記第
３の接続点に接続されそのエミッタが中電位電源に接続
された第２のトランジスタと、そのコレクタが中電位電
源に接続されそのベースが前記第４の接続点に接続され
そのエミッタがECLレベルの信号を出力する出力端子に
接続されるとともに負荷抵抗を介して低電位電源に接続
された第３のトランジスタとを具備するTTL−ECLレベル
変換回路において、前記第２のトランジスタのエミッタ
と中電位電源との間には第２の抵抗が挿入されているこ
とを特徴とするTTL−ECLレベル変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63252682A JPH0716154B2 (ja) | 1988-10-06 | 1988-10-06 | Ｔｔｌ−ｅｃｌレベル変換回路 |
| DE68928145T DE68928145T2 (de) | 1988-10-06 | 1989-10-06 | TTL-ECL-Pegelumsetzungsschaltung |
| US07/417,973 US5036225A (en) | 1988-10-06 | 1989-10-06 | TTL-ECL level converting circuit |
| EP89310266A EP0366294B1 (en) | 1988-10-06 | 1989-10-06 | TTL-ECL level converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63252682A JPH0716154B2 (ja) | 1988-10-06 | 1988-10-06 | Ｔｔｌ−ｅｃｌレベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02100418A JPH02100418A (ja) | 1990-04-12 |
| JPH0716154B2 true JPH0716154B2 (ja) | 1995-02-22 |
Family
ID=17240776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63252682A Expired - Lifetime JPH0716154B2 (ja) | 1988-10-06 | 1988-10-06 | Ｔｔｌ−ｅｃｌレベル変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5036225A (ja) |
| EP (1) | EP0366294B1 (ja) |
| JP (1) | JPH0716154B2 (ja) |
| DE (1) | DE68928145T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH06188718A (ja) * | 1992-12-15 | 1994-07-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5920729A (en) * | 1996-04-30 | 1999-07-06 | Vtc Inc. | Apparatus for providing pair of complementary outputs with first and subcircuits to convert non-complementary and complementary inputs to first and second pair of complementary output |
| CN104821818A (zh) * | 2015-05-27 | 2015-08-05 | 沈震强 | 提高光耦输出速度的方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3006176C2 (de) * | 1980-02-19 | 1981-12-03 | Siemens AG, 1000 Berlin und 8000 München | Einrichtung zur Signalpegelverschiebung |
| FR2534752A1 (fr) * | 1982-10-18 | 1984-04-20 | Radiotechnique Compelec | Circuit convertisseur de niveaux de signaux entre une logique de type saturee et une logique de type non saturee |
| US4654549A (en) * | 1985-06-04 | 1987-03-31 | Fairchild Semiconductor Corporation | Transistor-transistor logic to emitter coupled logic translator |
| JPH0763139B2 (ja) * | 1985-10-31 | 1995-07-05 | 日本電気株式会社 | レベル変換回路 |
| US4771191A (en) * | 1987-02-03 | 1988-09-13 | Julio Estrada | TTL to ECL translator |
| JPS63302621A (ja) * | 1987-06-02 | 1988-12-09 | Fujitsu Ltd | 半導体集積回路 |
| US4825108A (en) * | 1987-06-15 | 1989-04-25 | North American Philips Corporation, Signetics Division | Voltage translator with restricted output voltage swing |
-
1988
- 1988-10-06 JP JP63252682A patent/JPH0716154B2/ja not_active Expired - Lifetime
-
1989
- 1989-10-06 DE DE68928145T patent/DE68928145T2/de not_active Expired - Fee Related
- 1989-10-06 US US07/417,973 patent/US5036225A/en not_active Expired - Fee Related
- 1989-10-06 EP EP89310266A patent/EP0366294B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0366294A2 (en) | 1990-05-02 |
| DE68928145T2 (de) | 1998-02-19 |
| EP0366294A3 (en) | 1990-12-05 |
| EP0366294B1 (en) | 1997-07-02 |
| US5036225A (en) | 1991-07-30 |
| JPH02100418A (ja) | 1990-04-12 |
| DE68928145D1 (de) | 1997-08-07 |
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