JPH03147421A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH03147421A JPH03147421A JP28621489A JP28621489A JPH03147421A JP H03147421 A JPH03147421 A JP H03147421A JP 28621489 A JP28621489 A JP 28621489A JP 28621489 A JP28621489 A JP 28621489A JP H03147421 A JPH03147421 A JP H03147421A
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- Japan
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- transistor
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- circuit
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- trs
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000003990 capacitor Substances 0.000 abstract description 8
- 230000004888 barrier function Effects 0.000 abstract description 5
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 2
- 238000009738 saturating Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に係り、ＥＣＬ（Ｅｍｉｔ
ｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）回路の内部論理
回路に関する。
ｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）回路の内部論理
回路に関する。
ＥＣＬ回路は、トランジスタを飽和させずに使用するた
め、トランジスタを飽和して使用するＴＴＬ回路に比べ
、高速動作が可能である。従って、大型コンビエータや
計測器等の高速動作が必要とされているものに利用され
ている。
め、トランジスタを飽和して使用するＴＴＬ回路に比べ
、高速動作が可能である。従って、大型コンビエータや
計測器等の高速動作が必要とされているものに利用され
ている。
第３図に従来の半導体集積回路の内部論理回路として利
用されているＥＣＬ回路を示す。
用されているＥＣＬ回路を示す。
第３図において、本ＥＣＬ回路は、ｒ：ｐｎ ）ランジ
スタ１．２，３．４と抵抗５．６，７．８と、入力（Ｉ
Ｎ、Ｖｎｅｆ）端子と、制御（Ｖｃｓ）端子と、出力（
ＯＵＴ）端子と、出力端子に接続された負荷容量１０と
を備えている。
スタ１．２，３．４と抵抗５．６，７．８と、入力（Ｉ
Ｎ、Ｖｎｅｆ）端子と、制御（Ｖｃｓ）端子と、出力（
ＯＵＴ）端子と、出力端子に接続された負荷容量１０と
を備えている。
ここで、トランジスタ１．２は互いに差動対をなす。ト
ランジスタ１．２のコレクタは、抵抗５゜６を介して最
高電位である接地（ＧＮＤ）に接続されている。またト
ランジスタ１．２の共通のエミッタは、ｎｐｎトランジ
スタ３．および抵抗７を介して、最低電位ＶＥＥ（＝−
４，５Ｖ）Ｋ接続されている。トランジスタ３と抵抗７
は定電流回路をなす。以上で、差動増幅回路９を構成し
ている。また、トランジスタ４のエミッタは抵抗８を介
してＶＴ（＝−ＩＶ）Ｋ接続されている。差動対の一方
のｎｐｎ）ランジスタ２のベース忙与えられる基準電圧
ＶＲｅｆ （第３図では−１，２５Ｖとする）Ｋよって
、その論理入力しきい値が定められる。また定電流回路
を構成するｎｐｎ ）ランジスタ３のベースに与えられ
る制御電圧Ｖｃｓによって、その論理出力レベルの振幅
などが定められる。本回路において、入力（ＩＮ）ｉ子
に矩形波信号を入力した場合、トランジスタ２のコレク
タには入力（ＩＮ）端子と同相の信号が得られ、入力が
“Ｈ“レベルのときは、はぼＯｖとなる。ＩＩ Ｌ １
１レベルのときは、−０，９Ｖになるよう、Ｖｃｓレベ
ル、抵抗５゜７によって調整される。これが、エミッタ
フォロワトランジスタ４を介して出力される。このとき
、出力レベルは′″Ｈ”レベルが−ｏ、ｓｖ、”Ｌ”レ
ベルが−１，７■である。ここで、トランジスタの順方
向電圧ＶＢＥを０．８■とする。
ランジスタ１．２のコレクタは、抵抗５゜６を介して最
高電位である接地（ＧＮＤ）に接続されている。またト
ランジスタ１．２の共通のエミッタは、ｎｐｎトランジ
スタ３．および抵抗７を介して、最低電位ＶＥＥ（＝−
４，５Ｖ）Ｋ接続されている。トランジスタ３と抵抗７
は定電流回路をなす。以上で、差動増幅回路９を構成し
ている。また、トランジスタ４のエミッタは抵抗８を介
してＶＴ（＝−ＩＶ）Ｋ接続されている。差動対の一方
のｎｐｎ）ランジスタ２のベース忙与えられる基準電圧
ＶＲｅｆ （第３図では−１，２５Ｖとする）Ｋよって
、その論理入力しきい値が定められる。また定電流回路
を構成するｎｐｎ ）ランジスタ３のベースに与えられ
る制御電圧Ｖｃｓによって、その論理出力レベルの振幅
などが定められる。本回路において、入力（ＩＮ）ｉ子
に矩形波信号を入力した場合、トランジスタ２のコレク
タには入力（ＩＮ）端子と同相の信号が得られ、入力が
“Ｈ“レベルのときは、はぼＯｖとなる。ＩＩ Ｌ １
１レベルのときは、−０，９Ｖになるよう、Ｖｃｓレベ
ル、抵抗５゜７によって調整される。これが、エミッタ
フォロワトランジスタ４を介して出力される。このとき
、出力レベルは′″Ｈ”レベルが−ｏ、ｓｖ、”Ｌ”レ
ベルが−１，７■である。ここで、トランジスタの順方
向電圧ＶＢＥを０．８■とする。
次に回線の動作速度について説明する。まず、差動増幅
器９のトランジスタ２のコレクタの電位が”Ｌ”レベル
から“Ｈ“レベルへ変化すると、トランジスタ４はＯＮ
状態になり、電源ＧＮＤからの電流は、抵抗８及び負荷
容量１ｏを流れる。
器９のトランジスタ２のコレクタの電位が”Ｌ”レベル
から“Ｈ“レベルへ変化すると、トランジスタ４はＯＮ
状態になり、電源ＧＮＤからの電流は、抵抗８及び負荷
容量１ｏを流れる。
この負荷容量１０を流れる電流なＩｔ とすると、その
立ち上がり時間ｔｌ はほぼ次式で表される。
立ち上がり時間ｔｌ はほぼ次式で表される。
ここでＶは、Ｖ＝（ＶＯＲ−ＶＯＬ）／２とする。なお
ＶＯＲは高レベル出力電圧、ＶＯＬは低レベル出力電圧
である。
ＶＯＲは高レベル出力電圧、ＶＯＬは低レベル出力電圧
である。
次に、差動増＠器９の出力信号が″′Ｈ゛レベルから１
Ｌ”レベル忙立ち下がる場合は、トランジスタ４はＯＦ
Ｆ状態になるため、電流は負荷容量１０から抵抗８忙向
って流れ、負荷容［１０が放電される。このときの電流
を１２ とすると、その立ち下がり時間ｔ２はほぼ次式
で表される。
Ｌ”レベル忙立ち下がる場合は、トランジスタ４はＯＦ
Ｆ状態になるため、電流は負荷容量１０から抵抗８忙向
って流れ、負荷容［１０が放電される。このときの電流
を１２ とすると、その立ち下がり時間ｔ２はほぼ次式
で表される。
前記（１１、（２１式において、立ち上がりの場合には
、トランジスタ４がＯＮするため、出力インピーダンス
は充分低く、立ち上がり時間は充分小さい。
、トランジスタ４がＯＮするため、出力インピーダンス
は充分低く、立ち上がり時間は充分小さい。
しかしながら、立ち下がりの場合には抵抗８で電流工２
が決まってしまい、よって負荷容量ｌＯが大きい場合
にはｔｘ＞ｔｚ となる。ここで、電流工２ を大き
くすることができれば、それだけ立ち下がり時間が小さ
くなる。
が決まってしまい、よって負荷容量ｌＯが大きい場合
にはｔｘ＞ｔｚ となる。ここで、電流工２ を大き
くすることができれば、それだけ立ち下がり時間が小さ
くなる。
従来のＥＣＬ回路は、第３図のように構成されており、
負荷容量１０が大きい場合、その立ち下がり時間ｔ２
を小さくシ、高速動作をさせるためＫは抵抗８わ小さく
し、立ち下がりのとき負荷容量１０を流れる電流１冨
を大きくしなければならない。しかしながら、前記の電
流Ｉ２を大きくすることは電流工ｌ をも増大すること
を意味するので消費電力の増大につながるという欠点が
ある。
負荷容量１０が大きい場合、その立ち下がり時間ｔ２
を小さくシ、高速動作をさせるためＫは抵抗８わ小さく
し、立ち下がりのとき負荷容量１０を流れる電流１冨
を大きくしなければならない。しかしながら、前記の電
流Ｉ２を大きくすることは電流工ｌ をも増大すること
を意味するので消費電力の増大につながるという欠点が
ある。
また消費電力をおさえようとすると、出力波形の立ち下
がり時間が、立ち上がり時間に比べ大きくなるため、高
速動作の妨げとなるという欠点がある。
がり時間が、立ち上がり時間に比べ大きくなるため、高
速動作の妨げとなるという欠点がある。
本発明の目的は、前記欠点が解決され、消費電力が減少
し、しかも高速動作ができるよう処した半導体集ｆｊｔ
回路装置を提供することにある。
し、しかも高速動作ができるよう処した半導体集ｆｊｔ
回路装置を提供することにある。
本発明の半導体集積回路装置の構成は、一対の第１．第
２のトランジスタを備えた差動増幅器と、第３．第４の
トランジスタの直列を備えた出力回路とを有し、前記第
３のトランジスタのベースには前記第２のトランジスタ
のコレクタから導入され、前記第４のトランジスタのベ
ースには第５のトランジスタを介して前記第１のトラン
ジスタのコレクタから導入きれ、前記第３．第４のトラ
ンジスタの共通接続点を出力となしたことを特命とする
。
２のトランジスタを備えた差動増幅器と、第３．第４の
トランジスタの直列を備えた出力回路とを有し、前記第
３のトランジスタのベースには前記第２のトランジスタ
のコレクタから導入され、前記第４のトランジスタのベ
ースには第５のトランジスタを介して前記第１のトラン
ジスタのコレクタから導入きれ、前記第３．第４のトラ
ンジスタの共通接続点を出力となしたことを特命とする
。
次に図面を参照しながら本発明を説明する。
第１図は本発明の第１の実施例の半導体集積回路装置を
示す回路図である。
示す回路図である。
第１図において、本実施例のＥＣＬ回路は、差動増幅器
９０部分だけが、従来の第３図と同様のものである。本
実施例は、差動増幅回路９と、前記差動増幅回路９の反
転出力に結合されたトランジスタ１３．およびトランジ
スタ２０．１９．シ曹ットキーパリアダイオード１１．
１６，１７゜１８、抵抗８，１２から成る回路１４とを
含み、構成される。また、トランジスタ１５０ベース及
びエミッタは差動増幅回路９の非反転出力及び回路１４
にそれぞれ接続されている。回路１４のシシットキーパ
リアダイオード１６のアノードは、トランジスタ１５の
ペースと結合されている。
９０部分だけが、従来の第３図と同様のものである。本
実施例は、差動増幅回路９と、前記差動増幅回路９の反
転出力に結合されたトランジスタ１３．およびトランジ
スタ２０．１９．シ曹ットキーパリアダイオード１１．
１６，１７゜１８、抵抗８，１２から成る回路１４とを
含み、構成される。また、トランジスタ１５０ベース及
びエミッタは差動増幅回路９の非反転出力及び回路１４
にそれぞれ接続されている。回路１４のシシットキーパ
リアダイオード１６のアノードは、トランジスタ１５の
ペースと結合されている。
次に、以上のように構成された回路の動作について説明
する。このとき、トランジスタのＶＢｇを０・８ｖ・ジ
聰ットキーバリアダイオードのＶ、を０．５Ｖ、ＶＴ＝
−４０Ｖとする。マタ、出力（ＯＵＴ）端子には、負荷
容１−１０が接続されている。
する。このとき、トランジスタのＶＢｇを０・８ｖ・ジ
聰ットキーバリアダイオードのＶ、を０．５Ｖ、ＶＴ＝
−４０Ｖとする。マタ、出力（ＯＵＴ）端子には、負荷
容１−１０が接続されている。
Ｖｉｅｆ ＝ １．２５ Ｖとすると、まず入力端子に
′″Ｈ“レベルが入力されると、トランジスタｌがＯＮ
する。ここで、節点ａが−１，２■まで下がるようにＶ
ｃｓ、 ＲｈＲ５により調整する。すると、トランジス
タ１３がＯＦＦ、したがってトランジスタ２０．１９も
ＯＦＦする。逆忙、抵抗６には電流がほとんど流れず、
節点すはほぼｏｖであり、トランジスタ１５がＯＮし、
出力端子Ｋ”Ｈ“レベル、−０，８Ｖが現れる。このと
き、負荷容量１０を流れる電流Ｉ′１ とすると、立
ち上がり時間１ ／ｌは、前記（１）式より、次式とな
る。
′″Ｈ“レベルが入力されると、トランジスタｌがＯＮ
する。ここで、節点ａが−１，２■まで下がるようにＶ
ｃｓ、 ＲｈＲ５により調整する。すると、トランジス
タ１３がＯＦＦ、したがってトランジスタ２０．１９も
ＯＦＦする。逆忙、抵抗６には電流がほとんど流れず、
節点すはほぼｏｖであり、トランジスタ１５がＯＮし、
出力端子Ｋ”Ｈ“レベル、−０，８Ｖが現れる。このと
き、負荷容量１０を流れる電流Ｉ′１ とすると、立
ち上がり時間１ ／ｌは、前記（１）式より、次式とな
る。
ここで、工１中工′１ であるので、ｔ１中ｔＳ
となり、立ち上がり時間は、前記従来例と同じである。
となり、立ち上がり時間は、前記従来例と同じである。
一方入力（ＩＮ）端子に＠Ｌ”レベルが入力されると、
トランジスタ２がＯＮＬ、節点すが−１，２ｖとなり、
トランジスタ１５はＯＦＦする。逆Ｋ。
トランジスタ２がＯＮＬ、節点すが−１，２ｖとなり、
トランジスタ１５はＯＦＦする。逆Ｋ。
トランジスタ２０．１９がＯＮする。ここで、トランジ
スタ１９は節点すから電流を引ばり出し、トランジスタ
１５をすばや＜ＯＦＦさせる役目がある。ここで、シ１
ットキーバリアダイオード１７．１８はそれぞれトラン
ジスタ２０．１９を飽和させないために設けである。こ
のとき出力端子には＠Ｌ“レベル−１，７Ｖが現れ、負
荷容量ｌＯを流れる電流Ｉ／、は、トランジスタ２０の
ために低インピーダンス出力となり、前記従来例１２に
比らべＩ’ｓ ＞ Ｉ ＊となる。
スタ１９は節点すから電流を引ばり出し、トランジスタ
１５をすばや＜ＯＦＦさせる役目がある。ここで、シ１
ットキーバリアダイオード１７．１８はそれぞれトラン
ジスタ２０．１９を飽和させないために設けである。こ
のとき出力端子には＠Ｌ“レベル−１，７Ｖが現れ、負
荷容量ｌＯを流れる電流Ｉ／、は、トランジスタ２０の
ために低インピーダンス出力となり、前記従来例１２に
比らべＩ’ｓ ＞ Ｉ ＊となる。
前記従来例（２）式よりｔ’２＜ｔ２となる。立ち下が
り時間１ ！／は、以上のように前記従来例忙比べ、非
常に小さくなる。
り時間１ ！／は、以上のように前記従来例忙比べ、非
常に小さくなる。
本実施例のＥＣＬ回路は、出力が°Ｈ”レベルの時忙比
べ＠Ｌ”レベルの時忙その定電流が大きくなる定電流回
路を備えている。
べ＠Ｌ”レベルの時忙その定電流が大きくなる定電流回
路を備えている。
第２図は本発明の第２の実施例の半導体集積回路装置を
示す回路図である。
示す回路図である。
第２図において、本実施例が、第１図の回路と異なると
ころは、第１図の回路２１がない点であり、その他の部
分は第１図と同様である。
ころは、第１図の回路２１がない点であり、その他の部
分は第１図と同様である。
本実施例は、前記第１の実施例より、トランジスタ１５
をＯＦＦさせるための回路２１を取り除いて、低消費電
力化したものであり、第１図と同一番号は、同様のもの
を示す。
をＯＦＦさせるための回路２１を取り除いて、低消費電
力化したものであり、第１図と同一番号は、同様のもの
を示す。
ＶＲｅｆは、前記第１の実施例と同じ−１，２５Ｖとす
る。入力端子に＠Ｈ”″レベルが入力されると、トラン
ジスタ１がＯＮＬ、節点ａは−１，２Ｖに下がり、トラ
ンジスタ１３ 、２０はＯＦＦする。逆に１節点すは電
流がほとんど流れないので、はぼＯＶであり、トランジ
スタ１５はＯＮＬ、出力端子には“Ｈ“レベル、−Ｏ，
ＳＶが現われる。立ち上がり時間は前記第１の実施例の
場合と同様に１前記従来例とほぼ同じである。
る。入力端子に＠Ｈ”″レベルが入力されると、トラン
ジスタ１がＯＮＬ、節点ａは−１，２Ｖに下がり、トラ
ンジスタ１３ 、２０はＯＦＦする。逆に１節点すは電
流がほとんど流れないので、はぼＯＶであり、トランジ
スタ１５はＯＮＬ、出力端子には“Ｈ“レベル、−Ｏ，
ＳＶが現われる。立ち上がり時間は前記第１の実施例の
場合と同様に１前記従来例とほぼ同じである。
次に入力端子に′″Ｌ”レベルが入力されると、トラン
ジスタ２がＯＮし、節点すは−１，２Ｖ Ｋ下がり、ト
ランジスタ１５はＯＦＦする。逆に、トランジスタ１３
．２０はＯＮＬ、、出力端子には＠Ｌ“レベル、−１，
７Ｖが現われる。回路２１が存在しないことにより、ト
ランジスタ１５のＯＦＦがいく分遅くなることＫより、
立ち下がり時間も、多少遅くなる。本実施例は、前記実
施例より回路２１をなくしたため、前記実施例より、低
消費電力でかつ立ち上がり時間、立ち下がり時間を前記
実施例と同じＫすることができるという利点がある。
ジスタ２がＯＮし、節点すは−１，２Ｖ Ｋ下がり、ト
ランジスタ１５はＯＦＦする。逆に、トランジスタ１３
．２０はＯＮＬ、、出力端子には＠Ｌ“レベル、−１，
７Ｖが現われる。回路２１が存在しないことにより、ト
ランジスタ１５のＯＦＦがいく分遅くなることＫより、
立ち下がり時間も、多少遅くなる。本実施例は、前記実
施例より回路２１をなくしたため、前記実施例より、低
消費電力でかつ立ち上がり時間、立ち下がり時間を前記
実施例と同じＫすることができるという利点がある。
さらに回路２１がないため、回路２１を構成していた素
子数が削減できるという利点もある。
子数が削減できるという利点もある。
以上、前記第１．第２の実施例の半導体集積回路装置は
、差動増幅回路とエミッタフォロワ回路から構成されて
なる半導体集積回路装置において、一対の差動増幅回路
における同相（逆相）トランジスタ１のコレクタがベー
スに接続されエミッタが出力端子に接続された第１のト
ランジスタ１５と前記一対の差動増幅回路における逆相
（同相）トランジスタ２のコレクタがレベルシフト・ト
ランジスタ１３を介してベースに接続され、エミッタは
低電位電源に接続され、コレクタは出力端子に接続され
た第２のトランジスタ２０を有し、特に前記第２のトラ
ンジスタ２００ベース・コレクタ間にシッットキーバリ
ア・ダイオード１７が挿入されてなる。
、差動増幅回路とエミッタフォロワ回路から構成されて
なる半導体集積回路装置において、一対の差動増幅回路
における同相（逆相）トランジスタ１のコレクタがベー
スに接続されエミッタが出力端子に接続された第１のト
ランジスタ１５と前記一対の差動増幅回路における逆相
（同相）トランジスタ２のコレクタがレベルシフト・ト
ランジスタ１３を介してベースに接続され、エミッタは
低電位電源に接続され、コレクタは出力端子に接続され
た第２のトランジスタ２０を有し、特に前記第２のトラ
ンジスタ２００ベース・コレクタ間にシッットキーバリ
ア・ダイオード１７が挿入されてなる。
以上説明したように１本発明は、ＥＣＬ回路の出力に結
合されたエミッタフォロワトランジスタと共にエミッタ
フォロワトランジスタのエミッタに接続され、ＥＣＬ回
路の出力力げＨ”レベルの時に比べ、′Ｌルベルの時に
その定電流が犬きくなる定電流回路を構成することによ
り、出力端子に結合する負荷容量が大きくなっても、立
ち下がり時間を小さくすることができ、そのため出力波
形の立ち上がり時間と立ち下がり時間の比を負荷容量が
増加しても、はｔヨ一定に保つことができ、負荷容量が
増加しても高速動作が可能であるという効果がある。
合されたエミッタフォロワトランジスタと共にエミッタ
フォロワトランジスタのエミッタに接続され、ＥＣＬ回
路の出力力げＨ”レベルの時に比べ、′Ｌルベルの時に
その定電流が犬きくなる定電流回路を構成することによ
り、出力端子に結合する負荷容量が大きくなっても、立
ち下がり時間を小さくすることができ、そのため出力波
形の立ち上がり時間と立ち下がり時間の比を負荷容量が
増加しても、はｔヨ一定に保つことができ、負荷容量が
増加しても高速動作が可能であるという効果がある。
第１図は本発明の第１の実施例の半導体集積回路装置を
示す回路図、第２図は本発明の第２の実施例を示す回路
図、第３図は従来を示す回路図である。 ９・・・・・・差動増幅回路、１乃至４，１３．２０・
・・・・・トランジスタ、５，６，７，８．１２・・・
・・・抵抗、１１．１６，１７．１８・・・・・・シッ
ットキーバリアダイオード。
示す回路図、第２図は本発明の第２の実施例を示す回路
図、第３図は従来を示す回路図である。 ９・・・・・・差動増幅回路、１乃至４，１３．２０・
・・・・・トランジスタ、５，６，７，８．１２・・・
・・・抵抗、１１．１６，１７．１８・・・・・・シッ
ットキーバリアダイオード。
Claims (1)
- 一対の第１、第２のトランジスタを備えた差動増幅器と
、第３、第４のトランジスタの直列体を備えた出力回路
とを有し、前記第３のトランジスタのベースには前記第
２のトランジスタのコレクタから導入され、前記第４の
トランジスタのベースには第５のトランジスタを介して
前記第１のトランジスタのコレクタから導入され、前記
第３、第４のトランジスタの共通接続点を出力となした
ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28621489A JPH03147421A (ja) | 1989-11-02 | 1989-11-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28621489A JPH03147421A (ja) | 1989-11-02 | 1989-11-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03147421A true JPH03147421A (ja) | 1991-06-24 |
Family
ID=17701453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28621489A Pending JPH03147421A (ja) | 1989-11-02 | 1989-11-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03147421A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4321482C1 (de) * | 1993-06-28 | 1994-12-08 | Siemens Ag | Digitale Schaltstufe mit Stromschalter |
| DE4321483A1 (de) * | 1993-06-28 | 1995-01-05 | Siemens Ag | Leitungstreiberschaltstufe in Stromschaltertechnik |
| EP0696393A1 (en) * | 1993-04-30 | 1996-02-14 | Synergy Semiconductor Corporation | Dc-coupled active pull-down ecl circuit with self-adjusting drive capability |
-
1989
- 1989-11-02 JP JP28621489A patent/JPH03147421A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0696393A1 (en) * | 1993-04-30 | 1996-02-14 | Synergy Semiconductor Corporation | Dc-coupled active pull-down ecl circuit with self-adjusting drive capability |
| EP0696393A4 (en) * | 1993-04-30 | 1997-06-11 | Synergy Semiconductor Corp | ACTIVE DC VOLTAGE PULL-DOWN ECL SWITCH WITH SELF-ADJUSTING DRIVABILITY |
| DE4321482C1 (de) * | 1993-06-28 | 1994-12-08 | Siemens Ag | Digitale Schaltstufe mit Stromschalter |
| DE4321483A1 (de) * | 1993-06-28 | 1995-01-05 | Siemens Ag | Leitungstreiberschaltstufe in Stromschaltertechnik |
| US5473272A (en) * | 1993-06-28 | 1995-12-05 | Siemens Aktiengesellschaft | Digital differential amplifier switching stage with current switch |
| US5539350A (en) * | 1993-06-28 | 1996-07-23 | Siemens Aktiengesellschaft | Common mode logic line driver switching stage |
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