JPS6315519A - インタ−フエイス回路 - Google Patents
インタ−フエイス回路Info
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- JPS6315519A JPS6315519A JP61160259A JP16025986A JPS6315519A JP S6315519 A JPS6315519 A JP S6315519A JP 61160259 A JP61160259 A JP 61160259A JP 16025986 A JP16025986 A JP 16025986A JP S6315519 A JPS6315519 A JP S6315519A
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- JP
- Japan
- Prior art keywords
- signal
- level
- logic
- differential amplifier
- ecl
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003321 amplification Effects 0.000 abstract 2
- 238000003199 nucleic acid amplification method Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018514—Interface arrangements with at least one differential stage
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ＩＩＩ要）
本発明はインターフェイス回路において、差動増幅回路
を用いることにより、 Ｅ ＣＬ （Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇ
ｉｃ ）の論理振幅、論理レベルをＣ−ＭＯＳの論Ｊ！
ｌ’！振幅、論理レベルに変換して出力するようにした
ものである。
を用いることにより、 Ｅ ＣＬ （Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇ
ｉｃ ）の論理振幅、論理レベルをＣ−ＭＯＳの論Ｊ！
ｌ’！振幅、論理レベルに変換して出力するようにした
ものである。
本発明は第１の論理振幅、論理レベルを第２の論理振幅
、論理レベルに変換して出力するインターフェイス回路
に関する。
、論理レベルに変換して出力するインターフェイス回路
に関する。
各種のディジタルＩＣ（集積回路）が従来より知られて
いるが、周知の如く、各々のローレベル入力電圧ＶＩＬ
、ハイレベル入力電圧Ｖ＋Ｈ、ローレベル出力電圧Ｖ
ＯＬ Ｎハイレベル出力電圧ＶＯＨは夫々同一ではなく
、各ディジタルＩＣ固有の値に選定されである。このた
め、異なるディジタルＩＣを接続するときは、入力端子
を出力側のディジタルＩＣ固有の論理レベル、論Ｌ！ｌ
！ ｆｆｉ幅に変換して出力するためのインターフェイ
ス回路が必要となる。
いるが、周知の如く、各々のローレベル入力電圧ＶＩＬ
、ハイレベル入力電圧Ｖ＋Ｈ、ローレベル出力電圧Ｖ
ＯＬ Ｎハイレベル出力電圧ＶＯＨは夫々同一ではなく
、各ディジタルＩＣ固有の値に選定されである。このた
め、異なるディジタルＩＣを接続するときは、入力端子
を出力側のディジタルＩＣ固有の論理レベル、論Ｌ！ｌ
！ ｆｆｉ幅に変換して出力するためのインターフェイ
ス回路が必要となる。
〔従来の技術）
従来よりＣ−ＭＯ８回路はＴＴＬ回路やＥＣＬ回路に比
し消ｎ電力は小ざいが高速性能では劣っていたが、近年
、ゲート酸化膜を薄膜化するなどの改良が加えられて高
速のＣ−ＭＯ３回路が現われてきた。この高速のＣ−Ｍ
Ｏ８回路は近年ＥＣＬ回路程度まで高速化が図れるよう
になった。
し消ｎ電力は小ざいが高速性能では劣っていたが、近年
、ゲート酸化膜を薄膜化するなどの改良が加えられて高
速のＣ−ＭＯ３回路が現われてきた。この高速のＣ−Ｍ
Ｏ８回路は近年ＥＣＬ回路程度まで高速化が図れるよう
になった。
そのため、最近になってＣ−ＭＯ８回路の特長である低
消費電力及び高集積度の利点を生かしつつ、高速な回路
を実現するべく、Ｌ”０１回路から取り出された論理信
号をＣ−ＭＯ８回路の論理信号に変換するような回路構
成をとることが考えられるようになってきた。
消費電力及び高集積度の利点を生かしつつ、高速な回路
を実現するべく、Ｌ”０１回路から取り出された論理信
号をＣ−ＭＯ８回路の論理信号に変換するような回路構
成をとることが考えられるようになってきた。
しかるに、外部からＥＣＬの論理レベル、論理振幅で入
来する入力電圧を、内部のＣ−ＭＯ８回路のＣ−ＭＯＳ
の論理レベル、論理振幅に変換するのは、従来、雑音余
裕などの点からみても直接変換するのは困難であった。
来する入力電圧を、内部のＣ−ＭＯ８回路のＣ−ＭＯＳ
の論理レベル、論理振幅に変換するのは、従来、雑音余
裕などの点からみても直接変換するのは困難であった。
本発明は上記の点に鑑みて創作されたもので、安定にＥ
ＣＬの論理レベル、論理振幅をＣ−ＭＯＳの論理レベル
、論理振幅に変換し得るインターフェイス回路を提供す
ることを目的とする。
ＣＬの論理レベル、論理振幅をＣ−ＭＯＳの論理レベル
、論理振幅に変換し得るインターフェイス回路を提供す
ることを目的とする。
本発明のインターフェイス回路は、ＥＣＬの論理振幅、
論理レベルの入力ディジタル信号を基準信号と差動増幅
するバイポーラトランジスタよりなる第１の差動増幅回
路と、これより取り出された２出力信号を夫々差動増幅
してＣ−ＭＯＳの論理振幅、論理レベルの信号を出力す
る、ユニポーラトランジスタよりなる第２の差動増幅回
路とよりなる。
論理レベルの入力ディジタル信号を基準信号と差動増幅
するバイポーラトランジスタよりなる第１の差動増幅回
路と、これより取り出された２出力信号を夫々差動増幅
してＣ−ＭＯＳの論理振幅、論理レベルの信号を出力す
る、ユニポーラトランジスタよりなる第２の差動増幅回
路とよりなる。
ＥＣＬレベルの入力ディジタル信号は第１の差動増幅回
路に供給され、ここ′Ｃ基準信号よりも高レベルか低レ
ベルかに応じて第２のディジタルイム号に変換される。
路に供給され、ここ′Ｃ基準信号よりも高レベルか低レ
ベルかに応じて第２のディジタルイム号に変換される。
この第２のディジタル信号のハイレベルとローレベルは
ＥＣレベルのハイレベルとローレベルがバイポーラトラ
ンジスタのベースエミッタ間電圧分レベルシフトした電
圧に変換される。
ＥＣレベルのハイレベルとローレベルがバイポーラトラ
ンジスタのベースエミッタ間電圧分レベルシフトした電
圧に変換される。
この第２のディジタル信号はユニポーラトランジスタよ
りなる第２の差動増幅回路に供給され、ここで差動増幅
された後、出力端子へ出力される。
りなる第２の差動増幅回路に供給され、ここで差動増幅
された後、出力端子へ出力される。
この出力信号はユニポーラトランジスタで増幅された信
号であり、Ｃ−ＭＯＳの論理振幅、論理レベルを有して
いる。
号であり、Ｃ−ＭＯＳの論理振幅、論理レベルを有して
いる。
図は本発明の一実施例の回路図を示す。ＮＰＮトランジ
スタＱ＋はそのベースが入力端子１に接続され、そのエ
ミッタがエミッタ抵抗Ｒ１及びＮＰＮトランジスタＱ２
のベースに接続されている。
スタＱ＋はそのベースが入力端子１に接続され、そのエ
ミッタがエミッタ抵抗Ｒ１及びＮＰＮトランジスタＱ２
のベースに接続されている。
ＮＰＮトランジスタＱ２及びＱｓは各々のエミッタが共
通に定電流源３を介して電源電圧ＶＥＥ入力端子に接続
され、また各々のコレクタが負荷抵抗Ｒ２、Ｒ３を別々
に介して電源電圧Ｖｃｃ入力端子に接続されている。こ
こで、電源電圧Ｖｃｃは例えＧ、ｆＯＶ、ＶＥ Ｅ Ｌ
Ｌ例えば−５，２Ｖｒ、更に抵抗Ｒ１に印加される電圧
ＶＴは例えば−２Ｖである。
通に定電流源３を介して電源電圧ＶＥＥ入力端子に接続
され、また各々のコレクタが負荷抵抗Ｒ２、Ｒ３を別々
に介して電源電圧Ｖｃｃ入力端子に接続されている。こ
こで、電源電圧Ｖｃｃは例えＧ、ｆＯＶ、ＶＥ Ｅ Ｌ
Ｌ例えば−５，２Ｖｒ、更に抵抗Ｒ１に印加される電圧
ＶＴは例えば−２Ｖである。
上記のバイポーラトランジスタＱ２ 、 Ｑｓ 、定電
流源３及び抵抗Ｒ２、Ｒ３は第１の差動増幅回路４を構
成している。なお、トランジスタＱ３のベースには入力
端子２を介して基準電圧Ｖ、。、が印加される。
流源３及び抵抗Ｒ２、Ｒ３は第１の差動増幅回路４を構
成している。なお、トランジスタＱ３のベースには入力
端子２を介して基準電圧Ｖ、。、が印加される。
トランジスタＱ２ 、Ｑｓの各コレクタはＮヂャンネル
ＭＯ８形電界効果トランジスタ（ＦＥＴ）Ｑａ 、Ｑｓ
の各ゲートに別々に接続されている。
ＭＯ８形電界効果トランジスタ（ＦＥＴ）Ｑａ 、Ｑｓ
の各ゲートに別々に接続されている。
ＦＥＴＱ４ 、Ｑｓの各ドレインはＰチャンネルＭＯ８
形ＦＥＴＱ６．Ｑｙの各ドレインに別々に接続されてい
る。ＦＥＴＱｓ及びＱｙは各ソースが前記電源電圧Ｖｃ
ｃの入力端子に接続され、各ゲートが共通に接続されて
いる。また、ＦＥＴＱ４及びＱｓの両ソースは定電流源
５を共通に介して電源電圧ＶＥＥ入力端子に接続されて
いる。上記のＦＥＴＱ４〜Ｑ７、定電流源５はユニポー
ラトランジスタよりなる第２の差動増幅回路６を構成し
ている。Ｃ−ＭＯＳを構成するＦＥＴＱ４及びＱｓの両
ドレインの接続点は、出力端子７に接続されている。こ
のインターフェイス回路は、例えばゲートアレイの入出
力回路内に設けられる。
形ＦＥＴＱ６．Ｑｙの各ドレインに別々に接続されてい
る。ＦＥＴＱｓ及びＱｙは各ソースが前記電源電圧Ｖｃ
ｃの入力端子に接続され、各ゲートが共通に接続されて
いる。また、ＦＥＴＱ４及びＱｓの両ソースは定電流源
５を共通に介して電源電圧ＶＥＥ入力端子に接続されて
いる。上記のＦＥＴＱ４〜Ｑ７、定電流源５はユニポー
ラトランジスタよりなる第２の差動増幅回路６を構成し
ている。Ｃ−ＭＯＳを構成するＦＥＴＱ４及びＱｓの両
ドレインの接続点は、出力端子７に接続されている。こ
のインターフェイス回路は、例えばゲートアレイの入出
力回路内に設けられる。
次に上記構成のインターフェイス回路の動作について説
明するに、入力端子１にはハイレベルが約−〇、８Ｖ、
［］−Ｌ／ヘルが約−ｉ、ａｖ （７）、ＥＣＬの論
理振幅、論理レベルのディジタル信号が入来する。この
ディジタル信号はエミッタフォロワを構成するトランジ
スタＱ１のベース、エミッタを通してトランジスタＱ２
のベースに供給される。
明するに、入力端子１にはハイレベルが約−〇、８Ｖ、
［］−Ｌ／ヘルが約−ｉ、ａｖ （７）、ＥＣＬの論
理振幅、論理レベルのディジタル信号が入来する。この
ディジタル信号はエミッタフォロワを構成するトランジ
スタＱ１のベース、エミッタを通してトランジスタＱ２
のベースに供給される。
トランジスタＱ３のベースに供給される入力端子２より
の基準電圧■、。ｆは、トランジスタＱ２のベース入力
ディジタル信号のハイレベルとローレベルとの中間のレ
ベルに設定されであるため、入力ディジタル信号がハイ
レベルのときにはコレクタ電流はトランジスタＱ２に略
すべで流れ、トランジスタＱ３にはコレクタ電流は流れ
なくなる。
の基準電圧■、。ｆは、トランジスタＱ２のベース入力
ディジタル信号のハイレベルとローレベルとの中間のレ
ベルに設定されであるため、入力ディジタル信号がハイ
レベルのときにはコレクタ電流はトランジスタＱ２に略
すべで流れ、トランジスタＱ３にはコレクタ電流は流れ
なくなる。
これによりトランジスタＱ２のコレクタと抵抗Ｒ２どの
接続点にはＥＣＬレベルのローレベルの信号が得られ、
トランジスタＱ３のコレクタと抵抗Ｒ３の接続点にはＥ
ＣＬレベルのハイレベルの信号が取り出される。
接続点にはＥＣＬレベルのローレベルの信号が得られ、
トランジスタＱ３のコレクタと抵抗Ｒ３の接続点にはＥ
ＣＬレベルのハイレベルの信号が取り出される。
Ｃ−ＭＯＳの差動増幅回路６はバイポーラトランジスタ
の差動増幅回路４の出力を受け、ＦＥＴＱｓはＥＣＬレ
ベルのハイレベルを受ｔノでＩＤが増加、Ｆ［ＴＱＪｌ
、ｔＥＣＬレベルのローレベルを受けてＩｏが減少する
ので、ＦＥＴＱｓと０７のゲート電圧がＦＥＴＱｓのド
レイン電圧より与えられ、両者ともにオンとなる。
の差動増幅回路４の出力を受け、ＦＥＴＱｓはＥＣＬレ
ベルのハイレベルを受ｔノでＩＤが増加、Ｆ［ＴＱＪｌ
、ｔＥＣＬレベルのローレベルを受けてＩｏが減少する
ので、ＦＥＴＱｓと０７のゲート電圧がＦＥＴＱｓのド
レイン電圧より与えられ、両者ともにオンとなる。
これにより、ＦＥＴＱ４及びＱ６の両ドレイン接続点か
ら出力端子７ヘハイレベルの信ｇが取り出される。従っ
て、入力端子１にＥＣＬレベルでハイレベルのディジタ
ル信号入来時には、出力端子７にはＣ−ＭＯＳレベルで
ハイレベルに変換されたディジタル信号が取り出される
ことになる。
ら出力端子７ヘハイレベルの信ｇが取り出される。従っ
て、入力端子１にＥＣＬレベルでハイレベルのディジタ
ル信号入来時には、出力端子７にはＣ−ＭＯＳレベルで
ハイレベルに変換されたディジタル信号が取り出される
ことになる。
使方、入力端子１にＥＣＬレベルでローレベルのディジ
タル信号が入来したときは、上記の説明から明らかに類
推できるように、トランジスタＱ２のコレクタ電流は流
れず、トランジスタＱ３にコレクタ電流が殆どすべて流
れるので、ＦＥＴＱ４のゲートにはＣ−ＭＯＳレベルで
ハイレベルの約ＯＶの信号が印加されてこれをオンとす
る。
タル信号が入来したときは、上記の説明から明らかに類
推できるように、トランジスタＱ２のコレクタ電流は流
れず、トランジスタＱ３にコレクタ電流が殆どすべて流
れるので、ＦＥＴＱ４のゲートにはＣ−ＭＯＳレベルで
ハイレベルの約ＯＶの信号が印加されてこれをオンとす
る。
このため、出力端子７にＣ−ＭＯＳレベルでローレベル
（約−５，２Ｖ ）のディジタル信号が取り出される。
（約−５，２Ｖ ）のディジタル信号が取り出される。
出力端子７の出力ディジタル信号はＣ−ＭＯ３回路（図
示せず）へ供給される。
示せず）へ供給される。
上述の如く、本発明によれば、ＥＣＬの論理振幅、論理
レベルの入力ディジタル信号をＣ−ＭＯＳの論］！Ｉ！
振幅、論理レベルのディジタル信号に変換して出力する
ことができ、また差動増幅回路を用いた椛戒なので安定
に動作することができ、更に第１の差動増幅回路は飽和
領域でなく活性領域で動作するようにしているのでキャ
リアの蓄積が防げるので、高速に動作することができる
等の特長を有するものである。
レベルの入力ディジタル信号をＣ−ＭＯＳの論］！Ｉ！
振幅、論理レベルのディジタル信号に変換して出力する
ことができ、また差動増幅回路を用いた椛戒なので安定
に動作することができ、更に第１の差動増幅回路は飽和
領域でなく活性領域で動作するようにしているのでキャ
リアの蓄積が防げるので、高速に動作することができる
等の特長を有するものである。
図は本発明の一実施例を示す回路図である。
１は入力端子、
２は基準電圧入力端子、
４は第１の差動増幅回路、
６は第２の差動増幅回路、
７は出力端子である。
ごニー／
Claims (1)
- ＥＣＬの論理振幅、論理レベルの入力ディジタル信号を
基準信号と差動増幅するバイポーラトランジスタよりな
る第１の差動増幅回路（４）と、該第１の差動増幅回路
（４）より取り出された２出力信号を夫々差動増幅して
Ｃ−ＭＯＳの論理振幅、論理レベルの信号を出力する、
ユニポーラトランジスタよりなる第２の差動増幅回路（
６）とより構成したことを特徴とするインターフェイス
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61160259A JPS6315519A (ja) | 1986-07-08 | 1986-07-08 | インタ−フエイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61160259A JPS6315519A (ja) | 1986-07-08 | 1986-07-08 | インタ−フエイス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6315519A true JPS6315519A (ja) | 1988-01-22 |
Family
ID=15711138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61160259A Pending JPS6315519A (ja) | 1986-07-08 | 1986-07-08 | インタ−フエイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6315519A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63313915A (ja) * | 1987-06-16 | 1988-12-22 | Nec Corp | レベル変換回路 |
| EP0448951A2 (en) * | 1990-03-22 | 1991-10-02 | STMicroelectronics S.r.l. | Low-noise amplifier with high input impedance, particularly for microphones |
| JPH0629832A (ja) * | 1992-05-13 | 1994-02-04 | Mitsubishi Electric Corp | Ｅｃｌ回路 |
| US5585743A (en) * | 1992-10-14 | 1996-12-17 | Fujitsu Limited | ECL-CMOS level conversion circuit |
-
1986
- 1986-07-08 JP JP61160259A patent/JPS6315519A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63313915A (ja) * | 1987-06-16 | 1988-12-22 | Nec Corp | レベル変換回路 |
| EP0448951A2 (en) * | 1990-03-22 | 1991-10-02 | STMicroelectronics S.r.l. | Low-noise amplifier with high input impedance, particularly for microphones |
| JPH0629832A (ja) * | 1992-05-13 | 1994-02-04 | Mitsubishi Electric Corp | Ｅｃｌ回路 |
| US5585743A (en) * | 1992-10-14 | 1996-12-17 | Fujitsu Limited | ECL-CMOS level conversion circuit |
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