JPS63313915A - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JPS63313915A JPS63313915A JP62150491A JP15049187A JPS63313915A JP S63313915 A JPS63313915 A JP S63313915A JP 62150491 A JP62150491 A JP 62150491A JP 15049187 A JP15049187 A JP 15049187A JP S63313915 A JPS63313915 A JP S63313915A
- Authority
- JP
- Japan
- Prior art keywords
- node
- current
- terminal
- potential
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims abstract description 3
- 230000003321 amplification Effects 0.000 abstract 2
- 238000003199 nucleic acid amplification method Methods 0.000 abstract 2
- 229910016094 MPO2 Inorganic materials 0.000 description 6
- NUJOXMJBOLGQSY-UHFFFAOYSA-N manganese dioxide Inorganic materials O=[Mn]=O NUJOXMJBOLGQSY-UHFFFAOYSA-N 0.000 description 6
- 101000742346 Crotalus durissus collilineatus Zinc metalloproteinase/disintegrin Proteins 0.000 description 5
- 101000872559 Hediste diversicolor Hemerythrin Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 101001005165 Bos taurus Lens fiber membrane intrinsic protein Proteins 0.000 description 1
- WOAWOVDMMGJUQG-QORCZRPOSA-N CC(C)[C@@H](C(=O)N[C@@H](CC1=CC=CC=C1)C(=O)N[C@@H](C[C@@H]2CCNC2=O)C=O)NC(=O)OCC3=CC=CC=C3 Chemical compound CC(C)[C@@H](C(=O)N[C@@H](CC1=CC=CC=C1)C(=O)N[C@@H](C[C@@H]2CCNC2=O)C=O)NC(=O)OCC3=CC=CC=C3 WOAWOVDMMGJUQG-QORCZRPOSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、レベル変換回路に関し、特にＢｉ −ＣＭ０
８半導体集槓回路構成とすることによりアナログ入力信
号ないしはＥｃｒレベル入力信号をＣＭＯ８レペ、・信
号に効率良く変換することが可能な回路方式に関する。
８半導体集槓回路構成とすることによりアナログ入力信
号ないしはＥｃｒレベル入力信号をＣＭＯ８レペ、・信
号に効率良く変換することが可能な回路方式に関する。
従来、この種のレベル変換回路としては第３図に示した
様な例がある。
様な例がある。
本従来例はバイポーラ・トランジスタにより構成される
差動増幅回路の出力をＣＭＯＳインバータの入力として
加える方式である。
差動増幅回路の出力をＣＭＯＳインバータの入力として
加える方式である。
上述した従来のレベル変換回路は回路構成が簡単であり
初段をバイポーラ差動増幅回路としたことによ少入力の
オフセットを抑えられる反面、バイポーラ差動増幅回路
の出力をＣＭＯＳインバータの入力としている為に、初
段のバイポーラ差動増幅回路の出力振幅がＣＭＯＳイン
バータの反転動作を行い得るに足る大きさでないと、Ｃ
ＭＯＳインバータの確実な反転ができず、出力像１−が
不丁分となシ、かつＣＭＯＳインバータにｊ［通電流が
流れ無駄な電力の消費となってしまう、又、バイポーラ
差動増幅回路の出力振幅を大きくする為に消費電力を増
加させるが、バイポーラ差励増１１１！回路の直流動作
点の設定の上でバイポーラ差動増幅回路の出力振１階に
は限度が有シ次段のＣＭＯ８インバータの確実なる反転
動作は困難であるという欠点がある。
初段をバイポーラ差動増幅回路としたことによ少入力の
オフセットを抑えられる反面、バイポーラ差動増幅回路
の出力をＣＭＯＳインバータの入力としている為に、初
段のバイポーラ差動増幅回路の出力振幅がＣＭＯＳイン
バータの反転動作を行い得るに足る大きさでないと、Ｃ
ＭＯＳインバータの確実な反転ができず、出力像１−が
不丁分となシ、かつＣＭＯＳインバータにｊ［通電流が
流れ無駄な電力の消費となってしまう、又、バイポーラ
差動増幅回路の出力振幅を大きくする為に消費電力を増
加させるが、バイポーラ差励増１１１！回路の直流動作
点の設定の上でバイポーラ差動増幅回路の出力振１階に
は限度が有シ次段のＣＭＯ８インバータの確実なる反転
動作は困難であるという欠点がある。
本発明のレベル変換回路は、Ｂ ｉ −ＣＭ ＯＳ半導
体集積回路において、同一基板上に、バイポーラ・トラ
ンジスタによシ構成される第一の差動増幅回路と、第一
の差動増幅回路の出力信号を入力信号とするＣＭＯＳ）
ランジスタによシ構成される第２の差動増幅回路とを有
している。
体集積回路において、同一基板上に、バイポーラ・トラ
ンジスタによシ構成される第一の差動増幅回路と、第一
の差動増幅回路の出力信号を入力信号とするＣＭＯＳ）
ランジスタによシ構成される第２の差動増幅回路とを有
している。
第１図は本発明の第１の実施例の回路図である。
０１は第１電源端子、０２は第２電源端子、１００Ｉは
入力端子、 ｏｏ Ｏ１は出力端子、Ｎ０ＯＩ、Ｎ０Ｏ
２゜Ｎ０Ｏ３，Ｎ０Ｏ４，Ｎ０Ｏ５，Ｎ０Ｏ６，Ｎ０Ｏ
７は各々節点、ＺＯＯＩは１端が第２電源端子０２に、
他端が節点Ｎ０ＯＩに接続された負荷抵抗、ＺＯＯ２は
１端が第２電源端子０２に他端が節点Ｎ０Ｏ３に接続さ
れた負荷抵抗、ＱＯＯＩはコレクタが節点Ｎ０ＯＩに、
ペースが入力端子ｌ００１に、エミッタが節点Ｎ０Ｏ２
に接続されたＮＰＮ型バイポーラトランジスタ、 ＱＯ
０２はコレクタが節点へ００３にペースが基準電圧Ｖｒ
ｅｆに、エミッタが節点Ｎ００２に接続されたＮＰＮ型
バイポーラトランジスタ、Ｃ００Ｉは節点Ｎ０Ｏ２がら
第１′＃ｌＬＷ端子０１に工１の大きさの電流を流す電
流源。
入力端子、 ｏｏ Ｏ１は出力端子、Ｎ０ＯＩ、Ｎ０Ｏ
２゜Ｎ０Ｏ３，Ｎ０Ｏ４，Ｎ０Ｏ５，Ｎ０Ｏ６，Ｎ０Ｏ
７は各々節点、ＺＯＯＩは１端が第２電源端子０２に、
他端が節点Ｎ０ＯＩに接続された負荷抵抗、ＺＯＯ２は
１端が第２電源端子０２に他端が節点Ｎ０Ｏ３に接続さ
れた負荷抵抗、ＱＯＯＩはコレクタが節点Ｎ０ＯＩに、
ペースが入力端子ｌ００１に、エミッタが節点Ｎ０Ｏ２
に接続されたＮＰＮ型バイポーラトランジスタ、 ＱＯ
０２はコレクタが節点へ００３にペースが基準電圧Ｖｒ
ｅｆに、エミッタが節点Ｎ００２に接続されたＮＰＮ型
バイポーラトランジスタ、Ｃ００Ｉは節点Ｎ０Ｏ２がら
第１′＃ｌＬＷ端子０１に工１の大きさの電流を流す電
流源。
ＣＯＯ２は節点Ｎ０Ｏ５より第１電源端子０１にＩ２の
大きさのｍ流を流す電流源、ＭＰＯｌはソースが第２電
源端子０２に、ゲート、ドレインが節点Ｎ０Ｏ４に接続
されたＰ型ＭＯＳトランジスタ、ＭＰＯ２はソースが第
２電源端子ｏ２に、ゲート、ドレインが節点Ｎ０Ｏ６に
接続されたＰ型ＭＯＳトランジス１１ 、ＭＮＯＩＵ７
−スカ１ｆｆｆｉ）点Ｎ０Ｏ５にゲートが節点Ｎ００３
にドレインが節点Ｎ００４に接続されたＮ型ＭＯ８？ラ
ンジスタ、ＭＮＯ２はソースが節点Ｎ００５にゲートが
節点Ｎ０ＯＩにドレインが節点Ｎ０Ｏ６に接続されたＮ
型ＭＯＳトランジスタ、ＭＰＩＩはソースがｉ＠２ｃｍ
端子０２に、ゲートが節点Ｎ００６にドレインが節点Ｎ
０Ｏ７に接続されたＰＷＭＯ８）ランジスタ。
大きさのｍ流を流す電流源、ＭＰＯｌはソースが第２電
源端子０２に、ゲート、ドレインが節点Ｎ０Ｏ４に接続
されたＰ型ＭＯＳトランジスタ、ＭＰＯ２はソースが第
２電源端子ｏ２に、ゲート、ドレインが節点Ｎ０Ｏ６に
接続されたＰ型ＭＯＳトランジス１１ 、ＭＮＯＩＵ７
−スカ１ｆｆｆｉ）点Ｎ０Ｏ５にゲートが節点Ｎ００３
にドレインが節点Ｎ００４に接続されたＮ型ＭＯ８？ラ
ンジスタ、ＭＮＯ２はソースが節点Ｎ００５にゲートが
節点Ｎ０ＯＩにドレインが節点Ｎ０Ｏ６に接続されたＮ
型ＭＯＳトランジスタ、ＭＰＩＩはソースがｉ＠２ｃｍ
端子０２に、ゲートが節点Ｎ００６にドレインが節点Ｎ
０Ｏ７に接続されたＰＷＭＯ８）ランジスタ。
ＭＰ１３はソースが第２電源端子０２に、ゲートが節点
Ｎ００４に、ドレインが出力端子０００１に接続された
ＰＷＭＯ８）ランジスタ、ＭＮＩＩはソースが第１電源
端子０１に、ゲート、ドレインが節点Ｎ０Ｏ７に接続さ
れたＮ型ＭＯＳトランジスタ、ＭＮ１３はソースが第１
電源端子０１にゲートが節点Ｎ００７にドレインが出力
端子０００１に接続されたＮ型ＭＯ８）ランジスタ、
Ｖｒｅｆは、ＱＯＯ２のペースに加えられる基準電圧で
ある。
Ｎ００４に、ドレインが出力端子０００１に接続された
ＰＷＭＯ８）ランジスタ、ＭＮＩＩはソースが第１電源
端子０１に、ゲート、ドレインが節点Ｎ０Ｏ７に接続さ
れたＮ型ＭＯＳトランジスタ、ＭＮ１３はソースが第１
電源端子０１にゲートが節点Ｎ００７にドレインが出力
端子０００１に接続されたＮ型ＭＯ８）ランジスタ、
Ｖｒｅｆは、ＱＯＯ２のペースに加えられる基準電圧で
ある。
次に本実施例の回路動作について述べる。
先づ、１００Ｉの入カレペルがＶｒｅｆよシ低い状態に
あると、ＱＯＯＩは遮断状態、ＱＯＯ２は導通状態とな
シ、ＺＯＯＩには電流が流れず、ＺＯ０２には、１１の
大きさの電流が流れる。・従って節点Ｎ０ＯＩの電位は
、第２電源端子０２の電位と等しく、節点Ｎ０Ｏ３の電
位はｚ００２に流れる１１の電流によシミ圧降下してＮ
ｏ０１の電位よシ低くなる。
あると、ＱＯＯＩは遮断状態、ＱＯＯ２は導通状態とな
シ、ＺＯＯＩには電流が流れず、ＺＯ０２には、１１の
大きさの電流が流れる。・従って節点Ｎ０ＯＩの電位は
、第２電源端子０２の電位と等しく、節点Ｎ０Ｏ３の電
位はｚ００２に流れる１１の電流によシミ圧降下してＮ
ｏ０１の電位よシ低くなる。
ここで節点Ｎ０ＯＩ、Ｎ０Ｏ３の電位は各々ＭＮＯＩ。
ＭＮＯ２のゲート［位であるから、ＭＮＯｌは遮断状態
にあシＭＮＯ２は導通状態となるから、ＭＰＯＩには電
流が流れず、ＭＰＯ２にはＩ２の大きさの電流が流れる
。
にあシＭＮＯ２は導通状態となるから、ＭＰＯＩには電
流が流れず、ＭＰＯ２にはＩ２の大きさの電流が流れる
。
従ってＭＰＯＩとカレントミラー回路を構成するＭＰ１
３は遮断状態となる。
３は遮断状態となる。
一方ＭＰＯ２とカレントミラーを構成する１ｖｌＰ１１
にはＭＰ０２に流れる工２と一定の比率を持つ電流が流
れる。更にＭＰＩＩに流れる電流はＭＮＩＩにも流れる
から、ＭＮｌｌとカレントミラー回路を構成するＭＮ１
３は、導通状態となる。
にはＭＰ０２に流れる工２と一定の比率を持つ電流が流
れる。更にＭＰＩＩに流れる電流はＭＮＩＩにも流れる
から、ＭＮｌｌとカレントミラー回路を構成するＭＮ１
３は、導通状態となる。
総じて出力端子０００１は第１電源端子ｏ１の電位と等
しくなシ安定する。
しくなシ安定する。
次に入カニ００１のレベルがＶｒｅｆのレベルより高い
レベルとなると、Ｑｏ ０１は導通状態、ＱＯＯ２は遮
断状態となシ、Ｚｏｏ １にはＩ１の大きさの電流が流
れ、ｚ００２には電流が流れないから、節点Ｎ０Ｏ２の
電位は、第２電源端子０２の電位と等しく、節点Ｎ０Ｏ
Ｉの電位は、Ｚｏｏｌを流れる電流１１による電圧降下
分だけ節点Ｎ０Ｏ３の電位よシ低くなる。
レベルとなると、Ｑｏ ０１は導通状態、ＱＯＯ２は遮
断状態となシ、Ｚｏｏ １にはＩ１の大きさの電流が流
れ、ｚ００２には電流が流れないから、節点Ｎ０Ｏ２の
電位は、第２電源端子０２の電位と等しく、節点Ｎ０Ｏ
Ｉの電位は、Ｚｏｏｌを流れる電流１１による電圧降下
分だけ節点Ｎ０Ｏ３の電位よシ低くなる。
前述したように、節点Ｎ０ＯＩ、節点Ｎｏ０３の電位は
ＭＮＯＩ、ＭＮＯ２のゲート電位であるから、ＭＮＯＩ
は４迫状態となシＭＮＯ２は遮断状態となシ、ＭＰＯＩ
には電流Ｉ２と一定の比率をもった電流が流れＭＰ０２
には電流が流れない。
ＭＮＯＩ、ＭＮＯ２のゲート電位であるから、ＭＮＯＩ
は４迫状態となシＭＮＯ２は遮断状態となシ、ＭＰＯＩ
には電流Ｉ２と一定の比率をもった電流が流れＭＰ０２
には電流が流れない。
従ってＭＰＯＩとカレントミラーを構成するＭＰ１３は
導通状態となる。
導通状態となる。
一方ＭＰＯ２とカレントミラー回路を構成するＭＰＩＩ
は電流が流れないから、ＭＮＩＩも電流が流れない、従
ってＭＮＩＩとカレントミラー回路を構成するＭＮＩ３
は遮断状態となる。
は電流が流れないから、ＭＮＩＩも電流が流れない、従
ってＭＮＩＩとカレントミラー回路を構成するＭＮＩ３
は遮断状態となる。
総じて出力０００１は第２を原端子０２電圧と等しくな
って安定する。ここで再び入力ｌ００１０レベルがＶｒ
ｅ ｆより低くなると頭初の動作状態に戻夛出力端子０
００１は第１電源端子０１１１Ｌ位に反転する。
って安定する。ここで再び入力ｌ００１０レベルがＶｒ
ｅ ｆより低くなると頭初の動作状態に戻夛出力端子０
００１は第１電源端子０１１１Ｌ位に反転する。
第２図は本発明によるＷＬ２の実施例の回ｗ！１−であ
る。
る。
ｌ００１．１００２は入力端子、０００１．０００２は
出力端子、Ｎ０Ｏ１，Ｎ０Ｏ２，Ｎ０Ｏ３，Ｎ０Ｏ４，
Ｎ０Ｏ５゜Ｎ０Ｏ６，Ｎ０Ｏ７，Ｎ００８／ｄ、、各ｋ
ｔｌｔｒａ、ＺＯＯＩは１端が第２′＃Ｌ源端子０２に
他端が節点Ｎ０ＯＩに接続された負荷抵抗、ＺＯＯ２は
ｌ端が第２１！源端子０２に他端が節点Ｎ００３に接続
された負荷抵抗ｔＱＯＯＩはコレクタが節点Ｎ０ＯＩＩ
Ｃペースが入力端子ｌ００１に、エミッタが節点Ｎ００
２に接続されたＮＰＮ型バイポーラトランジスタ、ＱＯ
Ｏ２はコレクタが節点Ｎ００３に、ペースが入力端子ｌ
００２にエミ、りが節点Ｎ００２に接続されたＮＰＮ型
バイポーラトランジスタ、０００１は節点Ｎ０Ｏ２から
第１電源端子０１に工ｌの大きさの電流を流す電流源、
ＣＯＯ２は節点Ｎ００５より第１電源端子０１に工２の
大きさの［流を流す電流源、ＭＰＯＩはソースがＭ２電
源端子０２にゲート、ソースが節点Ｎ００４に接続され
たＰ型ＭＯ８）ランジスタ、ＭＰＯ２はソースが第２電
源端子９２に、ゲート、ソースが節点Ｎ００６に接続さ
れたＰ塁ＭＯ８トランジスタ、ＭＮＯＩはソースが節点
Ｎ００５に、ゲートが節点Ｎ０Ｏ３に、ドレインが節点
Ｎ００４に接続されたＮｆｉＭＯＳトランジスタ、ＭＮ
Ｏ２はソースが節点Ｎ００５に、ゲートが節点Ｎ０Ｏ１
１１Ｃ，）’Ｌ’インが節点Ｎ０Ｏ６に接続されたＮ型
ＭＯＳ）、Ｆンジスタ、ＭＰＩＩはソースが第２電源端
子０２に、ゲートが節点Ｎ００６に、ドレインが節点Ｎ
００７に接続されたＰ型ＭＯ８）ランジスタ、ＭＮＩＩ
はソースがｇｌ’ｍ源端子Ｏ１にゲート、ドレインが節
点Ｎ００７に接続されたＮ型ＭＯＳトランジスタ、ＭＰ
１２はソースが第２電源端子０２にゲートが節点Ｎ００
４にドレインが節点Ｎ００８に接続されたＰ型ＭＯ８）
ランジスタ、ＭＮ１２はソースが第１′鑞源端子０１に
、ゲート、ドレインが節点Ｎ００８に接続されたＮ型Ｍ
ＯＳトランジスタ。
出力端子、Ｎ０Ｏ１，Ｎ０Ｏ２，Ｎ０Ｏ３，Ｎ０Ｏ４，
Ｎ０Ｏ５゜Ｎ０Ｏ６，Ｎ０Ｏ７，Ｎ００８／ｄ、、各ｋ
ｔｌｔｒａ、ＺＯＯＩは１端が第２′＃Ｌ源端子０２に
他端が節点Ｎ０ＯＩに接続された負荷抵抗、ＺＯＯ２は
ｌ端が第２１！源端子０２に他端が節点Ｎ００３に接続
された負荷抵抗ｔＱＯＯＩはコレクタが節点Ｎ０ＯＩＩ
Ｃペースが入力端子ｌ００１に、エミッタが節点Ｎ００
２に接続されたＮＰＮ型バイポーラトランジスタ、ＱＯ
Ｏ２はコレクタが節点Ｎ００３に、ペースが入力端子ｌ
００２にエミ、りが節点Ｎ００２に接続されたＮＰＮ型
バイポーラトランジスタ、０００１は節点Ｎ０Ｏ２から
第１電源端子０１に工ｌの大きさの電流を流す電流源、
ＣＯＯ２は節点Ｎ００５より第１電源端子０１に工２の
大きさの［流を流す電流源、ＭＰＯＩはソースがＭ２電
源端子０２にゲート、ソースが節点Ｎ００４に接続され
たＰ型ＭＯ８）ランジスタ、ＭＰＯ２はソースが第２電
源端子９２に、ゲート、ソースが節点Ｎ００６に接続さ
れたＰ塁ＭＯ８トランジスタ、ＭＮＯＩはソースが節点
Ｎ００５に、ゲートが節点Ｎ０Ｏ３に、ドレインが節点
Ｎ００４に接続されたＮｆｉＭＯＳトランジスタ、ＭＮ
Ｏ２はソースが節点Ｎ００５に、ゲートが節点Ｎ０Ｏ１
１１Ｃ，）’Ｌ’インが節点Ｎ０Ｏ６に接続されたＮ型
ＭＯＳ）、Ｆンジスタ、ＭＰＩＩはソースが第２電源端
子０２に、ゲートが節点Ｎ００６に、ドレインが節点Ｎ
００７に接続されたＰ型ＭＯ８）ランジスタ、ＭＮＩＩ
はソースがｇｌ’ｍ源端子Ｏ１にゲート、ドレインが節
点Ｎ００７に接続されたＮ型ＭＯＳトランジスタ、ＭＰ
１２はソースが第２電源端子０２にゲートが節点Ｎ００
４にドレインが節点Ｎ００８に接続されたＰ型ＭＯ８）
ランジスタ、ＭＮ１２はソースが第１′鑞源端子０１に
、ゲート、ドレインが節点Ｎ００８に接続されたＮ型Ｍ
ＯＳトランジスタ。
ＭＰ１３はソースが第２電源端子０２に、ゲートが節点
Ｎ００４に、ドレインが出力端子０００１に接続された
Ｐ型ＭＯ８）ランジスタ、ＭＮ１３はソースが第１１を
線端子０１に、ゲートが節点へ００７に、ドレインが出
力端子０００１に接続されたＮ型′ＭＯ８）ランジスタ
、ＭＰ１４はソースが第２’［線端子０２に、ゲートが
節点Ｎ０Ｏ６にドレインが出力端子０００２に接続され
たＰｔｌ１１Ｍ０８）ランジスタ、ＭＮ１４はソースが
第１′ｒｔ源端子Ｏ１に、ゲートが節点Ｎ０Ｏ８に、ド
レインが出力０００２に接続されたＮｆｉｉＭＯ８）ラ
ンジスタである。
Ｎ００４に、ドレインが出力端子０００１に接続された
Ｐ型ＭＯ８）ランジスタ、ＭＮ１３はソースが第１１を
線端子０１に、ゲートが節点へ００７に、ドレインが出
力端子０００１に接続されたＮ型′ＭＯ８）ランジスタ
、ＭＰ１４はソースが第２’［線端子０２に、ゲートが
節点Ｎ０Ｏ６にドレインが出力端子０００２に接続され
たＰｔｌ１１Ｍ０８）ランジスタ、ＭＮ１４はソースが
第１′ｒｔ源端子Ｏ１に、ゲートが節点Ｎ０Ｏ８に、ド
レインが出力０００２に接続されたＮｆｉｉＭＯ８）ラ
ンジスタである。
次に本実施例の回路動作について述べる。
本実施例は先に示した第１ｏ実施例にＭＰ１２゜ＭＮＩ
２．ＭＰＩ４．ＭＮＩ４を付加することによって正転出
力と反転出力とを同時に得ることができるようにした回
路方式であシ、第１図の回路動作と同様の出力が０００
１には得られる、又、ＭＰＩＩに対するＭＰ １２ 、
ＭＮＩ ｌに対するＭＮＩ２゜ＭＰ１３に対するＭＰ１
４．ＭＮＩ３に対するＭＮＩ４は全く逆の動作関係に有
ｊｌ）、０００２には０００１と逆位相の出力が得られ
る。
２．ＭＰＩ４．ＭＮＩ４を付加することによって正転出
力と反転出力とを同時に得ることができるようにした回
路方式であシ、第１図の回路動作と同様の出力が０００
１には得られる、又、ＭＰＩＩに対するＭＰ １２ 、
ＭＮＩ ｌに対するＭＮＩ２゜ＭＰ１３に対するＭＰ１
４．ＭＮＩ３に対するＭＮＩ４は全く逆の動作関係に有
ｊｌ）、０００２には０００１と逆位相の出力が得られ
る。
以上説明したように本発明はバイポーラトランジスタに
よる差動増幅回路の出力をＭＯＳ）ランジスタによる差
動増幅回路の入力とし、該ＭＯＳトランジスタによる差
動増幅回路の負荷抵抗をＭＯＳトランジスタによる負荷
とし、かつ、該負荷ＭＣ）Ｓとカレントイ２−回路とし
て入力の電圧変化を電流の変化に置換、増幅し、更にＭ
ＯＳトランジスタの遮断、４通の状態変化にｉｊ１挨し
、総じて微小なアナログ入力信号ないしはＥＣＬレベル
入力信号をＣＭＯＳレベル出力信号に効率良く変換でき
るとともに１初段差動増幅回路をバイポーラトランジス
タに°よりｍ成したことによシ入カオフセット電圧を非
常に小さくすることができるという効果がある。又、前
述の本発明の第２の実施例によれば入力ｌ００１．１０
０２に対する出力０００１゜０、 ＯＯ２は各々完全に
対称な回路構成をなしておシ各々の出力信号も完全に対
称に取シ出し得るという効果がある。
よる差動増幅回路の出力をＭＯＳ）ランジスタによる差
動増幅回路の入力とし、該ＭＯＳトランジスタによる差
動増幅回路の負荷抵抗をＭＯＳトランジスタによる負荷
とし、かつ、該負荷ＭＣ）Ｓとカレントイ２−回路とし
て入力の電圧変化を電流の変化に置換、増幅し、更にＭ
ＯＳトランジスタの遮断、４通の状態変化にｉｊ１挨し
、総じて微小なアナログ入力信号ないしはＥＣＬレベル
入力信号をＣＭＯＳレベル出力信号に効率良く変換でき
るとともに１初段差動増幅回路をバイポーラトランジス
タに°よりｍ成したことによシ入カオフセット電圧を非
常に小さくすることができるという効果がある。又、前
述の本発明の第２の実施例によれば入力ｌ００１．１０
０２に対する出力０００１゜０、 ＯＯ２は各々完全に
対称な回路構成をなしておシ各々の出力信号も完全に対
称に取シ出し得るという効果がある。
第１図は本発明の一実施例の回路図、第２図は本発明の
第２の実施例の回路図、′ｉｇ３図は使来のレベル変換
回路図である。 ０１・・・・・・第１電源端子、０２・・・・・・渠２
電源端子、ｌ００１．ｌ００２．Ｉ２０１・・・・・・
各々入力端子、０００１０００２．０２０１・・・・・
・各々出力端子、Ｎ０ＯＩ、Ｎ０Ｏ２゜Ｎ０Ｏ３，Ｎ０
Ｏ４，Ｎ０Ｏ５、Ｎ０Ｏ６，Ｎ０Ｏ７，Ｎ０Ｏ８゜Ｎ２
０１．Ｎ２Ｏ２，Ｎ２Ｏ３・・・・・・各々節点、ＺＯ
ＯＩ、ＺＯＯ２゜Ｉ０２１．Ｉ０２２・・・・・・抵抗
、ＱＯＯＩ、ＱＯＯ２・・・・・・各々ＮＰＮ型バイポ
ーラトランジスタ、ＭＰＯＩ。 ＭＰＯ２，ＭＰｌｌ、ＭＰ１２．ＭＰ１３．ＭＰ１４．
ＭＰ２１・・・・・・各々Ｐ型ＭＯＳトランジスタ、Ｍ
ＮＯＩ、ＭＮＯ２゜ＭＮｌｌ、ＭＮ１２．ＭＮ１３．Ｍ
Ｎ１４．ＭＮ２１・・・・・・各々Ｎ型ＭＯ８）ランジ
スタ、Ｃ００Ｉ 、ＣＯＯ２、Ｃ２０１・・・・・・各
々電流源、Ｖｒｅｆ・・・・・・電圧源。
第２の実施例の回路図、′ｉｇ３図は使来のレベル変換
回路図である。 ０１・・・・・・第１電源端子、０２・・・・・・渠２
電源端子、ｌ００１．ｌ００２．Ｉ２０１・・・・・・
各々入力端子、０００１０００２．０２０１・・・・・
・各々出力端子、Ｎ０ＯＩ、Ｎ０Ｏ２゜Ｎ０Ｏ３，Ｎ０
Ｏ４，Ｎ０Ｏ５、Ｎ０Ｏ６，Ｎ０Ｏ７，Ｎ０Ｏ８゜Ｎ２
０１．Ｎ２Ｏ２，Ｎ２Ｏ３・・・・・・各々節点、ＺＯ
ＯＩ、ＺＯＯ２゜Ｉ０２１．Ｉ０２２・・・・・・抵抗
、ＱＯＯＩ、ＱＯＯ２・・・・・・各々ＮＰＮ型バイポ
ーラトランジスタ、ＭＰＯＩ。 ＭＰＯ２，ＭＰｌｌ、ＭＰ１２．ＭＰ１３．ＭＰ１４．
ＭＰ２１・・・・・・各々Ｐ型ＭＯＳトランジスタ、Ｍ
ＮＯＩ、ＭＮＯ２゜ＭＮｌｌ、ＭＮ１２．ＭＮ１３．Ｍ
Ｎ１４．ＭＮ２１・・・・・・各々Ｎ型ＭＯ８）ランジ
スタ、Ｃ００Ｉ 、ＣＯＯ２、Ｃ２０１・・・・・・各
々電流源、Ｖｒｅｆ・・・・・・電圧源。
Claims (1)
- 同一基板上に、バイポーラ・トランジスタにより構成さ
れる第一の差動増幅回路と、第一の差動増幅回路の出力
信号を入力信号とするＣＭＯＳトランジスタにより構成
される第２の差動増幅回路を有する信号レベル変換回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62150491A JPH0815257B2 (ja) | 1987-06-16 | 1987-06-16 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62150491A JPH0815257B2 (ja) | 1987-06-16 | 1987-06-16 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63313915A true JPS63313915A (ja) | 1988-12-22 |
| JPH0815257B2 JPH0815257B2 (ja) | 1996-02-14 |
Family
ID=15498031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62150491A Expired - Fee Related JPH0815257B2 (ja) | 1987-06-16 | 1987-06-16 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815257B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1693963A3 (en) * | 2005-02-10 | 2010-01-13 | NEC Electronics Corporation | Interface circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60132416A (ja) * | 1983-12-20 | 1985-07-15 | Hitachi Ltd | レベル変換回路 |
| JPS6315519A (ja) * | 1986-07-08 | 1988-01-22 | Fujitsu Ltd | インタ−フエイス回路 |
-
1987
- 1987-06-16 JP JP62150491A patent/JPH0815257B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60132416A (ja) * | 1983-12-20 | 1985-07-15 | Hitachi Ltd | レベル変換回路 |
| JPS6315519A (ja) * | 1986-07-08 | 1988-01-22 | Fujitsu Ltd | インタ−フエイス回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1693963A3 (en) * | 2005-02-10 | 2010-01-13 | NEC Electronics Corporation | Interface circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0815257B2 (ja) | 1996-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10123182A (ja) | ウィンドウコンパレータ回路 | |
| JP3357689B2 (ja) | 定電圧出力回路 | |
| US3509362A (en) | Switching circuit | |
| JPS63313915A (ja) | レベル変換回路 | |
| JPS6387014A (ja) | ラツチドコンパレ−タ | |
| CN113746455A (zh) | 环形振荡器 | |
| US5945843A (en) | Semiconductor integrated circuit | |
| JPH09105763A (ja) | コンパレータ回路 | |
| JPS63318817A (ja) | レベル変換回路 | |
| JPH05183416A (ja) | パワーオンリセット回路 | |
| JPH10229310A (ja) | 安定化カレントミラー回路 | |
| JPH09116349A (ja) | 演算増幅器 | |
| JP3400354B2 (ja) | 電流源回路 | |
| JPS63184074A (ja) | 電圧検出回路 | |
| JPS637012A (ja) | ヒステリシス内蔵電圧比較器 | |
| JPH0328581Y2 (ja) | ||
| JPH09270693A (ja) | レベル変換回路 | |
| JP3245914B2 (ja) | 差動電圧比較回路 | |
| JP3018486B2 (ja) | バイアス回路 | |
| JP2023039271A (ja) | 電流センス回路及びｄｃ／ｄｃコンバータ | |
| JPH04307763A (ja) | 半導体集積回路 | |
| JPH09261032A (ja) | インターフェース回路 | |
| JPS6222285B2 (ja) | ||
| JPH06216667A (ja) | 演算増幅回路 | |
| JPH01259618A (ja) | ウインド回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |