JPH10229310A - 安定化カレントミラー回路 - Google Patents
安定化カレントミラー回路Info
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- JPH10229310A JPH10229310A JP9029321A JP2932197A JPH10229310A JP H10229310 A JPH10229310 A JP H10229310A JP 9029321 A JP9029321 A JP 9029321A JP 2932197 A JP2932197 A JP 2932197A JP H10229310 A JPH10229310 A JP H10229310A
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- 230000007423 decrease Effects 0.000 abstract description 31
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 230000000087 stabilizing effect Effects 0.000 description 7
- 238000013459 approach Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
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Abstract
(57)【要約】
【課題】製造プロセスのばらつき等があっても入出力特
性をより一定にする。 【解決手段】入力側ｎＭＯＳトランジスタ１１と出力側
ｎＭＯＳトランジスタ１２とを備えたカレントミラー回
路１０と、出力側ｎＭＯＳトランジスタ１２の出力電位
Ｖ２の所定値からの上昇に対し出力電流Ｉ３が所定値か
ら減少する誤差増幅回路３０と、この電流Ｉ３が流れる
入力側ｐＭＯＳトランジスタ２２と出力側ｎＭＯＳトラ
ンジスタ１２に直列接続された出力側ｐＭＯＳトランジ
スタ２１とを備えたカレントミラー回路２０と、出力側
ｐＭＯＳトランジスタ２１と出力側ｎＭＯＳトランジス
タ１２との間に接続されたｎＭＯＳトランジスタ４２と
を備えている。入力端に接続されたｎＭＯＳトランジス
タ４１は、ｎＭＯＳトランジスタ４２がノレータとして
機能するためのバイアス電圧をｎＭＯＳトランジスタ４
２のゲートに与えている
性をより一定にする。 【解決手段】入力側ｎＭＯＳトランジスタ１１と出力側
ｎＭＯＳトランジスタ１２とを備えたカレントミラー回
路１０と、出力側ｎＭＯＳトランジスタ１２の出力電位
Ｖ２の所定値からの上昇に対し出力電流Ｉ３が所定値か
ら減少する誤差増幅回路３０と、この電流Ｉ３が流れる
入力側ｐＭＯＳトランジスタ２２と出力側ｎＭＯＳトラ
ンジスタ１２に直列接続された出力側ｐＭＯＳトランジ
スタ２１とを備えたカレントミラー回路２０と、出力側
ｐＭＯＳトランジスタ２１と出力側ｎＭＯＳトランジス
タ１２との間に接続されたｎＭＯＳトランジスタ４２と
を備えている。入力端に接続されたｎＭＯＳトランジス
タ４１は、ｎＭＯＳトランジスタ４２がノレータとして
機能するためのバイアス電圧をｎＭＯＳトランジスタ４
２のゲートに与えている
Description
【０００１】
【発明の属する技術分野】本発明は、安定化カレントミ
ラー回路に関する。
ラー回路に関する。
【０００２】
【従来の技術】図４は、従来のカレントミラー回路の一
例を示す。カレントミラー回路１０は、ダイオード接続
された入力側ｎＭＯＳトランジスタ１１と出力側ｎＭＯ
Ｓトランジスタ１２とで構成され、ｎＭＯＳトランジス
タ１１に、入力信号として電流Ｉ１が供給される。カレ
ントミラー回路１０の出力電流Ｉ２は、ダイオード接続
されたｐＭＯＳトランジスタ２１の入力となっている。
ｐＭＯＳトランジスタ２１は、例えば他のカレントミラ
ー回路の入力側となっており、この場合、ｐＭＯＳトラ
ンジスタ２１のゲート電位ＶＢがこのカレントミラー回
路の出力側ｐＭＯＳトランジスタ（不図示）のゲートに
供給される。
例を示す。カレントミラー回路１０は、ダイオード接続
された入力側ｎＭＯＳトランジスタ１１と出力側ｎＭＯ
Ｓトランジスタ１２とで構成され、ｎＭＯＳトランジス
タ１１に、入力信号として電流Ｉ１が供給される。カレ
ントミラー回路１０の出力電流Ｉ２は、ダイオード接続
されたｐＭＯＳトランジスタ２１の入力となっている。
ｐＭＯＳトランジスタ２１は、例えば他のカレントミラ
ー回路の入力側となっており、この場合、ｐＭＯＳトラ
ンジスタ２１のゲート電位ＶＢがこのカレントミラー回
路の出力側ｐＭＯＳトランジスタ（不図示）のゲートに
供給される。
【０００３】ｎＭＯＳトランジスタ１１とｎＭＯＳトラ
ンジスタ１２とが同一特性で、ｎＭＯＳトランジスタ１
２の出力電位（ドレイン電位）Ｖ２がｎＭＯＳトランジ
スタ１１のドレイン電位Ｖ１に等しいという理想的な場
合には、Ｉ１＝Ｉ２となるが、以下に示すようにＶｌと
Ｖ２とは一般に互いに等しくならない。ｎＭＯＳトラン
ジスタ１１がダイオード接続されているので、ドレイン
電圧Ｖ１はｎＭＯＳトランジスタ１１の敷居値Ｖthn程
度になる。一方、ｐＭＯＳトランジスタ２１もダイオー
ド接続されているので、ｐＭＯＳトランジスタ２１のド
レイン電圧ＶＤＤ−Ｖ２もｐＭＯＳトランジスタ２１の
敷居値Ｖthp程度になる。一般的な数値例として、大
略、 ＶＤＤ＝３．ＯＶ、Ｖthn＝Ｖthp＝１．ＯＶ とすると、Ｖｌ＝１．ＯＶ、Ｖ２＝２．ＯＶとなり、Ｉ
１＜Ｉ２となる。
ンジスタ１２とが同一特性で、ｎＭＯＳトランジスタ１
２の出力電位（ドレイン電位）Ｖ２がｎＭＯＳトランジ
スタ１１のドレイン電位Ｖ１に等しいという理想的な場
合には、Ｉ１＝Ｉ２となるが、以下に示すようにＶｌと
Ｖ２とは一般に互いに等しくならない。ｎＭＯＳトラン
ジスタ１１がダイオード接続されているので、ドレイン
電圧Ｖ１はｎＭＯＳトランジスタ１１の敷居値Ｖthn程
度になる。一方、ｐＭＯＳトランジスタ２１もダイオー
ド接続されているので、ｐＭＯＳトランジスタ２１のド
レイン電圧ＶＤＤ−Ｖ２もｐＭＯＳトランジスタ２１の
敷居値Ｖthp程度になる。一般的な数値例として、大
略、 ＶＤＤ＝３．ＯＶ、Ｖthn＝Ｖthp＝１．ＯＶ とすると、Ｖｌ＝１．ＯＶ、Ｖ２＝２．ＯＶとなり、Ｉ
１＜Ｉ２となる。
【０００４】Ｖ１＝Ｖ２かつＩ１＝Ｉ２が成立するのを
理想とするのは一例であり、一般にカレントミラー回路
では、入出力性が一定であることを理想とする。
理想とするのは一例であり、一般にカレントミラー回路
では、入出力性が一定であることを理想とする。
【０００５】
【発明が解決しようとする課題】しかし、製造プロセス
がばらついて敷居値Ｖthpが変動したりＭＯＳトランジ
スタの飽和特性が変動すると、カレントミラー回路の出
力電位Ｖ２がばらつく。製造プロセスのばらつきに対す
る出力電位Ｖ２のばらつきは、集積回路の回路素子の微
細化に伴って著しくなる。また、出力電位Ｖ２は、電源
電圧ＶＤＤや温度の変動にも影響される。
がばらついて敷居値Ｖthpが変動したりＭＯＳトランジ
スタの飽和特性が変動すると、カレントミラー回路の出
力電位Ｖ２がばらつく。製造プロセスのばらつきに対す
る出力電位Ｖ２のばらつきは、集積回路の回路素子の微
細化に伴って著しくなる。また、出力電位Ｖ２は、電源
電圧ＶＤＤや温度の変動にも影響される。
【０００６】本発明の目的は、このような問題点に鑑
み、製造プロセスのばらつき等があっても入出力特性を
より一定にすることが可能な安定化カレントミラー回路
を提供することにある。
み、製造プロセスのばらつき等があっても入出力特性を
より一定にすることが可能な安定化カレントミラー回路
を提供することにある。
【０００７】
【課題を解決するための手段及びその作用効果】請求項
１の安定化カレントミラー回路では、例えば図１（Ａ）
に示す如く、第１入力側トランジスタと第１出力側トラ
ンジスタとを備えた第１カレントミラー回路（１）と、
該第１出力側トランジスタの出力電位（Ｖ２）の所定値
からのずれに応じて出力電流（Ｉ３）が所定値からずれ
る誤差増幅回路（３）と、該誤差増幅回路の出力電流が
流れる第２入力側トランジスタと該第１出力側トランジ
スタに直列接続された第２出力側トランジスタとを備え
た第２カレントミラー回路（２）とを有する。
１の安定化カレントミラー回路では、例えば図１（Ａ）
に示す如く、第１入力側トランジスタと第１出力側トラ
ンジスタとを備えた第１カレントミラー回路（１）と、
該第１出力側トランジスタの出力電位（Ｖ２）の所定値
からのずれに応じて出力電流（Ｉ３）が所定値からずれ
る誤差増幅回路（３）と、該誤差増幅回路の出力電流が
流れる第２入力側トランジスタと該第１出力側トランジ
スタに直列接続された第２出力側トランジスタとを備え
た第２カレントミラー回路（２）とを有する。
【０００８】この安定化カレントミラー回路の動作には
２通りがある。例えば図２（Ａ）のように構成した場合
には次の１）．のように動作し、例えば図２（Ａ）にお
いてｐＭＯＳトランジスタとｎＭＯＳトランジスタとを
互いに入れ換え電源電位ＶＤＤとグランド電位とを互い
に入れ換えた構成の場合には以下の２）．のように動作
する。
２通りがある。例えば図２（Ａ）のように構成した場合
には次の１）．のように動作し、例えば図２（Ａ）にお
いてｐＭＯＳトランジスタとｎＭＯＳトランジスタとを
互いに入れ換え電源電位ＶＤＤとグランド電位とを互い
に入れ換えた構成の場合には以下の２）．のように動作
する。
【０００９】１）．製造プロセスのばらつきや電源電圧
又は温度の変動等の原因により、第１出力側トランジス
タの出力電位（Ｖ２）が所定値から上昇すると、第２入
力側トランジスタに流れる電流が減少し、これにより第
２出力側トランジスタに流れる電流が減少して、第１出
力側トランジスタに流れる電流（Ｉ２）が減少し同時に
第１出力側トランジスタの出力電位（Ｖ２）が低下す
る。この原因により第１出力側トランジスタの出力電位
（Ｖ２）が所定値から低下すると、第２入力側トランジ
スタに流れる電流が増加し、これにより第２出力側トラ
ンジスタに流れる電流が増加して、第１出力側トランジ
スタに流れる電流（Ｉ２）が増加し同時に第１出力側ト
ランジスタの出力電位（Ｖ２）が上昇する。
又は温度の変動等の原因により、第１出力側トランジス
タの出力電位（Ｖ２）が所定値から上昇すると、第２入
力側トランジスタに流れる電流が減少し、これにより第
２出力側トランジスタに流れる電流が減少して、第１出
力側トランジスタに流れる電流（Ｉ２）が減少し同時に
第１出力側トランジスタの出力電位（Ｖ２）が低下す
る。この原因により第１出力側トランジスタの出力電位
（Ｖ２）が所定値から低下すると、第２入力側トランジ
スタに流れる電流が増加し、これにより第２出力側トラ
ンジスタに流れる電流が増加して、第１出力側トランジ
スタに流れる電流（Ｉ２）が増加し同時に第１出力側ト
ランジスタの出力電位（Ｖ２）が上昇する。
【００１０】２）．上記原因により、第１出力側トラン
ジスタの出力電位（Ｖ２）が所定値から上昇すると、第
２入力側トランジスタに流れる電流が増加し、これによ
り第２出力側トランジスタに流れる電流が増加して、第
１出力側トランジスタに流れる電流（Ｉ２）が増加し同
時に第１出力側トランジスタの出力電位（Ｖ２）が低下
する。この原因により第１出力側トランジスタの出力電
位（Ｖ２）が所定値から低下すると、第２入力側トラン
ジスタに流れる電流が減少し、これにより第２出力側ト
ランジスタに流れる電流が減少して、第１出力側トラン
ジスタに流れる電流（Ｉ２）が減少し同時に第１出力側
トランジスタの出力電位（Ｖ２）が上昇する。
ジスタの出力電位（Ｖ２）が所定値から上昇すると、第
２入力側トランジスタに流れる電流が増加し、これによ
り第２出力側トランジスタに流れる電流が増加して、第
１出力側トランジスタに流れる電流（Ｉ２）が増加し同
時に第１出力側トランジスタの出力電位（Ｖ２）が低下
する。この原因により第１出力側トランジスタの出力電
位（Ｖ２）が所定値から低下すると、第２入力側トラン
ジスタに流れる電流が減少し、これにより第２出力側ト
ランジスタに流れる電流が減少して、第１出力側トラン
ジスタに流れる電流（Ｉ２）が減少し同時に第１出力側
トランジスタの出力電位（Ｖ２）が上昇する。
【００１１】したがって、請求項１の安定化カレントミ
ラー回路によれば、上記原因により、第１カレントミラ
ー回路（１）又は第２カレントミラー回路（２）の入出
力特性が所望のものからずれて、第１出力側トランジス
タの出力電位（Ｖ２）が所定値がずれても、誤差増幅回
路（３）により、この出力電位（Ｖ２）が所定値に近づ
くように動作し、同時に、第２入力側トランジスタの出
力側電位（ＶＢ）も所定値に近づくように動作して、こ
れらの電位が安定化するという効果を奏する。このよう
な安定化動作により、第１カレントミラー回路（１）の
出力電流（Ｉ２）及び第２カレントミラー回路（２）の
入力電流（Ｉ３）も安定化する。換言すれば、第１カレ
ントミラー回路（１）の出力電流（Ｉ２）及び第２カレ
ントミラー回路（２）の入力電流（Ｉ３）の安定化によ
り、第２入力側トランジスタの出力側電位（ＶＢ）が安
定化する。
ラー回路によれば、上記原因により、第１カレントミラ
ー回路（１）又は第２カレントミラー回路（２）の入出
力特性が所望のものからずれて、第１出力側トランジス
タの出力電位（Ｖ２）が所定値がずれても、誤差増幅回
路（３）により、この出力電位（Ｖ２）が所定値に近づ
くように動作し、同時に、第２入力側トランジスタの出
力側電位（ＶＢ）も所定値に近づくように動作して、こ
れらの電位が安定化するという効果を奏する。このよう
な安定化動作により、第１カレントミラー回路（１）の
出力電流（Ｉ２）及び第２カレントミラー回路（２）の
入力電流（Ｉ３）も安定化する。換言すれば、第１カレ
ントミラー回路（１）の出力電流（Ｉ２）及び第２カレ
ントミラー回路（２）の入力電流（Ｉ３）の安定化によ
り、第２入力側トランジスタの出力側電位（ＶＢ）が安
定化する。
【００１２】請求項２の安定化カレントミラー回路で
は、請求項１において、例えば図１（Ｂ）に示す如く、
上記第１出力側トランジスタと上記第２出力側トランジ
スタとの間に、端子間に流れる電流を略一定にしつつ該
端子間の電圧変動が可能なノレータが接続されている。
電源電圧値によっては、第１カレントミラー回路（１）
の入出力電位が等しくなる（Ｖ２＝Ｖ１）という理想的
条件が満たされず、さらに第２カレントミラー回路
（２）の入出力電位が等しくなる（ＶＢ＝Ｖ２）という
理想的条件も満たされないが、この安定化カレントミラ
ー回路によれば、ノレータの存在によりこの条件が大略
満たされるようにすることができるので、ノレータが存
在しない場合よりも、補正精度が向上すると共に、本発
明の適用範囲が拡大されるという効果を奏する。
は、請求項１において、例えば図１（Ｂ）に示す如く、
上記第１出力側トランジスタと上記第２出力側トランジ
スタとの間に、端子間に流れる電流を略一定にしつつ該
端子間の電圧変動が可能なノレータが接続されている。
電源電圧値によっては、第１カレントミラー回路（１）
の入出力電位が等しくなる（Ｖ２＝Ｖ１）という理想的
条件が満たされず、さらに第２カレントミラー回路
（２）の入出力電位が等しくなる（ＶＢ＝Ｖ２）という
理想的条件も満たされないが、この安定化カレントミラ
ー回路によれば、ノレータの存在によりこの条件が大略
満たされるようにすることができるので、ノレータが存
在しない場合よりも、補正精度が向上すると共に、本発
明の適用範囲が拡大されるという効果を奏する。
【００１３】請求項３の安定化カレントミラー回路で
は、請求項１又は２において、上記誤差増幅回路は、例
えば図２（Ａ）に示す如く、上記第１出力側トランジス
タ又は上記第２出力側トランジスタの出力電位が制御入
力端に供給され、該出力電位に応じた電流が流れる誤差
検出用トランジスタ（３４）と、該誤差検出用トランジ
スタに直列接続された第３入力側トランジスタと該第２
入力側トランジスタに直列接続された第３出力側トラン
ジスタとを備えた第３カレントミラー回路（３３）とを
有する。
は、請求項１又は２において、上記誤差増幅回路は、例
えば図２（Ａ）に示す如く、上記第１出力側トランジス
タ又は上記第２出力側トランジスタの出力電位が制御入
力端に供給され、該出力電位に応じた電流が流れる誤差
検出用トランジスタ（３４）と、該誤差検出用トランジ
スタに直列接続された第３入力側トランジスタと該第２
入力側トランジスタに直列接続された第３出力側トラン
ジスタとを備えた第３カレントミラー回路（３３）とを
有する。
【００１４】請求項４の安定化カレントミラー回路で
は、請求項１又は２において、上記誤差増幅回路は、例
えば図２（Ｂ）に示す如く、上記第１出力側トランジス
タ又は上記第２出力側トランジスタの出力電位が制御入
力端に供給され、該出力電位に応じた電流が流れる誤差
検出用トランジスタ（３４）と、該誤差検出用トランジ
スタに直列接続され、上記第１入力側トランジスタと対
になって第３カレントミラー回路を構成する第３出力側
トランジスタ（３１）と、該誤差検出用トランジスタと
該第３出力側トランジスタとの間の電位が制御入力端に
供給され、上記第２入力側トランジスタに直列接続され
たトランジスタ（３２）とを有する。
は、請求項１又は２において、上記誤差増幅回路は、例
えば図２（Ｂ）に示す如く、上記第１出力側トランジス
タ又は上記第２出力側トランジスタの出力電位が制御入
力端に供給され、該出力電位に応じた電流が流れる誤差
検出用トランジスタ（３４）と、該誤差検出用トランジ
スタに直列接続され、上記第１入力側トランジスタと対
になって第３カレントミラー回路を構成する第３出力側
トランジスタ（３１）と、該誤差検出用トランジスタと
該第３出力側トランジスタとの間の電位が制御入力端に
供給され、上記第２入力側トランジスタに直列接続され
たトランジスタ（３２）とを有する。
【００１５】請求項５の安定化カレントミラー回路で
は、請求項１乃至４のいずれか１つにおいて、上記ノレ
ータは、例えば図３（Ａ）に示す如く、カレントミラー
回路の出力側トランジスタ（４２）である。請求項６の
安定化カレントミラー回路では、請求項１乃至４のいず
れか１つにおいて、上記第１入力側トランジスタに直列
接続された第４入力側トランジスタ（４１）と、上記第
１出力側トランジスタ（１２）に直列接続された上記ノ
レータとしての第４出力側トランジスタ（４２）とを備
えた第４カレントミラー回路（４０）を有する。
は、請求項１乃至４のいずれか１つにおいて、上記ノレ
ータは、例えば図３（Ａ）に示す如く、カレントミラー
回路の出力側トランジスタ（４２）である。請求項６の
安定化カレントミラー回路では、請求項１乃至４のいず
れか１つにおいて、上記第１入力側トランジスタに直列
接続された第４入力側トランジスタ（４１）と、上記第
１出力側トランジスタ（１２）に直列接続された上記ノ
レータとしての第４出力側トランジスタ（４２）とを備
えた第４カレントミラー回路（４０）を有する。
【００１６】請求項７の安定化カレントミラー回路で
は、請求項１乃至６のいずれか１つにおいて、上記第１
入力側トランジスタはダイオード接続されており、上記
第１出力側トランジスタはその制御入力端が該第１入力
側トランジスタの制御入力端に接続されており、上記第
２入力側トランジスタはダイオード接続されており、上
記第２出力側トランジスタはその制御入力端が該第２入
力側トランジスタの制御入力端に接続されている。
は、請求項１乃至６のいずれか１つにおいて、上記第１
入力側トランジスタはダイオード接続されており、上記
第１出力側トランジスタはその制御入力端が該第１入力
側トランジスタの制御入力端に接続されており、上記第
２入力側トランジスタはダイオード接続されており、上
記第２出力側トランジスタはその制御入力端が該第２入
力側トランジスタの制御入力端に接続されている。
【００１７】請求項８の安定化カレントミラー回路で
は、請求項１乃至６のいずれか１つにおいて、上記第１
入力側トランジスタ及び上記第１出力側トランジスタは
いずれもｐＭＯＳトランジスタとｎＭＯＳトランジスタ
との一方であり、上記第２入力側トランジスタ、上記第
２出力側トランジスタ及び上記誤差検出用トランジスタ
はいずれもｐＭＯＳトランジスタとｎＭＯＳトランジス
タとの他方である。
は、請求項１乃至６のいずれか１つにおいて、上記第１
入力側トランジスタ及び上記第１出力側トランジスタは
いずれもｐＭＯＳトランジスタとｎＭＯＳトランジスタ
との一方であり、上記第２入力側トランジスタ、上記第
２出力側トランジスタ及び上記誤差検出用トランジスタ
はいずれもｐＭＯＳトランジスタとｎＭＯＳトランジス
タとの他方である。
【００１８】請求項９の安定化カレントミラー回路で
は、請求項１乃至６のいずれか１つにおいて、上記第１
入力側トランジスタ及び上記第１出力側トランジスタは
いずれもＰＮＰトランジスタとＮＰＮトランジスタとの
一方であり、上記第２入力側トランジスタ、上記第２出
力側トランジスタ及び上記誤差検出用トランジスタはい
ずれもＰＮＰトランジスタとＮＰＮトランジスタとの他
方である。
は、請求項１乃至６のいずれか１つにおいて、上記第１
入力側トランジスタ及び上記第１出力側トランジスタは
いずれもＰＮＰトランジスタとＮＰＮトランジスタとの
一方であり、上記第２入力側トランジスタ、上記第２出
力側トランジスタ及び上記誤差検出用トランジスタはい
ずれもＰＮＰトランジスタとＮＰＮトランジスタとの他
方である。
【００１９】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。 ［図１（Ａ）の原理構成の第１実施形態］図２（Ａ）
は、図１（Ａ）の原理構成の第１実施形態に係る安定化
カレントミラー回路を示す。
施形態を説明する。 ［図１（Ａ）の原理構成の第１実施形態］図２（Ａ）
は、図１（Ａ）の原理構成の第１実施形態に係る安定化
カレントミラー回路を示す。
【００２０】補正対象のカレントミラー回路１０は、ダ
イオード接続された入力側ｎＭＯＳトランジスタ１１
と、出力側ｎＭＯＳトランジスタ１２とからなり、ｎＭ
ＯＳトランジスタ１１のゲートがｎＭＯＳトランジスタ
１２のドレインに接続され、ｎＭＯＳトランジスタ１１
及び１２の両ソースがグランド電位の導体に接続されて
いる。
イオード接続された入力側ｎＭＯＳトランジスタ１１
と、出力側ｎＭＯＳトランジスタ１２とからなり、ｎＭ
ＯＳトランジスタ１１のゲートがｎＭＯＳトランジスタ
１２のドレインに接続され、ｎＭＯＳトランジスタ１１
及び１２の両ソースがグランド電位の導体に接続されて
いる。
【００２１】補正用カレントミラー回路２０は、出力側
ｐＭＯＳトランジスタ２１と、ダイオード接続された入
力側ｐＭＯＳトランジスタ２２とからなり、ｐＭＯＳト
ランジスタ２２のドレインがｐＭＯＳトランジスタ２１
のゲートに接続され、ｐＭＯＳトランジスタ２１及び２
２の両ソースが電源電位ＶＤＤの導体に接続されてい
る。
ｐＭＯＳトランジスタ２１と、ダイオード接続された入
力側ｐＭＯＳトランジスタ２２とからなり、ｐＭＯＳト
ランジスタ２２のドレインがｐＭＯＳトランジスタ２１
のゲートに接続され、ｐＭＯＳトランジスタ２１及び２
２の両ソースが電源電位ＶＤＤの導体に接続されてい
る。
【００２２】誤差増幅回路３０は、高入力インピーダン
ス・電流出力型であり、入力側ｎＭＯＳトランジスタ３
１と出力側ｎＭＯＳトランジスタ３２とからなる、カレ
ントミラー回路１０と同一接続のカレントミラー回路３
３と、誤差検出用ｐＭＯＳトランジスタ３４とからな
る。誤差検出用ｐＭＯＳトランジスタ３４は、そのソー
ス、ドレイン及びゲートがそれぞれ電源電位ＶＤＤの導
体、ｎＭＯＳトランジスタ３１のドレイン及びｎＭＯＳ
トランジスタ１２のドレインに接続されている。
ス・電流出力型であり、入力側ｎＭＯＳトランジスタ３
１と出力側ｎＭＯＳトランジスタ３２とからなる、カレ
ントミラー回路１０と同一接続のカレントミラー回路３
３と、誤差検出用ｐＭＯＳトランジスタ３４とからな
る。誤差検出用ｐＭＯＳトランジスタ３４は、そのソー
ス、ドレイン及びゲートがそれぞれ電源電位ＶＤＤの導
体、ｎＭＯＳトランジスタ３１のドレイン及びｎＭＯＳ
トランジスタ１２のドレインに接続されている。
【００２３】ｐＭＯＳトランジスタ２２のゲート電位Ｖ
Ｂは、例えば不図示のカレントミラー回路の出力側ｐＭ
ＯＳトランジスタのゲートに供給される。カレントミラ
ー回路１０、２０及び３３を構成しているＭＯＳトラン
ジスタは全て、飽和領域で動作している。ｐＭＯＳトラ
ンジスタ３４は、飽和領域で動作しても非飽和領域で動
作しても問題ないが、構成上、通常は飽和領域で動作す
る。このような点は、以下の他の実施例についても同様
である。
Ｂは、例えば不図示のカレントミラー回路の出力側ｐＭ
ＯＳトランジスタのゲートに供給される。カレントミラ
ー回路１０、２０及び３３を構成しているＭＯＳトラン
ジスタは全て、飽和領域で動作している。ｐＭＯＳトラ
ンジスタ３４は、飽和領域で動作しても非飽和領域で動
作しても問題ないが、構成上、通常は飽和領域で動作す
る。このような点は、以下の他の実施例についても同様
である。
【００２４】本発明の成立条件ではないが、簡単化のた
めに、対をなすｎＭＯＳトランジスタ１１とｎＭＯＳト
ランジスタ１２の特性は互いに等価であり、対をなすｐ
ＭＯＳトランジスタ２１とｐＭＯＳトランジスタ２２の
特性は互いに等価であり、対をなすｎＭＯＳトランジス
タ３１とｎＭＯＳトランジスタ３２の特性は互いに等価
であるとする。
めに、対をなすｎＭＯＳトランジスタ１１とｎＭＯＳト
ランジスタ１２の特性は互いに等価であり、対をなすｐ
ＭＯＳトランジスタ２１とｐＭＯＳトランジスタ２２の
特性は互いに等価であり、対をなすｎＭＯＳトランジス
タ３１とｎＭＯＳトランジスタ３２の特性は互いに等価
であるとする。
【００２５】図２（Ａ）中に示す如く、ｎＭＯＳトラン
ジスタ１１及び１２のドレイン電流（入出力電流）をそ
れぞれＩ１及びＩ２と表記し、これらのドレイン電位
（入出力電位）をそれぞれＶ１及びＶ２と表記し、ｎＭ
ＯＳトランジスタ３１及び３２のドレイン電流をそれぞ
れＩｍ及びＩ３と表記し、これらのドレイン電位をそれ
ぞれＶｍ及びＶＢと表記する。
ジスタ１１及び１２のドレイン電流（入出力電流）をそ
れぞれＩ１及びＩ２と表記し、これらのドレイン電位
（入出力電位）をそれぞれＶ１及びＶ２と表記し、ｎＭ
ＯＳトランジスタ３１及び３２のドレイン電流をそれぞ
れＩｍ及びＩ３と表記し、これらのドレイン電位をそれ
ぞれＶｍ及びＶＢと表記する。
【００２６】次に、上記の如く構成された安定化カレン
トミラー回路の動作を説明する。安定化カレントミラー
回路の入力信号として、ｎＭＯＳトランジスタ１１に電
流Ｉ１が供給される。 （１）Ｖ２＝Ｖ２sの場合 カレントミラー回路２０及び誤差増幅回路３０による後
述の安定化動作が働かなくても、電位Ｖ２が以下に示す
意味で安定している場合を考える。このときの電位Ｖ２
を、Ｖ２sとする。
トミラー回路の動作を説明する。安定化カレントミラー
回路の入力信号として、ｎＭＯＳトランジスタ１１に電
流Ｉ１が供給される。 （１）Ｖ２＝Ｖ２sの場合 カレントミラー回路２０及び誤差増幅回路３０による後
述の安定化動作が働かなくても、電位Ｖ２が以下に示す
意味で安定している場合を考える。このときの電位Ｖ２
を、Ｖ２sとする。
【００２７】第１の経路では、ｎＭＯＳトランジスタ１
１への入力電流Ｉ１により、ｎＭＯＳトランジスタ１２
には、電流Ｉ１に略等しい電流Ｉ２Ｘが流れようとす
る。第２の経路では、ｐＭＯＳトランジスタ３４及びｎ
ＭＯＳトランジスタ３１に、ｐＭＯＳトランジスタ３４
のゲートに印加される電位Ｖ２に応じた電流Ｉｍが流
れ、ｎＭＯＳトランジスタ３２及びｐＭＯＳトランジス
タ２２には、電流Ｉｍに略等しい電流Ｉ３が流れ、電位
ＶＢがｐＭＯＳトランジスタ２１のゲートに伝達され
て、ｐＭＯＳトランジスタ２１に電流Ｉ２Ｙが流れよう
とする。電位Ｖ２が安定しているとは、この電流Ｉ２Ｘ
とＩ２Ｙとが、互いに等しい値Ｉ２になることを意味す
る。このようになるように、図２（Ａ）の回路のトラン
ジスタ特性が設計されているとする。
１への入力電流Ｉ１により、ｎＭＯＳトランジスタ１２
には、電流Ｉ１に略等しい電流Ｉ２Ｘが流れようとす
る。第２の経路では、ｐＭＯＳトランジスタ３４及びｎ
ＭＯＳトランジスタ３１に、ｐＭＯＳトランジスタ３４
のゲートに印加される電位Ｖ２に応じた電流Ｉｍが流
れ、ｎＭＯＳトランジスタ３２及びｐＭＯＳトランジス
タ２２には、電流Ｉｍに略等しい電流Ｉ３が流れ、電位
ＶＢがｐＭＯＳトランジスタ２１のゲートに伝達され
て、ｐＭＯＳトランジスタ２１に電流Ｉ２Ｙが流れよう
とする。電位Ｖ２が安定しているとは、この電流Ｉ２Ｘ
とＩ２Ｙとが、互いに等しい値Ｉ２になることを意味す
る。このようになるように、図２（Ａ）の回路のトラン
ジスタ特性が設計されているとする。
【００２８】（２）Ｖ２＞Ｖ２sの場合 製造プロセスのばらつきや電源電位ＶＤＤ又は温度の変
動等の原因により、Ｖ２＞Ｖ２sとなった場合を考え
る。上記（１）の場合と比較すると、電位Ｖ２の上昇
が、ｐＭＯＳトランジスタ３４に流れる電流Ｉｍを減少
させるので、ｎＭＯＳトランジスタ３１の入力電流が減
少し、次いでｎＭＯＳトランジスタ３２のドレイン電流
Ｉ３が減少する。電流Ｉ３の減少は、ｐＭＯＳトランジ
スタ２２のドレイン電圧ＶＤＤ−ＶＢの減少、すなわち
電位ＶＢの上昇を引き起こす。これにより、ｐＭＯＳト
ランジスタ２１の内部抵抗（ドレイン・ソース間抵抗）
が上昇し、ｐＭＯＳトランジスタ２１のドレイン電位Ｖ
２が低下する。
動等の原因により、Ｖ２＞Ｖ２sとなった場合を考え
る。上記（１）の場合と比較すると、電位Ｖ２の上昇
が、ｐＭＯＳトランジスタ３４に流れる電流Ｉｍを減少
させるので、ｎＭＯＳトランジスタ３１の入力電流が減
少し、次いでｎＭＯＳトランジスタ３２のドレイン電流
Ｉ３が減少する。電流Ｉ３の減少は、ｐＭＯＳトランジ
スタ２２のドレイン電圧ＶＤＤ−ＶＢの減少、すなわち
電位ＶＢの上昇を引き起こす。これにより、ｐＭＯＳト
ランジスタ２１の内部抵抗（ドレイン・ソース間抵抗）
が上昇し、ｐＭＯＳトランジスタ２１のドレイン電位Ｖ
２が低下する。
【００２９】このような動作のループが繰り返されて電
位Ｖ２が低下する。電位Ｖ２の低下は、次に説明する上
記と逆の動作により電位ＶＢの低下を引き起こす。 （３）Ｖ２＜Ｖ２sの場合 上記原因により、Ｖ２＜Ｖ２sとなった場合を考える。
上記（１）の場合と比較すると、電位Ｖ２の低下は、ｐ
ＭＯＳトランジスタ３４に流れる電流Ｉｍを増加させる
ので、ｎＭＯＳトランジスタ３１の入力電流が増加し、
次いでｎＭＯＳトランジスタ３２のドレイン電流Ｉ３が
増加する。電流Ｉ３の増加は、ｐＭＯＳトランジスタ２
２のドレイン電圧ＶＤＤ−ＶＢの増加、すなわち電位Ｖ
Ｂの低下を引き起こす。これにより、ｐＭＯＳトランジ
スタ２１の内部抵抗が低下し、ｐＭＯＳトランジスタ２
１のドレイン電位Ｖ２が上昇する。
位Ｖ２が低下する。電位Ｖ２の低下は、次に説明する上
記と逆の動作により電位ＶＢの低下を引き起こす。 （３）Ｖ２＜Ｖ２sの場合 上記原因により、Ｖ２＜Ｖ２sとなった場合を考える。
上記（１）の場合と比較すると、電位Ｖ２の低下は、ｐ
ＭＯＳトランジスタ３４に流れる電流Ｉｍを増加させる
ので、ｎＭＯＳトランジスタ３１の入力電流が増加し、
次いでｎＭＯＳトランジスタ３２のドレイン電流Ｉ３が
増加する。電流Ｉ３の増加は、ｐＭＯＳトランジスタ２
２のドレイン電圧ＶＤＤ−ＶＢの増加、すなわち電位Ｖ
Ｂの低下を引き起こす。これにより、ｐＭＯＳトランジ
スタ２１の内部抵抗が低下し、ｐＭＯＳトランジスタ２
１のドレイン電位Ｖ２が上昇する。
【００３０】このような動作のループが繰り返されて電
位Ｖ２が上昇する。電位Ｖ２の上昇は、上記（２）の動
作により電位ＶＢの上昇を引き起こす。本実施形態によ
れば、何等かの原因でカレントミラー回路１０又は２０
の入出力特性が所望のものからずれて電位Ｖ２がいずれ
の方向へずれても、誤差増幅回路３０により、電位Ｖ２
が所定値Ｖ２sに近づくように動作し、同時に、電位Ｖ
Ｂも所定値に近づくように動作する。電位Ｖ２のこのよ
うな安定化動作により、電流Ｉ２及びＩ３も安定化す
る。換言すれば、電流Ｉ２及びＩ３の安定化により、出
力電位ＶＢが安定化する。
位Ｖ２が上昇する。電位Ｖ２の上昇は、上記（２）の動
作により電位ＶＢの上昇を引き起こす。本実施形態によ
れば、何等かの原因でカレントミラー回路１０又は２０
の入出力特性が所望のものからずれて電位Ｖ２がいずれ
の方向へずれても、誤差増幅回路３０により、電位Ｖ２
が所定値Ｖ２sに近づくように動作し、同時に、電位Ｖ
Ｂも所定値に近づくように動作する。電位Ｖ２のこのよ
うな安定化動作により、電流Ｉ２及びＩ３も安定化す
る。換言すれば、電流Ｉ２及びＩ３の安定化により、出
力電位ＶＢが安定化する。
【００３１】［図１（Ａ）の原理構成の第２実施形態］
図２（Ｂ）は、図１（Ａ）の原理構成の第２実施形態に
係る安定化カレントミラー回路を示す。図２（Ａ）のｎ
ＭＯＳトランジスタ３１のゲートの接続先がそれ自身の
ドレインであるのに対し、図２（Ｂ）の回路では、この
接続先がｎＭＯＳトランジスタ１２のゲートになってい
る。これにより、ｎＭＯＳトランジスタ３１はｎＭＯＳ
トランジスタ３２とカレントミラー回路を構成せずにｎ
ＭＯＳトランジスタ１１とカレントミラー回路を構成す
る。ｎＭＯＳトランジスタ３２のゲートは、ｎＭＯＳト
ランジスタ３１のドレインに接続されている。他の点
は、図２（Ａ）の構成と同一である。
図２（Ｂ）は、図１（Ａ）の原理構成の第２実施形態に
係る安定化カレントミラー回路を示す。図２（Ａ）のｎ
ＭＯＳトランジスタ３１のゲートの接続先がそれ自身の
ドレインであるのに対し、図２（Ｂ）の回路では、この
接続先がｎＭＯＳトランジスタ１２のゲートになってい
る。これにより、ｎＭＯＳトランジスタ３１はｎＭＯＳ
トランジスタ３２とカレントミラー回路を構成せずにｎ
ＭＯＳトランジスタ１１とカレントミラー回路を構成す
る。ｎＭＯＳトランジスタ３２のゲートは、ｎＭＯＳト
ランジスタ３１のドレインに接続されている。他の点
は、図２（Ａ）の構成と同一である。
【００３２】次に、上記の如く構成された安定化カレン
トミラー回路の動作を説明する。安定化カレントミラー
回路の入力信号として、ｎＭＯＳトランジスタ１１に電
流Ｉ１が供給される。 （１）Ｖ２＝Ｖ２t、Ｖｍ＝Ｖｍtの場合 カレントミラー回路２０及び誤差増幅回路３０Ａによる
安定化動作が働かなくても、電位Ｖ２及びＶｍが以下に
示す意味で安定している場合を考える。このときの電位
Ｖ２及びＶｍをそれぞれ、電位Ｖ２t及びＶｍtとする。
トミラー回路の動作を説明する。安定化カレントミラー
回路の入力信号として、ｎＭＯＳトランジスタ１１に電
流Ｉ１が供給される。 （１）Ｖ２＝Ｖ２t、Ｖｍ＝Ｖｍtの場合 カレントミラー回路２０及び誤差増幅回路３０Ａによる
安定化動作が働かなくても、電位Ｖ２及びＶｍが以下に
示す意味で安定している場合を考える。このときの電位
Ｖ２及びＶｍをそれぞれ、電位Ｖ２t及びＶｍtとする。
【００３３】第１の経路では、ｎＭＯＳトランジスタ１
１への入力電流Ｉ１により、ｎＭＯＳトランジスタ１２
及び３１にはそれぞれ電流Ｉ１に略等しい電流Ｉ２Ｘ及
びＩｍＸが流れようとする。第２の経路では、ｐＭＯＳ
トランジスタ３４に、そのゲートに印加される電位Ｖ２
に応じた電流ＩｍＹが流れようとする。第３の経路で
は、ｎＭＯＳトランジスタ３２に、そのゲート電位Ｖｍ
に応じた電流Ｉ３が流れ、これがカレントミラー回路２
０のｐＭＯＳトランジスタ２２への入力電流となり、こ
のときのｐＭＯＳトランジスタ２２のドレイン電位ＶＢ
がｐＭＯＳトランジスタ２１のゲートに伝達されて、ｐ
ＭＯＳトランジスタ２１に、電流Ｉ３に略等しい電流Ｉ
２Ｙが流れようとする。
１への入力電流Ｉ１により、ｎＭＯＳトランジスタ１２
及び３１にはそれぞれ電流Ｉ１に略等しい電流Ｉ２Ｘ及
びＩｍＸが流れようとする。第２の経路では、ｐＭＯＳ
トランジスタ３４に、そのゲートに印加される電位Ｖ２
に応じた電流ＩｍＹが流れようとする。第３の経路で
は、ｎＭＯＳトランジスタ３２に、そのゲート電位Ｖｍ
に応じた電流Ｉ３が流れ、これがカレントミラー回路２
０のｐＭＯＳトランジスタ２２への入力電流となり、こ
のときのｐＭＯＳトランジスタ２２のドレイン電位ＶＢ
がｐＭＯＳトランジスタ２１のゲートに伝達されて、ｐ
ＭＯＳトランジスタ２１に、電流Ｉ３に略等しい電流Ｉ
２Ｙが流れようとする。
【００３４】電位Ｖ２及びＶｍが安定しているとは、こ
の電流ＩｍＸと電流ＩｍＹとが互いに等しい値Ｉｍにな
り、電流Ｉ２Ｘと電流Ｉ２Ｙとが互いに等しい値Ｉ２に
なることを意味する。このようになるように、図２
（Ｂ）の回路のトランジスタ特性が設計されているとす
る。 （２）Ｖ２＞Ｖ２t又はＶｍ＜Ｖｍtの場合 上記原因により、Ｖ２＞Ｖ２tとなった場合を考える。
の電流ＩｍＸと電流ＩｍＹとが互いに等しい値Ｉｍにな
り、電流Ｉ２Ｘと電流Ｉ２Ｙとが互いに等しい値Ｉ２に
なることを意味する。このようになるように、図２
（Ｂ）の回路のトランジスタ特性が設計されているとす
る。 （２）Ｖ２＞Ｖ２t又はＶｍ＜Ｖｍtの場合 上記原因により、Ｖ２＞Ｖ２tとなった場合を考える。
【００３５】上記（１）の場合と比較すると、電位Ｖ２
の上昇により、ｐＭＯＳトランジスタ３４の内部抵抗が
増加し、電位Ｖｍが低下する。これにより、ｎＭＯＳト
ランジスタ３２のドレイン電流Ｉ３が減少する。電流Ｉ
３の減少は、ｐＭＯＳトランジスタ２２のドレイン電圧
ＶＤＤ−ＶＢの減少、すなわち電位ＶＢの上昇を引き起
こす。
の上昇により、ｐＭＯＳトランジスタ３４の内部抵抗が
増加し、電位Ｖｍが低下する。これにより、ｎＭＯＳト
ランジスタ３２のドレイン電流Ｉ３が減少する。電流Ｉ
３の減少は、ｐＭＯＳトランジスタ２２のドレイン電圧
ＶＤＤ−ＶＢの減少、すなわち電位ＶＢの上昇を引き起
こす。
【００３６】したがって、ｐＭＯＳトランジスタ２１の
内部抵抗が上昇し、ｐＭＯＳトランジスタ２１のドレイ
ン電位Ｖ２が低下する。このような動作のループが繰り
返されて電位Ｖ２が低下する。電位Ｖ２の低下は、次に
説明する上記と逆の動作により電位ＶＢの低下を引き起
こす。Ｖｍ＜Ｖｍtとなった場合には、上記電位Ｖｍの
低下以降の動作になり、結果として電位Ｖｍの上昇を引
き起こす。
内部抵抗が上昇し、ｐＭＯＳトランジスタ２１のドレイ
ン電位Ｖ２が低下する。このような動作のループが繰り
返されて電位Ｖ２が低下する。電位Ｖ２の低下は、次に
説明する上記と逆の動作により電位ＶＢの低下を引き起
こす。Ｖｍ＜Ｖｍtとなった場合には、上記電位Ｖｍの
低下以降の動作になり、結果として電位Ｖｍの上昇を引
き起こす。
【００３７】Ｖ２＞Ｖ２tとＶｍ＜Ｖｍtとが同時に生じ
た場合の動作は上記同様である。 （３）Ｖ２＜Ｖ２t又はＶｍ＞Ｖｍtの場合 上記原因により、Ｖ２＜Ｖ２tとなった場合を考える。
上記（１）の場合と比較すると、電位Ｖ２の低下により
ｐＭＯＳトランジスタ３４の内部抵抗が減少して、電位
Ｖｍが上昇する。これにより、ｎＭＯＳトランジスタ３
２のドレイン電流Ｉ３が増加する。電流Ｉ３の増加は、
ｐＭＯＳトランジスタ２２のドレイン電圧ＶＤＤ−ＶＢ
の増加、すなわち電位ＶＢの低下を引き起こす。その結
果、ｐＭＯＳトランジスタ２１の内部抵抗が低下し、ｐ
ＭＯＳトランジスタ２１のドレイン電位Ｖ２が上昇す
る。
た場合の動作は上記同様である。 （３）Ｖ２＜Ｖ２t又はＶｍ＞Ｖｍtの場合 上記原因により、Ｖ２＜Ｖ２tとなった場合を考える。
上記（１）の場合と比較すると、電位Ｖ２の低下により
ｐＭＯＳトランジスタ３４の内部抵抗が減少して、電位
Ｖｍが上昇する。これにより、ｎＭＯＳトランジスタ３
２のドレイン電流Ｉ３が増加する。電流Ｉ３の増加は、
ｐＭＯＳトランジスタ２２のドレイン電圧ＶＤＤ−ＶＢ
の増加、すなわち電位ＶＢの低下を引き起こす。その結
果、ｐＭＯＳトランジスタ２１の内部抵抗が低下し、ｐ
ＭＯＳトランジスタ２１のドレイン電位Ｖ２が上昇す
る。
【００３８】このような動作のループが繰り返されて電
位Ｖ２が上昇する。電位Ｖ２の上昇は、上記（２）の動
作により電位ＶＢの上昇を引き起こす。Ｖｍ＞Ｖｍtと
なった場合には、上記電位Ｖｍの上昇以降の動作にな
り、結果として電位Ｖｍの低下を引き起こす。Ｖ２＜Ｖ
２tとＶｍ＞Ｖｍtとが同時に生じた場合の動作は上記同
様である。本実施形態によれば、何等かの原因でカレン
トミラー回路１０又は２０の入出力特性が所望のものか
らずれて電位Ｖ２又はＶｍがいずれの方向へずれても、
誤差増幅回路３０Ａにより、電位Ｖ２が所定値Ｖ２tに
近づくように動作し、同時に、電位ＶＢも所定値に近づ
くように動作する。電位Ｖ２のこのような安定化動作に
より、電流Ｉ２及びＩ３も安定化する。換言すれば、電
流Ｉ２及びＩ３の安定化により、出力電位ＶＢが安定化
する。
位Ｖ２が上昇する。電位Ｖ２の上昇は、上記（２）の動
作により電位ＶＢの上昇を引き起こす。Ｖｍ＞Ｖｍtと
なった場合には、上記電位Ｖｍの上昇以降の動作にな
り、結果として電位Ｖｍの低下を引き起こす。Ｖ２＜Ｖ
２tとＶｍ＞Ｖｍtとが同時に生じた場合の動作は上記同
様である。本実施形態によれば、何等かの原因でカレン
トミラー回路１０又は２０の入出力特性が所望のものか
らずれて電位Ｖ２又はＶｍがいずれの方向へずれても、
誤差増幅回路３０Ａにより、電位Ｖ２が所定値Ｖ２tに
近づくように動作し、同時に、電位ＶＢも所定値に近づ
くように動作する。電位Ｖ２のこのような安定化動作に
より、電流Ｉ２及びＩ３も安定化する。換言すれば、電
流Ｉ２及びＩ３の安定化により、出力電位ＶＢが安定化
する。
【００３９】［図１（Ｂ）の原理構成の第１実施形態］
従来技術の欄で述べたように、電源電圧ＶＤＤが例えば
２Ｖより高いと、Ｖ２＝Ｖ１というカレントミラー回路
１０にとっての理想的条件が満たされない。この条件が
満たされないと、図２（Ａ）の回路において、ＶＢ＝Ｖ
２というカレントミラー回路２０にとっての理想的条件
も満たされない。
従来技術の欄で述べたように、電源電圧ＶＤＤが例えば
２Ｖより高いと、Ｖ２＝Ｖ１というカレントミラー回路
１０にとっての理想的条件が満たされない。この条件が
満たされないと、図２（Ａ）の回路において、ＶＢ＝Ｖ
２というカレントミラー回路２０にとっての理想的条件
も満たされない。
【００４０】そこで、この条件が大略満たされるように
すために、図３（Ａ）の安定化カレントミラー回路で
は、図２（Ａ）の回路にカレントミラー回路４０が付加
されている。図３（Ａ）の回路は、図１（Ｂ）の原理構
成の第１実施形態である。カレントミラー回路４０は、
ｎＭＯＳトランジスタ１１のドレインと安定化カレント
ミラー回路の電流入力端との間に接続された入力側ｎＭ
ＯＳトランジスタ４１と、ｎＭＯＳトランジスタ１２の
ドレインとｐＭＯＳトランジスタ２１のドレインとの間
に接続された出力側ｎＭＯＳトランジスタ４２とからな
る。ｎＭＯＳトランジスタ４２は、その電流値がその端
子間電圧に殆ど依存せずに定まるノレータとして用いら
れており、飽和領域で動作している。ダイオード接続さ
れたｎＭＯＳトランジスタ４１は、ｎＭＯＳトランジス
タ４２がノレータとして機能するためのバイアス電圧を
ｎＭＯＳトランジスタ４２のゲートに与えている。
すために、図３（Ａ）の安定化カレントミラー回路で
は、図２（Ａ）の回路にカレントミラー回路４０が付加
されている。図３（Ａ）の回路は、図１（Ｂ）の原理構
成の第１実施形態である。カレントミラー回路４０は、
ｎＭＯＳトランジスタ１１のドレインと安定化カレント
ミラー回路の電流入力端との間に接続された入力側ｎＭ
ＯＳトランジスタ４１と、ｎＭＯＳトランジスタ１２の
ドレインとｐＭＯＳトランジスタ２１のドレインとの間
に接続された出力側ｎＭＯＳトランジスタ４２とからな
る。ｎＭＯＳトランジスタ４２は、その電流値がその端
子間電圧に殆ど依存せずに定まるノレータとして用いら
れており、飽和領域で動作している。ダイオード接続さ
れたｎＭＯＳトランジスタ４１は、ｎＭＯＳトランジス
タ４２がノレータとして機能するためのバイアス電圧を
ｎＭＯＳトランジスタ４２のゲートに与えている。
【００４１】カレントミラー回路４０により、ｐＭＯＳ
トランジスタ２１のドレイン電位Ｖｕをレベルシフトさ
せたものが電位Ｖ２となり、且つ、電流Ｉ２がレベルシ
フト電圧Ｖｕ−Ｖ２に殆ど影響されないので、カレント
ミラー回路４０が無い場合に電源電圧ＶＤＤが上記理想
的条件を満たすときの電圧、例えば２Ｖより高くても、
上記理想的条件を大略満たすことが可能となる。この条
件からのずれによる電位Ｖ２及びＶＢのずれは、誤差増
幅回路３０の上述のような動作によって補正される。
トランジスタ２１のドレイン電位Ｖｕをレベルシフトさ
せたものが電位Ｖ２となり、且つ、電流Ｉ２がレベルシ
フト電圧Ｖｕ−Ｖ２に殆ど影響されないので、カレント
ミラー回路４０が無い場合に電源電圧ＶＤＤが上記理想
的条件を満たすときの電圧、例えば２Ｖより高くても、
上記理想的条件を大略満たすことが可能となる。この条
件からのずれによる電位Ｖ２及びＶＢのずれは、誤差増
幅回路３０の上述のような動作によって補正される。
【００４２】本実施形態によれば、上記レベルシフトに
より上記ずれが少なくなるので、図２の構成の場合より
も、補正精度が向上すると共に、本発明の適用範囲が拡
大される。 ［図１（Ｂ）の原理構成の第２実施形態］図３（Ｂ）
は、図１（Ｂ）の原理構成の第２実施形態に係る安定化
カレントミラー回路を示す。
より上記ずれが少なくなるので、図２の構成の場合より
も、補正精度が向上すると共に、本発明の適用範囲が拡
大される。 ［図１（Ｂ）の原理構成の第２実施形態］図３（Ｂ）
は、図１（Ｂ）の原理構成の第２実施形態に係る安定化
カレントミラー回路を示す。
【００４３】この回路は、図２（Ｂ）の回路の変形例と
してｎＭＯＳトランジスタ３１のゲートの接続先をｎＭ
ＯＳトランジスタ１２のゲートからドレインに変更した
ものに、図３（Ａ）のカレントミラー回路４０を付加し
たものであり、図２（Ａ）の回路と同じ効果が得られ
る。ｎＭＯＳトランジスタ３１は、ｎＭＯＳトランジス
タ１１と実質的にカレントミラー回路を構成している。
してｎＭＯＳトランジスタ３１のゲートの接続先をｎＭ
ＯＳトランジスタ１２のゲートからドレインに変更した
ものに、図３（Ａ）のカレントミラー回路４０を付加し
たものであり、図２（Ａ）の回路と同じ効果が得られ
る。ｎＭＯＳトランジスタ３１は、ｎＭＯＳトランジス
タ１１と実質的にカレントミラー回路を構成している。
【００４４】なお、本発明には外にも種々の変形例が含
まれる。例えば図２（Ｂ）において、ｎＭＯＳトランジ
スタ３１のゲートの接続先をｎＭＯＳトランジスタ１２
のドレインに変えてｎＭＯＳトランジスタ３１とｎＭＯ
Ｓトランジスタ１１とで擬似的にカレントミラー回路を
構成するようにしてもよいことは勿論である。
まれる。例えば図２（Ｂ）において、ｎＭＯＳトランジ
スタ３１のゲートの接続先をｎＭＯＳトランジスタ１２
のドレインに変えてｎＭＯＳトランジスタ３１とｎＭＯ
Ｓトランジスタ１１とで擬似的にカレントミラー回路を
構成するようにしてもよいことは勿論である。
【００４５】また、図３において、ｎＭＯＳトランジス
タ４１を用いる替わりに、他の回路からｎＭＯＳトラン
ジスタ４２のゲートへ所定の電位を印加する構成であっ
てもよい。ｐＭＯＳトランジスタ３４のゲートの接続先
は、ノレータの電流出力端であるｎＭＯＳトランジスタ
４２のソースであってもよい。図２及び図３の安定化カ
レントミラー回路において、ｎＭＯＳトランジスタとｐ
ＭＯＳトランジスタとを逆にし（互いに入れ替え）、電
源電位ＶＤＤとグランド電位とを逆にして、電流の向き
が逆になるようにした構成であってもよい。この場合、
電位Ｖ２の所定値からのずれの方向と、電流Ｉ３の所定
値からのずれの方向との関係が、図２及び図３の安定化
カレントミラー回路の場合の逆になる。
タ４１を用いる替わりに、他の回路からｎＭＯＳトラン
ジスタ４２のゲートへ所定の電位を印加する構成であっ
てもよい。ｐＭＯＳトランジスタ３４のゲートの接続先
は、ノレータの電流出力端であるｎＭＯＳトランジスタ
４２のソースであってもよい。図２及び図３の安定化カ
レントミラー回路において、ｎＭＯＳトランジスタとｐ
ＭＯＳトランジスタとを逆にし（互いに入れ替え）、電
源電位ＶＤＤとグランド電位とを逆にして、電流の向き
が逆になるようにした構成であってもよい。この場合、
電位Ｖ２の所定値からのずれの方向と、電流Ｉ３の所定
値からのずれの方向との関係が、図２及び図３の安定化
カレントミラー回路の場合の逆になる。
【００４６】ノレータとしては、ＭＯＳトランジスタの
ソース・ドレイン間の替わりに例えばバイポーラトラン
ジスタのコレクタ・エミッタ間を用いることもできる。
図２及び図３の安定化カレントミラー回路において、ｐ
ＭＯＳトランジスタをＰＮＰ型トランジスタで置き換
え、ｎＭＯＳトランジスタをＮＰＮ型トランジスタで置
き換えた構成であってもよい。また、上記のようにｎＭ
ＯＳトランジスタとｐＭＯＳトランジスタとを逆にした
構成に対して、前記置き換えを行った構成であってもよ
い。
ソース・ドレイン間の替わりに例えばバイポーラトラン
ジスタのコレクタ・エミッタ間を用いることもできる。
図２及び図３の安定化カレントミラー回路において、ｐ
ＭＯＳトランジスタをＰＮＰ型トランジスタで置き換
え、ｎＭＯＳトランジスタをＮＰＮ型トランジスタで置
き換えた構成であってもよい。また、上記のようにｎＭ
ＯＳトランジスタとｐＭＯＳトランジスタとを逆にした
構成に対して、前記置き換えを行った構成であってもよ
い。
【００４７】さらに、カレントミラー回路には各種のも
のが知られているが、そのいずれを本発明に用いても実
質的に上記のような動作が行われるので、それらは本発
明に含まれる。
のが知られているが、そのいずれを本発明に用いても実
質的に上記のような動作が行われるので、それらは本発
明に含まれる。
【図１】 本発明の安定化カレントミラー回路の原理構
成を示すブロック図である。
成を示すブロック図である。
【図２】 （Ａ）及び（Ｂ）はそれぞれ図１（Ａ）の原
理構成の第１及び第２の実施形態の安定化カレントミラ
ー回路を示す図である。
理構成の第１及び第２の実施形態の安定化カレントミラ
ー回路を示す図である。
【図３】 （Ａ）及び（Ｂ）はそれぞれ図１（Ｂ）の原
理構成の第１及び第２の実施形態の安定化カレントミラ
ー回路を示す図である。
理構成の第１及び第２の実施形態の安定化カレントミラ
ー回路を示す図である。
【図４】 従来のカレントミラー回路の一例を示す図で
ある。
ある。
１、２、１０、２０、３３、４０ カレントミラー回路 ３、３０、３０Ａ 誤差増幅回路 ４、４０ ノレータ １１、１２、３１、３２、４１、４２ ｎＭＯＳトラン
ジスタ ２１、２２、３４ ｐＭＯＳトランジスタ
ジスタ ２１、２２、３４ ｐＭＯＳトランジスタ
Claims (9)
- 【請求項１】 第１入力側トランジスタと第１出力側ト
ランジスタとを備えた第１カレントミラー回路と、 該第１出力側トランジスタの出力電位の所定値からのず
れに応じて出力電流が所定値からずれる誤差増幅回路
と、 該誤差増幅回路の出力電流が流れる第２入力側トランジ
スタと該第１出力側トランジスタに直列接続された第２
出力側トランジスタとを備えた第２カレントミラー回路
と、 を有することを特徴とする安定化カレントミラー回路。 - 【請求項２】 上記第１出力側トランジスタと上記第２
出力側トランジスタとの間に、端子間に流れる電流を略
一定にしつつ該端子間の電圧変動が可能なノレータが接
続されていることを特徴とする請求項１記載の安定化カ
レントミラー回路。 - 【請求項３】 上記誤差増幅回路は、 上記第１出力側トランジスタ又は上記第２出力側トラン
ジスタの出力電位が制御入力端に供給され、該出力電位
に応じた電流が流れる誤差検出用トランジスタと、 該誤差検出用トランジスタに直列接続された第３入力側
トランジスタと該第２入力側トランジスタに直列接続さ
れた第３出力側トランジスタとを備えた第３カレントミ
ラー回路と、 を有することを特徴とする請求項１又は２記載の安定化
カレントミラー回路。 - 【請求項４】 上記誤差増幅回路は、 上記第１出力側トランジスタ又は上記第２出力側トラン
ジスタの出力電位が制御入力端に供給され、該出力電位
に応じた電流が流れる誤差検出用トランジスタと、 該誤差検出用トランジスタに直列接続され、上記第１入
力側トランジスタと対になって第３カレントミラー回路
を構成する第３出力側トランジスタと、 該誤差検出用トランジスタと該第３出力側トランジスタ
との間の電位が制御入力端に供給され、上記第２入力側
トランジスタに直列接続されたトランジスタと、 を有することを特徴とする請求項１又は２記載の安定化
カレントミラー回路。 - 【請求項５】 上記ノレータは、カレントミラー回路の
出力側トランジスタであることを特徴とする請求項１乃
至４のいずれか１つに記載の安定化カレントミラー回
路。 - 【請求項６】 上記第１入力側トランジスタに直列接続
された第４入力側トランジスタと、上記第１出力側トラ
ンジスタに直列接続された上記ノレータとしての第４出
力側トランジスタとを備えた第４カレントミラー回路を
有することを特徴とする請求項１乃至４のいずれか１つ
に記載の安定化カレントミラー回路。 - 【請求項７】 上記第１入力側トランジスタはダイオー
ド接続されており、上記第１出力側トランジスタはその
制御入力端が該第１入力側トランジスタの制御入力端に
接続されており、 上記第２入力側トランジスタはダイオード接続されてお
り、上記第２出力側トランジスタはその制御入力端が該
第２入力側トランジスタの制御入力端に接続されてい
る、 ことを特徴とする請求項１乃至６のいずれか１つに記載
の安定化カレントミラー回路。 - 【請求項８】 上記第１入力側トランジスタ及び上記第
１出力側トランジスタはいずれもｐＭＯＳトランジスタ
とｎＭＯＳトランジスタとの一方であり、 上記第２入力側トランジスタ、上記第２出力側トランジ
スタ及び上記誤差検出用トランジスタはいずれもｐＭＯ
ＳトランジスタとｎＭＯＳトランジスタとの他方であ
る、 ことを特徴とする請求項１乃至６のいずれか１つに記載
の安定化カレントミラー回路。 - 【請求項９】 上記第１入力側トランジスタ及び上記第
１出力側トランジスタはいずれもＰＮＰトランジスタと
ＮＰＮトランジスタとの一方であり、 上記第２入力側トランジスタ、上記第２出力側トランジ
スタ及び上記誤差検出用トランジスタはいずれもＰＮＰ
トランジスタとＮＰＮトランジスタとの他方である、 ことを特徴とする請求項１乃至６のいずれか１つに記載
の安定化カレントミラー回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02932197A JP3618189B2 (ja) | 1997-02-13 | 1997-02-13 | 安定化カレントミラー回路 |
| US08/965,244 US6034518A (en) | 1997-02-13 | 1997-11-06 | Stabilized current mirror circuit |
| KR1019970059382A KR100332508B1 (ko) | 1997-02-13 | 1997-11-12 | 안정화전류미러회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02932197A JP3618189B2 (ja) | 1997-02-13 | 1997-02-13 | 安定化カレントミラー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10229310A true JPH10229310A (ja) | 1998-08-25 |
| JP3618189B2 JP3618189B2 (ja) | 2005-02-09 |
Family
ID=12272969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02932197A Expired - Fee Related JP3618189B2 (ja) | 1997-02-13 | 1997-02-13 | 安定化カレントミラー回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6034518A (ja) |
| JP (1) | JP3618189B2 (ja) |
| KR (1) | KR100332508B1 (ja) |
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|---|---|---|---|---|
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| US6489827B1 (en) | 2000-10-30 | 2002-12-03 | Marvell International, Ltd. | Reduction of offset voltage in current mirror circuit |
| JP3696590B2 (ja) * | 2002-11-25 | 2005-09-21 | 東光株式会社 | 定電圧電源 |
| JP2004187168A (ja) * | 2002-12-05 | 2004-07-02 | Sumitomo Electric Ind Ltd | 回路構成、光受信器、及び光リンク |
| US20140225662A1 (en) * | 2013-02-11 | 2014-08-14 | Nvidia Corporation | Low-voltage, high-accuracy current mirror circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4398160A (en) * | 1980-11-13 | 1983-08-09 | Motorola, Inc. | Current mirror circuits with field effect transistor feedback |
| US4814724A (en) * | 1986-07-15 | 1989-03-21 | Toko Kabushiki Kaisha | Gain control circuit of current mirror circuit type |
| JPH082010B2 (ja) * | 1990-05-10 | 1996-01-10 | 株式会社東芝 | 電流伝達回路 |
| KR0146193B1 (ko) * | 1995-05-22 | 1998-12-01 | 김광호 | 정밀 전류 미러 회로 |
| US5801523A (en) * | 1997-02-11 | 1998-09-01 | Motorola, Inc. | Circuit and method of providing a constant current |
-
1997
- 1997-02-13 JP JP02932197A patent/JP3618189B2/ja not_active Expired - Fee Related
- 1997-11-06 US US08/965,244 patent/US6034518A/en not_active Expired - Lifetime
- 1997-11-12 KR KR1019970059382A patent/KR100332508B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR19980070085A (ko) | 1998-10-26 |
| US6034518A (en) | 2000-03-07 |
| JP3618189B2 (ja) | 2005-02-09 |
| KR100332508B1 (ko) | 2002-08-22 |
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