JP3618189B2 - 安定化カレントミラー回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、安定化カレントミラー回路に関する。
【0002】
【従来の技術】
図4は、従来のカレントミラー回路の一例を示す。
カレントミラー回路10は、ダイオード接続された入力側nMOSトランジスタ11と出力側nMOSトランジスタ12とで構成され、nMOSトランジスタ11に、入力信号として電流I1が供給される。カレントミラー回路10の出力電流I2は、ダイオード接続されたpMOSトランジスタ21の入力となっている。pMOSトランジスタ21は、例えば他のカレントミラー回路の入力側となっており、この場合、pMOSトランジスタ21のゲート電位VBがこのカレントミラー回路の出力側pMOSトランジスタ(不図示)のゲートに供給される。
【0003】
nMOSトランジスタ11とnMOSトランジスタ12とが同一特性で、nMOSトランジスタ12の出力電位(ドレイン電位)V2がnMOSトランジスタ11のドレイン電位V1に等しいという理想的な場合には、I1=I2となるが、以下に示すようにVlとV2とは一般に互いに等しくならない。
nMOSトランジスタ11がダイオード接続されているので、ドレイン電圧V1はnMOSトランジスタ11の敷居値Vthn程度になる。一方、pMOSトランジスタ21もダイオード接続されているので、pMOSトランジスタ21のドレイン電圧VDD−V2もpMOSトランジスタ21の敷居値Vthp程度になる。一般的な数値例として、大略、
VDD=3.OV、Vthn=Vthp=1.OV
とすると、Vl=1.OV、V2=2.OVとなり、I1<I2となる。
【0004】
V1=V2かつI1=I2が成立するのを理想とするのは一例であり、一般にカレントミラー回路では、入出力性が一定であることを理想とする。
【0005】
【発明が解決しようとする課題】
しかし、製造プロセスがばらついて敷居値Vthpが変動したりMOSトランジスタの飽和特性が変動すると、カレントミラー回路の出力電位V2がばらつく。製造プロセスのばらつきに対する出力電位V2のばらつきは、集積回路の回路素子の微細化に伴って著しくなる。また、出力電位V2は、電源電圧VDDや温度の変動にも影響される。
【0006】
本発明の目的は、このような問題点に鑑み、製造プロセスのばらつき等があっても入出力特性をより一定にすることが可能な安定化カレントミラー回路を提供することにある。
【0007】
【課題を解決するための手段及びその作用効果】
請求項1の安定化カレントミラー回路では、例えば図1(A)に示す如く、
第1入力側トランジスタと第1出力側トランジスタとを備えた第1カレントミラー回路(1)と、
該第1出力側トランジスタの出力電位(V2)の所定値からのずれに応じて出力電流(I3)が所定値からずれる誤差増幅回路(3)と、
該誤差増幅回路の出力電流が流れる第2入力側トランジスタと該第1出力側トランジスタに直列接続された第2出力側トランジスタとを備えた第2カレントミラー回路(2)とを有し、
該誤差増幅回路は、例えば図2(B)に示す如く、
該第1出力側トランジスタ又は該第2出力側トランジスタの出力電位が制御入力端に供給され、該出力電位に応じた電流が流れる誤差検出用トランジスタ(34)と、
該誤差検出用トランジスタに直列接続され、該第1入力側トランジスタと対になって第3カレントミラー回路を構成する第3出力側トランジスタ(31)と、
該誤差検出用トランジスタと該第3出力側トランジスタとの間の電位が制御入力端に供給され、該第2入力側トランジスタに直列接続されたトランジスタ(32)とを有する。
【0008】
この安定化カレントミラー回路の動作には2通りがある。例えば図2(A)のように構成した場合には次の1).のように動作し、例えば図2(A)においてpMOSトランジスタとnMOSトランジスタとを互いに入れ換え電源電位VDDとグランド電位とを互いに入れ換えた構成の場合には以下の2).のように動作する。
【0009】
1).製造プロセスのばらつきや電源電圧又は温度の変動等の原因により、第1出力側トランジスタの出力電位(V2)が所定値から上昇すると、第2入力側トランジスタに流れる電流が減少し、これにより第2出力側トランジスタに流れる電流が減少して、第1出力側トランジスタに流れる電流(I2)が減少し同時に第1出力側トランジスタの出力電位(V2)が低下する。この原因により第1出力側トランジスタの出力電位(V2)が所定値から低下すると、第2入力側トランジスタに流れる電流が増加し、これにより第2出力側トランジスタに流れる電流が増加して、第1出力側トランジスタに流れる電流(I2)が増加し同時に第1出力側トランジスタの出力電位(V2)が上昇する。
【0010】
2).上記原因により、第1出力側トランジスタの出力電位(V2)が所定値から上昇すると、第2入力側トランジスタに流れる電流が増加し、これにより第2出力側トランジスタに流れる電流が増加して、第1出力側トランジスタに流れる電流(I2)が増加し同時に第1出力側トランジスタの出力電位(V2)が低下する。この原因により第1出力側トランジスタの出力電位(V2)が所定値から低下すると、第2入力側トランジスタに流れる電流が減少し、これにより第2出力側トランジスタに流れる電流が減少して、第1出力側トランジスタに流れる電流(I2)が減少し同時に第1出力側トランジスタの出力電位(V2)が上昇する。
【0011】
したがって、請求項1の安定化カレントミラー回路によれば、上記原因により、第1カレントミラー回路(1)又は第2カレントミラー回路(2)の入出力特性が所望のものからずれて、第1出力側トランジスタの出力電位(V2)が所定値がずれても、誤差増幅回路(3)により、この出力電位(V2)が所定値に近づくように動作し、同時に、第2入力側トランジスタの出力側電位(VB)も所定値に近づくように動作して、これらの電位が安定化するという効果を奏する。このような安定化動作により、第1カレントミラー回路(1)の出力電流(I2)及び第2カレントミラー回路(2)の入力電流(I3)も安定化する。換言すれば、第1カレントミラー回路(1)の出力電流(I2)及び第2カレントミラー回路(2)の入力電流(I3)の安定化により、第2入力側トランジスタの出力側電位(VB)が安定化する。
【0012】
請求項2の安定化カレントミラー回路では、請求項1において、例えば図1(B)に示す如く、上記第1出力側トランジスタと上記第2出力側トランジスタとの間に、端子間に流れる電流を略一定にしつつ該端子間の電圧変動が可能なノレータが接続されている。
電源電圧値によっては、第1カレントミラー回路(1)の入出力電位が等しくなる(V2=V1)という理想的条件が満たされず、さらに第2カレントミラー回路(2)の入出力電位が等しくなる(VB=V2)という理想的条件も満たされないが、この安定化カレントミラー回路によれば、ノレータの存在によりこの条件が大略満たされるようにすることができるので、ノレータが存在しない場合よりも、補正精度が向上すると共に、本発明の適用範囲が拡大されるという効果を奏する。
【0013】
請求項3の安定化カレントミラー回路では、請求項1又は2において、上記誤差増幅回路は、例えば図2(A)に示す如く、
上記第1出力側トランジスタ又は上記第2出力側トランジスタの出力電位が制御入力端に供給され、該出力電位に応じた電流が流れる誤差検出用トランジスタ(34)と、
該誤差検出用トランジスタに直列接続された第3入力側トランジスタと該第2入力側トランジスタに直列接続された第3出力側トランジスタとを備えた第3カレントミラー回路(33)とを有する。
【0015】
請求項4の安定化カレントミラー回路では、請求項1乃至3のいずれか1つにおいて、上記ノレータは、例えば図3(A)に示す如く、カレントミラー回路の出力側トランジスタ(42)である。
請求項5の安定化カレントミラー回路では、請求項1乃至3のいずれか1つにおいて、上記第1入力側トランジスタに直列接続された第4入力側トランジスタ(41)と、上記第1出力側トランジスタ(12)に直列接続された上記ノレータとしての第4出力側トランジスタ(42)とを備えた第4カレントミラー回路(40)を有する。
【0016】
請求項6の安定化カレントミラー回路では、請求項1乃至5のいずれか1つにおいて、
上記第1入力側トランジスタはダイオード接続されており、上記第1出力側トランジスタはその制御入力端が該第1入力側トランジスタの制御入力端に接続されており、
上記第2入力側トランジスタはダイオード接続されており、上記第2出力側トランジスタはその制御入力端が該第2入力側トランジスタの制御入力端に接続されている。
【0017】
請求項7の安定化カレントミラー回路では、請求項1乃至5のいずれか1つにおいて、
上記第1入力側トランジスタ及び上記第1出力側トランジスタはいずれもpMOSトランジスタとnMOSトランジスタとの一方であり、
上記第2入力側トランジスタ、上記第2出力側トランジスタ及び上記誤差検出用トランジスタはいずれもpMOSトランジスタとnMOSトランジスタとの他方である。
【0018】
請求項8の安定化カレントミラー回路では、請求項1乃至5のいずれか1つにおいて、
上記第1入力側トランジスタ及び上記第1出力側トランジスタはいずれもPNPトランジスタとNPNトランジスタとの一方であり、
上記第2入力側トランジスタ、上記第2出力側トランジスタ及び上記誤差検出用トランジスタはいずれもPNPトランジスタとNPNトランジスタとの他方である。
【0019】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
[図1(A)の原理構成の第1実施形態]
図2(A)は、図1(A)の原理構成の第1実施形態に係る安定化カレントミラー回路を示す。
【0020】
補正対象のカレントミラー回路10は、ダイオード接続された入力側nMOSトランジスタ11と、出力側nMOSトランジスタ12とからなり、nMOSトランジスタ11のゲートがnMOSトランジスタ12のドレインに接続され、nMOSトランジスタ11及び12の両ソースがグランド電位の導体に接続されている。
【0021】
補正用カレントミラー回路20は、出力側pMOSトランジスタ21と、ダイオード接続された入力側pMOSトランジスタ22とからなり、pMOSトランジスタ22のドレインがpMOSトランジスタ21のゲートに接続され、pMOSトランジスタ21及び22の両ソースが電源電位VDDの導体に接続されている。
【0022】
誤差増幅回路30は、高入力インピーダンス・電流出力型であり、入力側nMOSトランジスタ31と出力側nMOSトランジスタ32とからなる、カレントミラー回路10と同一接続のカレントミラー回路33と、誤差検出用pMOSトランジスタ34とからなる。誤差検出用pMOSトランジスタ34は、そのソース、ドレイン及びゲートがそれぞれ電源電位VDDの導体、nMOSトランジスタ31のドレイン及びnMOSトランジスタ12のドレインに接続されている。
【0023】
pMOSトランジスタ22のゲート電位VBは、例えば不図示のカレントミラー回路の出力側pMOSトランジスタのゲートに供給される。
カレントミラー回路10、20及び33を構成しているMOSトランジスタは全て、飽和領域で動作している。pMOSトランジスタ34は、飽和領域で動作しても非飽和領域で動作しても問題ないが、構成上、通常は飽和領域で動作する。このような点は、以下の他の実施例についても同様である。
【0024】
本発明の成立条件ではないが、簡単化のために、対をなすnMOSトランジスタ11とnMOSトランジスタ12の特性は互いに等価であり、対をなすpMOSトランジスタ21とpMOSトランジスタ22の特性は互いに等価であり、対をなすnMOSトランジスタ31とnMOSトランジスタ32の特性は互いに等価であるとする。
【0025】
図2(A)中に示す如く、nMOSトランジスタ11及び12のドレイン電流(入出力電流)をそれぞれI1及びI2と表記し、これらのドレイン電位(入出力電位)をそれぞれV1及びV2と表記し、nMOSトランジスタ31及び32のドレイン電流をそれぞれIm及びI3と表記し、これらのドレイン電位をそれぞれVm及びVBと表記する。
【0026】
次に、上記の如く構成された安定化カレントミラー回路の動作を説明する。
安定化カレントミラー回路の入力信号として、nMOSトランジスタ11に電流I1が供給される。
(1)V2=V2sの場合
カレントミラー回路20及び誤差増幅回路30による後述の安定化動作が働かなくても、電位V2が以下に示す意味で安定している場合を考える。このときの電位V2を、V2sとする。
【0027】
第1の経路では、nMOSトランジスタ11への入力電流I1により、nMOSトランジスタ12には、電流I1に略等しい電流I2Xが流れようとする。第2の経路では、pMOSトランジスタ34及びnMOSトランジスタ31に、pMOSトランジスタ34のゲートに印加される電位V2に応じた電流Imが流れ、nMOSトランジスタ32及びpMOSトランジスタ22には、電流Imに略等しい電流I3が流れ、電位VBがpMOSトランジスタ21のゲートに伝達されて、pMOSトランジスタ21に電流I2Yが流れようとする。電位V2が安定しているとは、この電流I2XとI2Yとが、互いに等しい値I2になることを意味する。このようになるように、図2(A)の回路のトランジスタ特性が設計されているとする。
【0028】
(2)V2>V2sの場合
製造プロセスのばらつきや電源電位VDD又は温度の変動等の原因により、V2>V2sとなった場合を考える。
上記(1)の場合と比較すると、電位V2の上昇が、pMOSトランジスタ34に流れる電流Imを減少させるので、nMOSトランジスタ31の入力電流が減少し、次いでnMOSトランジスタ32のドレイン電流I3が減少する。電流I3の減少は、pMOSトランジスタ22のドレイン電圧VDD−VBの減少、すなわち電位VBの上昇を引き起こす。これにより、pMOSトランジスタ21の内部抵抗(ドレイン・ソース間抵抗)が上昇し、pMOSトランジスタ21のドレイン電位V2が低下する。
【0029】
このような動作のループが繰り返されて電位V2が低下する。電位V2の低下は、次に説明する上記と逆の動作により電位VBの低下を引き起こす。
(3)V2<V2sの場合
上記原因により、V2<V2sとなった場合を考える。
上記(1)の場合と比較すると、電位V2の低下は、pMOSトランジスタ34に流れる電流Imを増加させるので、nMOSトランジスタ31の入力電流が増加し、次いでnMOSトランジスタ32のドレイン電流I3が増加する。電流I3の増加は、pMOSトランジスタ22のドレイン電圧VDD−VBの増加、すなわち電位VBの低下を引き起こす。これにより、pMOSトランジスタ21の内部抵抗が低下し、pMOSトランジスタ21のドレイン電位V2が上昇する。
【0030】
このような動作のループが繰り返されて電位V2が上昇する。電位V2の上昇は、上記(2)の動作により電位VBの上昇を引き起こす。
本実施形態によれば、何等かの原因でカレントミラー回路10又は20の入出力特性が所望のものからずれて電位V2がいずれの方向へずれても、誤差増幅回路30により、電位V2が所定値V2sに近づくように動作し、同時に、電位VBも所定値に近づくように動作する。電位V2のこのような安定化動作により、電流I2及びI3も安定化する。換言すれば、電流I2及びI3の安定化により、出力電位VBが安定化する。
【0031】
[図1(A)の原理構成の第2実施形態]
図2(B)は、図1(A)の原理構成の第2実施形態に係る安定化カレントミラー回路を示す。
図2(A)のnMOSトランジスタ31のゲートの接続先がそれ自身のドレインであるのに対し、図2(B)の回路では、この接続先がnMOSトランジスタ12のゲートになっている。これにより、nMOSトランジスタ31はnMOSトランジスタ32とカレントミラー回路を構成せずにnMOSトランジスタ11とカレントミラー回路を構成する。nMOSトランジスタ32のゲートは、nMOSトランジスタ31のドレインに接続されている。他の点は、図2(A)の構成と同一である。
【0032】
次に、上記の如く構成された安定化カレントミラー回路の動作を説明する。
安定化カレントミラー回路の入力信号として、nMOSトランジスタ11に電流I1が供給される。
(1)V2=V2t、Vm=Vmtの場合
カレントミラー回路20及び誤差増幅回路30Aによる安定化動作が働かなくても、電位V2及びVmが以下に示す意味で安定している場合を考える。このときの電位V2及びVmをそれぞれ、電位V2t及びVmtとする。
【0033】
第1の経路では、nMOSトランジスタ11への入力電流I1により、nMOSトランジスタ12及び31にはそれぞれ電流I1に略等しい電流I2X及びImXが流れようとする。第2の経路では、pMOSトランジスタ34に、そのゲートに印加される電位V2に応じた電流ImYが流れようとする。第3の経路では、nMOSトランジスタ32に、そのゲート電位Vmに応じた電流I3が流れ、これがカレントミラー回路20のpMOSトランジスタ22への入力電流となり、このときのpMOSトランジスタ22のドレイン電位VBがpMOSトランジスタ21のゲートに伝達されて、pMOSトランジスタ21に、電流I3に略等しい電流I2Yが流れようとする。
【0034】
電位V2及びVmが安定しているとは、この電流ImXと電流ImYとが互いに等しい値Imになり、電流I2Xと電流I2Yとが互いに等しい値I2になることを意味する。このようになるように、図2(B)の回路のトランジスタ特性が設計されているとする。
(2)V2>V2t又はVm<Vmtの場合
上記原因により、V2>V2tとなった場合を考える。
【0035】
上記(1)の場合と比較すると、電位V2の上昇により、pMOSトランジスタ34の内部抵抗が増加し、電位Vmが低下する。これにより、nMOSトランジスタ32のドレイン電流I3が減少する。電流I3の減少は、pMOSトランジスタ22のドレイン電圧VDD−VBの減少、すなわち電位VBの上昇を引き起こす。
【0036】
したがって、pMOSトランジスタ21の内部抵抗が上昇し、pMOSトランジスタ21のドレイン電位V2が低下する。
このような動作のループが繰り返されて電位V2が低下する。電位V2の低下は、次に説明する上記と逆の動作により電位VBの低下を引き起こす。
Vm<Vmtとなった場合には、上記電位Vmの低下以降の動作になり、結果として電位Vmの上昇を引き起こす。
【0037】
V2>V2tとVm<Vmtとが同時に生じた場合の動作は上記同様である。
(3)V2<V2t又はVm>Vmtの場合
上記原因により、V2<V2tとなった場合を考える。
上記(1)の場合と比較すると、電位V2の低下によりpMOSトランジスタ34の内部抵抗が減少して、電位Vmが上昇する。これにより、nMOSトランジスタ32のドレイン電流I3が増加する。電流I3の増加は、pMOSトランジスタ22のドレイン電圧VDD−VBの増加、すなわち電位VBの低下を引き起こす。その結果、pMOSトランジスタ21の内部抵抗が低下し、pMOSトランジスタ21のドレイン電位V2が上昇する。
【0038】
このような動作のループが繰り返されて電位V2が上昇する。電位V2の上昇は、上記(2)の動作により電位VBの上昇を引き起こす。
Vm>Vmtとなった場合には、上記電位Vmの上昇以降の動作になり、結果として電位Vmの低下を引き起こす。
V2<V2tとVm>Vmtとが同時に生じた場合の動作は上記同様である。 本実施形態によれば、何等かの原因でカレントミラー回路10又は20の入出力特性が所望のものからずれて電位V2又はVmがいずれの方向へずれても、誤差増幅回路30Aにより、電位V2が所定値V2tに近づくように動作し、同時に、電位VBも所定値に近づくように動作する。電位V2のこのような安定化動作により、電流I2及びI3も安定化する。換言すれば、電流I2及びI3の安定化により、出力電位VBが安定化する。
【0039】
[図1(B)の原理構成の第1実施形態]
従来技術の欄で述べたように、電源電圧VDDが例えば2Vより高いと、V2=V1というカレントミラー回路10にとっての理想的条件が満たされない。この条件が満たされないと、図2(A)の回路において、VB=V2というカレントミラー回路20にとっての理想的条件も満たされない。
【0040】
そこで、この条件が大略満たされるようにすために、図3(A)の安定化カレントミラー回路では、図2(A)の回路にカレントミラー回路40が付加されている。図3(A)の回路は、図1(B)の原理構成の第1実施形態である。
カレントミラー回路40は、nMOSトランジスタ11のドレインと安定化カレントミラー回路の電流入力端との間に接続された入力側nMOSトランジスタ41と、nMOSトランジスタ12のドレインとpMOSトランジスタ21のドレインとの間に接続された出力側nMOSトランジスタ42とからなる。nMOSトランジスタ42は、その電流値がその端子間電圧に殆ど依存せずに定まるノレータとして用いられており、飽和領域で動作している。ダイオード接続されたnMOSトランジスタ41は、nMOSトランジスタ42がノレータとして機能するためのバイアス電圧をnMOSトランジスタ42のゲートに与えている。
【0041】
カレントミラー回路40により、pMOSトランジスタ21のドレイン電位Vuをレベルシフトさせたものが電位V2となり、且つ、電流I2がレベルシフト電圧Vu−V2に殆ど影響されないので、カレントミラー回路40が無い場合に電源電圧VDDが上記理想的条件を満たすときの電圧、例えば2Vより高くても、上記理想的条件を大略満たすことが可能となる。この条件からのずれによる電位V2及びVBのずれは、誤差増幅回路30の上述のような動作によって補正される。
【0042】
本実施形態によれば、上記レベルシフトにより上記ずれが少なくなるので、図2の構成の場合よりも、補正精度が向上すると共に、本発明の適用範囲が拡大される。
[図1(B)の原理構成の第2実施形態]
図3(B)は、図1(B)の原理構成の第2実施形態に係る安定化カレントミラー回路を示す。
【0043】
この回路は、図2(B)の回路の変形例としてnMOSトランジスタ31のゲートの接続先をnMOSトランジスタ12のゲートからドレインに変更したものに、図3(A)のカレントミラー回路40を付加したものであり、図2(A)の回路と同じ効果が得られる。nMOSトランジスタ31は、nMOSトランジスタ11と実質的にカレントミラー回路を構成している。
【0044】
なお、本発明には外にも種々の変形例が含まれる。
例えば図2(B)において、nMOSトランジスタ31のゲートの接続先をnMOSトランジスタ12のドレインに変えてnMOSトランジスタ31とnMOSトランジスタ11とで擬似的にカレントミラー回路を構成するようにしてもよいことは勿論である。
【0045】
また、図3において、nMOSトランジスタ41を用いる替わりに、他の回路からnMOSトランジスタ42のゲートへ所定の電位を印加する構成であってもよい。pMOSトランジスタ34のゲートの接続先は、ノレータの電流出力端であるnMOSトランジスタ42のソースであってもよい。
図2及び図3の安定化カレントミラー回路において、nMOSトランジスタとpMOSトランジスタとを逆にし(互いに入れ替え)、電源電位VDDとグランド電位とを逆にして、電流の向きが逆になるようにした構成であってもよい。この場合、電位V2の所定値からのずれの方向と、電流I3の所定値からのずれの方向との関係が、図2及び図3の安定化カレントミラー回路の場合の逆になる。
【0046】
ノレータとしては、MOSトランジスタのソース・ドレイン間の替わりに例えばバイポーラトランジスタのコレクタ・エミッタ間を用いることもできる。
図2及び図3の安定化カレントミラー回路において、pMOSトランジスタをPNP型トランジスタで置き換え、nMOSトランジスタをNPN型トランジスタで置き換えた構成であってもよい。また、上記のようにnMOSトランジスタとpMOSトランジスタとを逆にした構成に対して、前記置き換えを行った構成であってもよい。
【0047】
さらに、カレントミラー回路には各種のものが知られているが、そのいずれを本発明に用いても実質的に上記のような動作が行われるので、それらは本発明に含まれる。
【図面の簡単な説明】
【図1】本発明の安定化カレントミラー回路の原理構成を示すブロック図である。
【図2】(A)及び(B)はそれぞれ図1(A)の原理構成の第1及び第2の実施形態の安定化カレントミラー回路を示す図である。
【図3】(A)及び(B)はそれぞれ図1(B)の原理構成の第1及び第2の実施形態の安定化カレントミラー回路を示す図である。
【図4】従来のカレントミラー回路の一例を示す図である。
【符号の説明】
1、2、10、20、33、40 カレントミラー回路
3、30、30A 誤差増幅回路
4、40 ノレータ
11、12、31、32、41、42 nMOSトランジスタ
21、22、34 pMOSトランジスタ
Claims (8)
- 第1入力側トランジスタと第1出力側トランジスタとを備えた第1カレントミラー回路と、
該第1出力側トランジスタの出力電位の所定値からのずれに応じて出力電流が所定値からずれる誤差増幅回路と、
該誤差増幅回路の出力電流が流れる第2入力側トランジスタと該第1出力側トランジスタに直列接続された第2出力側トランジスタとを備えた第2カレントミラー回路とを有し、
該誤差増幅回路は、
該第1出力側トランジスタ又は該第2出力側トランジスタの出力電位が制御入力端に供給され、該出力電位に応じた電流が流れる誤差検出用トランジスタと、
該誤差検出用トランジスタに直列接続され、該第1入力側トランジスタと対になって第3カレントミラー回路を構成する第3出力側トランジスタと、
該誤差検出用トランジスタと該第3出力側トランジスタとの間の電位が制御入力端に供給され、該第2入力側トランジスタに直列接続されたトランジスタと、
を有することを特徴とする安定化カレントミラー回路。 - 上記第1出力側トランジスタと上記第2出力側トランジスタとの間に、端子間に流れる電流を略一定にしつつ該端子間の電圧変動が可能なノレータが接続されていることを特徴とする請求項1記載の安定化カレントミラー回路。
- 上記誤差増幅回路は、
上記第1出力側トランジスタ又は上記第2出力側トランジスタの出力電位が制御入力端に供給され、該出力電位に応じた電流が流れる誤差検出用トランジスタと、
該誤差検出用トランジスタに直列接続された第3入力側トランジスタと該第2入力側トランジスタに直列接続された第3出力側トランジスタとを備えた第3カレントミラー回路と、
を有することを特徴とする請求項1又は2記載の安定化カレントミラー回路。 - 上記ノレータは、カレントミラー回路の出力側トランジスタであることを特徴とする請求項1乃至3のいずれか1つに記載の安定化カレントミラー回路。
- 上記第1入力側トランジスタに直列接続された第4入力側トランジスタと、上記第1出力側トランジスタに直列接続された上記ノレータとしての第4出力側トランジスタとを備えた第4カレントミラー回路を有することを特徴とする請求項1乃至3のいずれか1つに記載の安定化カレントミラー回路。
- 上記第1入力側トランジスタはダイオード接続されており、上記第1出力側トランジスタはその制御入力端が該第1入力側トランジスタの制御入力端に接続されており、
上記第2入力側トランジスタはダイオード接続されており、上記第2出力側トランジスタはその制御入力端が該第2入力側トランジスタの制御入力端に接続されている、
ことを特徴とする請求項1乃至5のいずれか1つに記載の安定化カレントミラー回路。 - 上記第1入力側トランジスタ及び上記第1出力側トランジスタはいずれもpMOSトランジスタとnMOSトランジスタとの一方であり、
上記第2入力側トランジスタ、上記第2出力側トランジスタ及び上記誤差検出用トランジスタはいずれもpMOSトランジスタとnMOSトランジスタとの他方である、
ことを特徴とする請求項1乃至5のいずれか1つに記載の安定化カレントミラー回路。 - 上記第1入力側トランジスタ及び上記第1出力側トランジスタはいずれもPNPトランジスタとNPNトランジスタとの一方であり、
上記第2入力側トランジスタ、上記第2出力側トランジスタ及び上記誤差検出用トランジスタはいずれもPNPトランジスタとNPNトランジスタとの他方である、
ことを特徴とする請求項1乃至5のいずれか1つに記載の安定化カレントミラー回路。
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