JP2000315939A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
Abstract
(57)【要約】
【課題】出力インピーダンスが低く、出力周波数範囲の
広い電圧制御発振器を得ること。 【解決手段】電圧制御発振器３は、リングオシレータ制
御回路２と、リングオシレータ１とを有し、リングオシ
レータ１は複数の差動増幅器５乃至８によって構成さ
れ、それぞれの差動増幅器５乃至８は、差動対を構成す
るトランジスタ２４及び２５にそれぞれ負荷回路２２及
び２３が接続され、負荷駆動電圧ＣＬ１、ＣＬ２によっ
て、常に線形領域で動作するよう負荷回路２２及び２３
が構成されている。
広い電圧制御発振器を得ること。 【解決手段】電圧制御発振器３は、リングオシレータ制
御回路２と、リングオシレータ１とを有し、リングオシ
レータ１は複数の差動増幅器５乃至８によって構成さ
れ、それぞれの差動増幅器５乃至８は、差動対を構成す
るトランジスタ２４及び２５にそれぞれ負荷回路２２及
び２３が接続され、負荷駆動電圧ＣＬ１、ＣＬ２によっ
て、常に線形領域で動作するよう負荷回路２２及び２３
が構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧制御発振器に
関し、特にリングオシレータを構成する差動増幅器が負
荷回路を備える電圧制限発振器に関する。
関し、特にリングオシレータを構成する差動増幅器が負
荷回路を備える電圧制限発振器に関する。
【０００２】
【従来の技術】近年、ＣＤーＲＯＭ等のディスク系サー
ボ用の位相同期ループ（ＰＬＬ）では数倍〜１０倍程度
の広さの出力周波数範囲が必要とされてきている。この
ＰＬＬには、入力される電圧に応答して出力周波数を変
化させる電圧制御発振器が組み込まれている。
ボ用の位相同期ループ（ＰＬＬ）では数倍〜１０倍程度
の広さの出力周波数範囲が必要とされてきている。この
ＰＬＬには、入力される電圧に応答して出力周波数を変
化させる電圧制御発振器が組み込まれている。
【０００３】このような電圧制御発振器としては、近年
の集積回路の大規模化（システム化）、高速化に伴って
ＰＬＬがオンチップ化されているため、集積化に適した
ものが要求されている。つまり、プロセスばらつきに対
して安定で調整を不要とし、また、集積回路内で発生す
る雑音に対する耐性が高い回路の開発が要求されてい
る。
の集積回路の大規模化（システム化）、高速化に伴って
ＰＬＬがオンチップ化されているため、集積化に適した
ものが要求されている。つまり、プロセスばらつきに対
して安定で調整を不要とし、また、集積回路内で発生す
る雑音に対する耐性が高い回路の開発が要求されてい
る。
【０００４】この要請に応えるために、例えば、ＩＥＥ
Ｅ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩ
ＲＣＵＩＴＳ Ｖｏｌ．２５，ＮＯ．６，ＤＥＣＥＭＢ
ＥＲ，１９９０のｐｐ．１３８５〜１３９４や同Ｖｏ
ｌ．２７，Ｎｏ．１１，ＮＯＢＥＭＶＥＲ，１９９２の
ｐｐ．１５９９〜１６０７やＵＳＰ５４１２３４９に開
示されているように、能力を制御出来る負荷を有した差
動増幅器から構成されたリングオシレータが提案されて
いる。これは差動増幅器からなる為に電源雑音に対する
感度が低く、また、同時に動作点の帰還制御を行うこと
により動作点のサンプル間変動が小さく、かつ、負荷の
出力インピーダンスが低いのでチップ内での相対ばらつ
きによる動作点ばらつきも小さく出来るという集積化に
適した特性を有している。
Ｅ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩ
ＲＣＵＩＴＳ Ｖｏｌ．２５，ＮＯ．６，ＤＥＣＥＭＢ
ＥＲ，１９９０のｐｐ．１３８５〜１３９４や同Ｖｏ
ｌ．２７，Ｎｏ．１１，ＮＯＢＥＭＶＥＲ，１９９２の
ｐｐ．１５９９〜１６０７やＵＳＰ５４１２３４９に開
示されているように、能力を制御出来る負荷を有した差
動増幅器から構成されたリングオシレータが提案されて
いる。これは差動増幅器からなる為に電源雑音に対する
感度が低く、また、同時に動作点の帰還制御を行うこと
により動作点のサンプル間変動が小さく、かつ、負荷の
出力インピーダンスが低いのでチップ内での相対ばらつ
きによる動作点ばらつきも小さく出来るという集積化に
適した特性を有している。
【０００５】以下にこれら先行技術について説明する。
従来の電圧制御発振器を図１３に示す。電圧制御発振器
１０３は、リングオシレータ１０１、リングオシレータ
の動作を制御するリングオシレータ制御回路１０２とか
ら構成されている。図１４はリングオシレータ１０１の
従来例で、差動増幅器１０５〜１０８から構成されてい
る。差動増幅器１０５〜１０８の各々は、差動増幅器の
プラス入力Ｉ１およびマイナス入力Ｉ２、差動増幅器の
プラス入力Ｏ１およびマイナス出力Ｏ２、電流制御電圧
端子ＩＣ、負荷制御電圧端子ＣＬとを備えている。差動
増幅器１０５〜１０８の４ヶが、この順に従属接続さ
れ、かつ、差動増幅器１０８の出力が差動増幅器１０５
の入力に逆相で帰還されることにより４段のリングオシ
レータを構成している。これは、差動増幅器から構成さ
れているので、その高い電源変動除去能力により、電源
雑音に対する感度が低く押さえられる。電流制限電圧端
子ＩＣは差動増幅器１０５〜１０８の回路電流を制御す
る機能、付加制御電圧端子ＣＬは差動増幅器１０５〜１
０８の負荷の能力を調整してその同相出力電圧が図１３
中に示された基準電圧に常に一致するように制御する機
能を有している。図１５は、図１３中のリングオシレー
タ制御回路１０２の従来例である。ＮＭＯＳＦＥＴ１１
１は、ゲートが電圧制御発振器１０３の入力である発振
周波数制御電圧端子に接続され、ソースが抵抗１１０
に、ドレインがＰＭＯＳＦＥＴ１１２のドレインと接続
されている。１１２のゲートはそのドレインに、ソース
は電源端子１１５に接続されている。差動増幅器１１３
は、リングオシレータ１０１を構成する差動増幅器１０
５〜１０８と同一構成の差動増幅器で、その両入力端子
はともに基準電圧端子に接続され両出力端子はシングル
エンド出力の演算増幅器１１４のプラス入力に接続され
ている。その演算増幅器１１４の出力は、差動増幅器１
１３の負荷制御電圧端子ＣＬに接続され、差動増幅器１
１３の電流制御電圧端子ＩＣにはＰＭＯＳＦＥＴ１１２
のドレインが接続されている。演算増幅器１１４のマイ
ナス入力は、差動増幅器１１３の入力端子と同様、基準
電圧に接続されている。演算増幅器１１４は差動増幅器
１１３の出力が基準電圧と一致するように差動増幅器１
１３の付加制御電圧端子ＣＬの電圧を制御する。差動増
幅器１１３はリングオシレータ１０１を構成する差動増
幅器１０５〜１０８と同一な回路でその回路電流および
負荷制御電圧も差動増幅器１０５〜１０８と同一である
ので、その同相出力電圧は差動増幅器１０５〜１０８の
同相出力電圧と一致することになる。
従来の電圧制御発振器を図１３に示す。電圧制御発振器
１０３は、リングオシレータ１０１、リングオシレータ
の動作を制御するリングオシレータ制御回路１０２とか
ら構成されている。図１４はリングオシレータ１０１の
従来例で、差動増幅器１０５〜１０８から構成されてい
る。差動増幅器１０５〜１０８の各々は、差動増幅器の
プラス入力Ｉ１およびマイナス入力Ｉ２、差動増幅器の
プラス入力Ｏ１およびマイナス出力Ｏ２、電流制御電圧
端子ＩＣ、負荷制御電圧端子ＣＬとを備えている。差動
増幅器１０５〜１０８の４ヶが、この順に従属接続さ
れ、かつ、差動増幅器１０８の出力が差動増幅器１０５
の入力に逆相で帰還されることにより４段のリングオシ
レータを構成している。これは、差動増幅器から構成さ
れているので、その高い電源変動除去能力により、電源
雑音に対する感度が低く押さえられる。電流制限電圧端
子ＩＣは差動増幅器１０５〜１０８の回路電流を制御す
る機能、付加制御電圧端子ＣＬは差動増幅器１０５〜１
０８の負荷の能力を調整してその同相出力電圧が図１３
中に示された基準電圧に常に一致するように制御する機
能を有している。図１５は、図１３中のリングオシレー
タ制御回路１０２の従来例である。ＮＭＯＳＦＥＴ１１
１は、ゲートが電圧制御発振器１０３の入力である発振
周波数制御電圧端子に接続され、ソースが抵抗１１０
に、ドレインがＰＭＯＳＦＥＴ１１２のドレインと接続
されている。１１２のゲートはそのドレインに、ソース
は電源端子１１５に接続されている。差動増幅器１１３
は、リングオシレータ１０１を構成する差動増幅器１０
５〜１０８と同一構成の差動増幅器で、その両入力端子
はともに基準電圧端子に接続され両出力端子はシングル
エンド出力の演算増幅器１１４のプラス入力に接続され
ている。その演算増幅器１１４の出力は、差動増幅器１
１３の負荷制御電圧端子ＣＬに接続され、差動増幅器１
１３の電流制御電圧端子ＩＣにはＰＭＯＳＦＥＴ１１２
のドレインが接続されている。演算増幅器１１４のマイ
ナス入力は、差動増幅器１１３の入力端子と同様、基準
電圧に接続されている。演算増幅器１１４は差動増幅器
１１３の出力が基準電圧と一致するように差動増幅器１
１３の付加制御電圧端子ＣＬの電圧を制御する。差動増
幅器１１３はリングオシレータ１０１を構成する差動増
幅器１０５〜１０８と同一な回路でその回路電流および
負荷制御電圧も差動増幅器１０５〜１０８と同一である
ので、その同相出力電圧は差動増幅器１０５〜１０８の
同相出力電圧と一致することになる。
【０００６】図１６は差動増幅器１０５〜１０８および
１１３の回路図である。ＮＭＯＳＦＥＴ１２４、１２５
が差動入力対で、ＮＭＯＳＦＥＴ１２６が電流源であ
る。負荷１２２、１２３は同一の回路で、従来は図１７
や図１８に示される回路が用いられていた。図１７の負
荷回路は負荷制御電圧がゲートに入力されたＮＭＯＳＦ
ＥＴ１３２とゲートがそのドレインと接続されたＮＭＯ
ＳＦＥＴ１３３とを組み合わせたものである。端子１３
１が図１６の出力端子Ｏ１、Ｏ２に接続される。ＮＭＯ
ＳＦＥＴ１３３のゲートが出力１３１に接続されている
為に、ＮＭＯＳＦＥＴ１３３の端子１３１から見たイン
ピーダンスつまり出力インピーダンスは１３３の相互コ
ンダクダンスに反比例するので低い値となる。負荷制御
電圧にゲートが接続されたＮＭＯＳＦＥＴ１３２は、負
荷制御電圧が低い場合、出力１３１の電圧Ｖｏと負荷制
御電圧ＶＣＬとの間に ＶＣＬ−Ｖｔｈ ＜ Ｖｏ の関係が成り立つ場合には飽和領域で動作することにな
るために、その出力インピーダンスは非常に大きくな
る。すなわち、電流変化ΔＶに対する電圧変化Δｉで示
される出力インピーダンスは、ΔＶ／Δｉで求められる
が、飽和領域では、電流ｉはほぼ一定であるため、Δｉ
はきわめて０に近い値となり、出力インピーダンスは、
実質的に無限大になる。ここでＶｔｈは、ＮＭＯＳＦＥ
Ｔ１３２のしきい値電圧である。しかし、動作電流を変
化させても同相出力電圧を一定にする為には、負荷制御
電圧によって能力を制御出来るＮＭＯＳＦＥＴ１３２が
必要である。ＮＭＯＳＦＥＴ１３３だけでは同相出力電
圧の制御は出来ず、動作電流によって同相出力電圧が変
化することになる。結局、ＮＭＯＳＦＥＴ１３２とＮＭ
ＥＯＳＦＥＴ１３３を組み合わせることにより、負荷の
出力インピーダンスが低く、かつ、同相出力電圧を一定
に制御することが可能となる。
１１３の回路図である。ＮＭＯＳＦＥＴ１２４、１２５
が差動入力対で、ＮＭＯＳＦＥＴ１２６が電流源であ
る。負荷１２２、１２３は同一の回路で、従来は図１７
や図１８に示される回路が用いられていた。図１７の負
荷回路は負荷制御電圧がゲートに入力されたＮＭＯＳＦ
ＥＴ１３２とゲートがそのドレインと接続されたＮＭＯ
ＳＦＥＴ１３３とを組み合わせたものである。端子１３
１が図１６の出力端子Ｏ１、Ｏ２に接続される。ＮＭＯ
ＳＦＥＴ１３３のゲートが出力１３１に接続されている
為に、ＮＭＯＳＦＥＴ１３３の端子１３１から見たイン
ピーダンスつまり出力インピーダンスは１３３の相互コ
ンダクダンスに反比例するので低い値となる。負荷制御
電圧にゲートが接続されたＮＭＯＳＦＥＴ１３２は、負
荷制御電圧が低い場合、出力１３１の電圧Ｖｏと負荷制
御電圧ＶＣＬとの間に ＶＣＬ−Ｖｔｈ ＜ Ｖｏ の関係が成り立つ場合には飽和領域で動作することにな
るために、その出力インピーダンスは非常に大きくな
る。すなわち、電流変化ΔＶに対する電圧変化Δｉで示
される出力インピーダンスは、ΔＶ／Δｉで求められる
が、飽和領域では、電流ｉはほぼ一定であるため、Δｉ
はきわめて０に近い値となり、出力インピーダンスは、
実質的に無限大になる。ここでＶｔｈは、ＮＭＯＳＦＥ
Ｔ１３２のしきい値電圧である。しかし、動作電流を変
化させても同相出力電圧を一定にする為には、負荷制御
電圧によって能力を制御出来るＮＭＯＳＦＥＴ１３２が
必要である。ＮＭＯＳＦＥＴ１３３だけでは同相出力電
圧の制御は出来ず、動作電流によって同相出力電圧が変
化することになる。結局、ＮＭＯＳＦＥＴ１３２とＮＭ
ＥＯＳＦＥＴ１３３を組み合わせることにより、負荷の
出力インピーダンスが低く、かつ、同相出力電圧を一定
に制御することが可能となる。
【０００７】図１８に示される負荷回路は、図１７のＮ
ＭＯＳＦＥＴ１３３のソース側に負荷制御電圧がゲート
に入力されたＮＭＯＳＦＥＴ１３４が追加されている。
図１７の回路では、動作電流が少なくなりＮＭＯＳＦＥ
Ｔ１３３にその大半が流れるようになるとそれより少な
い動作電流域では振幅が小さくなる。図１８の回路で
は、ＮＭＯＳＦＥＴ１３４が追加されている為にこれが
緩和されることになる。しかし、この場合、ＮＭＯＳＦ
ＥＴ１３３とＮＭＯＳＦＥＴ１３４の直列回路の出力イ
ンピーダンスはＮＭＯＳＦＥＴ１３４で決定されること
になる為、結局ＮＭＯＳＦＥＴ１３３とＮＭＯＥＦＥＴ
１３４の出力インピーダンスはＮＭＯＳＦＥＴ１３４が
飽和領域で動作するようになると非常に高くなってしま
う。結局、図１７や図１８に示される回路を負荷とした
差動増幅器１２１には、使用可能な動作電流下限が存在
する。そのため、差動増幅器１２１により構成される電
圧制御発振器１０３の出力周波数範囲には下限が存在す
ることになる。
ＭＯＳＦＥＴ１３３のソース側に負荷制御電圧がゲート
に入力されたＮＭＯＳＦＥＴ１３４が追加されている。
図１７の回路では、動作電流が少なくなりＮＭＯＳＦＥ
Ｔ１３３にその大半が流れるようになるとそれより少な
い動作電流域では振幅が小さくなる。図１８の回路で
は、ＮＭＯＳＦＥＴ１３４が追加されている為にこれが
緩和されることになる。しかし、この場合、ＮＭＯＳＦ
ＥＴ１３３とＮＭＯＳＦＥＴ１３４の直列回路の出力イ
ンピーダンスはＮＭＯＳＦＥＴ１３４で決定されること
になる為、結局ＮＭＯＳＦＥＴ１３３とＮＭＯＥＦＥＴ
１３４の出力インピーダンスはＮＭＯＳＦＥＴ１３４が
飽和領域で動作するようになると非常に高くなってしま
う。結局、図１７や図１８に示される回路を負荷とした
差動増幅器１２１には、使用可能な動作電流下限が存在
する。そのため、差動増幅器１２１により構成される電
圧制御発振器１０３の出力周波数範囲には下限が存在す
ることになる。
【０００８】次に、同相出力電圧を一定に制御する必要
がある理由を述べる。それは通常のＣＭＯＳデジタル回
路に接続する為にはリングオシレータ１０１つまり電圧
制御発振器１０３の差動出力をシングルエンドのＣＭＯ
Ｓレベルに変換する必要があるが、その為には電圧制御
発振器１０３の差動出力の同相出力電圧を安定させる必
要があるからである。シングルエンドのＣＭＯＳレベル
に変換する回路が正常に動作しなくなったり、動作はし
ても動作速度やデューディ比が劣化するからである。
がある理由を述べる。それは通常のＣＭＯＳデジタル回
路に接続する為にはリングオシレータ１０１つまり電圧
制御発振器１０３の差動出力をシングルエンドのＣＭＯ
Ｓレベルに変換する必要があるが、その為には電圧制御
発振器１０３の差動出力の同相出力電圧を安定させる必
要があるからである。シングルエンドのＣＭＯＳレベル
に変換する回路が正常に動作しなくなったり、動作はし
ても動作速度やデューディ比が劣化するからである。
【０００９】負荷の出力インピーダンスを低くする理由
は、差動増幅器１０５〜１０８、１１３の電流源トラン
ジスタ１２６や負荷回路を構成するトランジスタ間の相
対ばらつきによって差動増幅器１０５〜１０８、１１３
の動作点が大きくばらつくことを防ぐ為であり、また、
他の配線とやシリコン基板を介した結合による影響を小
さくする為である。
は、差動増幅器１０５〜１０８、１１３の電流源トラン
ジスタ１２６や負荷回路を構成するトランジスタ間の相
対ばらつきによって差動増幅器１０５〜１０８、１１３
の動作点が大きくばらつくことを防ぐ為であり、また、
他の配線とやシリコン基板を介した結合による影響を小
さくする為である。
【００１０】
【発明が解決しようとする課題】このように、図１７や
図１８の負荷回路を負荷とする差動増幅器１２１で構成
されたリングオシレータを有する電圧制御発振器は集積
化に適した特性を有しているが、発振周波数範囲が狭い
という欠点を有している。ＣＤーＲＯＭ等のディスク系
サーボ用のＰＬＬでは数倍〜１０倍程度の広さの出力周
波数範囲が必要とされるが、このような用途には、従来
の電圧制御発振器を利用することが困難であった。
図１８の負荷回路を負荷とする差動増幅器１２１で構成
されたリングオシレータを有する電圧制御発振器は集積
化に適した特性を有しているが、発振周波数範囲が狭い
という欠点を有している。ＣＤーＲＯＭ等のディスク系
サーボ用のＰＬＬでは数倍〜１０倍程度の広さの出力周
波数範囲が必要とされるが、このような用途には、従来
の電圧制御発振器を利用することが困難であった。
【００１１】さらには、図１７や図１８に示される負荷
回路では、ゲートとドレインをショートしたトランジス
タを有するが、トランジスタのしきい値電圧が高い場合
には、差動増幅器１２１の同相出力電圧を高くしなけれ
ばならない。しかし、同相出力電圧が高くなると入力差
動対を構成するトランジスタ１２４、１２５が飽和しな
くなり、電圧ゲインが取れなくなる為、差動増幅器１２
１の同相出力電圧を十分に低くしなければならない。従
って、この場合には、負荷回路を構成するトランジスタ
のしきい値電圧を下げる為に、専用の製造工程を追加す
る必要があった。
回路では、ゲートとドレインをショートしたトランジス
タを有するが、トランジスタのしきい値電圧が高い場合
には、差動増幅器１２１の同相出力電圧を高くしなけれ
ばならない。しかし、同相出力電圧が高くなると入力差
動対を構成するトランジスタ１２４、１２５が飽和しな
くなり、電圧ゲインが取れなくなる為、差動増幅器１２
１の同相出力電圧を十分に低くしなければならない。従
って、この場合には、負荷回路を構成するトランジスタ
のしきい値電圧を下げる為に、専用の製造工程を追加す
る必要があった。
【００１２】したがって、本発明の目的は、製造工程を
追加することなしに発振周波数範囲の広い電圧制御発振
器を提供することにある。
追加することなしに発振周波数範囲の広い電圧制御発振
器を提供することにある。
【００１３】
【課題を解決するための手段】本発明の第１の電圧制御
発振器は、第１の入力端子、第２の入力端子、第１の出
力端子、第２の出力端子及び電流制限端子を備えた複数
の差動増幅器の前記第１及び第２の入力端子と対応する
前記複数の差動増幅器の第1及び第２の出力端子とをリ
ング状に接続して構成されたリングオシレータを有する
電圧制御発振器であって、前記複数個の差動増幅器は、
それぞれ、第1の出力端子に接続された第1の負荷回路
と、第２の出力端子に接続された第２の負荷回路とを備
え、前記第1及び第２の負荷回路は常に線形領域で動作
することを特徴とする。
発振器は、第１の入力端子、第２の入力端子、第１の出
力端子、第２の出力端子及び電流制限端子を備えた複数
の差動増幅器の前記第１及び第２の入力端子と対応する
前記複数の差動増幅器の第1及び第２の出力端子とをリ
ング状に接続して構成されたリングオシレータを有する
電圧制御発振器であって、前記複数個の差動増幅器は、
それぞれ、第1の出力端子に接続された第1の負荷回路
と、第２の出力端子に接続された第２の負荷回路とを備
え、前記第1及び第２の負荷回路は常に線形領域で動作
することを特徴とする。
【００１４】本発明の第２の電圧制御発振器は、第１の
入力端子、第２の入力端子、第１の出力端子、第２の出
力端子及び電流制限端子を備えた複数の差動増幅器の前
記第１及び第２の入力端子と対応する前記複数の差動増
幅器の第1及び第２の出力端子とをリング状に接続して
構成されたリングオシレータを有する電圧制御発振器で
あって、前記複数個の差動増幅器は、それぞれ、前記第
1の出力端子に接続され負荷制御電圧を受ける第1の負荷
回路と、前記第２の出力端子に接続され前記第1及び第
２の負荷制御電圧を受ける第２の負荷回路とを備え、前
記第1及び第２の負荷回路は前記第1及び第２の負荷制御
電圧に応答して常に線形領域で動作することを特徴とす
る。
入力端子、第２の入力端子、第１の出力端子、第２の出
力端子及び電流制限端子を備えた複数の差動増幅器の前
記第１及び第２の入力端子と対応する前記複数の差動増
幅器の第1及び第２の出力端子とをリング状に接続して
構成されたリングオシレータを有する電圧制御発振器で
あって、前記複数個の差動増幅器は、それぞれ、前記第
1の出力端子に接続され負荷制御電圧を受ける第1の負荷
回路と、前記第２の出力端子に接続され前記第1及び第
２の負荷制御電圧を受ける第２の負荷回路とを備え、前
記第1及び第２の負荷回路は前記第1及び第２の負荷制御
電圧に応答して常に線形領域で動作することを特徴とす
る。
【００１５】このような構成によって、差動増幅器の出
力インピーダンスは常に低く押さえられ、発振周波数の
範囲を広げることが可能となる。
力インピーダンスは常に低く押さえられ、発振周波数の
範囲を広げることが可能となる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳述する。
を参照しながら詳述する。
【００１７】本発明の第１の実施例としての電圧制御発
振器を、図１を参照して説明する。
振器を、図１を参照して説明する。
【００１８】電圧制御発振器３は、発振周波数制御電圧
と基準電圧とが入力されるリングオシレータ制御回路２
と、リングオシレータ２が出力する電流制御電圧と負荷
制御電圧１および２が入力されるリングオシレータ１を
有する。このリングオシレータ１の出力は本電圧制御発
振器３の出力となる。図１のリングオシレータ１の構成
を図２に示す。リングオシレータ１は、差動増幅器５〜
８から構成され、差動増幅器のそれぞれプラス入力Ｉ１
およびマイナス入力Ｉ２、差動増幅器のそれぞれプラス
出力Ｏ１およびマイナス出力Ｏ２、電流制御電圧端子Ｉ
Ｃ、２つの負荷制御電圧端子ＣＬ１、ＣＬ２とを備え
る。差動増幅器５〜８の４ヶがこの順に従属接続され、
かつ、差動増幅器８の出力が差動増幅器５の入力に逆相
で帰還されることにより４段のリングオシレータを構成
している。また、負荷制御電圧端子ＣＬ１とＣＬ２によ
り同相出力電圧を一定に制御しながら電流制限電圧端子
ＩＣにより動作電流を増減させることにより発振周波数
を制御している。ここでは４段構成のリングオシレータ
を用いているが、３段以上であれば発振器として機能す
ることは当業者には良く知られている。
と基準電圧とが入力されるリングオシレータ制御回路２
と、リングオシレータ２が出力する電流制御電圧と負荷
制御電圧１および２が入力されるリングオシレータ１を
有する。このリングオシレータ１の出力は本電圧制御発
振器３の出力となる。図１のリングオシレータ１の構成
を図２に示す。リングオシレータ１は、差動増幅器５〜
８から構成され、差動増幅器のそれぞれプラス入力Ｉ１
およびマイナス入力Ｉ２、差動増幅器のそれぞれプラス
出力Ｏ１およびマイナス出力Ｏ２、電流制御電圧端子Ｉ
Ｃ、２つの負荷制御電圧端子ＣＬ１、ＣＬ２とを備え
る。差動増幅器５〜８の４ヶがこの順に従属接続され、
かつ、差動増幅器８の出力が差動増幅器５の入力に逆相
で帰還されることにより４段のリングオシレータを構成
している。また、負荷制御電圧端子ＣＬ１とＣＬ２によ
り同相出力電圧を一定に制御しながら電流制限電圧端子
ＩＣにより動作電流を増減させることにより発振周波数
を制御している。ここでは４段構成のリングオシレータ
を用いているが、３段以上であれば発振器として機能す
ることは当業者には良く知られている。
【００１９】図２の差動増幅器５〜８の構成を、図４に
示す。差動増幅器５〜８は、負荷制御電圧端子ＣＬ１お
よびＣＬ２から負荷制御電圧１および２が供給される負
荷回路２２、２３、ゲートがそれぞれ入力Ｉ１、Ｉ２に
ドレインがそれぞれ出力Ｏ２、Ｏ１に接続される入力差
動対を構成するＰＭＯＳＦＥＴ２４、２５、電流制御端
子ＩＣがゲートに接続され、ソースが電圧源１８に接続
された電流源を構成するＰＭＯＳＦＥＴ２６とから構成
されている。
示す。差動増幅器５〜８は、負荷制御電圧端子ＣＬ１お
よびＣＬ２から負荷制御電圧１および２が供給される負
荷回路２２、２３、ゲートがそれぞれ入力Ｉ１、Ｉ２に
ドレインがそれぞれ出力Ｏ２、Ｏ１に接続される入力差
動対を構成するＰＭＯＳＦＥＴ２４、２５、電流制御端
子ＩＣがゲートに接続され、ソースが電圧源１８に接続
された電流源を構成するＰＭＯＳＦＥＴ２６とから構成
されている。
【００２０】図４の差動増幅器の負荷回路２２、２３
は、それぞれ図５に示されるように、負荷制御電圧１が
ゲートに接続されるＮＭＯＳＦＥＴ３２および負荷制御
電圧２がゲートに接続されるＮＭＯＳＦＥＴ３３から構
成されている。ＮＭＯＳＦＥＴ３２とＮＭＯＳＦＥＴ３
３はその（ゲート幅）／（ゲート長）をそれぞれＫ３
２、Ｋ３３とすると、Ｋ３２はＫ３３と同程度かもしく
は大きくする。出力端子３１は、差動対２４、２５の一
方のドレインに接続される。
は、それぞれ図５に示されるように、負荷制御電圧１が
ゲートに接続されるＮＭＯＳＦＥＴ３２および負荷制御
電圧２がゲートに接続されるＮＭＯＳＦＥＴ３３から構
成されている。ＮＭＯＳＦＥＴ３２とＮＭＯＳＦＥＴ３
３はその（ゲート幅）／（ゲート長）をそれぞれＫ３
２、Ｋ３３とすると、Ｋ３２はＫ３３と同程度かもしく
は大きくする。出力端子３１は、差動対２４、２５の一
方のドレインに接続される。
【００２１】図１のリングオシレータ制御回路２の構成
を、図３に示す。リングオシレータ制御回路２は、接地
とＮＭＯＳＦＥＴ１６のソースとの間に配置された抵抗
１５、ゲートには電圧制御発振器３の入力である発振周
波数制御電圧が入力されているＮＭＯＳＦＥＴ１６、そ
のドレインとゲートがＮＭＯＳＦＥＴ１６のドレインと
接続され、ソースが電圧源１８に接続されたＰＭＯＳＦ
ＥＴ１７、ＰＭＯＳＦＥＴ１７とＮＭＯＳＦＥＴ１６と
の接続点から発生された電流制御電圧を電流制御端子Ｉ
Ｃに受ける差動増幅器１９、電圧制御発振器３に入力さ
れる電圧である基準電圧がマイナス入力に、１９の出力
がプラス入力に接続されて、出力が負荷制御電圧１とな
る演算増幅器２０、負荷制御電圧１を入力とし負荷制御
電圧２を出力する電圧増幅器１０とを備える。また、電
流静電電圧は、リングオシレータ１を構成する差動増幅
器５〜８の電流制御端子ＩＣに接続されて、差動増幅器
５〜８の動作電流が制御されている。
を、図３に示す。リングオシレータ制御回路２は、接地
とＮＭＯＳＦＥＴ１６のソースとの間に配置された抵抗
１５、ゲートには電圧制御発振器３の入力である発振周
波数制御電圧が入力されているＮＭＯＳＦＥＴ１６、そ
のドレインとゲートがＮＭＯＳＦＥＴ１６のドレインと
接続され、ソースが電圧源１８に接続されたＰＭＯＳＦ
ＥＴ１７、ＰＭＯＳＦＥＴ１７とＮＭＯＳＦＥＴ１６と
の接続点から発生された電流制御電圧を電流制御端子Ｉ
Ｃに受ける差動増幅器１９、電圧制御発振器３に入力さ
れる電圧である基準電圧がマイナス入力に、１９の出力
がプラス入力に接続されて、出力が負荷制御電圧１とな
る演算増幅器２０、負荷制御電圧１を入力とし負荷制御
電圧２を出力する電圧増幅器１０とを備える。また、電
流静電電圧は、リングオシレータ１を構成する差動増幅
器５〜８の電流制御端子ＩＣに接続されて、差動増幅器
５〜８の動作電流が制御されている。
【００２２】差動増幅器１９は、差動増幅器５〜８の同
相出力電圧と等しい電圧を出力する回路であれば良い
が、本実施例では差動増幅器５〜８と全く同一回路構成
の差動増幅器の両入力に電圧制御発振器３の入力である
基準電圧を接続し、出力Ｏ１、Ｏ２をショートした回路
としている。ここで、差動増幅器１９は、差動増幅器５
〜８の同相出力電圧と等しい電圧を出力する、例えば、
図４に示す差動増幅器２１において電流源２６のゲート
幅を１／２にして負荷回路２３と差動対トランジスタ２
５を取り去った回路に、上述の差動増幅器１９と同様に
ＩＣ、ＣＬ１、ＣＬ２、基準電圧を接続した回路や、差
動増幅器２１において両差動対トランジスタＰＭＯＳＦ
ＥＴ２４、２５を取り去りＰＭＯＳＦＥＴ２６と負荷回
路２２、２３とを直接接続した（勿論、基準電圧を接続
しない）回路でも良い。
相出力電圧と等しい電圧を出力する回路であれば良い
が、本実施例では差動増幅器５〜８と全く同一回路構成
の差動増幅器の両入力に電圧制御発振器３の入力である
基準電圧を接続し、出力Ｏ１、Ｏ２をショートした回路
としている。ここで、差動増幅器１９は、差動増幅器５
〜８の同相出力電圧と等しい電圧を出力する、例えば、
図４に示す差動増幅器２１において電流源２６のゲート
幅を１／２にして負荷回路２３と差動対トランジスタ２
５を取り去った回路に、上述の差動増幅器１９と同様に
ＩＣ、ＣＬ１、ＣＬ２、基準電圧を接続した回路や、差
動増幅器２１において両差動対トランジスタＰＭＯＳＦ
ＥＴ２４、２５を取り去りＰＭＯＳＦＥＴ２６と負荷回
路２２、２３とを直接接続した（勿論、基準電圧を接続
しない）回路でも良い。
【００２３】電圧増幅器１０は、ソースが接地、ゲート
が負荷制御電圧１に接続されたＮＭＯＳＦＥＴ１１、ソ
ースが電圧源１８にゲートとドレインがＮＭＯＳＦＥＴ
１１のドレインに接続されたＰＭＯＳＦＥＴ１２、ソー
スが１８にゲートがＰＭＯＳＦＥＴ１２のゲートに接続
されたＰＭＯＳＦＥＴ１３、ソースが接地にドレインと
ゲートがＰＭＯＳＦＥＴ１３のドレインに接続されたＮ
ＭＯＳＦＥＴ１４から構成されている。ＮＭＯＳＦＥＴ
１４のドレイン電圧は負荷制御電圧２として出力され
る。この負荷制御電圧２は負荷制御電圧１と同様に、差
動増幅器１９およびリングオシレータ１を構成する差動
増幅器５〜８に供給される。
が負荷制御電圧１に接続されたＮＭＯＳＦＥＴ１１、ソ
ースが電圧源１８にゲートとドレインがＮＭＯＳＦＥＴ
１１のドレインに接続されたＰＭＯＳＦＥＴ１２、ソー
スが１８にゲートがＰＭＯＳＦＥＴ１２のゲートに接続
されたＰＭＯＳＦＥＴ１３、ソースが接地にドレインと
ゲートがＰＭＯＳＦＥＴ１３のドレインに接続されたＮ
ＭＯＳＦＥＴ１４から構成されている。ＮＭＯＳＦＥＴ
１４のドレイン電圧は負荷制御電圧２として出力され
る。この負荷制御電圧２は負荷制御電圧１と同様に、差
動増幅器１９およびリングオシレータ１を構成する差動
増幅器５〜８に供給される。
【００２４】以下、本実施例の動作につき説明する。
【００２５】本発明は、電圧制御発振器に関するもので
あり本実施例も図１に示される様に入力電圧である発振
周波数制御電圧によって制御される発振出力を得ること
を目的とする回路を示すものである。図１の回路は発振
周波数制御電圧が高くなると出力の発振周波数も高くな
る。まず、この動作をについて説明する。
あり本実施例も図１に示される様に入力電圧である発振
周波数制御電圧によって制御される発振出力を得ること
を目的とする回路を示すものである。図１の回路は発振
周波数制御電圧が高くなると出力の発振周波数も高くな
る。まず、この動作をについて説明する。
【００２６】差動増幅器５〜８、１９の動作電流は、ゲ
ートにＩＣ端子電圧が印加される電流源２６の電流であ
り、これは図３よりＰＭＯＳＦＥＴ１７のソース・ドレ
インを流れる電流がミラーされて決まる。また、ＰＭＯ
ＳＦＥＴ１７には、抵抗１５と同じ電流が流れる。抵抗
１５には、発振周波数制御電圧がＮＭＯＳＦＥＴ１６の
しきい値電圧以下では電流は殆ど流れず、発振周波数制
御電圧がＮＭＯＳＦＥＴ１６のしきい値を越えると ｛（発振周波数制御電圧）−（１６のしきい値電圧）｝／Ｒ （式１） にほぼ比例する電流が流れることは良く知られている。
ここでＲは、抵抗１５の抵抗値である。従って、差動増
幅器５〜８、１９の動作電流は、上式にほぼ比例して決
まることになる。
ートにＩＣ端子電圧が印加される電流源２６の電流であ
り、これは図３よりＰＭＯＳＦＥＴ１７のソース・ドレ
インを流れる電流がミラーされて決まる。また、ＰＭＯ
ＳＦＥＴ１７には、抵抗１５と同じ電流が流れる。抵抗
１５には、発振周波数制御電圧がＮＭＯＳＦＥＴ１６の
しきい値電圧以下では電流は殆ど流れず、発振周波数制
御電圧がＮＭＯＳＦＥＴ１６のしきい値を越えると ｛（発振周波数制御電圧）−（１６のしきい値電圧）｝／Ｒ （式１） にほぼ比例する電流が流れることは良く知られている。
ここでＲは、抵抗１５の抵抗値である。従って、差動増
幅器５〜８、１９の動作電流は、上式にほぼ比例して決
まることになる。
【００２７】ところで、リングオシレータ１の発振周波
数は １／（２πＣＬＲＬ） （式２） に一致する。ここでＣＬは、差動増幅器５〜８それぞれ
の出力Ｏ１、Ｏ２の負荷容量でＰＭＯＳＦＥＴ２４、２
５および負荷回路２２、２３を構成するＮＭＯＳＦＥＴ
３２、３３のドレイン接合容量、次段のＰＭＯＳＦＥＴ
２４、２５のゲート容量および接続配線の容量から成
る。ＲＬは５〜８の出力Ｏ１、Ｏ２の出力インピーダン
スで、負荷回路２２とＰＭＯＳＦＥＴ２４との出力イン
ピーダンスの和、または、負荷回路２３とＰＭＯＳＦＥ
Ｔ２５との出力インピーダンスの和となる。発振周波数
が上式で与えられる理由は、以下のように説明出来る。
上式で与えられる周波数は、差動増幅器５〜８の第１ポ
ール周波数であり、差動増幅器５〜８の出力は、この周
波数で４５°位相が回転する。また、発振は、５の入力
から８の出力までに位相が１８０°回転する周波数で起
こり、さらに、図２のリングオシレータ１は、４段構成
であるので、一段あたり４５°位相が回転する周波数で
発振することになる。従って、リングオシレータ１は、
丁度この第１ポール周波数で発振することになる。当然
のことながら、ＲＬは回路電流が増加すると小さくな
る。よって、動作電流が（式１）にほぼ比例することか
ら、発振周波数制御電圧が高くなると電圧制御発振器３
の出力周波数が高くなることがわかる。当然、発振周波
数制御電圧が接地レベルの場合には電流が流れない為、
発振は停止する。尚、４段以外の段数のリングオシレー
タの発振周波数は（式２）と異なる式で与えられるが、
同様な考えたで求めることが出来、やはり発振周波数制
御電圧が高くなると電圧制御発振器３の出力周波数が高
くなることに変わりはない。
数は １／（２πＣＬＲＬ） （式２） に一致する。ここでＣＬは、差動増幅器５〜８それぞれ
の出力Ｏ１、Ｏ２の負荷容量でＰＭＯＳＦＥＴ２４、２
５および負荷回路２２、２３を構成するＮＭＯＳＦＥＴ
３２、３３のドレイン接合容量、次段のＰＭＯＳＦＥＴ
２４、２５のゲート容量および接続配線の容量から成
る。ＲＬは５〜８の出力Ｏ１、Ｏ２の出力インピーダン
スで、負荷回路２２とＰＭＯＳＦＥＴ２４との出力イン
ピーダンスの和、または、負荷回路２３とＰＭＯＳＦＥ
Ｔ２５との出力インピーダンスの和となる。発振周波数
が上式で与えられる理由は、以下のように説明出来る。
上式で与えられる周波数は、差動増幅器５〜８の第１ポ
ール周波数であり、差動増幅器５〜８の出力は、この周
波数で４５°位相が回転する。また、発振は、５の入力
から８の出力までに位相が１８０°回転する周波数で起
こり、さらに、図２のリングオシレータ１は、４段構成
であるので、一段あたり４５°位相が回転する周波数で
発振することになる。従って、リングオシレータ１は、
丁度この第１ポール周波数で発振することになる。当然
のことながら、ＲＬは回路電流が増加すると小さくな
る。よって、動作電流が（式１）にほぼ比例することか
ら、発振周波数制御電圧が高くなると電圧制御発振器３
の出力周波数が高くなることがわかる。当然、発振周波
数制御電圧が接地レベルの場合には電流が流れない為、
発振は停止する。尚、４段以外の段数のリングオシレー
タの発振周波数は（式２）と異なる式で与えられるが、
同様な考えたで求めることが出来、やはり発振周波数制
御電圧が高くなると電圧制御発振器３の出力周波数が高
くなることに変わりはない。
【００２８】次に、本実施例におけるリングオシレータ
１を構成する差動増幅器５〜８の出力インピーダンスを
低く出来ることについて説明する。まず、図２における
負荷制御電圧１と負荷制御電圧２との関係について言及
する。ここでは、図３中のトランジスタ１１〜１４の
（ゲート幅）／（ゲート長）をそれぞれＫ１１、Ｋ１
２、Ｋ１３、Ｋ１４、ＮＭＯＳＦＥＴ１１、１４のしき
い値電圧をＶｔｎ、ＰＭＯＳＦＥＴ１２、１３のしきい
値電圧をＶｔｐとする。１１〜１４は飽和領域で動作す
るように設定する。すると、１１〜１４のそれぞれの電
流Ｉ１１〜Ｉ１４は良く知られているように次式で与え
られる。
１を構成する差動増幅器５〜８の出力インピーダンスを
低く出来ることについて説明する。まず、図２における
負荷制御電圧１と負荷制御電圧２との関係について言及
する。ここでは、図３中のトランジスタ１１〜１４の
（ゲート幅）／（ゲート長）をそれぞれＫ１１、Ｋ１
２、Ｋ１３、Ｋ１４、ＮＭＯＳＦＥＴ１１、１４のしき
い値電圧をＶｔｎ、ＰＭＯＳＦＥＴ１２、１３のしきい
値電圧をＶｔｐとする。１１〜１４は飽和領域で動作す
るように設定する。すると、１１〜１４のそれぞれの電
流Ｉ１１〜Ｉ１４は良く知られているように次式で与え
られる。
【００２９】 Ｉ１１ ＝ μｎＣｏｘＫ１１（Ｖｇｓｎ１１−Ｖｔｎ）２／２ （式３） Ｉ１２ ＝ μｐＣｏｘＫ１２（Ｖｇｓｐ−Ｖｔｐ）２／２ （式４） Ｉ１３ ＝ μｐＣｏｘＫ１３（Ｖｇｓｐ−Ｖｔｐ）２／２ （式５） Ｉ１４ ＝ μｎＣｏｘＫ１４（Ｖｇｓｎ１４−Ｖｔｎ）２／２ （式６） ここで、μｎ、μｐはそれぞれシリコン中の電子および
ホールのモビリティ、Ｃｏｘは単位面積当りのゲート容
量、Ｖｇｓｎ１１はＮＭＯＳＦＥＴ１１のゲートとソー
ス間の電圧、ＶｇｓｐはＰＭＯＳＦＥＴ１２、１３のゲ
ートとソース間の電圧、Ｖｇｓｎ１４はＮＭＯＳＦＥＴ
１４のゲートとソース間の電圧である。ＰＭＯＳＦＥＴ
１２と１３はゲートが共通でソースは共に電圧源１８に
接続されているので、ゲートとソース間の電圧は等しく
なる。また、ＮＭＯＳＦＥＴ１１とＰＭＯＳＦＥＴ１２
およびＰＭＯＳＦＥＴ１３とＮＭＯＳＦＥＴ１４に流れ
る電流は等しいので Ｉ１１ ＝ Ｉ１２ （式７） Ｉ１３ ＝ Ｉ１４ （式８） が成り立つ。式３〜８より、 Ｖｇｓｎ１４−Ｖｔｎ＝ ｛Ｋ１１Ｋ１３／（Ｋ１２Ｋ１４）｝１／２（Ｖｇｓｎ１１−Ｖｔｎ） （式９） が得られる。これより、Ｖｇｓｎ１４−Ｖｔｎは常にＶ
ｇｓｎ１１−Ｖｔｎの｛Ｋ１１Ｋ１３／（Ｋ１２Ｋ１
４）｝１／２倍の電圧となることがわかる。例えば、Ｋ
１１をＫ１２の２倍、Ｋ１３をＫ１４の２倍とするとＶ
ｇｓｎ１４−Ｖｔｎは常にＶｇｓｎ１１−Ｖｔｎの２倍
の電圧となる。つまり、ゲート幅とゲート長の比である
Ｋ１１〜Ｋ１４を適当な値にすることにより負荷制御電
圧２とＶｔｎとの差を負荷制御電圧１とＶｔｎとの差の
定数倍に常にしておくことが出来る。これより負荷回路
２２、２３を構成するＮＭＯＳＦＥＴ３２、３３におい
てＮＭＯＳＦＥＴ３３のゲートとソース間の電圧をＮＭ
ＯＳＦＥＴ３２のものより任意に高くすることができ
る。従って負荷制御電圧１の電圧値が、ＮＭＯＳＦＥＴ
３２が飽和領域で動作するような電圧であっても、ＮＭ
ＯＳＦＥＴ３３を線形領域で動作させることが出来る。
図４の差動増幅器において負荷回路を構成するＮＭＯＳ
ＦＥＴ３２、３３が線形領域動作するか飽和領域動作す
るかの違いは、本実施例においては同相出力電圧が基準
電圧に固定されるので （ゲートとソース間電圧）−（しきい値電圧） によって決まることは当業者には良く知られている。
（式９）によって、トランジスタ３３のこの電圧を任意
に高く設定出来るので、本実施例においては発振周波数
制御電圧が低く、負荷制御電圧１の電圧がＮＭＯＳＦＥ
Ｔ３２が飽和領域で動作するような低い電圧となる場合
においても、Ｋ１３〜Ｋ１４の値を適当な値に設定する
ことによって、負荷制御電圧２の電圧をＮＭＯＳＦＥＴ
３３が線形領域で動作するような電圧にすることが出来
る。尚、電圧増幅器１０を他の電圧ゲイン精度の高い電
圧増幅器に置き換えても同様な動作を得ることが出来
る。
ホールのモビリティ、Ｃｏｘは単位面積当りのゲート容
量、Ｖｇｓｎ１１はＮＭＯＳＦＥＴ１１のゲートとソー
ス間の電圧、ＶｇｓｐはＰＭＯＳＦＥＴ１２、１３のゲ
ートとソース間の電圧、Ｖｇｓｎ１４はＮＭＯＳＦＥＴ
１４のゲートとソース間の電圧である。ＰＭＯＳＦＥＴ
１２と１３はゲートが共通でソースは共に電圧源１８に
接続されているので、ゲートとソース間の電圧は等しく
なる。また、ＮＭＯＳＦＥＴ１１とＰＭＯＳＦＥＴ１２
およびＰＭＯＳＦＥＴ１３とＮＭＯＳＦＥＴ１４に流れ
る電流は等しいので Ｉ１１ ＝ Ｉ１２ （式７） Ｉ１３ ＝ Ｉ１４ （式８） が成り立つ。式３〜８より、 Ｖｇｓｎ１４−Ｖｔｎ＝ ｛Ｋ１１Ｋ１３／（Ｋ１２Ｋ１４）｝１／２（Ｖｇｓｎ１１−Ｖｔｎ） （式９） が得られる。これより、Ｖｇｓｎ１４−Ｖｔｎは常にＶ
ｇｓｎ１１−Ｖｔｎの｛Ｋ１１Ｋ１３／（Ｋ１２Ｋ１
４）｝１／２倍の電圧となることがわかる。例えば、Ｋ
１１をＫ１２の２倍、Ｋ１３をＫ１４の２倍とするとＶ
ｇｓｎ１４−Ｖｔｎは常にＶｇｓｎ１１−Ｖｔｎの２倍
の電圧となる。つまり、ゲート幅とゲート長の比である
Ｋ１１〜Ｋ１４を適当な値にすることにより負荷制御電
圧２とＶｔｎとの差を負荷制御電圧１とＶｔｎとの差の
定数倍に常にしておくことが出来る。これより負荷回路
２２、２３を構成するＮＭＯＳＦＥＴ３２、３３におい
てＮＭＯＳＦＥＴ３３のゲートとソース間の電圧をＮＭ
ＯＳＦＥＴ３２のものより任意に高くすることができ
る。従って負荷制御電圧１の電圧値が、ＮＭＯＳＦＥＴ
３２が飽和領域で動作するような電圧であっても、ＮＭ
ＯＳＦＥＴ３３を線形領域で動作させることが出来る。
図４の差動増幅器において負荷回路を構成するＮＭＯＳ
ＦＥＴ３２、３３が線形領域動作するか飽和領域動作す
るかの違いは、本実施例においては同相出力電圧が基準
電圧に固定されるので （ゲートとソース間電圧）−（しきい値電圧） によって決まることは当業者には良く知られている。
（式９）によって、トランジスタ３３のこの電圧を任意
に高く設定出来るので、本実施例においては発振周波数
制御電圧が低く、負荷制御電圧１の電圧がＮＭＯＳＦＥ
Ｔ３２が飽和領域で動作するような低い電圧となる場合
においても、Ｋ１３〜Ｋ１４の値を適当な値に設定する
ことによって、負荷制御電圧２の電圧をＮＭＯＳＦＥＴ
３３が線形領域で動作するような電圧にすることが出来
る。尚、電圧増幅器１０を他の電圧ゲイン精度の高い電
圧増幅器に置き換えても同様な動作を得ることが出来
る。
【００３０】また、負荷回路２２、２３を構成するＮＭ
ＯＳＦＥＴ３２、３３の駆動能力は、先に飽和領域に達
するＮＭＯＳＦＥＴ方が線形領域で動作するＮＭＯＳＦ
ＥＴよりも小さな駆動能力を持って形成される必要があ
る。これは、飽和領域で動作しているＮＭＯＳＦＥＴの
駆動能力が支配的になると、線形領域で動作するＮＭＯ
ＳＦＥＴの出力インピーダンスが出力３１の出力インピ
ーダンスにほとんど寄与しなくなり、出力３１の出力イ
ンピーダンスがおおきくなってしまうためである。従っ
て、線形領域で動作するＮＭＯＳＦＥＴのゲート幅を飽
和領域で動作するＮＭＯＳＦＥＴのゲート幅よりも大き
く設定すれば良い。ゲート幅は、ＮＭＯＳＦＥＴを並列
に接続することで実現することができるので、製造工程
を増やすことなく実現することができる。
ＯＳＦＥＴ３２、３３の駆動能力は、先に飽和領域に達
するＮＭＯＳＦＥＴ方が線形領域で動作するＮＭＯＳＦ
ＥＴよりも小さな駆動能力を持って形成される必要があ
る。これは、飽和領域で動作しているＮＭＯＳＦＥＴの
駆動能力が支配的になると、線形領域で動作するＮＭＯ
ＳＦＥＴの出力インピーダンスが出力３１の出力インピ
ーダンスにほとんど寄与しなくなり、出力３１の出力イ
ンピーダンスがおおきくなってしまうためである。従っ
て、線形領域で動作するＮＭＯＳＦＥＴのゲート幅を飽
和領域で動作するＮＭＯＳＦＥＴのゲート幅よりも大き
く設定すれば良い。ゲート幅は、ＮＭＯＳＦＥＴを並列
に接続することで実現することができるので、製造工程
を増やすことなく実現することができる。
【００３１】本発明の第２の実施例を、図６〜図１０に
示す。基本的な構成は、前の実施例と同様であるが負荷
回路が２ヶのトランジスタの並列接続から図１０のよう
にｎヶのトランジスタより構成されている（ｎ＞２）。
また、負荷制御電圧も負荷回路を構成するトランジスタ
数と同数のｎヶに拡張されている。このｎヶの負荷制御
電圧は、前実施例と同様に図８のような回路によって発
生する。ここでは図３の１０と接続として同一の回路が
（ｎ−１）ヶ用いられている。前実施例で求めた電圧増
幅度を決める｛Ｋ１１Ｋ１３／（Ｋ１２Ｋ１４）｝１／
２をこの（ｎ−１）ヶについて求めたものをそれぞれα
１、α２、……、αｎ−１とすると、本実施例では、 α１ ＜ α２ ＜ …… ＜ αｎ−１ となるように設定する。つまり、負荷制御電圧１〜ｎに
ついて、 （負荷制御電圧１）＜（負荷制御電圧２）＜
…… ＜（負荷制御電圧ｎ）とする。
示す。基本的な構成は、前の実施例と同様であるが負荷
回路が２ヶのトランジスタの並列接続から図１０のよう
にｎヶのトランジスタより構成されている（ｎ＞２）。
また、負荷制御電圧も負荷回路を構成するトランジスタ
数と同数のｎヶに拡張されている。このｎヶの負荷制御
電圧は、前実施例と同様に図８のような回路によって発
生する。ここでは図３の１０と接続として同一の回路が
（ｎ−１）ヶ用いられている。前実施例で求めた電圧増
幅度を決める｛Ｋ１１Ｋ１３／（Ｋ１２Ｋ１４）｝１／
２をこの（ｎ−１）ヶについて求めたものをそれぞれα
１、α２、……、αｎ−１とすると、本実施例では、 α１ ＜ α２ ＜ …… ＜ αｎ−１ となるように設定する。つまり、負荷制御電圧１〜ｎに
ついて、 （負荷制御電圧１）＜（負荷制御電圧２）＜
…… ＜（負荷制御電圧ｎ）とする。
【００３２】上記のように構成することにより、前実施
例よりもより広い動作電流範囲において負荷回路を構成
するいずれかのトランジスタを線形領域で動作させるこ
とが出来る。すなわち、より広い動作電流範囲でリング
オシレータを構成する差動増幅器の出力インピーダンス
を低くすることが出来、より広い安定発振周波数範囲を
持つ電圧制御発振器を得ることが出来る。
例よりもより広い動作電流範囲において負荷回路を構成
するいずれかのトランジスタを線形領域で動作させるこ
とが出来る。すなわち、より広い動作電流範囲でリング
オシレータを構成する差動増幅器の出力インピーダンス
を低くすることが出来、より広い安定発振周波数範囲を
持つ電圧制御発振器を得ることが出来る。
【００３３】また、第１の実施例と同様に、飽和領域で
動作しているトランジスタの駆動能力が線形領域で動作
しているトランジスタの駆動能力よりも小さくなるよう
にトランジスタの駆動能力を変えると更に効果的であ
る。
動作しているトランジスタの駆動能力が線形領域で動作
しているトランジスタの駆動能力よりも小さくなるよう
にトランジスタの駆動能力を変えると更に効果的であ
る。
【００３４】本実施例において、図８の回路は、図１１
の回路に置き換えることが出来る。図１１の回路は、図
８の回路に比べるとトランジスタ数を少なく出来る。こ
の回路の場合には、図３の１０において求めた｛Ｋ１１
Ｋ１３／（Ｋ１２Ｋ１４）｝１／２においてＫ１３とＫ
１４の値をそれぞれ対応するトランジスタのものに置き
換えて考えれば前実施例と全く同様に考えることが出来
る。
の回路に置き換えることが出来る。図１１の回路は、図
８の回路に比べるとトランジスタ数を少なく出来る。こ
の回路の場合には、図３の１０において求めた｛Ｋ１１
Ｋ１３／（Ｋ１２Ｋ１４）｝１／２においてＫ１３とＫ
１４の値をそれぞれ対応するトランジスタのものに置き
換えて考えれば前実施例と全く同様に考えることが出来
る。
【００３５】図１２の回路は、図１０の負荷回路にＮＭ
ＯＳＦＥＴ９０を追加したものである。本負荷回路を用
いても図６と同様な動作を行う電圧制御発振器を実現出
来る。しかし、この図１２の回路を用いた場合には、図
１０の負荷回路では、その全トランジスタが飽和領域で
動作して出力インピーダンスが高くなってしまうような
低動作電流時にもＮＭＯＳＦＥＴ９０の存在により出力
インピーダンスを低くすることが出来、図１０の負荷回
路では、全トランジスタが飽和領域で動作するような低
動作電流時には相対ばらつき等によって発振が停止して
しまうという問題を解決することができる。従って、同
相出力電圧が低下してしまい精度等が劣化したとして
も、発振出力を確実に得ることができる。
ＯＳＦＥＴ９０を追加したものである。本負荷回路を用
いても図６と同様な動作を行う電圧制御発振器を実現出
来る。しかし、この図１２の回路を用いた場合には、図
１０の負荷回路では、その全トランジスタが飽和領域で
動作して出力インピーダンスが高くなってしまうような
低動作電流時にもＮＭＯＳＦＥＴ９０の存在により出力
インピーダンスを低くすることが出来、図１０の負荷回
路では、全トランジスタが飽和領域で動作するような低
動作電流時には相対ばらつき等によって発振が停止して
しまうという問題を解決することができる。従って、同
相出力電圧が低下してしまい精度等が劣化したとして
も、発振出力を確実に得ることができる。
【００３６】
【発明の効果】本発明によれば、安定して発振すること
の出来る周波数範囲を広げた電圧制御発振器を提供する
ことができる。並列接続する負荷トランジスタ数と負荷
制御電圧数を増やせば、任意に発振周波数範囲を広げる
ことが出来る。基準電圧をより低く設定することができ
るため、負荷回路を構成するトランジスタを線形領域で
動作させやすくなり一層リングオシレータを構成する差
動増幅器の出力インピーダンスを低くしやすいという利
点がある。この点からも、動作電流範囲を広くすること
が出来る効果がある。
の出来る周波数範囲を広げた電圧制御発振器を提供する
ことができる。並列接続する負荷トランジスタ数と負荷
制御電圧数を増やせば、任意に発振周波数範囲を広げる
ことが出来る。基準電圧をより低く設定することができ
るため、負荷回路を構成するトランジスタを線形領域で
動作させやすくなり一層リングオシレータを構成する差
動増幅器の出力インピーダンスを低くしやすいという利
点がある。この点からも、動作電流範囲を広くすること
が出来る効果がある。
【００３７】また、同相出力電圧を決める入力である基
準電圧の電圧値に拘わらず、ＭＯＳＦＥＴのしきい値電
圧にも拘わらずに電圧制御発振器を実現することができ
る。
準電圧の電圧値に拘わらず、ＭＯＳＦＥＴのしきい値電
圧にも拘わらずに電圧制御発振器を実現することができ
る。
【図１】本発明による電圧制御発振器の第１の実施例を
示すブロック図。
示すブロック図。
【図２】図１のリングオシレータを示すブロック図。
【図３】図１のリングオシレータ制御回路を示す回路
図。
図。
【図４】図２及び３の差動増幅器を示す回路図。
【図５】図４の負荷回路を示す回路図。
【図６】本発明による電圧発振器の第２の実施例を示す
ブロック図。
ブロック図。
【図７】図６のリングオシレータを示すブロック図。
【図８】図６のリングオシレータ制御回路を示す回路
図。
図。
【図９】図７及び図８の差動増幅器を示す回路図。
【図１０】図９の負荷回路を示す回路図。
【図１１】図８のリングオシレータの変形例を示す回路
図。
図。
【図１２】図９の負荷回路の変形例を示す回路図。
【図１３】従来技術の電圧制御発振器のブロック図。
【図１４】図１３のリングオシレータを示すブロック
図。
図。
【図１５】図１３のリングオシレータ制御回路を示す回
路図。
路図。
【図１６】図１４及び１５の差動増幅器を示す回路図。
【図１７】図１６の負荷回路を示す回路図。
【図１８】図１６の他の負荷回路を示す回路図。
１ リングオシレータ ２ リングオシレータ制御回路 ３ 電圧制御発振器 ５〜８ 差動増幅器 １０ 電圧増幅器 ２１ 差動増幅器 ２２、２３ 負荷回路 ３２、３３ ＮＭＯＳＦＥＴ
Claims (10)
- 【請求項１】第１の入力端子、第２の入力端子、第１の
出力端子、第２の出力端子及び電流制限端子を備えた複
数の差動増幅器の前記第１及び第２の入力端子と対応す
る前記複数の差動増幅器の第1及び第２の出力端子とを
リング状に接続して構成されたリングオシレータを有す
る電圧制御発振器であって、前記複数個の差動増幅器
は、それぞれ、第1の出力端子に接続された第1の負荷回
路と、第２の出力端子に接続された第２の負荷回路とを
備え、前記第1及び第２の負荷回路は常に線形領域で動
作することを特徴とする電圧制御発振器。 - 【請求項２】前記差動増幅器は、第１の電源ラインと第
１の節点との間に接続されゲートに電流制御電圧が印加
される第１のトランジスタと、前記第１の節点と前記第
１の入力端子との間に接続されゲートに第１の入力信号
を受ける第２のトランジスタと、前記第１の節点と前記
第２の入力端子の間に接続されゲートに第２の入力信号
を受ける第３のトランジスタと、前記第１の節点と第２
の電源ラインとの間に接続された前記第１の負荷回路
と、前記第１の節点と第２の電源ラインとの間に接続さ
れた前記第２の負荷回路とによって構成されていること
を特徴とする請求項１記載の電圧制御発振器。 - 【請求項３】前記第１の負荷回路は、前記第１の入力端
子と前記第２の電源ラインとの間に接続されゲートに第
１の負荷制御電圧が印加される第４のトランジスタと、
前記第１の入力端子と第２の電源ラインとの間に接続さ
れゲートに第２の負荷制御電圧が印加される第５のトラ
ンジスタとを備え、前記第２の負荷回路は、前記第２の
入力端子と前記第２の電源ラインとの間に接続されゲー
トに前記第１の負荷制御電圧が印加される第６のトラン
ジスタと、前記第２の入力端子と前記第２の電源ライン
との間に接続されゲートに前記第２の負荷制御電圧が印
加される第７のトランジスタとを備えることを特徴とす
る請求項２記載の電圧制御発振器。 - 【請求項４】前記第４のトランジスタと第５のトランジ
スタ及び第６のトランジスタと第７のトランジスタの電
流増幅率はそれぞれ異なっていることを特徴とする請求
項３記載の電圧制御発振器。 - 【請求項５】前記第４のトランジスタと第５のトランジ
スタ及び第６のトランジスタと第７のトランジスタのゲ
ート幅／ゲート長の比がそれぞれ異なっていることを特
徴とする請求項３記載の電圧制御発振器。 - 【請求項６】発振周波数制御電圧に応答して、前記第１
の負荷制御電圧と、前記第１の負荷制御電圧とは異なる
前記第２の負荷制御電圧を発生させるリングオシレータ
制御回路を備えることを特徴とする請求項３記載の電圧
制御発振器。 - 【請求項７】前記リングオシレータ制御回路は、前記発
振周波数制御電圧及び基準電圧に応答して前記第１の負
荷制御電圧を発生させる負荷制御電圧発生回路と、前記
第１の負荷制御電圧に応答して前記第１の負荷制御電圧
に比例した前記第２の負荷制御電圧を発生させる第２の
負荷制御電圧発生回路とを備えることを特徴とする請求
項６記載の電圧制御発振器。 - 【請求項８】第１の入力端子、第２の入力端子、第１の
出力端子、第２の出力端子及び電流制限端子を備えた複
数の差動増幅器の前記第１及び第２の入力端子と対応す
る前記複数の差動増幅器の第1及び第２の出力端子とを
リング状に接続して構成されたリングオシレータを有す
る電圧制御発振器であって、前記複数個の差動増幅器
は、それぞれ、前記第1の出力端子に接続され負荷制御
電圧を受ける第1の負荷回路と、前記第２の出力端子に
接続され前記第1及び第２の負荷制御電圧を受ける第２
の負荷回路とを備え、前記第1及び第２の負荷回路は前
記第1及び第２の負荷制御電圧に応答して常に線形領域
で動作することを特徴とする電圧制御発振器。 - 【請求項９】前記第1の負荷制御電圧及び前記第１の負
荷制御電圧とは異なる前記第２の負荷制御電圧を発生さ
せる負荷制御電圧発生回路を更に備えることを特徴とす
る請求項８記載の電圧制御発振器。 - 【請求項１０】前記第１の負荷回路は、前記第１の出力
端子と第１の電源ラインとの間に接続されゲートに前記
第１の負荷制御電圧が印加された第１のトランジスタ
と、前記第１の出力端子と前記第１の電源ラインとの間
に接続されゲートに前記第２の負荷制御電圧が印加され
た第２のトランジスタとによって構成され、前記第２の
負荷回路は、前記第２の出漁端子と前記第１の電源ライ
ンとの間に接続されゲートに前記第１の負荷制御電圧が
印加された第３のトランジスタと、前記第２の出力端子
と前記第１の電源ラインとの間に接続されゲートに前記
第２の負荷制御電圧が印加された第４のトランジスタと
によって構成され、前記第1のトランジスタ及び第３の
トランジスタが飽和領域にあるとき、前記第２及び第３
のトランジスタが線形領域にあるように前記第１及び第
２の負荷制御電圧が供給されることを特徴とする請求項
９記載の電圧制御発振器。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12416399A JP3512676B2 (ja) | 1999-04-30 | 1999-04-30 | 電圧制御発振器 |
| TW089107968A TW445723B (en) | 1999-04-30 | 2000-04-26 | Voltage-controlled oscillator |
| US09/558,062 US6452458B1 (en) | 1999-04-30 | 2000-04-26 | Voltage-controlled oscillator |
| DE60006449T DE60006449T2 (de) | 1999-04-30 | 2000-04-28 | Spannungsgesteuerter Ring-Oszillator mit Differenzverstärkern |
| EP00109234A EP1056207B1 (en) | 1999-04-30 | 2000-04-28 | Voltage-controlled ring oscillator with differential amplifiers |
| KR10-2000-0022768A KR100393287B1 (ko) | 1999-04-30 | 2000-04-28 | 전압 제어 발진기 |
| CNB001072730A CN1161883C (zh) | 1999-04-30 | 2000-04-29 | 压控振荡器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12416399A JP3512676B2 (ja) | 1999-04-30 | 1999-04-30 | 電圧制御発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000315939A true JP2000315939A (ja) | 2000-11-14 |
| JP3512676B2 JP3512676B2 (ja) | 2004-03-31 |
Family
ID=14878514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12416399A Expired - Fee Related JP3512676B2 (ja) | 1999-04-30 | 1999-04-30 | 電圧制御発振器 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6452458B1 (ja) |
| EP (1) | EP1056207B1 (ja) |
| JP (1) | JP3512676B2 (ja) |
| KR (1) | KR100393287B1 (ja) |
| CN (1) | CN1161883C (ja) |
| DE (1) | DE60006449T2 (ja) |
| TW (1) | TW445723B (ja) |
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| US8031027B2 (en) | 2008-08-29 | 2011-10-04 | Samsung Electronics Co., Ltd. | Voltage-controlled oscillator, phase-locked loop (PLL) circuit, and clock generator |
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