JPH10163848A

JPH10163848A - 演算増幅器入力段

Info

Publication number: JPH10163848A
Application number: JP9276891A
Authority: JP
Inventors: Derek L Knee; デルク・エル・ニー; Charles E Moore; チャールズ・イー・モア
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1996-10-18
Filing date: 1997-10-09
Publication date: 1998-06-19
Also published as: EP0837558A1

Abstract

(57)【要約】【課題】同相モード入力電圧に左右されないほぼ一定
の相互コンダクタンスｇ_mが得られるオペアンプの入力
段。【解決手段】ＮＭＯＳトランジスタで構成した差動対
１０２とＰＭＯＳトランジスタで構成した差動対１０４
を用いて、いかなる同相モード入力電圧についても、少
なくとも一方の差動対が機能するようにする。同相モー
ド入力電圧が電源電圧に近くなると差動対の一方がオフ
になり始め、その差動対を流れるテール電流に変化が生
じ、その差動対のｇ_mが変化する。これら２つの差動対
のｇ_mの和が常に一定になるようにするために、センス
・トランジスタ対１０６を設ける。差動対の一方が同相
モード入力電圧で動作してｇ_mが一定でない時に、これ
を検知し、もう一方の差動対を通る電流に調整を加えて
補償する。このフィードバックによって、入力段の総ｇ
_mをほぼ一定に保つことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般に、演算増幅器
に関するものである。とりわけ本発明は、負の供給電圧
から正の供給電圧に及ぶ入力レンジにわたって性能が向
上した、ＣＭＯＳ増幅器に関するものである。とりわけ
本発明は、供給電圧間にわたるあらゆる入力レンジにつ
いてほぼ一定の小信号相互コンダクタンス（ｇ_m)が得ら
れる入力段を提供するものである。

【０００２】

【従来の技術】演算増幅器（オペアンプ）は、高利得、
高入力インピーダンスの電圧増幅器である。これらの増
幅器は一般に、２つの入力の電圧差を増幅する。典型的
な応用例では、オペアンプは、フィードバック回路に関
連して用いられる。フィードバック回路は、オペアンプ
／フィードバック・システムの動作特性を制御する。従
って、オペアンプは、多種多様な回路設計の汎用のビル
ディング・ブロックとして用いられる。

【０００３】オペアンプは、同相モード入力レンジ（Ｃ
ＭＩＲ）が最大になる、レール・トゥー・レール・オペ
アンプ（rail-to-rail op-amp）が望ましい。集積回路
（ＩＣ）プロセス・テクノロジの進歩によって、電力の
節約と高速化のために公称供給電圧が低下しているの
で、このファクタはますます重要になる。オペアンプ
は、ｇ_mが一定しており、同相モード入力電圧に左右さ
れないことが望ましい。オペアンプ全体について一定の
ｇ_mを得るため、一定のｇ_mを生じる入力段が必要にな
る。オペアンプの設計に用いられる主たる設計パラメー
タの１つは、利得が１となる周波数（unity gain frequ
ency）である。利得が１となる周波数は、オペアンプ／
フィードバック・システムの周波数応答を求めるために
利用される。オペアンプのこの周波数は、オペアンプの
ｇ_m、つまり、入力段のｇ_mによって決まる。従って、考
えられる同相モード入力電圧レンジにわたってオペアン
プ／フィードバック・システムにとって最適な周波数補
償を得るため、入力段のｇ_mは、考えられる同相モード
入力電圧レンジにわたって一定でなければならない。

【０００４】レール・トゥー・レール・オペアンプのＣ
ＭＩＲにわたって一定のｇ_mを得ようと試みた先行技術
による入力段の欠点の１つは、外部基準電圧を必要とす
るという点にある。このため、入力段に結合される電源
ノイズの量に悪影響が及ぶ。さらに、これら先行技術に
よる回路は非常に複雑になりやすい。この複雑さは、直
接物理的な回路面積の増大、及びコストの上昇につなが
る。

【０００５】

【発明が解決しようとする課題】従って、本発明の目的
は、同相モード入力電圧の全てのレンジにわたってｇ_m
の一定したオペアンプ入力段を提供することにある。本
発明の目的は、オペアンプ全体のｇ_mが最大になるよう
に、入力段のｇ_mを最大にすることにある。本発明の目
的は、低い供給電圧で動作する、最新の集積回路製作技
術の入力段を提供することにある。本発明の目的は、回
路の複雑さを最小限に抑え、入力段に結合する電源ノイ
ズを最小限にとどめるために、外部バイアスまたは基準
電圧を必要としない入力段を提供することにある。

【０００６】

【課題を解決するための手段】本発明によれば、供給レ
ール間のＣＭＩＲにわたってほぼ一定のｇ_mが得られ
る。２つの差動対、すなわち、ｎタイプのチャネル導電
性を備えたエンハンスメント・モード電界効果トランジ
スタ（ＮＭＯＳ）から構成される差動対と、ｐタイプの
チャネル導電性を備えたエンハンスメント・モード電界
効果トランジスタ（ＰＭＯＳ）から構成される差動対
が、同じ差動入力によって駆動される。逆のチャネル導
電性タイプの２つの差動対（すなわち、ＮＭＯＳ及びＰ
ＭＯＳ）を用いることによって、２つの供給レール間に
おけるいかなる同相モード入力電圧についても、少なく
とも一方の差動対が機能していることになる。入力段の
ｇ_mは、これら２つの差動対のｇ_mの和である。各差動対
のｇ_mは、差動対を通るテール電流によって決まる。同
相モード入力電圧が電源電圧に近い場合、差動対の一方
がオフになり始める。この結果、その差動対を流れるテ
ール電流に変化を生じ、これによって、その差動対のｇ
_mが変化する。各差動対は、ｇ_mがレール間のＣＭＩＲに
わたって一定でないので、これら２つの差動対のｇ_mの
和がレール間のＣＭＩＲにわたって一定になるようにす
るために、センス回路要素が設けられている。これらの
センス回路要素は、差動対の一方が同相モード入力電圧
レンジで動作し、ｇ_mが一定でない時に、これを検知
し、もう一方の差動対を通る電流に調整を加えて補償す
る。このフィードバックによって、入力段の総ｇ_mをほ
ぼ一定に保つことができる。

【０００７】センス回路要素はそれぞれ、同相モード入
力電圧を検知するため、ゲートが２つの差動入力に接続
された、少なくとも１対のＮＭＯＳ、または１対のＰＭ
ＯＳトランジスタを備えている。同相モード入力電圧が
供給レールのどちらにも近くない場合、このトランジス
タ対は、テール電流の一部を逆タイプの差動対から分流
させる。同相モード入力電圧が適正な供給レールに接近
すると、これらのセンス・トランジスタ並びに同タイプ
の差動対が停止し始める。これによって、逆タイプの差
動対から分流させられるテール電流の量が減少する。テ
ール電流の分流が減少するので、その逆タイプの差動対
により多くのテール電流を流すことが可能になる。これ
によって、その逆タイプの差動対のｇ_mが、センス・ト
ランジスタと同タイプの差動対が被るｇ_mの損失とほぼ
等しい量だけ増大する。従って、両方の差動対のｇ_mの
和はほぼ一定に保たれる。

【０００８】

【実施例】図１は、１対のセンス・トランジスタだけし
か用いない、相互コンダクタンスが一定の入力段の略図
である。この入力段は、全体が１００で示されている。
入力段１００は、ＮＭＯＳ差動対１０２とＰＭＯＳ差動
対１０４から構成されている。ＮＭＯＳ差動対１０２の
テール電流は、電流源１１０によって、ＮＭＯＳセンス
・トランジスタ対１０６を通る電流を引いて設定され
る。ＮＭＯＳ差動対１０２は、ソースがノードＮＳＲＣ
に接続されたＮＭＯＳトランジスタ１１４及び１１６か
ら構成される。ノードＮＳＲＣも、電流源１０８の一方
の側に接続されている。ＮＭＯＳトランジスタ１１４及
び１１６のゲートはそれぞれ、入力ノードＩＮＮ及びＩ
ＮＰに接続されている。トランジスタ１１４及び１１６
を通るドレイン電流はそれぞれ、図１中にＩＯＮＮ及び
ＩＯＮＰと表示されている。電流ＩＯＮＮ及びＩＯＮＰ
は、入力段１００によって生じる４つの出力電流のうち
の２つである。

【０００９】ＰＭＯＳ差動対１０４は、ソースがノード
ＰＳＲＣに接続されたＰＭＯＳトランジスタ１１８及び
１２０から構成される。ノードＰＳＲＣも、電流源１１
０の一方の側に接続されている。ＰＭＯＳトランジスタ
１１８及び１２０のゲートはそれぞれ、入力ノードＩＮ
Ｎ及びＩＮＰに接続されている。トランジスタ１１８及
び１２０を通るドレイン電流はそれぞれ、図１中にＩＯ
ＰＮ及びＩＯＰＰと表示されている。電流ＩＯＰＰ及び
ＩＯＰＮは、入力段１００によって生じる４つの出力電
流のうちの残りの２つである。

【００１０】ノードＰＳＲＣには、１対のＮＭＯＳセン
ス・トランジスタ１０６も接続されている。これらのセ
ンス・トランジスタはそれぞれ、１２２及び１２４と表
示されている。ＮＭＯＳトランジスタ１２２及び１２４
のドレインは、ノードＰＳＲＣに接続されている。ＮＭ
ＯＳトランジスタ１２２及び１２４のソースは、ノード
Ｎ１に接続されている。ノードＮ１には、電流源１１２
の一方の側も接続されている。ＮＭＯＳトランジスタ１
２２及び１２４のゲートは、それぞれ、入力ノードＩＮ
Ｎ及びＩＮＰに接続されている。トランジスタ１２２及
び１２４は、トランジスタ１１８及び１２０と同じ利得
になるように選択することが可能である。

【００１１】電流源１０８は、ノードＮＳＲＣと負の供
給レールの間に接続される。電流源１１０は、正の供給
レールとノードＰＳＲＣの間に接続される。電流源１１
２は、ノードＮ１と負の供給レールの間に接続される。
ＣＭＯＳプロセスにおいては、当該技術において周知の
ところである電流源の多くの実施例が考えられる。電流
源として利用可能な回路の一例が電流ミラーである。電
流源１０８、１１０、及び１１２は、これら考えられる
多くの実施例のうち任意の手段によって実施可能であ
る。これらは理想の電流源ではないので、導通するよう
にプログラムされた電流を導通することができる電流経
路がなければオフになる。例えば、トランジスタ１２２
と１２４が両方ともオフになると、電流源１１２もオフ
になるはずである。

【００１２】入力段の４つの出力は、電流ＩＯＮＰ、Ｉ
ＯＮＮ、ＩＯＰＰ、及びＩＯＰＮである。オペアンプの
次段によって、これらの電流の和が求められ、出力が生
じる。入力段によって得られた電流の和を求める出力段
は、当該技術において周知のところであり、入力段１０
０とそれらの多くを組み合わせることによって、完全な
オペアンプを得ることが可能である。

【００１３】４つの出力電流の和が求められるので、入
力段のｇ_mは個々の差動対１０２及び１０４からのｇ_mの
和である。差動対のＭＯＳトランジスタが、テール電流
Ｉで飽和している場合、差動対のｇ_mは、次のように示
される。

【００１４】

【数１】

【００１５】Ｋは、下記のように表される定数である。

【００１６】

【数２】

【００１７】ここで、Ｃ_OXは、ゲート領域の単位面積当
たりキャパシタンスであり、μ_sは、導通チャネルにお
けるキャリヤの移動度であり、Ｗ／Ｌは、チャネル領域
の幅対長さ、すなわち、アスペクト比である。Ｋは、ト
ランジスタの所与の設計、プロセス、及び、タイプに関
する定数であるため、差動対のｇ_mは、テール電流のみ
によって決まる。Ｋは、式「Ｋ＝ｋ／２」によって別の
定数ｋと関連づけることが可能である。定数ｋは、デバ
イスの相互コンダクタンス・パラメータとして知られ
る。デバイスの相互コンダクタンス・パラメータは、次
のように表すことも可能である。

【００１８】

【数３】

【００１９】入力ＩＮＰ及びＩＮＮの同相モード電圧が
正の供給レールに近い場合、差動対１０４はオフにな
り、入力段１００のｇ_mは下記のように示される。

【００２０】

【数４】

【００２１】ここで、Ｋ_nは、差動対１０２の上記定数
Ｋである。入力ＩＮＰ及びＩＮＮの同相モード電圧が負
の供給レールに近ければ、差動対１０２及びセンス・ト
ランジスタ対１０６は両方ともオフになる。センス・ト
ランジスタ対１０６がオフになるので、電流源１１０か
らの全電流が、テール電流として差動対１０４に流れる
ことになる。この領域における入力段１００のｇ_mは、
下記によって示される。

【００２２】

【数５】

【００２３】ここで、Ｋ_pは差動対１０４に関する上記
定数Ｋである。Ｃは、電流源１０８を通る電流と電流源
１１０を通る電流を関連づける定数である。Ｋ_p及びＫ_n
は両方とも定数であり、設計によって決まるので、式Ｋ
_p=αＫ_nによって関連づけることができる。ｇ_mはレール
間において一定でなければならないので、これら２つの
ポイントにおけるｇ_mは等しくなければならない。従っ
て、これら２つのポイントにおけるｇ_mを等しくするに
は、以下の式が成り立たなければならない。

【００２４】

【数６】

【００２５】同相モード入力電圧が、どちらの供給レー
ルにも近くない場合、入力段１００のトランジスタは全
てオンになるが、必ずしも電流を通すわけではない。電
流源１１２を引っぱり、その電流をＣ×Iにすることに
よって、電流源１１０からの全電流がセンス・トランジ
スタ１０６に流れる。このため、差動対１０４に電流は
流れない。差動対１０４に電流が流れないので、差動対
１０４が入力段の総ｇ_mに対して影響を及ぼすことはな
い。従って、この領域における入力段の総ｇ_mが式４に
よって表される。

【００２６】要するに、同相モード電圧が負の供給レー
ルから遠い場合、差動対１０４及び１０２、及び、セン
ス・トランジスタ対１０６は、全てオンになる。しか
し、センス・トランジスタ対１０６がオンになるので、
電流源１１２が、電流「Ｃ×I」を導通可能にする。こ
の結果、電流源１１０からの全電流が分流され、センス
・トランジスタ対１０６及び電流源１１２を通って負の
電源に送られる。従って、電流源１１０から生じる電流
には、差動対１０４に流れる分がないので、差動対１０
４のテール電流はゼロになる。差動対１０４は、テール
電流がゼロになるので、入力段の総ｇ_mに対して影響を
及ぼすことはない。

【００２７】同相モード入力電圧が負の供給レールに近
い場合、センス・トランジスタ対１０６はオフになる。
これによって、電流がセンス・トランジスタ対１０６に
流れなくなるので、電流源１１２がオフになる。センス
・トランジスタ１０６に電流が流れないので、電流源１
１０からの全電流が差動対１０４に流れるはずである。
これによって、差動対１０２のオフ時に損失を生じた利
得を補償するのに必要なテール電流が差動対１０４に供
給される。

【００２８】図２は、２対のセンス・トランジスタを利
用した、相互コンダクタンスが一定の入力段の略図であ
る。入力段は、全体が２００で示されている。入力段２
００は、ＮＭＯＳ差動対２０２とＰＭＯＳ差動対２０４
から構成される。ＮＭＯＳ差動対２０２のテール電流
は、電流源２０８の電流から、ＰＭＯＳセンス・トラン
ジスタ２８０を通る電流を引いた値に設定される。ＰＭ
ＯＳ差動対２０４のテール電流は、電流源２１０によっ
て、ＮＭＯＳセンス・トランジスタ２０６を通る電流を
引いて設定される。ＮＭＯＳ差動対２０２は、ソースが
ノードＮＳＲＣに接続されたＮＭＯＳトランジスタ２１
４及び２１６から構成される。ノードＮＳＲＣは、電流
源２０８の一方の側にも接続されている。ＮＭＯＳトラ
ンジスタ２１４及び２１６のゲートはそれぞれ、入力ノ
ードＩＮＮ及びＩＮＰに接続されている。トランジスタ
２１４及び２１６を通るドレイン電流はそれぞれ、図２
中においてＩＯＮＮ及びＩＯＮＰと表示されている。電
流ＩＯＮＮ及びＩＯＮＰは、入力段２００によって生じ
る４つの出力電流のうちの２つである。

【００２９】ノードＮＳＲＣには、１対のＰＭＯＳセン
ス・トランジスタ２８０も接続されている。これらのセ
ンス・トランジスタはそれぞれ、２８２及び２８４と表
示されている。ＰＭＯＳトランジスタ２８２及び２８４
のドレインはノードＮＳＲＣに接続されている。ＰＭＯ
Ｓトランジスタ２８２及び２８４のソースはノードＰ１
に接続されている。ノードＰ１には電流源２８６の一方
の側も接続されている。ＰＭＯＳトランジスタ２８２及
び２８４のゲートはそれぞれ、入力ノードＩＮＮ及びＩ
ＮＰに接続されている。

【００３０】ＰＭＯＳ差動対２０４は、ソースがノード
ＰＳＲＣに接続されたＰＭＯＳトランジスタ２１８及び
２２０から構成される。ノードＰＳＲＣは、電流源２１
０の一方の側にも接続されている。ＰＭＯＳトランジス
タ２１８及び２２０のゲートはそれぞれ、入力ノードＩ
ＮＮ及びＩＮＰに接続されている。トランジスタ２１８
及び２２０を通るドレイン電流はそれぞれ、図２中にお
いてＩＯＰＮ及びＩＯＰＰと表示されている。電流ＩＯ
ＰＰ及びＩＯＰＮは、入力段２００によって生じる４つ
の出力電流のうちの残りの２つである。

【００３１】ノードＰＳＲＣには、１対のＮＭＯＳセン
ス・トランジスタ対２０６も接続されている。これらセ
ンス・トランジスタはそれぞれ、図２中において２２２
及び２２４と表示されている。ＮＭＯＳトランジスタ２
２２及び２２４のドレインはノードＰＳＲＣに接続され
ている。ＮＭＯＳトランジスタ２２２及び２２４のソー
スはノードＮ１に接続されている。ノードＮ１には、電
流源２１２の一方の側も接続されている。ＮＭＯＳトラ
ンジスタ２２２及び２２４のゲートはそれぞれ、入力ノ
ードＩＮＮ及びＩＮＰに接続されている。

【００３２】電流源２０８は、ノードＮＳＲＣと負の供
給レールの間に接続される。電流源２１０は、正の供給
レールとノードＰＳＲＣの間に接続される。電流源２１
２は、ノードＮ１と負の供給レールの間に接続される。
電流源２８６は、正の供給レールとノードＰ１の間に接
続される。ＣＭＯＳプロセスにおいては、当該技術にお
いて周知のところである電流源の多くの実施例が考えら
れる。電流源２０８、２１０、２１２、及び２８６は、
これら考えられる多くの実施例のうち任意の手段によっ
て実施可能である。これらは理想の電流源ではないの
で、導通するようにプログラムされた電流を導通するこ
とができる電流経路がなければオフになる。例えば、ト
ランジスタ２８２と２８４が両方ともオフになると、電
流源２８６もオフにならなければならない。

【００３３】入力段の４つの出力は、電流ＩＯＮＰ、Ｉ
ＯＮＮ、ＩＯＰＰ、及び、ＩＯＰＮである。オペアンプ
の次段によってこれらの電流の和が求められ、出力され
る。入力段によって得られた電流の和を求める出力段は
当該技術において周知のところであり、入力段２００と
それらの多くを組み合わせることによって、完全なオペ
アンプを得ることができる。

【００３４】電流源２０８、２８６、２１０、及び２１
２を通る電流は全て一定しているので、これら電流源の
電流値を互いに倍数の関係にすることが可能である。電
流源２０８を通る電流がＩの場合、電流源２８６、２１
０、及び、２１２を通る電流は、それぞれ、Ｂ×I、Ｃ
×I、及び、Ｄ×Iという関係にすることが可能である。
差動対２０２がオフの場合のｇ_mと差動対２０４がオフ
の場合のｇ_mを等しくすることによって、式６（すなわ
ち、Ｃ＝１／α）がもう１度導き出される。差動対２０
２と差動対２０４のいずれかがオフの場合のｇ_mと、差
動対２０２と２０４の両方、及び、センス・トランジス
タ対２０６と２８０の両方の対がオンの場合のｇ_mを等
しくすることによって、下記の式を導き出すことが可能
である。

【００３５】

【数７】

【００３６】Ｂ＝０の場合、Ｄ＝１／αになる点に留意
されたい。この場合は、図１の回路に相当する。Ｂ＝１
の場合、Ｄ＝０になる点にも留意されたい。この場合
は、ＮＭＯＳセンス・トランジスタ対２０６の除去に相
当する。このように、本発明は、１対のＮＭＯＳセンス
・トランジスタ、または、１対のＰＭＯＳセンス・トラ
ンジスタ、または、１対のＮＭＯＳと１対のＰＭＯＳに
よる２対のセンス・トランジスタによって実施すること
が可能である。

【００３７】図２の回路の動作を説明するため、回路
が、α＝１、または、代わりに、Ｋ_p= Ｋ_n =Ｋ_xになる
ように設計されているものと仮定する。α＝１を式６に
代入すると、結果はＣ＝１になる。さらに、Ｂ＝0.75と
仮定すると、式７からＤ＝0.75になる。同相モード入力
電圧が供給レールに近いと仮定すると、一方の差動対及
び１組のセンス・トランジスタがオフになるので、下記
の式が得られる。

【００３８】

【数８】

【００３９】同相モード入力電圧が、供給レールに近く
なければ、差動対２０２及び２０４が両方ともオンにな
り、センス・トランジスタ対２０６及び２８０が両方と
もオンになる。この場合、ｇ_mは以下のようになる。

【００４０】

【数９】

【００４１】このｇ_mが式８で計算されるのと同じｇ_mで
ある点に留意されたい。

【００４２】これらの数を利用すると、入力段の動作
は、次のように説明することができる。同相モード入力
電圧が負の供給電圧に近い場合、ＮＭＯＳ差動対２０２
はオフになるので、回路の総ｇ_mに対して貢献しない。
このことによるｇ_mの損失を埋め合わせるため、さらに
多くの電流がＰＭＯＳ差動対２０４に通されので、総ｇ
_mに対していっそう貢献する。これは、差動対２０２が
オフの場合にはいつでもオフになる、１対のＮＭＯＳセ
ンス・トランジスタ２０６によって実施される。ＮＭＯ
Ｓセンス・トランジスタ２０６がオフになると、別様で
あればこのトランジスタを通ったであろう電流が、強制
的にＰＭＯＳ差動対２０４に流される。ＮＭＯＳセンス
・トランジスタ２０６にそのON時に流れる電流は電流源
２１２によって設定され、また、その電流は、ＮＭＯＳ
差動対２０２のオフ時に生じる総ｇ_mの損失量だけＰＭ
ＯＳ差動対２０４のｇ_mを押し上げるのに必要な電流量
に一致するように選択される。

【００４３】同様に、同相モード入力電圧が正の供給電
圧に近い場合、ＰＭＯＳ差動対２０４はオフになるの
で、回路の総ｇ_mに影響を及ぼすことはない。このこと
によるｇ_mの損失を補償するためにさらに多くの電流が
ＮＭＯＳ差動対２０２に流れるので、総ｇ_mに対してい
っそう貢献する。これは、差動対２０４がオフの場合に
はいつでもオフになる、１対のＰＭＯＳセンス・トラン
ジスタ２８０によって実施される。ＰＭＯＳセンス・ト
ランジスタ２０８がオフになると、別様であればこのト
ランジスタを通ったであろう電流が強制的にＮＭＯＳ差
動対２０２に流される。ＰＭＯＳセンス・トランジスタ
２８０にそのオン時に流れる電流は電流源２８６によっ
て設定され、また、その電流は、ＰＭＯＳ差動対２０４
のオフ時に生じる総ｇ_mの損失量だけＮＰＭＯＳ差動対
２０２のｇ_mを押し上げるのに必要な電流量に一致する
ように選択される。

【００４４】同相モード入力電圧がいずれの供給電圧に
も近くない場合、差動対２０２及び２０４は両方とも総
ｇ_mに影響を及ぼす。従って、センス・トランジスタ２
８０及び２０６を流れる電流全てを供給するように、さ
らにそれに加えて、差動対２０２及び２０４のｇ_mの和
が一方の差動対だけの動作時における上述の総ｇ_mに相
当する総ｇ_mに等しくなるようにするのに十分な電流が
差動対２０２及び２０４に流れるように、電流源２０８
及び２１０によって供給される電流量が選択される。

【００４５】センス・トランジスタ２８０及び２０６の
アスペクト・レシオは、それぞれが差動対２０２、２０
４に等しい利得になるように選択することができる。代
わりに、センス・トランジスタ２８０及び２０６のアス
ペクト・レシオは、同相モード入力電圧が、一方の差動
対だけしか動作していない状態と両方の差動対が動作し
ている状態との間の遷移領域にある時のｇ_mの変動を最
小限に抑えるように選択することが可能である。一度他
の回路パラメータが選択されると、シミュレーション及
び／または試行錯誤によって、遷移領域におけるｇ_mの
変動を最小限に抑えるセンス・トランジスタ対２８０及
び２０６のサイズを選択することが可能である。

【００４６】云うまでもなく、請求の範囲に記載の発明
は、望ましい実施例に限定されるものではなく、本発明
の概念の範囲及び精神内にある他の修正及び変更を包含
するものである。例えば、ＮＭＯＳ及びＰＭＯＳトラン
ジスタの代わりに、それぞれ、ＮＰＮ及びＰＮＰバイポ
ーラ・トランジスタを用いることも可能である。

【００４７】〔実施態様〕なお、本発明の実施態様の例
を以下に示す。

【００４８】〔実施態様１〕１対の差動入力（ＩＮＮ、
ＩＮＰ）と、前記１対の差動入力に結合されたＮＭＯＳ
差動対（１０２）と、前記１対の差動入力に結合されて
おり、第１のＰＭＯＳテール電流をも有するＰＭＯＳ差
動対（１０４）と、前記１対の差動入力に結合されてお
り、その導通時には、ＮＭＯＳセンス電流を導通し、こ
れによって、前記第１のＰＭＯＳテール電流を第２のＰ
ＭＯＳテール電流に減少させる１対のＮＭＯＳセンス・
トランジスタ（１０６）とを設けて成る増幅器入力段。

【００４９】〔実施態様２〕前記ＮＭＯＳセンス電流
が、前記第１のＰＭＯＳテール電流にほぼ等しいことを
特徴とする、実施態様１に記載の増幅器入力段。

【００５０】〔実施態様３〕前記ＮＭＯＳ差動対（１０
２）がＮＭＯＳテール電流を有することと、前記ＰＭＯ
Ｓ差動対（１０４）がそれぞれ、ＰＭＯＳデバイス相互
コンダクタンス・パラメータを備えた２つのＰＭＯＳト
ランジスタ（１１８、１２０）を備えていることと、前
記ＮＭＯＳ差動対（１０２）がそれぞれ、ＮＭＯＳデバ
イス相互コンダクタンス・パラメータを備えた、２つの
ＮＭＯＳトランジスタ（１１４、１１６）を備えること
と、前記第１のＰＭＯＳテール電流に前記ＰＭＯＳデバ
イス相互コンダクタンス・パラメータを掛けた値が、前
記ＮＭＯＳテール電流に前記ＮＭＯＳデバイス相互コン
ダクタンス・パラメータを掛けた値にほぼ等しいことを
特徴とする、実施態様１または実施態様２に記載の増幅
器入力段。

【００５１】〔実施態様４〕１対の差動入力と、前記１
対の差動入力に結合されたＰＭＯＳ差動対と、前記１対
の差動入力に結合されており、また、第１のＮＭＯＳテ
ール電流をも有するＮＭＯＳ差動対と、前記１対の差動
入力に結合されており、その導通時にはＰＭＯＳセンス
電流を導通し、これによって、前記第１のＮＭＯＳテー
ル電流を第２のＮＭＯＳテール電流に減少させる１対の
ＰＭＯＳセンス・トランジスタとを設けて成る増幅器入
力段。

【００５２】〔実施態様５〕前記ＰＭＯＳセンス電流が
前記第１のＮＭＯＳテール電流とほぼ等しいことを特徴
とする、実施態様４に記載の増幅器入力段。

【００５３】〔実施態様６〕前記ＰＭＯＳ差動対がＰＭ
ＯＳテール電流を有することと、前記ＮＭＯＳ差動対が
それぞれ、ＮＭＯＳデバイス相互コンダクタンス・パラ
メータを備えた２つのＮＭＯＳトランジスタを備えるこ
とと、前記ＰＭＯＳ差動対がそれぞれ、ＰＭＯＳデバイ
ス相互コンダクタンス・パラメータを備えた２つのＰＭ
ＯＳトランジスタを備えることと、前記第１のＮＭＯＳ
テール電流に前記ＮＭＯＳデバイス相互コンダクタンス
・パラメータを掛けた値が、前記ＰＭＯＳテール電流に
前記ＰＭＯＳデバイス相互コンダクタンス・パラメータ
を掛けた値にほぼ等しいことを特徴とする、実施態様４
または実施態様５に記載の増幅器入力段。

【００５４】〔実施態様７〕１対の差動入力（ＩＮＮ、
ＩＮＰ）と、前記１対の差動入力に結合されており、さ
らに、第１のＮＭＯＳテール電流及び第２のＮＭＯＳテ
ール電流を有するＮＭＯＳ差動対（２０２）と、前記１
対の差動入力に結合されており、さらに、第１のＰＭＯ
Ｓテール電流及び第２のＰＭＯＳテール電流を有するＰ
ＭＯＳ差動対（２０４）と、前記１対の差動入力に結合
されており、その導通時にはＮＭＯＳセンス電流を導通
し、これによって前記第１のＰＭＯＳテール電流から前
記第２のＰＭＯＳテール電流に減少させる、１対のＮＭ
ＯＳセンス・トランジスタ（２０６）と、前記１対の差
動入力に結合されており、その導通時にはＰＭＯＳセン
ス電流を導通し、これによって前記第１のＮＭＯＳテー
ル電流から前記第２のＮＭＯＳテール電流に減少させ
る、１対のＰＭＯＳセンス・トランジスタ（２８０）と
を設けて成る増幅器入力段。

【００５５】〔実施態様８〕前記ＰＭＯＳ差動対（２０
４）が、それぞれＰＭＯＳデバイス相互コンダクタンス
・パラメータを備えた２つのＰＭＯＳトランジスタ（２
１８、２２０）を備えることと、前記ＮＭＯＳ差動対
（２０２）が、それぞれＮＭＯＳデバイス相互コンダク
タンス・パラメータを備えた２つのＮＭＯＳトランジス
タ（２１４、２１６）を備えることと、前記第１のＰＭ
ＯＳテール電流に前記ＰＭＯＳデバイス相互コンダクタ
ンス・パラメータを掛けた値が、前記第１のＮＭＯＳテ
ール電流に前記ＮＭＯＳデバイス相互コンダクタンス・
パラメータを掛けた値にほぼ等しいことを特徴とする、
実施態様７に記載の増幅器入力段。

【００５６】〔実施態様９〕α、Ｂ、Ｃ、及び、Ｄが定
数であることと、前記ＰＭＯＳ差動対（２０４）が、そ
れぞれＰＭＯＳデバイス相互コンダクタンス・パラメー
タを備えた２つのＰＭＯＳトランジスタ（２１８、２２
０）を備えることと、前記ＮＭＯＳ差動対（２０２）
が、それぞれＮＭＯＳデバイス相互コンダクタンス・パ
ラメータを備えた２つのＮＭＯＳトランジスタ（２１
４、２１６）を備えることと、前記第１のＮＭＯＳテー
ル電流がＩに等しいことと、前記ＰＭＯＳセンス電流が
Ｂ×Iに等しいことと、前記ＰＭＯＳテール電流がＣ×I
に等しいことと、前記ＮＭＯＳセンス電流がＤ×Iに等
しいことと、前記定数αが、前記ＰＭＯＳデバイス相互
コンダクタンス・パラメータを前記ＮＭＯＳデバイス相
互コンダクタンス・パラメータで割った値にほぼ等しい
ことと、前記定数Ｃが、１／αにほぼ等しいことと、前
記定数Ｄが、式

【数１０】によって前記定数Ｂと実質的に関連づけられ、ここにお
いて、０≦Ｂ≦１であることを特徴とする、実施態様７
に記載の増幅器入力段。

【００５７】

【発明の効果】以上詳細に説明したように、本発明によ
れば、同相モード入力電圧の全てのレンジにわたってｇ
_mが一定のオペアンプの入力段を提供することができ
る。また、オペアンプ全体のｇ_mが最大になるように、
入力段のｇ_mを最大にすることができる。さらに、低い
供給電圧で動作する、最新の集積回路制作技術による入
力段を提供することができる。さらに、回路の複雑さを
最小限に抑え、入力段に結合する電源ノイズを最小限に
とどめるために、外部バイアスまたは基準電圧を必要と
しない入力段を提供することができる。

【図面の簡単な説明】

【図１】１対のＮＭＯＳセンス・トランジスタを備え
た、相互コンダクタンスが一定の入力段の略図である。

【図２】１対のＮＭＯＳセンス・トランジスタと１対の
ＰＭＯＳセンス・トランジスタを備えた、相互コンダク
タンスが一定の入力段の略図である。

【符号の説明】

１００入力段１０２ＮＭＯＳ差動対１０４ＰＭＯＳ差動対１０６ＮＭＯＳセンス・トランジスタ１０８電流源１１０電流源１１２電流源１１４ＮＭＯＳトランジスタ１１６ＮＭＯＳトランジスタ１１８ＰＭＯＳトランジスタ１２０ＰＭＯＳトランジスタ１２２ＮＭＯＳトランジスタ１２４ＮＭＯＳトランジスタ２００入力段２０２ＮＭＯＳ差動対２０４ＰＭＯＳ差動対２０６ＮＭＯＳセンス・トランジスタ２０８電流源２１０電流源２１２電流源２１４ＮＭＯＳトランジスタ２１６ＮＭＯＳトランジスタ２１８ＰＭＯＳトランジスタ２２０ＰＭＯＳトランジスタ２２２ＮＭＯＳトランジスタ２２４ＮＭＯＳトランジスタ２８０ＰＭＯＳセンス・トランジスタ２８２ＰＭＯＳトランジスタ２８４ＰＭＯＳトランジスタ２８６電流源

Claims

【特許請求の範囲】

【請求項１】１対の差動入力と、前記１対の差動入力に結合されたＮＭＯＳ差動対と、前記１対の差動入力に結合されており、第１のＰＭＯＳ
テール電流をも有するＰＭＯＳ差動対と、前記１対の差動入力に結合されており、その導通時に
は、ＮＭＯＳセンス電流を導通し、これによって、前記
第１のＰＭＯＳテール電流を第２のＰＭＯＳテール電流
に減少させる１対のＮＭＯＳセンス・トランジスタとを
設けて成る増幅器入力段。