JP2005173905A

JP2005173905A - 基準電源回路

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Inventors: Masaharu Wada; 政春和田
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Abstract

【課題】基準電源回路のサイズを縮小でき、出力電圧又は出力電流のばらつきが少なく、しかも安定な動作が困難であった。
【解決手段】第１のダイオードD1と第１の電流源P2は第１の電位VSSと第２の電位VDDの間に接続される。第１のダイオードと異なるサイズの第２のダイオードD2と、第１の抵抗Ｒ１と、第２の電流源P1は第１、第２の電位の間に接続される。第２の抵抗R2は第１の抵抗と第２のＰＮジャンクションに並列接続される。差動増幅器AMPは、第１の電流源P2と第１のＰＮジャンクションの間の電位を反転入力とし、第２の電流源と第１の抵抗との接続点の電位を非反転入力とし、これら反転入力と非反転入力の電位差により前記第１、第２、第３の電流源P2、P1、P3を制御する。
【選択図】図１

Description

本発明は、例えば半導体装置に適用され、基準電流や基準電圧を発生する基準電源回路に関する。

半導体装置は、基準電流や基準電圧を発生する基準電源回路を有している。この基準電源回路は、例えばＢＧＲ（Band Gap Reference）回路を用いて構成されている。また、近時、半導体装置の電源は低電圧化されており、電源電圧が１．２５Ｖ以下でも動作可能な半導体装置が開発されている（例えば、特許文献１参照）。

図１７は、従来の基準電圧発生回路の一例を示している。図１７において、差動増幅回路ＡＭＰの出力電圧ＰＧＴはＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）Ｐ１、Ｐ２のゲートに供給される。この差動増幅器ＡＭＰは、接続ノードＩＮＰの電位と、接続ノードＩＮＮの電位が等しくなるように、ＰＭＯＳトランジスタＰ１とＰ２を制御する。このとき、抵抗ＲＡに流れる電流をＩＡ、ダイオードＤ２の両端の電位差をＶＡ、抵抗ＲＢ、ＲＢの両端の電位差をそれぞれＶＡ’とすると、式（１）に示すようになる。

ＶＡ’＝ＲＡ・ＩＡ＋ＶＡ …（１）
ダイオードの電流、電圧は、式（２）（３）に示す通りである。

Ｉ＝Ｉ_Ｓ・expｑＶ／ｋＴ …（２）
Ｖ＝Ｖo・ｌｎ（Ｉ／Ｉ_Ｓ）（Ｖo＝ｋＴ／ｑ） …（３）
但し、Ｉ_Ｓ：逆方向飽和電流、ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電子電荷
式（３）を用いて、式（１）を変形すると、電流ＩＡの温度特性は式（４）のように表される。

ＩＡ＝Ｖo／ＲＡ・ｌｎ（Ｉ_ＳＡ／Ｉ_ＳＢ） …（４）
ここで、Ｉ_ＳＡ、Ｉ_ＳＢは、ダイオードＤ２、Ｄ１の逆方向飽和電流である。式（４）より、電流ＩＡの温度特性は、式（５）に示すようになる。

ｄＩＡ／ｄＴ＝ｋ／（ＲＡ・ｑ）・ｌｎＩ_ＳＡ／Ｉ_ＳＢ＞０ …（５）
また、抵抗ＲＢ、電流ＩＢと抵抗ＲＢの両端の電位差ＶＡ’の関係は式（６）に示すようになる。

ＶＡ’＝ＲＢ・ＩＢ
ＩＢ＝ＶＡ’／ＲＢ …（６）
式（６）より、抵抗ＲＢに流れる電流ＩＢの温度特性は、式（７）に示すようになる。

ｄＩＢ／ｄＴ＝１／ＲＢ・ｄＶＡ’／ｄＴ＜０ …（７）
このとき、式（８）のようにＩＡとＩＢの温度に対する変化の和が相殺するように回路条件を選択すれば、温度依存性の小さい電流源が生成される。

（ｄＩＡ／ｄＴ）＋（ｄＩＢ／ｄＴ）＝０ …（８）
例えばダイオードＤ２、Ｄ１のサイズの比率を１００：１にすると、抵抗ＲＢ：ＲＡの比率は次のように求められる。すなわち、
ＲＢ／ＲＡ＝（ｑ／ｋ・ｄＶＡ’／ｄＴ）／ｌｎ（Ｉ_ＳＡ／Ｉ_ＳＢ）
ここで、各パラメータの数値は、次のようである。

ｑ＝１．６ｅ^−１９（Ｃ）、ｋ＝１．３８ｅ^−２３（Ｊ／Ｋ）、
ｄＶＡ’／ｄＴ＝−２（ｍＶ）、ｌｎ（Ｉ_ＳＡ／Ｉ_ＳＢ）＝ｌｎ（１００）＝４．６
このため、抵抗ＲＢ，ＲＡの比は式（９）となる。

ＲＢ／ＲＡ＝２３／４．６＝５ …（９）
式（９）より、抵抗ＲＢ：ＲＡの比率は約５：１になる。

上記ダイオードのサイズの比率と、抵抗値の比率により、図１７に示す回路を構成すると、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３は温度依存性の小さい電流源として機能する。ＰＭＯＳトランジスタＰ３と接地間に所要の抵抗ＲＣを接続することにより、温度依存性の小さい出力電圧ＶＲＥＦを生成できる。

しかし、差動増幅器ＡＭＰの入力段を構成する図示せぬトランジスタ対のばらつき（ミスマッチ）や、ミラー接続されたＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３のばらつき、ダイオードや抵抗の特性ばらつきによって、出力電圧ＶＲＥＦもばらつく。
特開平１１−４５１２５号公報

ところで、上記出力電圧ＶＲＥＦのばらつきを小さくするため、抵抗ＲＡ、ＲＢ、ダイオードＤ１、Ｄ２、トランジスタＰ１、Ｐ２、Ｐ３等のサイズを大きくし、各素子のばらつきを小さくする方法がとられる。しかし、この方法は、各素子のサイズを大きくしているため、第１の問題として、回路全体のサイズも大きくなり、製造コストが高騰する。特に、ダイオードＤ１と抵抗ＲＢのサイズが回路全体のサイズを規定するため、これらのサイズを削減する必要がある。

また、差動増幅器ＡＭＰの入力段を構成するトランジスタ対のサイズを大きくすると、負帰還回路の寄生容量が増大し、位相余裕が小さくなる。このため、第２の問題として回路の安定性が悪くなる。

さらに、図１８は、図１７に示す回路の電圧電流特性を示している。図１８において、曲線ＣＡ’は直列接続された抵抗ＲＡ、ダイオードＤ２に、抵抗ＲＢを並列接続して構成された回路の電圧電流特性を示し、曲線ＣＢ’はダイオードＤ１と抵抗ＲＢの並列接続された回路の電流電圧特性を示している。

図４（ｂ）、図５（ｂ）は２つの曲線ＣＡ’、ＣＢ’の交点部分を拡大して示している。差動増幅器ＡＭＰの入力段を構成するトランジスタ対が閾値電圧のばらつきを有している場合、曲線ＣＡ’、ＣＢ’は、図４（ｂ）、図５（ｂ）に示す破線ＣＡ１’ＣＡ２’、ＣＢ１’、ＣＢ２’に示すようにずれた状態と等価となる。このとき、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，の電流値は、本来の電流値ＣＩ’に対して、破線ＣＩＡ１’、ＣＩＡ２’，ＣＩＢ１’，ＣＩＢ２’の特性に変化する。このとき曲線ＣＡ’とＣＢ’の交わる角度が小さいほど、出力の電流値のばらつきは大きくなる。

特に、抵抗をダイオードと並列に接続することにより、両曲線の交点の角度が小さくなる。このため、第３の問題として、この回路は、並列接続された抵抗とダイオードを用いていない回路と比べて、出力電圧又は出力電流のばらつきが大きい。

さらに、差動増幅器ＡＭＰは、一般に、ＮＭＯＳトランジスタ対のゲートに入力電圧が供給される。このような構成の差動増幅器は、温度が上昇し、ダイオードの順方向電圧が小さくなった場合、ＮＭＯＳトランジスタ対のソース電位が低下し、電流を制御するＮＭＯＳトランジスタ（例えば図１５のＮ３）のドレイン電位が十分でなくなる。その結果、第４の問題として、ＮＭＯＳトランジスタ対に入力電圧が供給される差動増幅器を用いた場合、高温において、回路が動作しなくなるおそれがある。

また、図１９に示すような構成の電流加算形の基準電圧生成回路も開発されている。しかし、この回路も、図１７に示す回路と同様の課題を有し、しかも、回路を構成する素子数が多くなるという課題を有している。

本発明は、上記課題を解決するためになされたものであり、その目的とするところは、回路のサイズを縮小でき、出力電圧又は出力電流のばらつきが少なく、しかも安定な動作が可能な基準電源回路を提供しようとするものである。

本発明の基準電源回路は、上記課題を解決するため、第１の電位にＮ型の半導体領域が接続された第１のＰＮジャンクションと、前記第１の電位にＮ型の半導体領域が接続され、前記第１のＰＮジャンクションと異なるサイズの第２のＰＮジャンクションと、第２の電位と前記第１のＰＮジャンクションのＰ型半導体領域との間に接続された第１の電流源と、前記第２のＰＮジャンクションのＰ型半導体領域に一端が接続された第１の抵抗素子と、前記第１の抵抗素子と前記第２のＰＮジャンクションに並列接続された第２の抵抗素子と、前記第１の抵抗素子の他端と前記第２の電位との間に挿入された第２の電流源と、前記第２の電位と出力端との間に接続された第３の電流源と、前記第１の電流源と第１のＰＮジャンクションの間の電位を反転入力とし、前記第２の電流源と前記第１の抵抗素子との接続点の電位を非反転入力とし、これら反転入力と非反転入力の電位差により前記第１、第２、第３の電流源を制御する差動増幅器とを具備している。

さらに、本発明の基準電源回路は、第１の電位にＮ型の半導体領域が接続された第１のＰＮジャンクションと、前記第１の電位にＮ型の半導体領域が接続され、前記第１のＰＮジャンクションと異なるサイズの第２のＰＮジャンクションと、前記第２のＰＮジャンクションのＰ型半導体領域に一端が接続された第１の抵抗素子と、前記第１の抵抗素子と前記第２のＰＮジャンクションに並列接続された第２の抵抗素子と、第２の電位と出力端との間に接続された電流源と、前記第１のＰＮジャンクションに流れる電流を前記第１、第２の抵抗及び前記第２のＰＮジャンクションにミラーし、前記第１、第２の抵抗及び前記第２のＰＮジャンクションに流れる電流に応じて前記電流源を制御するミラー回路とを具備している。

本発明によれば、回路のサイズを縮小でき、出力電圧又は出力電流のばらつきが少なく、しかも安定な動作が可能な基準電源回路を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。尚、各図において、同一部分には同一符号を付している。

図１は、第１の実施形態を示すものであり、基準電圧生成回路の例を示している。図１において、ＰＮジャンクションを有するダイオードＤ１とＰＭＯＳトランジスタＰ２は、接地電位ＶＳＳ（第１の電位）が供給される接地ノード（ＶＳＳノード）と電源電位ＶＤＤ（第２の電位）が供給される電源ノード（ＶＤＤノード）との間に直列接続されている。また、ＰＮジャンクションを有するダイオードＤ２と、抵抗Ｒ１、及びＰＭＯＳトランジスタＰ１は、ＶＳＳノードとＶＤＤノードとの間に直列接続されている。また、抵抗Ｒ３とＰＭＯＳトランジスタＰ３は、ＶＳＳノードとＶＤＤノードとの間に直列接続されている。抵抗Ｒ１とＰＭＯＳトランジスタＰ１の接続ノードとＶＳＳノードとの間には抵抗Ｒ２が接続されている。抵抗Ｒ１とＰＭＯＳトランジスタＰ１の接続ノードＩＮＰは、差動増幅器ＡＭＰの非反転入力端に接続され、ダイオードＤ１とＰＭＯＳトランジスタＰ２の接続ノードＩＮＮは差動増幅器ＡＭＰの反転入力端に接続されている。この差動増幅器ＡＭＰの出力端ＰＧＴは、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３のゲートに接続される。ＰＭＯＳトランジスタＰ３と抵抗Ｒ３の接続ノードは出力ノードであり、この出力ノードから基準電圧ＶＲＥＦが出力される。ここで、第２の電源電位ＶＤＤは、例えば１．０Ｖであり、基準電圧ＶＲＥＦは、抵抗Ｒ３の抵抗値に応じて０からＶＤＤ−Ｖｄｓｐまで自由に設定できる。ここでのＶｄｓｐはＰＭＯＳトランジスタＰ３のドレイン−ソース電圧である。

図２は、第１の実施形態の原理を説明するための図である。図２は、図１９に示す回路の差動増幅器ＡＭＰＡとＡＭＰＢ、ダイオードＤ１とＤ１’、抵抗Ｒ４、ダイオードＤ３の並列回路と抵抗Ｒ５、ＰＭＯＳトランジスタＰ９とＰ９′、Ｐ８とＰ１０、Ｐ１１とＰ１２を各々重ね合わせの原理で重ねた回路である。

図２において、図１と同一部分には同一符号を付している。ここで、ダイオードＤ１、Ｄ１’、Ｄ２のサイズの関係を例えばＤ２＝ｎＤ１、Ｄ１’＝ｍＤ１とする。図１９に示す回路の構成より、ダイオードＤ１とＤ２には電流Ｉ１が流れ、ダイオードＤ１’と抵抗Ｒ２には、電流Ｉ２が流れている。

ダイオードＤ１の両端の電位差をＶとすると、ダイオードＤ１の電流電圧特性は、式（１１）（１２）のようになる。

Ｉ１＝Ｉ_Ｓ・exp（ｐＶ／ｋＴ） …（１１）
Ｖ=（ｋＴ／ｑ）・ｌｎ（Ｉ１／Ｉ_Ｓ） …（１２）
抵抗Ｒ１とダイオードＤ２の両端電圧Ｖは式（１３）のようになる。

Ｖ=Ｒ１・Ｉ１＋ｋＴ／ｑ・ｌｎ（Ｉ１／(ｎ・Ｉ_Ｓ）） …（１３）
電圧Ｖが等しいため、式（１２）と（１３）から
Ｒ１・Ｉ１＋（ｋＴ／ｑ）・ｌｎ（Ｉ１／（ｎ・Ｉ_Ｓ））
＝（ｋＴ／ｑ）・ｌｎ（Ｉ１／Ｉ_Ｓ） …（１４）
Ｒ１・Ｉ１＝（ｋＴ／ｑ）・ｌｎ（ｎ・Ｉ_Ｓ／Ｉ_Ｓ） …（１５）
Ｉ１＝（ｋＴ／（ｑ・Ｒ１））・ｌｎ（ｎ・Ｉ_Ｓ／Ｉ_Ｓ） …（１６）
ダイオードＤ１’のサイズは、ダイオードＤ１のサイズのｍ倍であるため、ダイオードＤ１’に流れる電流は、ｍ・Ｉ１である。ダイオードＤ１’と抵抗Ｒ２に同じ電流Ｉ２を流しているため、
Ｒ２・ｍ・Ｉ１＝Ｖ …（１７）
Ｉ１＝Ｖ／（Ｒ２・ｍ） …（１８）
Ｉ２＝ｍ・Ｉ１ …（１９）
ＰＭＯＳトランジスタＰ２、Ｐ１が流す電流はＩ１＋Ｉ２であるため、
式（１６）と（１９）より式（２０）が成立する。

Ｉ１＋Ｉ２＝（ｋＴ／ｑＲ１）ｌｎ（ｎ・Ｉ_Ｓ／Ｉ_Ｓ）＋ｍ・Ｉ１ …（２０）
Ｉ１＋Ｉ２＝（ｋＴ／ｑＲ１）ｌｎ（ｎ・Ｉ_Ｓ／Ｉ_Ｓ）＋Ｖ／Ｒ２ …（２１）
式（２１）を温度で微分すると式（２１）の右辺は式（２２）となる。

（ｋ／（ｑ・Ｒ１））・ｌｎ（ｎ）＋（ｄＶ／ｄＴ）／Ｒ２ …（２２）
ここで、ＰＮジャンクションの温度特性（ｄＶ／ｄＴ）は負である。このため、式（２２）がゼロになるｎ、Ｒ１、Ｒ２の組み合わせによりＩ１＋Ｉ２の温度特性が無くなる。

（ｋ／（ｑ・Ｒ１））・ｌｎ（ｎ）＋（ｄＶ／ｄＴ）／Ｒ２＝０ …（２３）
Ｒ２・ｌｎ（ｎ）／Ｒ１＝−（ｄＶ／ｄＴ）・ｑ／ｋ …（２４）
式（２４）の（ｄＶ／ｄＴ）はダイオードＤ１＋Ｄ１’の温度特性である。

また、ダイオードＤ１とＤ１’は（１＋ｍ）のダイオードＤ１と見なすことができる。ここで、ｍ＝１でも式（２４）は成立する。このとき２つのダイオードを１つとみなし図２を図１に変形することができる。

上記第１の実施形態によれば、図１に示す回路において、ダイオードＤ１とダイオードＤ２のサイズの比率を保持すれば、温度特性も変化しない。よって、この回路はダイオードＤ１とＤ２のサイズを図１７に示す回路の半分のサイズで構成できる。例えば図１７に示す回路において、ダイオードＤ１とＤ２のサイズの比が１：１００である場合、図１に示す回路の場合、ダイオードＤ１とＤ２のサイズの比を１：約５０とすることが可能である。

また、図１に示す回路は、図１７に示す２つの抵抗ＲＢの一方を削除できる。したがって、抵抗のサイズもほぼ半分にできる。

図３は、図１に示す接続ノードＩＮＮ、ＩＮＰの電圧電流特性を示している。図１に示すように、ダイオードＤ１に並列接続される抵抗を削除した場合、図３に示すように、接続ノードＩＮＰと接続ノードＩＮＮの動作曲線ＣＡ、ＣＢは、交点での交わる角度が、図１８に示す従来の回路の動作曲線ＣＡ’、ＣＢ’と比べて大きくなる。このため、図４（ａ）、図５（ａ）に示すように、差動増幅器ＡＭＰの入力段を構成するＮＭＯＳトランジスタの閾値電圧にばらつきが生じた場合においても、差動増幅器ＡＭＰの出力電圧により制御されるＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３の出力電流ＣＩの誤差ＣＩＡ１、ＣＩＡ２、ＣＩＢ１、ＣＩＢ２を小さくできる。したがって、安定な基準電圧ＶＲＥＦを発生することができる。

（第２の実施形態）
図６は、第２の実施形態を示すものであり、基準電圧生成回路の例を示している。第２の実施形態は、次の点で第１の実施形態と異なっている。差動増幅器ＡＭＰ１がソースフォロア型の差動増幅器により構成され、この差動増幅器ＡＭＰ１は、バイアス回路ＢＣから出力されるバイアス電圧ＶＢＮにより制御されている。

すなわち、バイアス回路ＢＣは、抵抗Ｒ４とＮＭＯＳトランジスタＮ４、Ｎ５、及びＰＭＯＳトランジスタＰ１０により構成されている。抵抗Ｒ４の一端はＶＤＤノードに接続され、他端はＮＭＯＳトランジスタＮ４のドレイン、ゲート及びＮＭＯＳトランジスタＮ５のゲートに接続されている。ＮＭＯＳトランジスタＮ４、Ｎ５のソースはＶＳＳノードに接続されている。さらに、ＮＭＯＳトランジスタＮ５のドレインはＰＭＯＳトランジスタＰ１０のドレイン及びゲートに接続され、ＰＭＯＳトランジスタＰ１０のソースはＶＤＤノードに接続されている。このバイアス回路ＢＣから出力されるバイアス電流の大きさは抵抗Ｒ４の抵抗値で設定する。

また、差動増幅器ＡＭＰ１は、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、及びＰＭＯＳトランジスタＰ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８、Ｐ９により構成されている。ＰＭＯＳトランジスタＰ４、Ｐ５のソースはＶＤＤノードに接続されている。これらＰＭＯＳトランジスタＰ４、Ｐ５のゲートは共通接続されるとともに、ＰＭＯＳトランジスタＰ５のドレインに接続されている。ＰＭＯＳトランジスタＰ４、Ｐ５のドレインは差動対を構成するＮＭＯＳトランジスタＮ１、Ｎ２のドレインにそれぞれ接続されている。これらＮＭＯＳトランジスタＮ１、Ｎ２のソースはＮＭＯＳトランジスタＮ３のドレインに接続され、トランジスタＮ３のソースはＶＳＳノードに接続されている。このＮＭＯＳトランジスタＮ３のゲートは、前記バイアス回路ＢＣの出力端としてのＮＭＯＳトランジスタＮ４、Ｎ５のゲートに接続されている。すなわち、ＮＭＯＳトランジスタＮ３は、バイアス回路ＢＣの出力電圧ＶＢＮにより制御されている。

ＮＭＯＳトランジスタＮ１、Ｎ２のゲートは、ＰＭＯＳトランジスタＰ６、Ｐ７のドレインに接続されている。これらＰＭＯＳトランジスタＰ６、Ｐ７のソースは、ＶＤＤノードに接続されている。さらに、ＰＭＯＳトランジスタＰ６、Ｐ７のゲートはバイアス回路ＢＣを構成するＰＭＯＳトランジスタＰ１０のゲートに接続されている。したがって、これらＰＭＯＳトランジスタＰ６、Ｐ７は、バイアス回路ＢＣの出力電圧ＶＢＰにより制御されている。また、ＰＭＯＳトランジスタＰ６、Ｐ７のドレインは、ＰＭＯＳトランジスタＰ８、Ｐ９のソースに接続されている。

また、前記ＮＭＯＳトランジスタＮ１、Ｎ２のゲートはＰＭＯＳトランジスタＰ８、Ｐ９のソースに接続されている。これらＰＭＯＳトランジスタＰ８、Ｐ９のドレインはＶＳＳノードに接続されている。ＰＭＯＳトランジスタＰ８のゲートは接続ノードＩＮＮに接続され、ＰＭＯＳトランジスタＰ９のゲートは接続ノードＩＮＰに接続されている。これら接続ノードＩＮＮ、ＩＮＰの電位はソースフォロア回路としてのＰＭＯＳトランジスタＰ８、Ｐ９を介してＮＭＯＳトランジスタＮ１、Ｎ２に供給される。

上記構成において、差動増幅器ＡＭＰ１を構成するＮＭＯＳトランジスタＮ１、Ｎ２に接続されたＰＭＯＳトランジスタＰ４、Ｐ５は、増幅作用に寄与する。このため、ＰＭＯＳトランジスタＰ４、Ｐ５の特性のばらつきが出力に大きく影響する。よって、ばらつきが小さくなるよう、ＰＭＯＳトランジスタＰ４、Ｐ５のサイズを大きくしてある。また、ＰＭＯＳトランジスタＰ８、Ｐ９はソースフォロアになっているため、電圧増幅に対して寄与が少ない。よってサイズを小さくできる。具体的には、ＰＭＯＳトランジスタＰ８、Ｐ９のサイズは、差動対を構成するＮＭＯＳトランジスタＮ１、Ｎ２のほぼ１／１０のサイズとされている。このように、ＰＭＯＳトランジスタＰ８、Ｐ９のサイズを通常のＰＭＯＳトランジスタやＮＭＯＳトランジスタに比べて小さくすることにより、負帰還回路の寄生容量を小さくすることができる。したがって、位相余裕を大きくすることができる。

図７は、第２の実施形態における接続ノードＩＮＰ、ＩＮＮの動作曲線の温度特性を示している。図７から明らかなように、温度が高くなると接続ノードＩＮＰ、ＩＮＮの動作曲線の交点の電位が低くなる。図１７に示すような、ＮＭＯＳトランジスタのゲートで入力電圧を受ける差動増幅器の場合、高い温度においてダイオードＤ１、Ｄ２の順方向電圧が小さくなった場合、動作余裕がなくなる。しかし、図６に示すように、ソースフォロア回路としてのＰＭＯＳトランジスタＰ８、Ｐ９のゲートで接続ノードＩＮＰ、ＩＮＮの電位を受けることにより、高い温度でも差動増幅器を確実に動作でき、動作余裕を確保できる。

上記第２の実施形態によれば、差動増幅器ＡＭＰ１の入力段にソースフォロア回路としてのＰＭＯＳトランジスタＰ８、Ｐ９を配置し、これらＰＭＯＳトランジスタＰ８、Ｐ９により入力信号を受けている。一般に、高温状態において、ダイオードＤ１、Ｄ２のＰＮジャンクションの順方向電流が大きくなり、その結果、ＰＮジャンクションの両端電圧が相対的に小さくなると、差動増幅回路の入力電位が下がる。しかし、ソースフォロア回路によって入力電圧を高い方にシフトできるため、高温状態でも動作余裕を十分確保できる。したがって、高温においても回路動作の安定性を向上できる。

しかも、ＰＭＯＳトランジスタＰ８、Ｐ９は、他のＰＭＯＳトランジスタに比べてサイズが小さくされている。このため、ＰＭＯＳトランジスタＰ８、Ｐ９は入力容量が小さく、負帰還回路の寄生容量を低減できる。したがって、位相余裕を十分確保でき、回路動作の安定性を向上できる。

図８は、第２の実施形態の変形例を示すものであり、基準電流生成回路の例を示している。図８に示す回路は、図６に示す回路から抵抗Ｒ３を削除している。この回路は、ＰＭＯＳトランジスタＰ３のドレインから基準電流ＩＲＥＦが出力される。

図８に示す構成としても第２の実施形態と同様の効果を得ることができる。

図９は、第２の実施形態の更なる変形例を示すものであり、基準電流生成回路の例を示している。ＰＭＯＳトランジスタＰ３のドレインには、ＮＭＯＳトランジスタＮ７、Ｎ８により構成されたカレントミラー回路が接続されている。すなわち、ＰＭＯＳトランジスタＰ３のドレインには、ＮＭＯＳトランジスタＮ７のドレイン、ゲート、及びＮＭＯＳトランジスタＮ８のゲートが接続されている。これらＮＭＯＳトランジスタＮ７、Ｎ８のソースは、ＶＳＳノードに接続されている。ＮＭＯＳトランジスタＮ８のドレインから基準電流ＩＲＥＦ２が出力される。

図９に示す構成によれば、ＮＭＯＳトランジスタＮ８を温度変化に対して変化の少ない定電流源にすることができる。

図１０は、第２の実施形態の更なる変形例を示すものであり、基準電圧生成回路の例を示している。図１０において、バイアス回路ＢＣは、ＮＭＯＳトランジスタＮ６とＰＭＯＳトランジスタＰ１１により構成されている。ＰＭＯＳトランジスタＰ１１のソースはＶＤＤノードに接続され、ゲートはＰＭＯＳトランジスタＰ６、Ｐ７のゲートとともに出力ノードに接続されている。ＰＭＯＳトランジスタＰ１１のドレインはＮＭＯＳトランジスタＮ６のドレイン、ゲート及びトランジスタＮ３のゲートに接続されている。このＮＭＯＳトランジスタＮ６のソースはＶＳＳノードに接続されている。

上記構成によれば、バイアス回路ＢＣから抵抗を除去でき、バイアス回路をトランジスタのみで構成できる。このため、バイアス回路ＢＣのサイズを削減できる。

図１１は、第２の実施形態の更なる変形例を示すものであり、基準電圧生成回路の例を示している。図１１において、ＶＤＤノードと差動増幅回路ＡＭＰ１の出力端間に容量性負荷としてのキャパシタＣ１が接続されている。キャパシタＣ１は負帰還回路の位相を補償する。

このように、ＶＤＤノードと差動増幅回路ＡＭＰ１の出力端間にキャパシタＣ１を接続することにより、電源ノイズに対する耐性を向上できる。しかも、ソースフォロア回路としてのＰＭＯＳトランジスタＰ８、Ｐ９は寄生容量が小さいため、キャパシタＣ１のサイズを小さくできる利点を有している。

図１２は、図１の変形例を示すものである。図１２において、差動増幅器の出力ノードとＶＤＤノードとの間には、図１１と同様に、位相補償用のキャパシタが接続されている。このような構成によれば、図１に示す回路の位相余裕を向上できる。

図１３は、図１に示す回路の変形例を示すものであり、抵抗Ｒ３を除去し、基準電流生成回路を構成した例を示している。

図１４は、図１に示す回路の変形例を示すものであり、基準電流生成回路を構成した例を示している。図１４に示す回路は、抵抗Ｒ３に代えて、ＮＭＯＳトランジスタＮ７、Ｎ８からなるカレントミラー回路を接続し、ＮＭＯＳトランジスタＮ８から基準電流ＩＲＥＦ２を出力している。

図１５は、図１に示す回路の更なる変形例を示すものであり、バイアス回路ＢＣを付加した例を示している。バイアス回路ＢＣは、抵抗Ｒ４とＮＭＯＳトランジスタＮ４とにより構成されている。抵抗Ｒ４の一端は、ＶＤＤノードに接続され、他端はＮＭＯＳトランジスタＮ４のドレイン及びゲートに接続されている。バイアス回路ＢＣの出力端としてのＮＭＯＳトランジスタＮ４のゲートは、差動増幅器ＡＭＰを構成するＮＭＯＳトランジスタＮ３のゲートに接続されている。このように、差動増幅器ＡＭＰはバイアス回路ＢＣによりバイアスされている。

（第３の実施形態）
図１６は、第３の実施形態を示すものであり、基準電圧生成回路の例を示している。第３の実施形態は、差動増幅器に代えてカレントミラー回路ＣＭを用いている。すなわち、図１６において、カレントミラー回路ＣＭはＰＭＯＳトランジスタＰ１２、Ｐ１３及びＮＭＯＳトランジスタＮ８、Ｎ９により構成されている。ＶＤＤノードには、ＰＭＯＳトランジスタＰ１２、Ｐ１３のソースが接続されている。これらＰＭＯＳトランジスタＰ１２、Ｐ１３のゲートは互いに接続されるとともに、ＰＭＯＳトランジスタＰ１２のドレインに接続されている。ＰＭＯＳトランジスタＰ１２、Ｐ１３のドレインはＮＭＯＳトランジスタＮ８、Ｎ９のドレインに接続されている。これらＮＭＯＳトランジスタＮ８、Ｎ９のゲートは互いに接続され、ＮＭＯＳトランジスタＮ９のドレインに接続されている。ＮＭＯＳトランジスタＮ８のソースとＶＳＳノードの間にはダイオードＤ１が接続されている。ＮＭＯＳトランジスタＮ９のソースとＶＳＳノードの間には抵抗Ｒ１とダイオードＤ２の直列回路及び抵抗Ｒ２が接続されている。ダイオードＤ１とダイオードＤ２のサイズの関係は、第１の実施形態と同様であり、ダイオードＤ２のサイズはダイオードＤ１のサイズの例えば５０倍に設定されている。

さらに、ＶＤＤノードとＶＳＳノードの間には、ＰＭＯＳトランジスタＰ３と抵抗Ｒ３が直列接続されている。ＰＭＯＳトランジスタＰ３のゲートは、ＮＭＯＳトランジスタＮ８のドレインに接続されている。ＰＭＯＳトランジスタＰ３と抵抗Ｒ３の接続ノードより基準電圧ＶＲＥＦが出力される。

上記構成において、ダイオードＤ１に流れる電流は、ＮＭＯＳトランジスタＮ９により、ＮＭＯＳトランジスタＮ８にミラーされ、ＮＭＯＳトランジスタＮ８に流れる電流に応じてＰＭＯＳトランジスタＰ１３，Ｐ３が制御される。このため、ＮＭＯＳトランジスタＮ８、Ｎ９、Ｐ３には同一の電流が流れ、この電流に応じて抵抗Ｒ３の接続ノードより基準電圧ＶＲＥＦが出力される。

上記構成によれば、ダイオードＤ１、Ｄ２のサイズは、第１の実施形態と同様である。しかも、ダイオードＤ１に並列に抵抗が接続されていない。このため、回路のサイズを削減できるとともに、安定な動作が可能である。

また、ＮＭＯＳトランジスタＮ８、Ｎ９及びＰＮＯＳトランジスタＰ１２、Ｐ１３により構成されたカレントミラー回路ＣＭは電圧利得を有していない。このため、回路の発振を考慮する必要がない。したがって、位相補償の必要がない利点を有している。

尚、図１６において、抵抗Ｒ３を除去すれば、基準電流生成回路を構成できる。

その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。

第１の実施形態を示すものであり、基準電圧生成回路の例を示す回路図。第１の実施形態の原理を説明するために示す回路図。図１に示す回路の電圧電流特性を示す図。図４（ａ）（ｂ）は、電圧電流特性を拡大して示す図。図５（ａ）（ｂ）は、電圧電流特性を拡大して示す図。第２の実施形態を示すものであり、基準電圧生成回路の例を示す回路図。第２の実施形態の電圧電流特性を示す図。第２の実施形態の変形例を示すものであり、基準電流生成回路の例を示す回路図。第２の実施形態の変形例を示すものであり、基準電流生成回路の例を示す回路図。第２の実施形態の変形例を示すものであり、基準電圧生成回路の例を示す回路図。第２の実施形態の変形例を示すものであり、基準電圧生成回路の例を示す回路図。図１の変形例を示す回路図。図１に示す回路の変形例を示すものであり、基準電流生成回路を示す回路図。図１に示す回路の変形例を示すものであり、基準電流生成回路を示す回路図。図１に示す回路の変形例を示すものであり、基準電圧生成回路の例を示す回路図。第３の実施形態を示すものであり、基準電圧生成回路の例を示す回路図。従来の基準電圧発生回路の一例を示す回路図。図１７の電流電圧特性を示す図。従来の基準電圧発生回路の他の例を示す回路図。

符号の説明

Ｄ１、Ｄ２…ダイオード、Ｒ１、Ｒ２、Ｒ３…抵抗、Ｐ１、Ｐ２、Ｐ３…ＰＭＯＳトランジスタ、ＡＭＰ、ＡＭＰ１…差動増幅器、ＢＣ…バイアス回路、Ｃ１…キャパシタ、ＣＭ…カレントミラー回路。

Claims

第１の電位にＮ型の半導体領域が接続された第１のＰＮジャンクションと、
前記第１の電位にＮ型の半導体領域が接続され、前記第１のＰＮジャンクションと異なるサイズの第２のＰＮジャンクションと、
第２の電位と前記第１のＰＮジャンクションのＰ型半導体領域との間に接続された第１の電流源と、
前記第２のＰＮジャンクションのＰ型半導体領域に一端が接続された第１の抵抗素子と、
前記第１の抵抗素子と前記第２のＰＮジャンクションに並列接続された第２の抵抗素子と、
前記第１の抵抗素子の他端と前記第２の電位との間に挿入された第２の電流源と、
前記第２の電位と出力端との間に接続された第３の電流源と、
前記第１の電流源と第１のＰＮジャンクションの間の電位を反転入力とし、前記第２の電流源と前記第１の抵抗素子との接続点の電位を非反転入力とし、これら反転入力と非反転入力の電位差により前記第１、第２、第３の電流源を制御する差動増幅器と
を具備することを特徴とする基準電源回路。
前記差動増幅器は、入力段にソースフォロア回路を有し、このソースフォロア回路により入力電位を受けることを特徴とする請求項１記載の基準電源回路。
前記出力端の電圧により制御され、前記差動増幅器にバイアス電位を印加するバイアス回路をさらに具備することを特徴とする請求項２記載の基準電源回路。
前記差動増幅器の出力端と前記第２の電位の間に接続された容量性付加をさらに具備することを特徴とする請求項１記載の基準電源回路。
第１の電位にＮ型の半導体領域が接続された第１のＰＮジャンクションと、
前記第１の電位にＮ型の半導体領域が接続され、前記第１のＰＮジャンクションと異なるサイズの第２のＰＮジャンクションと、
前記第２のＰＮジャンクションのＰ型半導体領域に一端が接続された第１の抵抗素子と、
前記第１の抵抗素子と前記第２のＰＮジャンクションに並列接続された第２の抵抗素子と、
第２の電位と出力端との間に接続された電流源と、
前記第１のＰＮジャンクションに流れる電流を前記第１、第２の抵抗及び前記第２のＰＮジャンクションにミラーし、前記第１、第２の抵抗及び前記第２のＰＮジャンクションに流れる電流に応じて前記電流源を制御するミラー回路と
を具備することを特徴とする基準電源回路。