JP2007279949A - 基準電圧発生回路 - Google Patents

Abstract

【課題】絶対値が小さくても高い温度依存性を有する基準電圧を発生させることができる基準電圧発生回路を提供する。
【解決手段】電流経路Ｐ１は、入力端子１４Ａ側から見て、ダイオード１１、及び抵抗１２（抵抗Ｒ１）を直列接続して形成され、第２の電流経路Ｐ２は、入力端子１４Ａ側からダイオード１３、抵抗１４（抵抗Ｒ２）及び抵抗１５（抵抗Ｒ３）を直列接続して形成される。オペアンプ２０の反転入力端子には、ダイオード１１のカソードと抵抗１２との間の接続点の電圧Ｖ１が与えられ、非反転入力端子には、抵抗１４と抵抗１５との接続点の電圧Ｖ２が与えられる。
【選択図】図１

Description

この発明は半導体記憶装置等において基準電圧を発生させるために用いられる基準電圧発生回路に関する。

半導体記憶装置においては、例えばワード線やビット線に印加する電圧、又はセンスアンプの参照電位の生成等のため、基準電圧を発生させる基準電圧発生回路が用いられる。基準電圧発生回路は、一般的には温度に拘わらず一定の電圧を発生するように構成される。しかし、例えば強誘電体メモリにおいては、例えば“１”データを記憶したセルの読出し電位分布の最小値と、“０”データを記憶したセルの読出し電位分布の最大値とが温度特性を有するため、これを読むための基準となるセンスアンプの参照電位にも温度特性を持たせることが検討されている。

基準電圧発生回路の１つであるバンドギャップリファレンス回路においては、それを構成する抵抗の値を調整することにより、温度によらず常に一定の基準電圧（例えば１．２Ｖ一定）を発生させることもできるし、また正又は負の傾きの温度特性を持たせることも可能であることは広く知られている（以下、正の傾きを有する場合を「正の温度特性」、負の傾きを有する場合を「負の温度特性」のように称する）。

しかし、従来の基準電圧発生回路では、温度特性（傾き）と発生電圧の絶対値とを独立して制御することができず、例えば、正の温度特性を与えようとすると、発生電圧の絶対値も１．２Ｖより大きくなってしまい、所望の電圧値と得つつ温度特性も所望の傾きとすることは困難であった。

また、例えば正の温度特性となるように基準電圧発生回路を調整した後、分割抵抗により発生電圧の絶対値を下げるようにした基準電圧発生回路も提案されているが（例えば、特許文献１参照）、このような回路の場合、分割抵抗を介することにより、発生した基準電圧の絶対値だけでなく温度特性の傾きも小さくなってしまうという問題がある。このように、その絶対値が小さくても正の大きな温度特性を有する基準電圧の発生は困難であった。
特開２００５−３３９７２４号公報（図１、段落０００９〜００３７他）

本発明は、基準電圧自体の絶対値が小さくても高い温度依存性を有する基準電圧を発生させることができる基準電圧発生回路を提供する。

本発明の一態様に係る基準電圧発生回路は、第１の基準電圧が与えられる入力端子及び出力端子の間に形成され前記入力端子側から第１のダイオード及び第１の抵抗を直列接続してなる第１の電流経路と、前記入力端子及び前記出力端子の間に形成され前記入力端子側から第２のダイオード、第２の抵抗及び第３の抵抗を直列接続してなる第２の電流経路と、前記第１のダイオードと前記第１の抵抗との接続点の電圧、及び前記第２の抵抗及び前記第３の抵抗の接続点の電圧を入力され比較増幅を行う第１の比較回路と、前記出力端子と第２の基準電位との間に接続され前記第１の比較回路の出力を制御端子に与えられたトランジスタとを備えたことを特徴とする。

この発明によれば、基準電圧自体の絶対値が小さくても高い温度依存性を有する基準電圧を発生させることができる基準電圧発生回路を提供することが可能になる。

以下、図面を参照して本発明の実施の形態を詳細に説明する。ここでは、比較のための従来例としての基準電圧発生回路を説明し、続いて本発明における実施形態の基準電圧発生回路を説明する。

図８は、比較のための従来例としての基準電圧発生回路１Ｃの構成を示している。この基準電圧発生回路１Ｃは、出力端子１４Ｂと接地電位Ｖｓｓとの間に形成され、出力端子１４Ｂの側からみて、抵抗４１（抵抗値Ｒ_１）及びダイオード４２をその順で直列接続してなる第１の電流経路を備えている。また、基準電圧発生回路１Ｃは、同じく出力端子１４Ｂと接地端子Ｖｓｓとの間に形成され、出力端子１４Ｂの側からみて、抵抗４３（抵抗値Ｒ_３）、抵抗４４（抵抗値Ｒ_２）及びダイオード４５をその順で直列接続してなる第２の電流経路を備えている。ここで、ダイオード４５は、ダイオード４２と比べてＮ倍の面積を有するものとする。

また基準電圧発生回路１Ｃは、オペアンプ４６と、ｐ型ＭＯＳトランジスタ４７とを備える。オペアンプ４６の非反転入力端子は、抵抗４３と４４の接続点に接続され、反転入力端子は、抵抗４１とダイオード４２の接続点に接続される。オペアンプ４６は、反転入力端子の入力電圧Ｖ１と、非反転入力端子の入力電圧Ｖ２とを比較し、両者が等しくなるように出力電圧Ｖｃｏｍｐを制御する。

ｐ型ＭＯＳトランジスタ４７のゲートは、オペアンプ４６の出力端子に接続される。また、ｐ型ＭＯＳトランジスタ４７のソースは、この基準電圧発生回路１Ｃの入力端子１４Ａとされて内部電源電圧ＶＩＮＴ（ここでは１．８Ｖとする）が与えられ、ドレインは出力端子１４Ｂに接続されている。この内部電源電圧ＶＩＮＴは、例えば強誘電体メモリ内に形成された別の電圧発生回路（図示せず）で発生されるものである。

図１において、第１の電流経路の電流、第２の電流経路の電流をそれぞれ、Ｉ_１、Ｉ_２とすると、Ｉ_１、Ｉ_２は
［数１］
Ｉ_１＝Ｉｓ×ｅｘｐ（ｑ×Ｖｆ１／（ｋ・Ｔ））
Ｉ_２＝Ｎ×Ｉｓ×ｅｘｐ（ｑ×Ｖｆ２／（ｋ・Ｔ））
と表せる。ここでＩｓはダイオード４２、４５の逆方向飽和電流、Ｖｆ１及びＶｆ２はそれぞれダイオード４２、４５の順方向電圧、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量を示している。

ただし、ＶＴ＝ｋ×Ｔ／ｑとして、
［数２］
Ｖｆ１＝ＶＴ×ｌｏｇ（Ｉ_１／Ｉｓ）
Ｖｆ２＝ＶＴ×ｌｏｇ（Ｉ_２／（Ｎ・Ｉｓ））
＝ＶＴ×ｌｏｇ（Ｉ_１／（Ｎ・Ｉｓ）×Ｒ_１／Ｒ_３）
である。ここで、基準電圧発生回路１Ｃにおいて、Ｉ_１×Ｒ_１＝Ｉ_２×Ｒ_３が成り立つので、抵抗４４（抵抗値Ｒ_３）の両端子間にかかる電位差ｄＶｆは、
［数３］
ｄＶｆ＝Ｖｆ１−Ｖｆ２＝ＶＴ×Ｌｏｇ（Ｎ×Ｒ_３／Ｒ_１）
と表せる。抵抗４１（抵抗値Ｒ_１）及び抵抗４３（抵抗値Ｒ_３）の両端子間にかかる電位差はＲ_３／Ｒ_２×ｄＶｆと表せるので、この基準電圧発生回路１Ｃの出力電圧ＶＢＧＲは、
［数４］
ＶＢＧＲ＝Ｖｆ１＋Ｒ_３／Ｒ_２×ｄＶｆ
＝Ｖｆ１＋Ｒ_３／Ｒ_２×ＶＴ×ｌｏｇ（Ｎ×Ｒ_３／Ｒ_１）
と表すことができる。Ｖｆ１の温度特性は−２［ｍＶ／℃］、ＶＴの温度特性は＋０．０８６［ｍＶ／℃］であるので、抵抗値Ｒ１、Ｒ２、Ｒ３の選び方しだいで、出力電圧ＶＢＧＲの温度特性曲線の傾きを正又は負いずれにも調整可能である。

オペアンプ４６の構成例を、図９を参照して説明する。このオペアンプ４６は、ｐ型ＭＯＳトランジスタ５１、ｎ型ＭＯＳトランジスタ５２、ｐ型ＭＯＳトランジスタ５３、ｎ型ＭＯＳトランジスタ５４を備えている。また、オペアンプ４６に流れる電流を制限するためのｎ型ＭＯＳトランジスタ５５が備えられている。
ｎ型ＭＯＳトランジスタ５５のゲートには、トランジスタが逆反転する程度の電圧ＣＭＢＩＡＳが図示しない別の回路において生成され、入力される。これによりオペアンプ４６に流れる電流が０．１μｍ以下程度に抑えられ、回路全体として低電流化が達成できる。
ｐ型ＭＯＳトランジスタ５１とｎ型ＭＯＳトランジスタ５２とが、内部電源電圧ＶＩＮＴとｎ型ＭＯＳトランジスタ５５との間に直列接続され、また、ｐ型ＭＯＳトランジスタ５３とｎ型ＭＯＳトランジスタ５４とが内部電源電圧ＶＩＮＴとｎ型ＭＯＳトランジスタ５５との間に直列接続されている。ｐ型ＭＯＳトランジスタ５１がダイオード接続され且つｐ型ＭＯＳトランジスタ５１とｐ型ＭＯＳトランジスタ５３とがゲートを共通接続されることよりカレントミラー回路が構成されている。これにより、ｎ型ＭＯＳトランジスタ５２、ｎ型ＭＯＳトランジスタ５４のゲートに入力される電圧Ｖ１、Ｖ２の差動増幅後の出力Ｖｃｏｍｐが出力ノードＮ１（トランジスタ５３と５４との接続点）より出力される。なお、出力ノードＮ１には、ディセーブル信号ＤＩＳＡＢＬＥの切替によりオペアンプ４６からの差動増幅後の出力Ｖｃｏｍｐの出力を不能にするためのスイッチング用ｎ型ＭＯＳトランジスタ５６が接続されている。

図１０は、図８の出力電圧ＶＢＧＲ_ＴＥＭＰを入力電圧として、強誘電体メモリセルアレイに供給するための基準電圧ＶＲＥＦ_ＡＡを供給する基準電圧回路２Ｃである。図１０の基準電圧発生回路２Ｃは、図８に示される基準電圧発生回路１Ｃとは独立に例えば別のチップ上に形成されてもよいし、或いは一体として同一チップ上に形成されてもよい。

この回路は、オペアンプ６１、ｐ型ＭＯＳトランジスタ６２、分割抵抗６３、オペアンプ６４、ｐ型ＭＯＳトランジスタ６５及び分割抵抗６６とを備えている。

オペアンプ６１は、反転入力端子に図８の回路の出力電圧ＶＢＧＲ_ＴＥＭＰを与えられ、非反転入力端子にｐ型ＭＯＳトランジスタ６２のドレインが接続されたノードＮ１の出力電圧ＶＲＥＦのフィードバックを与えられている。出力電圧ＶＢＧＲ_ＴＥＭＰと出力電圧ＶＲＥＦとの比較出力がｐ型ＭＯＳトランジスタ６２のゲートに与えられてｐ型ＭＯＳトランジスタ６２の導通制御がなされ、これにより出力電圧ＶＲＥＦが所望の大きさに制御される。分割抵抗６３により、この出力電圧ＶＲＥＦが所定の分割比により分割され、例えば強誘電体メモリのメモリセルアレイで用いられる基準電圧ＶＲＥＦ_ＡＡとして出力される。

一方、オペアンプ６４、ｐ型ＭＯＳトランジスタ６５及び分割抵抗６６は、外部電源電圧ＶＤＤが所定値以上となった場合に、強誘電体メモリセルアレイに出力する基準電圧ＶＲＥＦ_ＡＡをテスト用のバーンイン（Burn-In）電圧として与えるための構成である。オペアンプ６４の反転入力端子には外部電源電圧ＶＤＤの分割抵抗６６による分割電圧ＶＲＥＦＢＩ（外部電源電圧ＶＤＤとＶＲＥＦＢＩとは、分割比に応じた関係を有する）が与えられ、非反転入力端子にはノードＮ１の力電圧ＶＲＥＦのフィードバックが与えられている。外部電源電圧ＶＤＤが所定値より大きくなった場合、基準電圧ＶＲＥＦ_ＡＡはバーンイン電圧となって出力される。

前述したように、図８の基準電圧発生回路１では、抵抗値Ｒ１、Ｒ２、Ｒ３の選び方しだいで、出力電圧ＶＢＧＲ_ＴＥＭＰの温度特性曲線の傾きを正又は負いずれにも調整可能である（図１１参照）。例えば、Ｒ１、Ｒ３を、温度依存性が無い場合と比べて大きくすると、温度特性曲線の傾きを正にすることができ、逆に、温度依存性が無い場合と比べてＲ１、Ｒ３を小さくすると、温度特性曲線の傾きを負にすることができる。

しかし、例えば正の温度特性を得ようとした場合、発生される基準電圧ＶＢＧＲ_ＴＥＭＰの絶対値も、例えば温度依存性無しの場合にＡ´点（図１１）の電圧であったものが、Ａ点まで上昇してしまう。Ａ点における基準電圧ＶＢＧＲ_ＴＥＭＰが動作電圧範囲外の場合、Ａ点での温度依存性を持つ基準電圧は生成することができないことになる。このＡ点の電圧値の絶対値が、基準電圧の供給先において大き過ぎる値である場合、分割抵抗等により低減させることは可能であるが、せっかく得られた所望の正の温度特性曲線の傾きが、分割抵抗の分割比に比例して小さくなってしまい、所望の傾きとならない場合が生じ得る。

［第１の実施の形態］ 図１に、本発明の第１の実施の形態に係る基準電圧発生回路１を示す。この基準電圧発生回路１は、入力端子１４Ａに、内部電源電圧ＶＩＮＴ（第１の基準電圧：ここでは１．８Ｖとする）を与えられている。この入力端子１４Ａと、出力電圧ＶＢＧＲ_ＴＥＭＰを出力させるための出力端子１４Ｂとの間に、２つの電流経路Ｐ１とＰ２が備えられている。電流経路Ｐ１は、入力端子１４Ａ側から見て、ダイオード１１、及び抵抗１２（抵抗Ｒ_１）をその順序で直列接続することにより形成される。第２の電流経路Ｐ２は、入力端子１４Ａ側からダイオード１３、抵抗１４（抵抗Ｒ_２）及び抵抗１５（抵抗Ｒ_３）を直列接続することにより形成される。なお、ダイオード１３は、ダイオード１１と同一の面積を有するダイオードをＮ個並列に接続してなる。また、出力端子１４Ｂと接地電位Ｖｓｓ（第２の基準電位）との間にはｎ型ＭＯＳトランジスタ１６が接続されている。

また、この基準電圧発生回路１は、比較回路として機能するオペアンプ２０を備えている。その反転入力端子には、ダイオード１１のカソードと抵抗１２との間の接続点の電圧Ｖ１が与えられ、非反転入力端子には、抵抗１４と抵抗１５との接続点の電圧Ｖ２が与えられる。また、電圧Ｖ１とＶ２とのオペアンプ２０による比較増幅後の出力電圧Ｖｃｏｍｐは、ｎ型ＭＯＳトランジスタ１６のゲートに与えられ、これにより電圧Ｖ１とＶ２が等しくなるように、トランジスタ１６が導通制御され、出力電圧ＶＢＧＲ_ＴＥＭＰが所望の値に調整される。

オペアンプ２０の構成例を、図２を参照して説明する。このオペアンプ２０は、ゲート電圧ＣＭＢＰＧＡＴＥにより電流を制限され内部電源電圧ＶＩＮＴをソースに接続された電源供給用ｐ型ＭＯＳトランジスタ２１、ｐ型ＭＯＳトランジスタ２２、及びダイオード接続されたｎ型ＭＯＳトランジスタ２３を、内部電源電圧ＶＩＮＴと接地電位Ｖｓｓとの間に直列接続した形で有している。

また、ｐ型ＭＯＳトランジスタ２１と接地電位Ｖｓｓとの間には、ｐ型ＭＯＳトランジスタ２４、及びｎ型ＭＯＳトランジスタ２５が直列接続されている。ｐ型ＭＯＳトランジスタ２２のゲートには電圧Ｖ１が、ｐ型ＭＯＳトランジスタ２４のゲートには電圧Ｖ２が与えられ、ｎ型ＭＯＳトランジスタ２３とｎ型ＭＯＳトランジスタ２５とはゲートが共通接続され、カレントミラー回路が形成されている。この構成により、比較増幅後の出力電圧Ｖｃｏｍｐは、入力電圧Ｖ１とＶ２とを差動増幅した信号として出力される。

なお、図２中、出力端子と接地電位Ｖｓｓとの間には、ディセーブル信号／ＤＩＳＡＢＬＥにより出力電圧Ｖｃｏｍｐの出力を不可能にするため、ｎ型ＭＯＳトランジスタ２６が形成されている。

図３は、図１の出力電圧ＶＢＧＲ_ＴＥＭＰを入力電圧として、強誘電体メモリセルアレイに供給するための基準電圧ＶＲＥＦ_ＡＡを供給する基準電圧発生回路２の構成を示す回路図である。この基準電圧発生回路２は、図１に示される基準電圧発生回路１とは独立に例えば別のチップ上に形成されてもよいし、或いは一体として同一チップ上に形成されてもよい。この基準電圧発生回路２は、オペアンプ３１、ｐ型ＭＯＳトランジスタ３２、分割抵抗３３、オペアンプ３４、ｐ型ＭＯＳトランジスタ３５及び分割抵抗３６を備えている。

オペアンプ３１は、反転入力端子に図１の回路の出力電圧ＶＢＧＲ_ＴＥＭＰを入力され、非反転入力端子にｐ型ＭＯＳトランジスタ３２のドレインの出力電圧ＶＲＥＦのフィードバックを入力されている。この出力電圧ＶＢＧＲ_ＴＥＭＰと出力電圧ＶＲＥＦとの比較出力がｐ型ＭＯＳトランジスタ３２のゲートに与えられてｐ型ＭＯＳトランジスタ３２の導通制御がなされ、これにより出力電圧ＶＲＥＦが所望の大きさに制御される。分割抵抗３３により、この出力電圧ＶＲＥＦが所定の分割比により分割され、例えば強誘電体メモリのメモリセルアレイで用いられる基準電圧ＶＲＥＦ_ＡＡとして出力される。

一方、オペアンプ３４、ｐ型ＭＯＳトランジスタ３５及び分割抵抗３６は、外部電源電圧ＶＤＤが所定値以上となった場合に、強誘電体メモリセルアレイに出力する基準電圧ＶＲＥＦ_ＡＡをテスト用のバーンイン（Burn-In）電圧として与えるための構成である。オペアンプ３４の反転入力端子に外部電源電圧ＶＤＤの分割抵抗３６による分割電圧ＶＲＥＦ_ＢＩ（外部電源電圧ＶＤＤとＶＲＥＦ_ＢＩとは、分割抵抗３６の分割比に応じた関係を有する）を与えられ、非反転入力端子にｐ型ＭＯＳトランジスタ３５のドレインの出力電圧ＶＲＥＦのフィードバックを与えられている。外部電源電圧ＶＤＤが所定値より大きくなった場合、基準電圧ＶＲＥＦ_ＡＡはバーンイン電圧となって出力される。

この図１の基準電圧発生回路１の出力電圧ＶＢＧＲ_ＴＥＭＰは、絶対温度をＴ、電子の電荷量をｑ、ｋをボルツマン定数として、
[数５]
ＶＢＧＲ_ＴＥＭＰ＝ＶＩＮＴ−{Ｖ１＋Ｒ_１／Ｒ_２×ｌｎＮ×ｋ／ｑ×Ｔ}
と表される。[数５]をＶＢＧＲ_ＴＥＭＰ＝Ａ＋Ｂ×Ｔ（Ｔ：温度）の形に変形すると、
[数６]
Ａ＝ＶＩＮＴ−Ｖ１（０[Ｋ]）
Ｂ＝０．００２−Ｒ_１／Ｒ_２×ｌｎＮ×ｋ／ｑ
となる。

ここで、Ｒ_１、Ｒ_２、Ｒ_３を適当に選択し、出力電圧ＶＢＧＲ_ＴＥＭＰが温度に依存しないようにした場合、
[数７]
ＶＩＮＴ＝１．８Ｖ
Ｖ１＋Ｒ_１／Ｒ_２×ｌｎＮ×ｋ／ｑ×Ｔ＝１．２Ｖ
のため、
[数８]
ＶＢＧＲ_ＴＥＭＰ＝０．６Ｖ
となる（図４参照）。

この状態からＲ_１とＲ_３を小さくしていくと、出力電圧ＶＢＧＲ_ＴＥＭＰは、正の温度特性を与えられ、また出力電圧の絶対値は増加する（絶対零度（０[Ｋ]）付近では絶対値の変化は小さいが、常温前後（図４中、例えばＴ＝Ｔ１付近）では変化が大きくなる））。逆に、Ｒ_１とＲ_３を大きくしていくと、出力電圧ＶＢＧＲ_ＴＥＭＰは、負の温度特性を与えられ、出力電圧の絶対値は減少する。

正の温度特性を得ようとした場合、発生される電圧ＶＢＧＲ_ＴＥＭＰの絶対値も大きくなることは、比較のための従来例（図１１）と同様である。例えば、温度Ｔ＝Ｔ１で温度依存性の無いように抵抗値が設定され図４のＢ´点の電圧（０．６Ｖ）が発生している場合に、Ｒ_１、Ｒ_３を小さくしていって正の温度特性を得ると、Ｂ点のような絶対値の大きい電圧が発生することとなる。しかし、この基準電圧発生回路１では、温度依存性の無い場合（Ｂ´点等）における基準電圧ＶＢＧＲ_ＴＥＭＰが０．６Ｖと小さいため、Ｂ点の電圧も、０．６Ｖを中心として温度特性及び発生電圧の絶対値が決まる。これに対し、従来例（図８）では、１．２Ｖを中心として温度特性及び発生電圧の絶対値が決まる。

図４のＢ点の温度特性曲線の傾きと、図１１のＡ点の温度特性曲線の傾きは同じであるが、発生電圧の絶対値はＡ点のほうが大きい。Ａ点の電圧の絶対値も、分割抵抗を用いて所望の大きさに低下させることは可能であるが、温度特性曲線の傾きも分割比に従って低下してしまう。また、消費電力が大きくなるという問題もある。このように、温度依存性が無い場合の発生電圧が高い従来例のような基準電圧発生回路１Ｃ（図８）において正の温度特性を得ても、所望の電圧（絶対値）に調整する段階において、正の温度特性曲線の傾きは所望の値よりも小さくなってしまう。

この点、本実施の形態の基準電圧発生回路１によれば、比較のための従来例より小さい０．６Ｖを中心として温度特性曲線の傾き及び発生電圧の絶対値を調整することができるので、絶対値が低く且つ所望の正の温度特性を有する基準電圧を発生させることが容易になる。

［第２の実施の形態］ 図５に、本発明の第２の実施の形態に係る基準電圧発生回路１´を示す。この基準電圧発生回路１´は、回路構成それ自体は第１の実施の形態のものと略同様である。

本実施の形態が第１の実施の形態と異なっているのは、入力端子１４Ａに、温度依存性の無い内部電源電圧ＶＩＮＴではなく、正の温度特性を有するアレイ電圧ＶＡＡ（例えば２５℃において１．８Ｖ、２５度を超えると１．８Ｖより大きくなり、２５度未満では１．８Ｖより小さい）を供給する点である。アレイ電圧ＶＡＡは、例えば強誘電体メモリのメモリセルアレイに供給される電圧である。抵抗Ｒ_１、Ｒ_３の大きさを第１の実施の形態と同様に適当に調整することにより、この温度特性曲線の傾きが正であるアレイ電圧ＶＡＡを基準として、第１の実施の形態と比べても更に大きな温度特性曲線の正の傾きを有する電圧ＶＢＧＲ_ＴＥＭＰ´を出力することが可能になる（図６参照）。この電圧電圧ＶＢＧＲ_ＴＥＭＰ´を、図７に示すような図３と同様の基準電圧発生回路２（ただし、トランジスタ３２及び３５のソースにはアレイ電圧ＶＡＡが供給されている）に入力させることにより、分割抵抗３３から出力電圧ＶＲＥＦ_ＤＣを出力することができる。

この実施の形態の場合、ある正の温度特性を有するアレイ電圧ＶＡＡを基準にして、回路１´、回路２の回路特性により決まる別の正の温度特性を有する出力電圧ＶＲＥＦ_ＤＣを生成することができる。相関性を有する異なった２種類の温度特性の電圧を発生させる必要がある場合に、この実施の形態は有効である。

以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更が可能である。

本発明の第１の実施の形態に係る基準電圧発生回路１の構成を示す回路図である。 図１に示すオペアンプ２０の構成例を示す回路図である。 図１の基準電圧発生回路１の出力電圧ＶＢＧＲ_ＴＥＭＰを入力電圧として基準電圧ＶＲＥＦ_ＡＡを供給する基準電圧回路２の構成を示す回路図である。 図１の基準電圧発生回路１の出力電圧の温度特性を示している。 本発明の第２の実施の形態に係る基準電圧発生回路１´の構成を示す回路図である。 図５の基準電圧発生回路１´の出力電圧の温度特性を示している。 図５の基準電圧発生回路１の出力電圧ＶＢＧＲ_ＴＥＭＰ´を入力電圧として基準電圧ＶＲＥＦ_ＤＣを供給する基準電圧回路２´の構成を示す回路図である。 比較のための従来例に係る基準電圧発生回路１Ｃの構成を示す回路図である。 図８に示すオペアンプ４６の構成例を示す回路図である。 図８の基準電圧発生回路１Ｃの出力電圧ＶＢＧＲ_ＴＥＭＰを入力電圧として基準電圧ＶＲＥＦ_ＡＡを供給する基準電圧回路２のＣの構成を示す回路図である。 比較のための従来例に係る基準電圧発生回路１Ｃの出力電圧の温度特性を示している。

符号の説明

１１、１３、４２、４５・・・ダイオード、 １２、１４、１５、４１、４３、４４・・・抵抗、 １６、２３、２５、２６、５２、５４・・・ｎ型ＭＯＳトランジスタ、 ２０、３１、３４、４６、６１、６４・・・オペアンプ、 ２１、２２、２４、３２、３５、４７、５１、５３、５６、６２、６５・・・ｐ型ＭＯＳトランジスタ、 ３３、３６、６３、６６・・・分割抵抗。

Claims (5)

1. 第１の基準電圧が与えられる入力端子及び出力端子の間に形成され前記入力端子側から第１のダイオード及び第１の抵抗を直列接続してなる第１の電流経路と、
   前記入力端子及び前記出力端子の間に形成され前記入力端子側から第２のダイオード、第２の抵抗及び第３の抵抗を直列接続してなる第２の電流経路と、
   前記第１のダイオードと前記第１の抵抗との接続点の電圧、及び前記第２の抵抗及び前記第３の抵抗の接続点の電圧を入力され比較増幅を行う第１の比較回路と、
   前記出力端子と第２の基準電位との間に接続され前記第１の比較回路の出力を制御端子に与えられたトランジスタと
   を備えたことを特徴とする基準電圧発生回路。
2. 前記第１の基準電圧は、温度に拘らず一定の電圧である請求項１記載の基準電圧発生回路。
3. 前記第１の基準電圧は、温度の上昇に伴って大きくなる特性を有する請求項１記載の基準電圧発生回路。
4. 前記出力端子から出力される出力電圧と第１電圧とを比較して第２比較信号を出力する第２の比較回路と、
   前記第２比較信号をゲートに与えられ前記比較信号に応じた大きさに前記第１電圧を制御する第１制御トランジスタと、
   外部電源電圧と所定の関係を有する電圧と前記第１電圧とを比較して第３比較信号を出力する第３の比較回路と、
   前記第３比較信号をゲートに与えられ前記比較信号に応じた大きさに前記第１電圧を制御する第２制御トランジスタと
   前記第１電圧に対応する第２電圧を出力する出力回路と
   を備えたことを特徴とする請求項１記載の基準電圧発生回路。
5. 前記第２制御トランジスタは、前記外部電源電圧が所定値以上となった場合において、メモリセルアレイをテストするためのバーンイン電圧が前記出力回路から出力されるよう前記第１電圧を制御するものである請求項４記載の基準電圧発生回路。

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