JP2002149252A - バンドギャップレファレンス回路 - Google Patents
バンドギャップレファレンス回路Info
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
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Abstract
(57)【要約】
【課題】 設計値に対する誤差及び温度ドリフトを抑さ
えるバンドギャップレファレンス回路を提供する。 【解決手段】 定電流源Ｇ1は、第１直列回路１及び第
２直列回路２に所定の定電流を供給する。オペアンプＡ
1は、ダイオードＤ1及びＤ2の順方向電圧降下の差に基
づいて、電流Ｉ2を制御する。トランジスタＭ１及びＭ
２は、電流Ｉ2の大きさに基づいて、電流ＩF1及びＩF2
を制御する。電流Ｉ2が流れる抵抗Ｒ2及びＲ4は、正の
温度係数を有する温度補償回路として動作する。第３直
列回路３は、ダイオードＤ3の負の温度係数と抵抗Ｒ2と
Ｒ4の正の温度係数とを相殺する。ＢＧＲ回路は、電流
Ｉ2が流れる抵抗Ｒ2とＲ4の電圧降下、及び、ダイオー
ドＤ３の順方向電圧降下ＶF3の和を基準電圧として発生
する。
えるバンドギャップレファレンス回路を提供する。 【解決手段】 定電流源Ｇ1は、第１直列回路１及び第
２直列回路２に所定の定電流を供給する。オペアンプＡ
1は、ダイオードＤ1及びＤ2の順方向電圧降下の差に基
づいて、電流Ｉ2を制御する。トランジスタＭ１及びＭ
２は、電流Ｉ2の大きさに基づいて、電流ＩF1及びＩF2
を制御する。電流Ｉ2が流れる抵抗Ｒ2及びＲ4は、正の
温度係数を有する温度補償回路として動作する。第３直
列回路３は、ダイオードＤ3の負の温度係数と抵抗Ｒ2と
Ｒ4の正の温度係数とを相殺する。ＢＧＲ回路は、電流
Ｉ2が流れる抵抗Ｒ2とＲ4の電圧降下、及び、ダイオー
ドＤ３の順方向電圧降下ＶF3の和を基準電圧として発生
する。
Description
【０００１】
【発明の属する技術分野】本発明は、バンドギャップレ
ファレンス回路（以下、ＢＧＲ回路と呼ぶ）に関し、よ
り詳細には、ＭＯＳトランジスタを用いて基準電圧を発
生するＢＧＲ回路に関するものである。
ファレンス回路（以下、ＢＧＲ回路と呼ぶ）に関し、よ
り詳細には、ＭＯＳトランジスタを用いて基準電圧を発
生するＢＧＲ回路に関するものである。
【０００２】
【従来の技術】今日、従来のバイポーラトランジスタを
用いたアナログ回路が、ＭＯＳトランジスタを用いたア
ナログ回路に置き換わりつつあり、多くの集積回路がＣ
ＭＯＳプロセスで実現されている。ＢＧＲ回路は、バン
ドギャップ電圧を利用した基準電圧発生回路であり、計
測や制御の回路に使用され、極めて安定な低い基準電圧
を得ることができる。
用いたアナログ回路が、ＭＯＳトランジスタを用いたア
ナログ回路に置き換わりつつあり、多くの集積回路がＣ
ＭＯＳプロセスで実現されている。ＢＧＲ回路は、バン
ドギャップ電圧を利用した基準電圧発生回路であり、計
測や制御の回路に使用され、極めて安定な低い基準電圧
を得ることができる。
【０００３】図６は、従来のＢＧＲ回路を示しており、
ダイオードＤ1の順方向電圧降下と抵抗Ｒ1の電圧降下と
の合成電圧（バンドギャップ電圧）に基づいて、トラン
ジスタＭ3のドレインから、温度補償された基準電圧ＶR
EFを出力するものである。
ダイオードＤ1の順方向電圧降下と抵抗Ｒ1の電圧降下と
の合成電圧（バンドギャップ電圧）に基づいて、トラン
ジスタＭ3のドレインから、温度補償された基準電圧ＶR
EFを出力するものである。
【０００４】ここで、図６のＢＧＲ回路の動作原理につ
いて説明する。ダイオードＤ1に対するダイオードＤ2の
通電面積比をｎ、ダイオードＤ1、Ｄ2の順方向電圧降下
をＶF1、ＶF2、ダイオードＤ1の逆方向飽和電流をＩs、
ボルツマン定数をκ、絶対温度をＴ、電気素量をｑとす
ると、ダイオードＤ1、Ｄ2に流れる電流Ｉ1、Ｉ2は、下
記のように示される。
いて説明する。ダイオードＤ1に対するダイオードＤ2の
通電面積比をｎ、ダイオードＤ1、Ｄ2の順方向電圧降下
をＶF1、ＶF2、ダイオードＤ1の逆方向飽和電流をＩs、
ボルツマン定数をκ、絶対温度をＴ、電気素量をｑとす
ると、ダイオードＤ1、Ｄ2に流れる電流Ｉ1、Ｉ2は、下
記のように示される。
【数１】 式（１）及び式（２）からＶF1及びＶF2を求める。 ＶF1≒（κ・Ｔ／ｑ）・ｌｎ［Ｉ1／Ｉs］ ・・・・ （３） ＶF2≒（κ・Ｔ／ｑ）・ｌｎ［Ｉ2／（ｎ・Ｉs）］ ・・・・ （４）
【０００５】式（３）及び式（４）からＶF1とＶF2との
差ΔＶFを求める。 ΔＶF＝ＶF1−ＶF2＝（κ・Ｔ／ｑ）・ｌｎ［（ｎ・Ｉ1）／Ｉ2］ ≒（κ・Ｔ／ｑ）・ｌｎ［（ｎ・Ｒ3）／Ｒ1］ ・・・・ （５） オフセット電圧をＶOSとすると、オペアンプＡ1、ダイ
オードＤ1、Ｄ2、及び、抵抗Ｒ2から成る閉回路につい
て、下記に示す関係式が成り立つ。 ＶOS＝（ＶF2＋Ｉ2・Ｒ2）−ＶF1 ・・・・ （６）
差ΔＶFを求める。 ΔＶF＝ＶF1−ＶF2＝（κ・Ｔ／ｑ）・ｌｎ［（ｎ・Ｉ1）／Ｉ2］ ≒（κ・Ｔ／ｑ）・ｌｎ［（ｎ・Ｒ3）／Ｒ1］ ・・・・ （５） オフセット電圧をＶOSとすると、オペアンプＡ1、ダイ
オードＤ1、Ｄ2、及び、抵抗Ｒ2から成る閉回路につい
て、下記に示す関係式が成り立つ。 ＶOS＝（ＶF2＋Ｉ2・Ｒ2）−ＶF1 ・・・・ （６）
【０００６】式（６）から電流Ｉ2の関係式を求める。 Ｉ2＝｛（ＶF1−ＶF2）＋ＶOS｝／Ｒ2 ＝（ΔＶF＋ＶOS）／Ｒ2 ・・・・ （７）
【０００７】抵抗Ｒ1、Ｒ3の電圧降下に比べオフセット
電圧ＶOSは十分に小さいとすると、Ｉ1・Ｒ1＝Ｉ2・Ｒ3
＋ＶOS≒Ｉ2・Ｒ3、これを利用して抵抗Ｒ1及びダイオ
ードＤ1の両端に発生する基準電圧ＶREFを求める。 ＶREF＝ＶF1＋Ｉ1・Ｒ1≒ＶF1＋Ｉ2・Ｒ3 ＝ＶF1＋Ｒ3・Ｉ2＝ＶF1＋（Ｒ3／Ｒ2）・（ΔＶF＋ＶOS） ＝ＶF1＋（Ｒ3／Ｒ2）・ΔＶF＋（Ｒ3／Ｒ2）・ＶOS ・・・・ （８）
電圧ＶOSは十分に小さいとすると、Ｉ1・Ｒ1＝Ｉ2・Ｒ3
＋ＶOS≒Ｉ2・Ｒ3、これを利用して抵抗Ｒ1及びダイオ
ードＤ1の両端に発生する基準電圧ＶREFを求める。 ＶREF＝ＶF1＋Ｉ1・Ｒ1≒ＶF1＋Ｉ2・Ｒ3 ＝ＶF1＋Ｒ3・Ｉ2＝ＶF1＋（Ｒ3／Ｒ2）・（ΔＶF＋ＶOS） ＝ＶF1＋（Ｒ3／Ｒ2）・ΔＶF＋（Ｒ3／Ｒ2）・ＶOS ・・・・ （８）
【０００８】式（８）の第３項からオフセット電圧ＶOS
の影響を示す出力誤差成分σVREFを求める。 σVREF＝（Ｒ3／Ｒ2）・ＶOS ・・・・ （９）
の影響を示す出力誤差成分σVREFを求める。 σVREF＝（Ｒ3／Ｒ2）・ＶOS ・・・・ （９）
【０００９】式（９）からオフセット電圧ＶOSの影響を
抑える誤差抑制条件を求める。 （Ｒ3／Ｒ2）≪１・・・・ （１０） 基準電圧ＶREFは、式（１０）が成り立つことにより、
オフセット電圧ＶOSの影響が抑えられ、設計値に対する
誤差が小さくなる。
抑える誤差抑制条件を求める。 （Ｒ3／Ｒ2）≪１・・・・ （１０） 基準電圧ＶREFは、式（１０）が成り立つことにより、
オフセット電圧ＶOSの影響が抑えられ、設計値に対する
誤差が小さくなる。
【００１０】式（８）に式（５）を代入し、絶対温度Ｔ
で偏微分して、基準電圧ＶREFの温度係数Ｋを求める。
で偏微分して、基準電圧ＶREFの温度係数Ｋを求める。
【００１１】
【数２】 但し式（１１）において、オフセット電圧ＶOSの温度ド
リフトは他と比べて十分に小さいとした。式（１１）か
ら温度係数Ｋをゼロにする温度補償条件を求める。
リフトは他と比べて十分に小さいとした。式（１１）か
ら温度係数Ｋをゼロにする温度補償条件を求める。
【００１２】
【数３】 基準電圧ＶREFは、式（１２）が成り立つことにより、
温度ドリフトが抑えられ温度補償される。
温度ドリフトが抑えられ温度補償される。
【００１３】
【発明が解決しようとする課題】上記従来のＢＧＲ回路
では、式（１０）の誤差抑制条件を満足することで、オ
フセット電圧ＶOSの影響を抑え、式（１２）の温度補償
条件を満足することで、温度補償する。
では、式（１０）の誤差抑制条件を満足することで、オ
フセット電圧ＶOSの影響を抑え、式（１２）の温度補償
条件を満足することで、温度補償する。
【００１４】式（１０）の誤差抑制条件により、式（１
２）の温度補償条件を満足するには、（Ｒ3／Ｒ1）・ｎ
を大きくする必要がある。このためには、ダイオードＤ
1に比してダイオードＤ2の通電面積を大きく、且つ、電
流Ｉ2に比して電流Ｉ1を大きくしなければならないの
で、ダイオードＤ1に比してダイオードＤ2の電流密度が
極端に小さくなる。
２）の温度補償条件を満足するには、（Ｒ3／Ｒ1）・ｎ
を大きくする必要がある。このためには、ダイオードＤ
1に比してダイオードＤ2の通電面積を大きく、且つ、電
流Ｉ2に比して電流Ｉ1を大きくしなければならないの
で、ダイオードＤ1に比してダイオードＤ2の電流密度が
極端に小さくなる。
【００１５】しかし、ダイオードＤ1の電流密度に対す
るダイオードＤ2の電流密度の相対的な比に、極端に小
さな値を設定すると、通常のアナログ回路設計では、Ｉ
Ｃ製造上のバラツキ等の要因があるので、目標の特性で
安定に動作させる事は殆ど不可能である。
るダイオードＤ2の電流密度の相対的な比に、極端に小
さな値を設定すると、通常のアナログ回路設計では、Ｉ
Ｃ製造上のバラツキ等の要因があるので、目標の特性で
安定に動作させる事は殆ど不可能である。
【００１６】また、極端な値を設定すると、ダイオード
Ｄ1及びＤ2の通電面積を大きくし、ＩＣチップ全体の面
積を大きくする問題がある。通電面積比ｎは、４〜２０
とし、抵抗比（Ｒ3／Ｒ1）は、１程度とすることが設計
上好ましい。従って、誤差抑制条件及び温度補償条件の
双方を満足することは、困難である。
Ｄ1及びＤ2の通電面積を大きくし、ＩＣチップ全体の面
積を大きくする問題がある。通電面積比ｎは、４〜２０
とし、抵抗比（Ｒ3／Ｒ1）は、１程度とすることが設計
上好ましい。従って、誤差抑制条件及び温度補償条件の
双方を満足することは、困難である。
【００１７】本発明は、上記したような従来の技術が有
する問題点を解決するためになされたものであり、設計
値に対する誤差及び温度ドリフトを抑さえるバンドギャ
ップレファレンス回路を提供することを目的とする。
する問題点を解決するためになされたものであり、設計
値に対する誤差及び温度ドリフトを抑さえるバンドギャ
ップレファレンス回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】上記目的を達成するた
め、本発明のバンドギャップレファレンス回路は、第１
のダイオード、第１のトランジスタ、及び、第１の抵抗
が直列に接続された第１の直列回路と、前記第１のダイ
オードよりも通電面積が大きな第２のダイオード、第２
のトランジスタ、及び、第２の抵抗が直列に接続された
第２の直列回路と、前記第１の抵抗及び第２の抵抗の電
圧降下の差を増幅する増幅器とを備えるバンドギャップ
レファレンス回路において、前記増幅器の出力によって
制御される第３のトランジスタ、第３の抵抗、第４の抵
抗及び第３のダイオードが直列に接続された第３の直列
回路を備え、前記第４の抵抗の両端を夫々前記第１及び
第２のトランジスタのゲートに接続し、前記第３の抵
抗、第４の抵抗及び第３のダイオードから成る直列回路
部分の両端から基準電圧を出力することを特徴とする。
め、本発明のバンドギャップレファレンス回路は、第１
のダイオード、第１のトランジスタ、及び、第１の抵抗
が直列に接続された第１の直列回路と、前記第１のダイ
オードよりも通電面積が大きな第２のダイオード、第２
のトランジスタ、及び、第２の抵抗が直列に接続された
第２の直列回路と、前記第１の抵抗及び第２の抵抗の電
圧降下の差を増幅する増幅器とを備えるバンドギャップ
レファレンス回路において、前記増幅器の出力によって
制御される第３のトランジスタ、第３の抵抗、第４の抵
抗及び第３のダイオードが直列に接続された第３の直列
回路を備え、前記第４の抵抗の両端を夫々前記第１及び
第２のトランジスタのゲートに接続し、前記第３の抵
抗、第４の抵抗及び第３のダイオードから成る直列回路
部分の両端から基準電圧を出力することを特徴とする。
【００１９】また、本発明のバンドギャップレファレン
ス回路は、第１のダイオード、第１のトランジスタ、及
び、第１の抵抗が直列に接続された第１の直列回路と、
前記第１のダイオードよりも通電面積が大きな第２のダ
イオード、第２のトランジスタ、及び、第２の抵抗が直
列に接続された第２の直列回路と、前記第１の抵抗及び
第２の抵抗の電圧降下の差を増幅する増幅器とを備える
バンドギャップレファレンス回路において、第３の抵
抗、第４の抵抗及び第３のダイオードが、前記増幅器の
出力ラインと低電圧電源との間に直列に接続された第３
の直列回路を備え、前記第４の抵抗の両端を夫々前記第
１及び第２のトランジスタのゲートに接続し、前記増幅
器の出力ラインから基準電圧を出力することを特徴とす
る。
ス回路は、第１のダイオード、第１のトランジスタ、及
び、第１の抵抗が直列に接続された第１の直列回路と、
前記第１のダイオードよりも通電面積が大きな第２のダ
イオード、第２のトランジスタ、及び、第２の抵抗が直
列に接続された第２の直列回路と、前記第１の抵抗及び
第２の抵抗の電圧降下の差を増幅する増幅器とを備える
バンドギャップレファレンス回路において、第３の抵
抗、第４の抵抗及び第３のダイオードが、前記増幅器の
出力ラインと低電圧電源との間に直列に接続された第３
の直列回路を備え、前記第４の抵抗の両端を夫々前記第
１及び第２のトランジスタのゲートに接続し、前記増幅
器の出力ラインから基準電圧を出力することを特徴とす
る。
【００２０】本発明のバンドギャップレファレンス回路
では、増幅器は、第１の抵抗及び第２の抵抗の電圧降下
の差に基づいて、第３の直列回路に流れる電流を制御
し、第１及び第２のトランジスタは、第３の直列回路に
流れる電流に基づいて、第１のダイオードと第２のダイ
オードとの順方向電圧降下の差を制御する。前者の制御
及び後者の制御は、フィードバック制御系を構成する。
第３の直列回路は、第３の抵抗、第４の抵抗、及び、第
３のダイオードに流れる電流に基づいて電圧降下を発生
し、基準電圧として出力することにより、増幅器が有す
るオフセット電圧の影響を抑えるので、設計値に対する
誤差を抑制する。第３の抵抗及び第４の抵抗の電圧降下
は、正の温度係数を有し、第３のダイオードの順方向電
圧降下は、負の温度係数を有する。前者及び後者の温度
係数の大きさは、等しく双方が相殺するので、温度ドリ
フトを抑えることができる。
では、増幅器は、第１の抵抗及び第２の抵抗の電圧降下
の差に基づいて、第３の直列回路に流れる電流を制御
し、第１及び第２のトランジスタは、第３の直列回路に
流れる電流に基づいて、第１のダイオードと第２のダイ
オードとの順方向電圧降下の差を制御する。前者の制御
及び後者の制御は、フィードバック制御系を構成する。
第３の直列回路は、第３の抵抗、第４の抵抗、及び、第
３のダイオードに流れる電流に基づいて電圧降下を発生
し、基準電圧として出力することにより、増幅器が有す
るオフセット電圧の影響を抑えるので、設計値に対する
誤差を抑制する。第３の抵抗及び第４の抵抗の電圧降下
は、正の温度係数を有し、第３のダイオードの順方向電
圧降下は、負の温度係数を有する。前者及び後者の温度
係数の大きさは、等しく双方が相殺するので、温度ドリ
フトを抑えることができる。
【００２１】本発明のバンドギャップレファレンス回路
では、高電圧電源ラインと低電圧電源ラインとの間に、
第３のトランジスタ、第３の抵抗、第４の抵抗及び第３
のダイオードがこの順に接続されてもよく、又は、高電
圧電源ラインと低電圧電源ラインとの間に、第３のトラ
ンジスタ、第３のダイオード、第３の抵抗及び第４の抵
抗がこの順に接続されてもよい。第３のダイオードを高
電圧電源ライン側に接続すると、第１及び第２のトラン
ジスタのゲート電圧のバイアス点が低電圧側に移動する
ことにより、低い電源電圧にも対応できるので、動作可
能な電源電圧範囲が拡大する。
では、高電圧電源ラインと低電圧電源ラインとの間に、
第３のトランジスタ、第３の抵抗、第４の抵抗及び第３
のダイオードがこの順に接続されてもよく、又は、高電
圧電源ラインと低電圧電源ラインとの間に、第３のトラ
ンジスタ、第３のダイオード、第３の抵抗及び第４の抵
抗がこの順に接続されてもよい。第３のダイオードを高
電圧電源ライン側に接続すると、第１及び第２のトラン
ジスタのゲート電圧のバイアス点が低電圧側に移動する
ことにより、低い電源電圧にも対応できるので、動作可
能な電源電圧範囲が拡大する。
【００２２】第１の直列回路及び第２の直列回路を並列
にして電流源に接続することも本発明の好ましい態様で
ある。この場合、常に一定の電流を第１の直列回路及び
第２の直列回路に供給するので、電源電圧変動に対して
動作が安定し、高い電源電圧の際に消費電力を抑える。
にして電流源に接続することも本発明の好ましい態様で
ある。この場合、常に一定の電流を第１の直列回路及び
第２の直列回路に供給するので、電源電圧変動に対して
動作が安定し、高い電源電圧の際に消費電力を抑える。
【００２３】
【発明の実施の形態】以下、本発明の実施形態例に基づ
いて、本発明のバンドギャップレファレンス回路につい
て図面を参照して説明する。図１は、本発明の第１実施
形態例のＢＧＲ回路を示す。本実施形態例のＢＧＲ回路
は、オペアンプを使用したアンプフィードバック型であ
る。
いて、本発明のバンドギャップレファレンス回路につい
て図面を参照して説明する。図１は、本発明の第１実施
形態例のＢＧＲ回路を示す。本実施形態例のＢＧＲ回路
は、オペアンプを使用したアンプフィードバック型であ
る。
【００２４】ＢＧＲ回路は、オペアンプＡ1、定電流源
Ｇ1、ダイオードＤ1〜Ｄ3、ｐチャネルＭＯＳトランジ
スタＭ1〜Ｍ3、抵抗Ｒ1〜Ｒ4で構成される。ダイオード
Ｄ1、トランジスタＭ1、及び、抵抗Ｒ1は、第１直列回
路１を構成し、ダイオードＤ2、トランジスタＭ2、及
び、抵抗Ｒ3は、第２直列回路２を構成し、トランジス
タＭ3、抵抗Ｒ4、抵抗Ｒ2、及び、ダイオードＤ3は、第
３直列回路３を構成する。
Ｇ1、ダイオードＤ1〜Ｄ3、ｐチャネルＭＯＳトランジ
スタＭ1〜Ｍ3、抵抗Ｒ1〜Ｒ4で構成される。ダイオード
Ｄ1、トランジスタＭ1、及び、抵抗Ｒ1は、第１直列回
路１を構成し、ダイオードＤ2、トランジスタＭ2、及
び、抵抗Ｒ3は、第２直列回路２を構成し、トランジス
タＭ3、抵抗Ｒ4、抵抗Ｒ2、及び、ダイオードＤ3は、第
３直列回路３を構成する。
【００２５】ダイオードＤ2は、ダイオードＤ1に対し
て、通電面積比がｎ倍である。定電流源Ｇ1及びオペア
ンプＡ1については、周知のものが採用され、内部等価
回路及び設計方法の詳細な説明を省略する。
て、通電面積比がｎ倍である。定電流源Ｇ1及びオペア
ンプＡ1については、周知のものが採用され、内部等価
回路及び設計方法の詳細な説明を省略する。
【００２６】定電流源Ｇ1の一方の端子は、電源電圧ＶD
D（高電圧電源）に接続される。定電流源Ｇ1の他方の端
子、ダイオードＤ1のアノード端子、及び、Ｄ2のアノー
ド端子は、ノードＮaに接続される。ダイオードＤ1及び
Ｄ2のカソード端子は、トランジスタＭ1及びＭ2のソー
スに夫々接続される。
D（高電圧電源）に接続される。定電流源Ｇ1の他方の端
子、ダイオードＤ1のアノード端子、及び、Ｄ2のアノー
ド端子は、ノードＮaに接続される。ダイオードＤ1及び
Ｄ2のカソード端子は、トランジスタＭ1及びＭ2のソー
スに夫々接続される。
【００２７】トランジスタＭ1のゲートは、抵抗Ｒ2の一
端、及び、ダイオードＤ3のアノード端子に接続され
る。トランジスタＭ1のドレインは、オペアンプＡ1の非
反転入力端子、及び、抵抗Ｒ1の一端に接続される。ト
ランジスタＭ2のゲートは、抵抗Ｒ4の一端、及び、抵抗
Ｒ2の他端に接続される。トランジスタＭ2のドレイン
は、オペアンプＡ1の反転入力端子、及び、抵抗Ｒ3の一
端に接続される。
端、及び、ダイオードＤ3のアノード端子に接続され
る。トランジスタＭ1のドレインは、オペアンプＡ1の非
反転入力端子、及び、抵抗Ｒ1の一端に接続される。ト
ランジスタＭ2のゲートは、抵抗Ｒ4の一端、及び、抵抗
Ｒ2の他端に接続される。トランジスタＭ2のドレイン
は、オペアンプＡ1の反転入力端子、及び、抵抗Ｒ3の一
端に接続される。
【００２８】オペアンプＡ1の出力端子は、トランジス
タＭ3のゲートに接続される。トランジスタＭ3のソース
は、電源電圧ＶDDに接続され、トランジスタＭ3のドレ
インは、ＢＧＲ回路の出力端子となる抵抗Ｒ4の他端に
接続される。抵抗Ｒ1の他端、抵抗Ｒ3の他端、及び、ダ
イオードＤ3のカソード端子は、グランド（低電圧電
源）に接続される。
タＭ3のゲートに接続される。トランジスタＭ3のソース
は、電源電圧ＶDDに接続され、トランジスタＭ3のドレ
インは、ＢＧＲ回路の出力端子となる抵抗Ｒ4の他端に
接続される。抵抗Ｒ1の他端、抵抗Ｒ3の他端、及び、ダ
イオードＤ3のカソード端子は、グランド（低電圧電
源）に接続される。
【００２９】ここで、ＢＧＲ回路について説明する。Ｂ
ＧＲ回路は、ダイオードの順方向電圧が有する負の温度
係数と、絶対値が等しい正の温度係数を有する温度補償
回路を付加することにより、双方の温度係数を相殺し
て、温度補償された極めて安定な基準電圧を発生する。
バンドギャップとは、量子力学における価電子帯と伝導
帯との間の禁制帯幅Ｅgを示す。Siの場合Ｅg＝1.11[eV]
で、これが温度補償された基準電圧値ＶREF≒1.2[V]に
非常に近い値の為、この回路がＢＧＲ回路と呼ばれる。
ＧＲ回路は、ダイオードの順方向電圧が有する負の温度
係数と、絶対値が等しい正の温度係数を有する温度補償
回路を付加することにより、双方の温度係数を相殺し
て、温度補償された極めて安定な基準電圧を発生する。
バンドギャップとは、量子力学における価電子帯と伝導
帯との間の禁制帯幅Ｅgを示す。Siの場合Ｅg＝1.11[eV]
で、これが温度補償された基準電圧値ＶREF≒1.2[V]に
非常に近い値の為、この回路がＢＧＲ回路と呼ばれる。
【００３０】オペアンプは、反転入力端子及び非反転入
力端子から成る差動入力対をゼロにしても製造バラツキ
等により、出力電圧がゼロにならず、オフセット電圧Ｖ
OSを差動入力対に印加することで、出力電圧がゼロにな
る。オペアンプを使用するＢＧＲ回路は、オフセット電
圧ＶOSの影響により、設計値の基準電圧ＶREFに対し
て、誤差が発生する。
力端子から成る差動入力対をゼロにしても製造バラツキ
等により、出力電圧がゼロにならず、オフセット電圧Ｖ
OSを差動入力対に印加することで、出力電圧がゼロにな
る。オペアンプを使用するＢＧＲ回路は、オフセット電
圧ＶOSの影響により、設計値の基準電圧ＶREFに対し
て、誤差が発生する。
【００３１】定電流源Ｇ1は、所定の定電流を２つに分
流し、一方の電流を第１直列回路１に供給し、他方の電
流を第２直列回路２に供給する。第１直列回路１に供給
された一方の電流は、ダイオードＤ1、トランジスタＭ
1、及び、抵抗Ｒ1を経由し、電流ＩF1としてグランドに
全て流れる。第２直列回路２に供給された他方の電流
は、ダイオードＤ2、トランジスタＭ2、及び、抵抗Ｒ3
を経由し、電流ＩF2としてグランドに全て流れる。
流し、一方の電流を第１直列回路１に供給し、他方の電
流を第２直列回路２に供給する。第１直列回路１に供給
された一方の電流は、ダイオードＤ1、トランジスタＭ
1、及び、抵抗Ｒ1を経由し、電流ＩF1としてグランドに
全て流れる。第２直列回路２に供給された他方の電流
は、ダイオードＤ2、トランジスタＭ2、及び、抵抗Ｒ3
を経由し、電流ＩF2としてグランドに全て流れる。
【００３２】トランジスタＭ3は、オペアンプＡ1からの
出力電圧に基づいて、所定の電流を第３直列回路３に供
給する。第３直列回路３に供給された電流は、抵抗Ｒ
4、Ｒ2、及び、ダイオードＤ3を経由し、電流Ｉ2として
グランドに全て流れる。
出力電圧に基づいて、所定の電流を第３直列回路３に供
給する。第３直列回路３に供給された電流は、抵抗Ｒ
4、Ｒ2、及び、ダイオードＤ3を経由し、電流Ｉ2として
グランドに全て流れる。
【００３３】トランジスタＭ1及びＭ2は、スレッショル
ド電圧が夫々ＶTP1及びＶTP2であり、ゲート・ソース間
電圧が夫々ＶGS1及びＶGS2になる。ダイオードＤ1、Ｄ
2、及び、Ｄ3は、順方向電圧降下が夫々ＶF1、ＶF2、及
び、ＶF3になる。オペアンプＡ1は、反転入力端子・非
反転入力端子間がオフセット電圧ＶOSになる。
ド電圧が夫々ＶTP1及びＶTP2であり、ゲート・ソース間
電圧が夫々ＶGS1及びＶGS2になる。ダイオードＤ1、Ｄ
2、及び、Ｄ3は、順方向電圧降下が夫々ＶF1、ＶF2、及
び、ＶF3になる。オペアンプＡ1は、反転入力端子・非
反転入力端子間がオフセット電圧ＶOSになる。
【００３４】オペアンプＡ1は、ダイオードＤ1及びＤ2
の順方向電圧降下の差に基づいて、トランジスタＭ3が
供給する電流Ｉ2を制御する。トランジスタＭ１及びＭ
２は、電流Ｉ2の大きさに基づいて、電流ＩF1及びＩF2
を制御する。電流Ｉ2が流れる抵抗Ｒ2及びＲ4は、正の
温度係数を有する温度補償回路として動作する。第３直
列回路３は、ダイオードＤ3の負の温度係数と電流Ｉ
2（：これが正の温度ドリフト）に流れる抵抗Ｒ2とＲ4
の正の温度係数とを相殺する。ＢＧＲ回路は、電流Ｉ2
が流れる抵抗Ｒ2とＲ4の電圧降下、及び、ダイオードＤ
３の順方向電圧降下ＶF3の和を基準電圧として発生す
る。
の順方向電圧降下の差に基づいて、トランジスタＭ3が
供給する電流Ｉ2を制御する。トランジスタＭ１及びＭ
２は、電流Ｉ2の大きさに基づいて、電流ＩF1及びＩF2
を制御する。電流Ｉ2が流れる抵抗Ｒ2及びＲ4は、正の
温度係数を有する温度補償回路として動作する。第３直
列回路３は、ダイオードＤ3の負の温度係数と電流Ｉ
2（：これが正の温度ドリフト）に流れる抵抗Ｒ2とＲ4
の正の温度係数とを相殺する。ＢＧＲ回路は、電流Ｉ2
が流れる抵抗Ｒ2とＲ4の電圧降下、及び、ダイオードＤ
３の順方向電圧降下ＶF3の和を基準電圧として発生す
る。
【００３５】ここで、ＢＧＲ回路の動作原理について説
明する。トランジスタＭ1及びＭ2のスレッショルド電圧
差（ＶTP1−ＶTP2）をΔＶTP、トランジスタＭ1及びＭ2
のゲート・ソース間電圧差（ＶGS1−ＶGS2）をΔＶGS、
ダイオードＤ1及びＤ2の順方向電圧降下差（ＶF1−ＶF
2）をΔＶFと定義する。
明する。トランジスタＭ1及びＭ2のスレッショルド電圧
差（ＶTP1−ＶTP2）をΔＶTP、トランジスタＭ1及びＭ2
のゲート・ソース間電圧差（ＶGS1−ＶGS2）をΔＶGS、
ダイオードＤ1及びＤ2の順方向電圧降下差（ＶF1−ＶF
2）をΔＶFと定義する。
【００３６】オペアンプＡ1、抵抗Ｒ1、及び、Ｒ3から
成る閉回路について、以下の関係式が成り立つ。 ＩF1・Ｒ1＝ＩF2・Ｒ3＋ＶOS ・・・・ （１３）
成る閉回路について、以下の関係式が成り立つ。 ＩF1・Ｒ1＝ＩF2・Ｒ3＋ＶOS ・・・・ （１３）
【００３７】第１設計条件をＲ3＝Ｒ1として回路設計を
容易にし、式（１３）からＩF2を求める。 ＩF2＝（Ｒ1／Ｒ3）・ＩF1−（ＶOS／Ｒ3） ＝ＩF1−（ＶOS／Ｒ1） ・・・・ （１４）
容易にし、式（１３）からＩF2を求める。 ＩF2＝（Ｒ1／Ｒ3）・ＩF1−（ＶOS／Ｒ3） ＝ＩF1−（ＶOS／Ｒ1） ・・・・ （１４）
【００３８】トランジスタＭ1及びＭ2は、ゲート長を夫
々Ｌ1及びＬ2とし、ゲート幅を夫々Ｗ1及びＷ2とし、多
数キャリアである正孔の移動度を双方ともμpとし、単
位面積当りのゲート容量を双方ともＣOXとすると、ドレ
イン電流が夫々ＩF1及びＩF2として、下記のように示さ
れる。ただし、ＶGS1＜０、ＶGS2＜０である。 ＩF1＝μp・ＣOX／２・（Ｗ1／Ｌ1）・（ＶGS1−ＶTP1）2 ・・・・ （１５ ） ＩF2＝μp・ＣOX／２・（Ｗ2／Ｌ2）・（ＶGS2−ＶTP2）2 ・・・・ （１６ ）
々Ｌ1及びＬ2とし、ゲート幅を夫々Ｗ1及びＷ2とし、多
数キャリアである正孔の移動度を双方ともμpとし、単
位面積当りのゲート容量を双方ともＣOXとすると、ドレ
イン電流が夫々ＩF1及びＩF2として、下記のように示さ
れる。ただし、ＶGS1＜０、ＶGS2＜０である。 ＩF1＝μp・ＣOX／２・（Ｗ1／Ｌ1）・（ＶGS1−ＶTP1）2 ・・・・ （１５ ） ＩF2＝μp・ＣOX／２・（Ｗ2／Ｌ2）・（ＶGS2−ＶTP2）2 ・・・・ （１６ ）
【００３９】式（１４）に式（１５）及び式（１６）を
代入する。 μp・ＣOX／２・（Ｗ2／Ｌ2）・（ＶGS2−ＶTP2）2 ＝μp・ＣOX／２・（Ｗ1／Ｌ1）・（ＶGS1−ＶTP1）2−（ＶOS／Ｒ1） ・・・・ （１７）
代入する。 μp・ＣOX／２・（Ｗ2／Ｌ2）・（ＶGS2−ＶTP2）2 ＝μp・ＣOX／２・（Ｗ1／Ｌ1）・（ＶGS1−ＶTP1）2−（ＶOS／Ｒ1） ・・・・ （１７）
【００４０】新たに、任意関数Ｄ１［ｘ］を定義し、式
（１７）の右辺を変形する。ｘ＜０のときＤ１［ｘ］＜
０、ｘ≧０のときＤ１［ｘ］≧０である。 μp・ＣOX／２・（Ｗ2／Ｌ2）・（ＶGS2−ＶTP2）2 ＝μp・ＣOX／２・（Ｗ1／Ｌ1）・（ＶGS1−ＶTP1＋Ｄ１［ＶOS／Ｒ1］）2 ・・・・ （１８）
（１７）の右辺を変形する。ｘ＜０のときＤ１［ｘ］＜
０、ｘ≧０のときＤ１［ｘ］≧０である。 μp・ＣOX／２・（Ｗ2／Ｌ2）・（ＶGS2−ＶTP2）2 ＝μp・ＣOX／２・（Ｗ1／Ｌ1）・（ＶGS1−ＶTP1＋Ｄ１［ＶOS／Ｒ1］）2 ・・・・ （１８）
【００４１】第２設計条件をＬ1＝Ｌ2、及び、Ｗ1＝Ｗ2
として、式（１８）を簡単化する。 ＶGS2−ＶTP2＝ＶGS1−ＶTP1＋Ｄ１［ＶOS／Ｒ1］ ・・・・ （１９）
として、式（１８）を簡単化する。 ＶGS2−ＶTP2＝ＶGS1−ＶTP1＋Ｄ１［ＶOS／Ｒ1］ ・・・・ （１９）
【００４２】式（１９）からトランジスタＭ1及びＭ2の
ゲート・ソース間電圧差ΔＶGSを求める。 ΔＶGS＝ＶGS1−ＶGS2＝ＶTP1−ＶTP2−Ｄ１［ＶOS／Ｒ1］ ＝ΔＶTP−Ｄ１［ＶOS／Ｒ1］ ・・・・ （２０）
ゲート・ソース間電圧差ΔＶGSを求める。 ΔＶGS＝ＶGS1−ＶGS2＝ＶTP1−ＶTP2−Ｄ１［ＶOS／Ｒ1］ ＝ΔＶTP−Ｄ１［ＶOS／Ｒ1］ ・・・・ （２０）
【００４３】ダイオードＤ1、トランジスタＭ1、及び、
ダイオードＤ3から成る経路と、ダイオードＤ2、トラン
ジスタＭ2、抵抗Ｒ2、及び、ダイオードＤ3から成る経
路との双方から、ノードＮaの電位Ｖaを求める。ただ
し、ＶGS1及びＶGS2は、前述した通り負バイアスであ
る。 Ｖa＝ＶF1＋（−ＶGS1）＋ＶF3 ＝ＶF2＋（−ＶGS2）＋Ｉ2・Ｒ2＋ＶF3 ・・・・ （２１）
ダイオードＤ3から成る経路と、ダイオードＤ2、トラン
ジスタＭ2、抵抗Ｒ2、及び、ダイオードＤ3から成る経
路との双方から、ノードＮaの電位Ｖaを求める。ただ
し、ＶGS1及びＶGS2は、前述した通り負バイアスであ
る。 Ｖa＝ＶF1＋（−ＶGS1）＋ＶF3 ＝ＶF2＋（−ＶGS2）＋Ｉ2・Ｒ2＋ＶF3 ・・・・ （２１）
【００４４】式（２１）からＩ2を求める。 Ｉ2＝｛（ＶF1−ＶF2）−（ＶGS1−ＶGS2）｝／Ｒ2 ＝（ΔＶF−ΔＶGS）／Ｒ2 ・・・・ （２２）
【００４５】抵抗Ｒ4、抵抗Ｒ2、及び、ダイオードＤ3
から成る直列回路の両端に発生する基準電圧ＶREFを求
める。 ＶREF＝Ｉ2・（Ｒ4＋Ｒ2）＋ＶF3 ・・・・ （２３）
から成る直列回路の両端に発生する基準電圧ＶREFを求
める。 ＶREF＝Ｉ2・（Ｒ4＋Ｒ2）＋ＶF3 ・・・・ （２３）
【００４６】式（２３）に式（２２）を代入する。 ＶREF＝ＶF3＋｛（ΔＶF−ΔＶGS）／Ｒ2｝・（Ｒ4＋Ｒ2） ＝ＶF3＋｛（Ｒ4＋Ｒ2）／Ｒ2｝・ΔＶF−｛（Ｒ4＋Ｒ2）／Ｒ2｝・ΔＶGS ・・・・ （２４）
【００４７】式（２４）の右辺の第３項は、出力誤差成
分σVREFであり、式（２０）に示すように、ΔＶGSがト
ランジスタＭ1とＭ2のスレッショルド電圧差ΔＶTP、及
び、オペアンプＡ1のオフセット電圧ＶOSを含む。スレ
ッショルド電圧差ΔＶTP及びオフセット電圧ＶOSは、Ｉ
Ｃ製造プロセス上の種々の原因により、サンプル間でば
らつく。出力誤差成分σVREFは、基準電圧ＶREFの設計
値に誤差を与える主要因であり、式（２０）から下記の
ように示される。 σVREF＝｛（Ｒ2＋Ｒ4）／Ｒ2｝・ΔＶGS ＝｛（Ｒ2＋Ｒ4）／Ｒ2｝・｛ΔＶTP−Ｄ１［ＶOS／Ｒ1］｝ ・・・・ （２５）
分σVREFであり、式（２０）に示すように、ΔＶGSがト
ランジスタＭ1とＭ2のスレッショルド電圧差ΔＶTP、及
び、オペアンプＡ1のオフセット電圧ＶOSを含む。スレ
ッショルド電圧差ΔＶTP及びオフセット電圧ＶOSは、Ｉ
Ｃ製造プロセス上の種々の原因により、サンプル間でば
らつく。出力誤差成分σVREFは、基準電圧ＶREFの設計
値に誤差を与える主要因であり、式（２０）から下記の
ように示される。 σVREF＝｛（Ｒ2＋Ｒ4）／Ｒ2｝・ΔＶGS ＝｛（Ｒ2＋Ｒ4）／Ｒ2｝・｛ΔＶTP−Ｄ１［ＶOS／Ｒ1］｝ ・・・・ （２５）
【００４８】基準電圧ＶREFの温度係数をＫ1、ダイオー
ドＤ3の順方向電圧降下ＶF3の温度係数をＫ2とする。式
（２４）に式（５）を代入し、第１設計条件により式を
簡単化して、温度Ｔで偏微分する。
ドＤ3の順方向電圧降下ＶF3の温度係数をＫ2とする。式
（２４）に式（５）を代入し、第１設計条件により式を
簡単化して、温度Ｔで偏微分する。
【数４】
【００４９】抵抗Ｒ2及びＲ4の温度係数は、同じデバイ
ス構造を採用することにより相殺する。式（２６）の第
３項は、式（２０）に示すように、ΔＶGSがトランジス
タＭ1とＭ2のスレッショルド電圧差ΔＶTP、及び、オペ
アンプＡ1のオフセット電圧ＶOSを含む。スレッショル
ド電圧差ΔＶTP及びオフセット電圧ＶOSの温度係数は、
温度係数Ｋ1及びＫ2に比して十分小さいので、式（２
６）の第３項を無視する。 Ｋ1＝Ｋ2＋（Ｒ2＋Ｒ4）／Ｒ2・（κ／ｑ）・ｌｎ［ｎ］ ・・・・ （２７ ）
ス構造を採用することにより相殺する。式（２６）の第
３項は、式（２０）に示すように、ΔＶGSがトランジス
タＭ1とＭ2のスレッショルド電圧差ΔＶTP、及び、オペ
アンプＡ1のオフセット電圧ＶOSを含む。スレッショル
ド電圧差ΔＶTP及びオフセット電圧ＶOSの温度係数は、
温度係数Ｋ1及びＫ2に比して十分小さいので、式（２
６）の第３項を無視する。 Ｋ1＝Ｋ2＋（Ｒ2＋Ｒ4）／Ｒ2・（κ／ｑ）・ｌｎ［ｎ］ ・・・・ （２７ ）
【００５０】式（２７）から基準電圧ＶREFの温度係数
Ｋ1をゼロにする温度補償条件を求める。 Ｋ2＝−（Ｒ2＋Ｒ4）／Ｒ2・（κ／ｑ）・ｌｎ［ｎ］ ・・・・ （２８）
Ｋ1をゼロにする温度補償条件を求める。 Ｋ2＝−（Ｒ2＋Ｒ4）／Ｒ2・（κ／ｑ）・ｌｎ［ｎ］ ・・・・ （２８）
【００５１】ダイオードＤ3の順方向電圧降下ＶF3の温
度係数Ｋ2は、既知である。抵抗Ｒ2及びＲ4を所定の値
に設定し、式（２８）の温度補償条件を満足する。
度係数Ｋ2は、既知である。抵抗Ｒ2及びＲ4を所定の値
に設定し、式（２８）の温度補償条件を満足する。
【００５２】抵抗Ｒ2及びＲ4の値は、温度補償条件を満
足することで決定される。式（２５）から基準電圧ＶRE
Fのバラツキを示す出力誤差成分σVREFの誤差抑制条件
を考える。
足することで決定される。式（２５）から基準電圧ＶRE
Fのバラツキを示す出力誤差成分σVREFの誤差抑制条件
を考える。
【００５３】ΔＶTPは、IC製造上のバラツキ等に基づい
てランダムに発生する。また任意関数Ｄ1[ＶOS/Ｒ1]で
はオフセット電圧ＶOSによる影響が表現されているが、
これもランダムに発生する量である。従ってこの両者は
互いに独立であり、相殺する条件は存在しない。つまり
式（２５）は下記の様にも一般化した示し方もされる。 σVREF＝｛（Ｒ2＋Ｒ4）／Ｒ2｝・｛｜ΔＶTP｜＋｜Ｄ１［ＶOS／Ｒ1］｜｝ ・・・・ （２９）
てランダムに発生する。また任意関数Ｄ1[ＶOS/Ｒ1]で
はオフセット電圧ＶOSによる影響が表現されているが、
これもランダムに発生する量である。従ってこの両者は
互いに独立であり、相殺する条件は存在しない。つまり
式（２５）は下記の様にも一般化した示し方もされる。 σVREF＝｛（Ｒ2＋Ｒ4）／Ｒ2｝・｛｜ΔＶTP｜＋｜Ｄ１［ＶOS／Ｒ1］｜｝ ・・・・ （２９）
【００５４】ΔＶTPトランジスタＭ1とＭ2の相対精度に
大きく依存する為、これを出来る限り小さくするにはサ
イズを十分に大きく、そして、たすき掛け等のレイアウ
ト処置を行う工夫が必要である。
大きく依存する為、これを出来る限り小さくするにはサ
イズを十分に大きく、そして、たすき掛け等のレイアウ
ト処置を行う工夫が必要である。
【００５５】また任意関数Ｄ１［ＶOS／Ｒ1］を複雑で
具体的に表現させる事は困難である。但しＶOS／Ｒ1を
変数とした関数なので、Ｒ1を（第１設計条件であるＲ3
も）出来る限り大きくとれば変数としては小さくなり、
Ｄ１［ＶOS／Ｒ1］自体を抑制出来る。
具体的に表現させる事は困難である。但しＶOS／Ｒ1を
変数とした関数なので、Ｒ1を（第１設計条件であるＲ3
も）出来る限り大きくとれば変数としては小さくなり、
Ｄ１［ＶOS／Ｒ1］自体を抑制出来る。
【００５６】机上計算により、式（２９）から誤差を見
積もる事は、時間がかかり困難である。そこで、アナロ
グ回路シミュレータ（例えば、ＳＰＩＣＥ）を採用し、
現実解に近いデバイスモデルで処理することにより、本
実施形態例による効果を検証する。入力オフセット電圧
ＶOS、及び、スレッショルド電圧差ΔＶTPを所定の初期
値に設定して、実デバイスモデルを再現する。
積もる事は、時間がかかり困難である。そこで、アナロ
グ回路シミュレータ（例えば、ＳＰＩＣＥ）を採用し、
現実解に近いデバイスモデルで処理することにより、本
実施形態例による効果を検証する。入力オフセット電圧
ＶOS、及び、スレッショルド電圧差ΔＶTPを所定の初期
値に設定して、実デバイスモデルを再現する。
【００５７】入力オフセット電圧ＶOSは、オペアンプ内
部の差動増幅段を構成するペアＭＯＳトランジスタが、
ＩＣ製造プロセスで、双方の完全対称性が失われて製造
される事が主な理由と考えられ、サンプル毎に±２〜３
mVの範囲で、全く異なる電圧値が発生する。
部の差動増幅段を構成するペアＭＯＳトランジスタが、
ＩＣ製造プロセスで、双方の完全対称性が失われて製造
される事が主な理由と考えられ、サンプル毎に±２〜３
mVの範囲で、全く異なる電圧値が発生する。
【００５８】ＭＯＳトランジスタの特性は、スレッショ
ルド電圧により、ペアＭＯＳトランジスタとしての相対
精度に関して、最も顕著に影響を受ける。従って、オペ
アンプ内部の差動増幅段を構成するペアＭＯＳトランジ
スタが、夫々異なるスレッショルド電圧となる様に微調
整し、相対誤差を与えて対称性を崩し、入力オフセット
電圧ＶOS＝±２〜３ｍＶとなる第１初期条件を設定す
る。
ルド電圧により、ペアＭＯＳトランジスタとしての相対
精度に関して、最も顕著に影響を受ける。従って、オペ
アンプ内部の差動増幅段を構成するペアＭＯＳトランジ
スタが、夫々異なるスレッショルド電圧となる様に微調
整し、相対誤差を与えて対称性を崩し、入力オフセット
電圧ＶOS＝±２〜３ｍＶとなる第１初期条件を設定す
る。
【００５９】スレッショルド電圧差ΔＶTPは、トランジ
スタＭ1及びＭ2のスレッショルド電圧差である。上記の
入力オフセット電圧ＶOSの場合と同様に、夫々異なるス
レッショルド電圧となる様に全く同じ微調整を行う第２
初期条件を設定する。
スタＭ1及びＭ2のスレッショルド電圧差である。上記の
入力オフセット電圧ＶOSの場合と同様に、夫々異なるス
レッショルド電圧となる様に全く同じ微調整を行う第２
初期条件を設定する。
【００６０】図２は、基準電圧ＶREFのシミュレーショ
ン結果の表である。出力誤差成分σVREF、及び、出力誤
差成分σVREFと基準電圧ＶREFとの比率である誤差率に
ついて、同図（ａ）と（ｂ）とを比較することにより、
シミュレーション結果を検証する。
ン結果の表である。出力誤差成分σVREF、及び、出力誤
差成分σVREFと基準電圧ＶREFとの比率である誤差率に
ついて、同図（ａ）と（ｂ）とを比較することにより、
シミュレーション結果を検証する。
【００６１】同図（ａ）は、図１のＢＧＲ回路のシミュ
レーション結果を示す。本実施形態例による基準電圧Ｖ
REFの設計値を１．１７７Ｖとし、入力オフセット電圧
ＶOSに対して第１初期条件を設定し、スレッショルド電
圧差ΔＶTPに対して第２初期条件を設定する。
レーション結果を示す。本実施形態例による基準電圧Ｖ
REFの設計値を１．１７７Ｖとし、入力オフセット電圧
ＶOSに対して第１初期条件を設定し、スレッショルド電
圧差ΔＶTPに対して第２初期条件を設定する。
【００６２】第１初期条件及び第２初期条件を設定した
場合、出力誤差成分は、±１４．５ｍＶであり、誤差率
は、±１．２３％である。第１初期条件を設定した場
合、出力誤差成分は、±６．０ｍＶであり、誤差率は、
±０．５１％である。
場合、出力誤差成分は、±１４．５ｍＶであり、誤差率
は、±１．２３％である。第１初期条件を設定した場
合、出力誤差成分は、±６．０ｍＶであり、誤差率は、
±０．５１％である。
【００６３】同図（ｂ）は、図６のＢＧＲ回路のシミュ
レーション結果を示す。従来技術による基準電圧ＶREF
の設計値を１．２７３Ｖとし、入力オフセット電圧ＶOS
に対して第１初期条件を設定する。出力誤差成分は、±
２２．５ｍＶであり、誤差率は、±１．７７％である。
レーション結果を示す。従来技術による基準電圧ＶREF
の設計値を１．２７３Ｖとし、入力オフセット電圧ＶOS
に対して第１初期条件を設定する。出力誤差成分は、±
２２．５ｍＶであり、誤差率は、±１．７７％である。
【００６４】本実施形態例を採用すると、出力誤差成分
及び誤差率は、従来技術による場合に比して、双方とも
小さい。すなわち、基準電圧ＶREFの設計値に対する誤
差が抑えられ、基準電圧回路を高精度化する。
及び誤差率は、従来技術による場合に比して、双方とも
小さい。すなわち、基準電圧ＶREFの設計値に対する誤
差が抑えられ、基準電圧回路を高精度化する。
【００６５】また、式（２５）もしくは式（２９）を参
照すると、トランジスタＭ1及びＭ2を有することによ
り、基準電圧ＶREFの誤差を発生させる原因として、入
力オフセット電圧ＶOS以外に、スレッショルド電圧差Δ
ＶTPが存在する。従来技術では抑制できなかった入力オ
フセット電圧ＶOSによる影響を抑えることにより、スレ
ッショルド電圧差ΔＶTPによる影響が生じても、前者の
作用が後者の作用に比して強いため、基準電圧ＶREFの
設計値に対する誤差を抑える。
照すると、トランジスタＭ1及びＭ2を有することによ
り、基準電圧ＶREFの誤差を発生させる原因として、入
力オフセット電圧ＶOS以外に、スレッショルド電圧差Δ
ＶTPが存在する。従来技術では抑制できなかった入力オ
フセット電圧ＶOSによる影響を抑えることにより、スレ
ッショルド電圧差ΔＶTPによる影響が生じても、前者の
作用が後者の作用に比して強いため、基準電圧ＶREFの
設計値に対する誤差を抑える。
【００６６】上記実施形態例によれば、増幅器は、第１
の抵抗及び第２の抵抗の電圧降下の差に基づいて、第３
の直列回路に流れる電流を制御し、第１及び第２のトラ
ンジスタは、第３の直列回路に流れる電流に基づいて、
第１のダイオードと第２のダイオードとの順方向電圧降
下の差を制御する。前者の制御及び後者の制御は、フィ
ードバック制御系を構成する。
の抵抗及び第２の抵抗の電圧降下の差に基づいて、第３
の直列回路に流れる電流を制御し、第１及び第２のトラ
ンジスタは、第３の直列回路に流れる電流に基づいて、
第１のダイオードと第２のダイオードとの順方向電圧降
下の差を制御する。前者の制御及び後者の制御は、フィ
ードバック制御系を構成する。
【００６７】第３の直列回路は、第３の抵抗、第４の抵
抗、及び、第３のダイオードに流れる電流に基づいて電
圧降下を発生し、基準電圧として出力することにより、
増幅器が有するオフセット電圧の影響を抑えるので、設
計値に対する誤差を抑制する。
抗、及び、第３のダイオードに流れる電流に基づいて電
圧降下を発生し、基準電圧として出力することにより、
増幅器が有するオフセット電圧の影響を抑えるので、設
計値に対する誤差を抑制する。
【００６８】第３の抵抗及び第４の抵抗の電圧降下は、
正の温度係数を有し、第３のダイオードの順方向電圧降
下は、負の温度係数を有する。前者及び後者の温度係数
の大きさは等しく、双方が相殺するので、温度ドリフト
を抑えることができる。
正の温度係数を有し、第３のダイオードの順方向電圧降
下は、負の温度係数を有する。前者及び後者の温度係数
の大きさは等しく、双方が相殺するので、温度ドリフト
を抑えることができる。
【００６９】図３は、本発明の第２実施形態例のＢＧＲ
回路を示す。本実施形態例は、先の実施形態例の第３直
列回路３の接続を変更し、第３直列回路３Ａとしてい
る。トランジスタＭ3のドレインは、ダイオードＤ3のア
ノード端子に接続される。ダイオードＤ3のカソード端
子は、抵抗Ｒ4を介して、抵抗Ｒ2の一端、及び、トラン
ジスタＭ2のゲートに接続される。トランジスタＭ1のゲ
ート、及び、抵抗Ｒ2の他端は、グランドに接続され
る。第３直列回路３Ａは、基準電圧ＶREFをダイオード
Ｄ3のアノード端子から出力する。
回路を示す。本実施形態例は、先の実施形態例の第３直
列回路３の接続を変更し、第３直列回路３Ａとしてい
る。トランジスタＭ3のドレインは、ダイオードＤ3のア
ノード端子に接続される。ダイオードＤ3のカソード端
子は、抵抗Ｒ4を介して、抵抗Ｒ2の一端、及び、トラン
ジスタＭ2のゲートに接続される。トランジスタＭ1のゲ
ート、及び、抵抗Ｒ2の他端は、グランドに接続され
る。第３直列回路３Ａは、基準電圧ＶREFをダイオード
Ｄ3のアノード端子から出力する。
【００７０】ｐチャネルのトランジスタＭ1及びＭ2は、
ゲート電圧のバイアス点がダイオードＤ3の順方向電圧
降下ＶF3だけグランド側にシフトする。ＢＧＲ回路は、
電源電圧を順方向電圧降下ＶF3だけ低くしても、動作可
能になる。電源の低電圧化に関連して、トランジスタＭ
1及びＭ2のドレイン・ソース間電圧、ゲート・ソース間
電圧、及び、スレッショルド電圧を考慮し、トランジス
タＭ1及びＭ2が飽和領域で動作するように回路を設計す
る。温度補償作用及び誤差抑制作用は、先の実施形態例
と同様になる。
ゲート電圧のバイアス点がダイオードＤ3の順方向電圧
降下ＶF3だけグランド側にシフトする。ＢＧＲ回路は、
電源電圧を順方向電圧降下ＶF3だけ低くしても、動作可
能になる。電源の低電圧化に関連して、トランジスタＭ
1及びＭ2のドレイン・ソース間電圧、ゲート・ソース間
電圧、及び、スレッショルド電圧を考慮し、トランジス
タＭ1及びＭ2が飽和領域で動作するように回路を設計す
る。温度補償作用及び誤差抑制作用は、先の実施形態例
と同様になる。
【００７１】上記実施形態例によれば、ＢＧＲ回路は、
順方向電圧降下ＶF3だけ動作可能な電源電圧範囲が拡大
する。
順方向電圧降下ＶF3だけ動作可能な電源電圧範囲が拡大
する。
【００７２】図４は、本発明の第３実施形態例のＢＧＲ
回路を示す。本実施形態例は、先の実施形態例の定電流
源Ｇ1を省略した点において先の実施形態例と異なる。
定電流源Ｇ1は、常に一定の電流を第１直列回路１及び
第２直列回路２に供給する。ＢＧＲ回路は、定電流源Ｇ
1の機能により、電源電圧変動に対して動作が安定し、
高い電源電圧の際に消費電力を抑える。
回路を示す。本実施形態例は、先の実施形態例の定電流
源Ｇ1を省略した点において先の実施形態例と異なる。
定電流源Ｇ1は、常に一定の電流を第１直列回路１及び
第２直列回路２に供給する。ＢＧＲ回路は、定電流源Ｇ
1の機能により、電源電圧変動に対して動作が安定し、
高い電源電圧の際に消費電力を抑える。
【００７３】ＢＧＲ回路は、電源電圧ＶDDが低い用途の
回路に、使用を限定すれば、定電流源Ｇ1を省略でき
る。温度補償作用及び誤差抑制作用は、先の実施形態例
と同様になる。
回路に、使用を限定すれば、定電流源Ｇ1を省略でき
る。温度補償作用及び誤差抑制作用は、先の実施形態例
と同様になる。
【００７４】図５は、本発明の第４実施形態例のＢＧＲ
回路を示す。本実施形態例は、第２実施形態例におい
て、オペアンプＡ1の接続を変更し、第３直列回路３Ａ
のトランジスタＭ3を省略し、第３直列回路３Ｂにす
る。
回路を示す。本実施形態例は、第２実施形態例におい
て、オペアンプＡ1の接続を変更し、第３直列回路３Ａ
のトランジスタＭ3を省略し、第３直列回路３Ｂにす
る。
【００７５】オペアンプＡ1の出力端子は、ダイオード
Ｄ3のアノード端子に接続される。オペアンプＡ1の非反
転入力端子は、トランジスタＭ2のドレイン、及び、抵
抗Ｒ3の一端に接続される。オペアンプＡ1の反転入力端
子は、トランジスタＭ1のドレイン、及び、抵抗Ｒ1の一
端に接続される。抵抗Ｒ1及びＲ3の他端は、グランドに
接続される。
Ｄ3のアノード端子に接続される。オペアンプＡ1の非反
転入力端子は、トランジスタＭ2のドレイン、及び、抵
抗Ｒ3の一端に接続される。オペアンプＡ1の反転入力端
子は、トランジスタＭ1のドレイン、及び、抵抗Ｒ1の一
端に接続される。抵抗Ｒ1及びＲ3の他端は、グランドに
接続される。
【００７６】オペアンプＡ1は、出力電流の駆動能力が
大きく設計され、動作に必要な十分な大きさの電流を第
３直列回路３Ｂに供給する。第３直列回路３Ｂは、基準
電圧ＶREFをダイオードＤ3のアノード端子から出力す
る。
大きく設計され、動作に必要な十分な大きさの電流を第
３直列回路３Ｂに供給する。第３直列回路３Ｂは、基準
電圧ＶREFをダイオードＤ3のアノード端子から出力す
る。
【００７７】第１〜第３実施形態例のＢＧＲ回路では、
トランジスタＭ3を有する回路構成により、オペアンプ
Ａ1からの電圧信号と電流Ｉ2の電流信号との間に、１８
０度の位相差を有した。
トランジスタＭ3を有する回路構成により、オペアンプ
Ａ1からの電圧信号と電流Ｉ2の電流信号との間に、１８
０度の位相差を有した。
【００７８】本実施形態例のＢＧＲ回路では、オペアン
プＡ1の差動入力対の接続を入れ換え、トランジスタＭ3
を省略することにより、負帰還回路系として回路全体を
見ると、反転増幅動作要素が１つ減少する。ＢＧＲ回路
は、負帰還回路系の周波数特性において、利得が−２０
dB/Dec減衰し、９０度の位相遅れを生じる極（Pole）が
1つ減るので、フィードバック動作の安定設計が容易に
なる。
プＡ1の差動入力対の接続を入れ換え、トランジスタＭ3
を省略することにより、負帰還回路系として回路全体を
見ると、反転増幅動作要素が１つ減少する。ＢＧＲ回路
は、負帰還回路系の周波数特性において、利得が−２０
dB/Dec減衰し、９０度の位相遅れを生じる極（Pole）が
1つ減るので、フィードバック動作の安定設計が容易に
なる。
【００７９】上記実施形態例によれば、トランジスタＭ
3を省略することにより、負帰還回路系の周波数特性を
劣化させる要素を減少させることができるので、フィー
ドバック動作が安定する。
3を省略することにより、負帰還回路系の周波数特性を
劣化させる要素を減少させることができるので、フィー
ドバック動作が安定する。
【００８０】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明のバンドギャップレファレン
ス回路は、上記実施形態例の構成にのみ限定されるもの
でなく、上記実施形態例の構成から種々の修正及び変更
を施したバンドギャップレファレンス回路も、本発明の
範囲に含まれる。
づいて説明したが、本発明のバンドギャップレファレン
ス回路は、上記実施形態例の構成にのみ限定されるもの
でなく、上記実施形態例の構成から種々の修正及び変更
を施したバンドギャップレファレンス回路も、本発明の
範囲に含まれる。
【００８１】
【発明の効果】以上説明したように、本発明のバンドギ
ャップレファレンス回路では、オペアンプＡ1、第１直
列回路、第２直列回路、及び、第３直列回路は、フィー
ドバック制御系を構成し、オフセット電圧ＶOSの影響を
抑えるので、設計値に誤差を抑制する。抵抗Ｒ4及び抵
抗Ｒ2における温度係数とダイオードＤ3における温度係
数とが相殺するので、温度ドリフトを抑えることができ
る。この場合、ＩＣサンプル間でバラツキがなく、高精
度のバンドギャップレファレンス回路を提供できる。
ャップレファレンス回路では、オペアンプＡ1、第１直
列回路、第２直列回路、及び、第３直列回路は、フィー
ドバック制御系を構成し、オフセット電圧ＶOSの影響を
抑えるので、設計値に誤差を抑制する。抵抗Ｒ4及び抵
抗Ｒ2における温度係数とダイオードＤ3における温度係
数とが相殺するので、温度ドリフトを抑えることができ
る。この場合、ＩＣサンプル間でバラツキがなく、高精
度のバンドギャップレファレンス回路を提供できる。
【図１】本発明の第１実施形態例のＢＧＲ回路を示す。
【図２】基準電圧ＶREFのシミュレーション結果の表で
ある。
ある。
【図３】本発明の第２実施形態例のＢＧＲ回路を示す。
【図４】本発明の第３実施形態例のＢＧＲ回路を示す。
【図５】本発明の第４実施形態例のＢＧＲ回路を示す。
【図６】従来のＢＧＲ回路を示す。
１ 第１直列回路 ２ 第２直列回路 ３ 第３直列回路 Ｇ１ 定電流源 Ａ１ オペアンプ Ｄ1〜Ｄ3 ダイオード Ｍ1〜Ｍ3 ｐチャネルＭＯＳトランジスタ Ｒ1〜Ｒ4 抵抗
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H420 NA17 NA23 NA24 NB02 NB22 NB23 NB25 NC27 NE23 5J090 AA03 AA42 AA58 CA02 CA05 CA37 CA81 CA88 CN01 FA01 FA08 FA10 FA17 FN01 FN06 FN09 FN10 HA19 HA25 HA26 HN07 HN14 KA01 KA05 KA12 KA17 KA47 MA11 MA19 MA21 TA02
Claims (8)
- 【請求項１】 第１のダイオード、第１のトランジス
タ、及び、第１の抵抗が直列に接続された第１の直列回
路と、前記第１のダイオードよりも通電面積が大きな第
２のダイオード、第２のトランジスタ、及び、第２の抵
抗が直列に接続された第２の直列回路と、前記第１の抵
抗及び第２の抵抗の電圧降下の差を増幅する増幅器とを
備えるバンドギャップレファレンス回路において、 前記増幅器の出力によって制御される第３のトランジス
タ、第３の抵抗、第４の抵抗及び第３のダイオードが直
列に接続された第３の直列回路を備え、前記第４の抵抗
の両端を夫々前記第１及び第２のトランジスタのゲート
に接続し、前記第３の抵抗、第４の抵抗及び第３のダイ
オードから成る直列回路部分の両端から基準電圧を出力
することを特徴とするバンドギャップレファレンス回
路。 - 【請求項２】 高電圧電源ラインと低電圧電源ラインと
の間に、第３のトランジスタ、第３の抵抗、第４の抵抗
及び第３のダイオードがこの順に接続される、請求項１
に記載のバンドギャップレファレンス回路。 - 【請求項３】 高電圧電源ラインと低電圧電源ラインと
の間に、第３のトランジスタ、第３のダイオード、第３
の抵抗及び第４の抵抗がこの順に接続される、請求項１
に記載のバンドギャップレファレンス回路。 - 【請求項４】 第１の直列回路及び第２の直列回路を並
列にして電流源に接続する、請求項１〜３の何れかに記
載のバンドギャップレファレンス回路。 - 【請求項５】 第１のダイオード、第１のトランジス
タ、及び、第１の抵抗が直列に接続された第１の直列回
路と、前記第１のダイオードよりも通電面積が大きな第
２のダイオード、第２のトランジスタ、及び、第２の抵
抗が直列に接続された第２の直列回路と、前記第１の抵
抗及び第２の抵抗の電圧降下の差を増幅する増幅器とを
備えるバンドギャップレファレンス回路において、 第３の抵抗、第４の抵抗及び第３のダイオードが、前記
増幅器の出力ラインと低電圧電源との間に直列に接続さ
れた第３の直列回路を備え、前記第４の抵抗の両端を夫
々前記第１及び第２のトランジスタのゲートに接続し、
前記増幅器の出力ラインから基準電圧を出力することを
特徴とするバンドギャップレファレンス回路。 - 【請求項６】 前記増幅器の出力ラインと低電圧電源ラ
インとの間に、第３の抵抗、第４の抵抗及び第３のダイ
オードがこの順に接続される、請求項５に記載のバンド
ギャップレファレンス回路。 - 【請求項７】 前記増幅器の出力ラインと低電圧電源ラ
インとの間に、第３のダイオード、第３の抵抗及び第４
の抵抗がこの順に接続される、請求項５に記載のバンド
ギャップレファレンス回路。 - 【請求項８】 第１の直列回路及び第２の直列回路を並
列にして電流源に接続する、請求項５〜７の何れかに記
載のバンドギャップレファレンス回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000338703A JP3519361B2 (ja) | 2000-11-07 | 2000-11-07 | バンドギャップレファレンス回路 |
| US09/985,808 US6507180B2 (en) | 2000-11-07 | 2001-11-06 | Bandgap reference circuit with reduced output error |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000338703A JP3519361B2 (ja) | 2000-11-07 | 2000-11-07 | バンドギャップレファレンス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002149252A true JP2002149252A (ja) | 2002-05-24 |
| JP3519361B2 JP3519361B2 (ja) | 2004-04-12 |
Family
ID=18813875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000338703A Expired - Lifetime JP3519361B2 (ja) | 2000-11-07 | 2000-11-07 | バンドギャップレファレンス回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6507180B2 (ja) |
| JP (1) | JP3519361B2 (ja) |
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-
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|---|---|
| US20020079876A1 (en) | 2002-06-27 |
| US6507180B2 (en) | 2003-01-14 |
| JP3519361B2 (ja) | 2004-04-12 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040128 |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110206 Year of fee payment: 7 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110206 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110206 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130206 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140206 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
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|
| S531 | Written request for registration of change of domicile |
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|
| R350 | Written notification of registration of transfer |
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