JP2002149252A - バンドギャップレファレンス回路 - Google Patents
バンドギャップレファレンス回路Info
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Abstract
えるバンドギャップレファレンス回路を提供する。 【解決手段】 定電流源G1は、第1直列回路1及び第
2直列回路2に所定の定電流を供給する。オペアンプA
1は、ダイオードD1及びD2の順方向電圧降下の差に基
づいて、電流I2を制御する。トランジスタM1及びM
2は、電流I2の大きさに基づいて、電流IF1及びIF2
を制御する。電流I2が流れる抵抗R2及びR4は、正の
温度係数を有する温度補償回路として動作する。第3直
列回路3は、ダイオードD3の負の温度係数と抵抗R2と
R4の正の温度係数とを相殺する。BGR回路は、電流
I2が流れる抵抗R2とR4の電圧降下、及び、ダイオー
ドD3の順方向電圧降下VF3の和を基準電圧として発生
する。
Description
ファレンス回路(以下、BGR回路と呼ぶ)に関し、よ
り詳細には、MOSトランジスタを用いて基準電圧を発
生するBGR回路に関するものである。
用いたアナログ回路が、MOSトランジスタを用いたア
ナログ回路に置き換わりつつあり、多くの集積回路がC
MOSプロセスで実現されている。BGR回路は、バン
ドギャップ電圧を利用した基準電圧発生回路であり、計
測や制御の回路に使用され、極めて安定な低い基準電圧
を得ることができる。
ダイオードD1の順方向電圧降下と抵抗R1の電圧降下と
の合成電圧(バンドギャップ電圧)に基づいて、トラン
ジスタM3のドレインから、温度補償された基準電圧VR
EFを出力するものである。
いて説明する。ダイオードD1に対するダイオードD2の
通電面積比をn、ダイオードD1、D2の順方向電圧降下
をVF1、VF2、ダイオードD1の逆方向飽和電流をIs、
ボルツマン定数をκ、絶対温度をT、電気素量をqとす
ると、ダイオードD1、D2に流れる電流I1、I2は、下
記のように示される。
差ΔVFを求める。 ΔVF=VF1−VF2=(κ・T/q)・ln[(n・I1)/I2] ≒(κ・T/q)・ln[(n・R3)/R1] ・・・・ (5) オフセット電圧をVOSとすると、オペアンプA1、ダイ
オードD1、D2、及び、抵抗R2から成る閉回路につい
て、下記に示す関係式が成り立つ。 VOS=(VF2+I2・R2)−VF1 ・・・・ (6)
電圧VOSは十分に小さいとすると、I1・R1=I2・R3
+VOS≒I2・R3、これを利用して抵抗R1及びダイオ
ードD1の両端に発生する基準電圧VREFを求める。 VREF=VF1+I1・R1≒VF1+I2・R3 =VF1+R3・I2=VF1+(R3/R2)・(ΔVF+VOS) =VF1+(R3/R2)・ΔVF+(R3/R2)・VOS ・・・・ (8)
の影響を示す出力誤差成分σVREFを求める。 σVREF=(R3/R2)・VOS ・・・・ (9)
抑える誤差抑制条件を求める。 (R3/R2)≪1・・・・ (10) 基準電圧VREFは、式(10)が成り立つことにより、
オフセット電圧VOSの影響が抑えられ、設計値に対する
誤差が小さくなる。
で偏微分して、基準電圧VREFの温度係数Kを求める。
リフトは他と比べて十分に小さいとした。式(11)か
ら温度係数Kをゼロにする温度補償条件を求める。
温度ドリフトが抑えられ温度補償される。
では、式(10)の誤差抑制条件を満足することで、オ
フセット電圧VOSの影響を抑え、式(12)の温度補償
条件を満足することで、温度補償する。
2)の温度補償条件を満足するには、(R3/R1)・n
を大きくする必要がある。このためには、ダイオードD
1に比してダイオードD2の通電面積を大きく、且つ、電
流I2に比して電流I1を大きくしなければならないの
で、ダイオードD1に比してダイオードD2の電流密度が
極端に小さくなる。
るダイオードD2の電流密度の相対的な比に、極端に小
さな値を設定すると、通常のアナログ回路設計では、I
C製造上のバラツキ等の要因があるので、目標の特性で
安定に動作させる事は殆ど不可能である。
D1及びD2の通電面積を大きくし、ICチップ全体の面
積を大きくする問題がある。通電面積比nは、4〜20
とし、抵抗比(R3/R1)は、1程度とすることが設計
上好ましい。従って、誤差抑制条件及び温度補償条件の
双方を満足することは、困難である。
する問題点を解決するためになされたものであり、設計
値に対する誤差及び温度ドリフトを抑さえるバンドギャ
ップレファレンス回路を提供することを目的とする。
め、本発明のバンドギャップレファレンス回路は、第1
のダイオード、第1のトランジスタ、及び、第1の抵抗
が直列に接続された第1の直列回路と、前記第1のダイ
オードよりも通電面積が大きな第2のダイオード、第2
のトランジスタ、及び、第2の抵抗が直列に接続された
第2の直列回路と、前記第1の抵抗及び第2の抵抗の電
圧降下の差を増幅する増幅器とを備えるバンドギャップ
レファレンス回路において、前記増幅器の出力によって
制御される第3のトランジスタ、第3の抵抗、第4の抵
抗及び第3のダイオードが直列に接続された第3の直列
回路を備え、前記第4の抵抗の両端を夫々前記第1及び
第2のトランジスタのゲートに接続し、前記第3の抵
抗、第4の抵抗及び第3のダイオードから成る直列回路
部分の両端から基準電圧を出力することを特徴とする。
ス回路は、第1のダイオード、第1のトランジスタ、及
び、第1の抵抗が直列に接続された第1の直列回路と、
前記第1のダイオードよりも通電面積が大きな第2のダ
イオード、第2のトランジスタ、及び、第2の抵抗が直
列に接続された第2の直列回路と、前記第1の抵抗及び
第2の抵抗の電圧降下の差を増幅する増幅器とを備える
バンドギャップレファレンス回路において、第3の抵
抗、第4の抵抗及び第3のダイオードが、前記増幅器の
出力ラインと低電圧電源との間に直列に接続された第3
の直列回路を備え、前記第4の抵抗の両端を夫々前記第
1及び第2のトランジスタのゲートに接続し、前記増幅
器の出力ラインから基準電圧を出力することを特徴とす
る。
では、増幅器は、第1の抵抗及び第2の抵抗の電圧降下
の差に基づいて、第3の直列回路に流れる電流を制御
し、第1及び第2のトランジスタは、第3の直列回路に
流れる電流に基づいて、第1のダイオードと第2のダイ
オードとの順方向電圧降下の差を制御する。前者の制御
及び後者の制御は、フィードバック制御系を構成する。
第3の直列回路は、第3の抵抗、第4の抵抗、及び、第
3のダイオードに流れる電流に基づいて電圧降下を発生
し、基準電圧として出力することにより、増幅器が有す
るオフセット電圧の影響を抑えるので、設計値に対する
誤差を抑制する。第3の抵抗及び第4の抵抗の電圧降下
は、正の温度係数を有し、第3のダイオードの順方向電
圧降下は、負の温度係数を有する。前者及び後者の温度
係数の大きさは、等しく双方が相殺するので、温度ドリ
フトを抑えることができる。
では、高電圧電源ラインと低電圧電源ラインとの間に、
第3のトランジスタ、第3の抵抗、第4の抵抗及び第3
のダイオードがこの順に接続されてもよく、又は、高電
圧電源ラインと低電圧電源ラインとの間に、第3のトラ
ンジスタ、第3のダイオード、第3の抵抗及び第4の抵
抗がこの順に接続されてもよい。第3のダイオードを高
電圧電源ライン側に接続すると、第1及び第2のトラン
ジスタのゲート電圧のバイアス点が低電圧側に移動する
ことにより、低い電源電圧にも対応できるので、動作可
能な電源電圧範囲が拡大する。
にして電流源に接続することも本発明の好ましい態様で
ある。この場合、常に一定の電流を第1の直列回路及び
第2の直列回路に供給するので、電源電圧変動に対して
動作が安定し、高い電源電圧の際に消費電力を抑える。
いて、本発明のバンドギャップレファレンス回路につい
て図面を参照して説明する。図1は、本発明の第1実施
形態例のBGR回路を示す。本実施形態例のBGR回路
は、オペアンプを使用したアンプフィードバック型であ
る。
G1、ダイオードD1〜D3、pチャネルMOSトランジ
スタM1〜M3、抵抗R1〜R4で構成される。ダイオード
D1、トランジスタM1、及び、抵抗R1は、第1直列回
路1を構成し、ダイオードD2、トランジスタM2、及
び、抵抗R3は、第2直列回路2を構成し、トランジス
タM3、抵抗R4、抵抗R2、及び、ダイオードD3は、第
3直列回路3を構成する。
て、通電面積比がn倍である。定電流源G1及びオペア
ンプA1については、周知のものが採用され、内部等価
回路及び設計方法の詳細な説明を省略する。
D(高電圧電源)に接続される。定電流源G1の他方の端
子、ダイオードD1のアノード端子、及び、D2のアノー
ド端子は、ノードNaに接続される。ダイオードD1及び
D2のカソード端子は、トランジスタM1及びM2のソー
スに夫々接続される。
端、及び、ダイオードD3のアノード端子に接続され
る。トランジスタM1のドレインは、オペアンプA1の非
反転入力端子、及び、抵抗R1の一端に接続される。ト
ランジスタM2のゲートは、抵抗R4の一端、及び、抵抗
R2の他端に接続される。トランジスタM2のドレイン
は、オペアンプA1の反転入力端子、及び、抵抗R3の一
端に接続される。
タM3のゲートに接続される。トランジスタM3のソース
は、電源電圧VDDに接続され、トランジスタM3のドレ
インは、BGR回路の出力端子となる抵抗R4の他端に
接続される。抵抗R1の他端、抵抗R3の他端、及び、ダ
イオードD3のカソード端子は、グランド(低電圧電
源)に接続される。
GR回路は、ダイオードの順方向電圧が有する負の温度
係数と、絶対値が等しい正の温度係数を有する温度補償
回路を付加することにより、双方の温度係数を相殺し
て、温度補償された極めて安定な基準電圧を発生する。
バンドギャップとは、量子力学における価電子帯と伝導
帯との間の禁制帯幅Egを示す。Siの場合Eg=1.11[eV]
で、これが温度補償された基準電圧値VREF≒1.2[V]に
非常に近い値の為、この回路がBGR回路と呼ばれる。
力端子から成る差動入力対をゼロにしても製造バラツキ
等により、出力電圧がゼロにならず、オフセット電圧V
OSを差動入力対に印加することで、出力電圧がゼロにな
る。オペアンプを使用するBGR回路は、オフセット電
圧VOSの影響により、設計値の基準電圧VREFに対し
て、誤差が発生する。
流し、一方の電流を第1直列回路1に供給し、他方の電
流を第2直列回路2に供給する。第1直列回路1に供給
された一方の電流は、ダイオードD1、トランジスタM
1、及び、抵抗R1を経由し、電流IF1としてグランドに
全て流れる。第2直列回路2に供給された他方の電流
は、ダイオードD2、トランジスタM2、及び、抵抗R3
を経由し、電流IF2としてグランドに全て流れる。
出力電圧に基づいて、所定の電流を第3直列回路3に供
給する。第3直列回路3に供給された電流は、抵抗R
4、R2、及び、ダイオードD3を経由し、電流I2として
グランドに全て流れる。
ド電圧が夫々VTP1及びVTP2であり、ゲート・ソース間
電圧が夫々VGS1及びVGS2になる。ダイオードD1、D
2、及び、D3は、順方向電圧降下が夫々VF1、VF2、及
び、VF3になる。オペアンプA1は、反転入力端子・非
反転入力端子間がオフセット電圧VOSになる。
の順方向電圧降下の差に基づいて、トランジスタM3が
供給する電流I2を制御する。トランジスタM1及びM
2は、電流I2の大きさに基づいて、電流IF1及びIF2
を制御する。電流I2が流れる抵抗R2及びR4は、正の
温度係数を有する温度補償回路として動作する。第3直
列回路3は、ダイオードD3の負の温度係数と電流I
2(:これが正の温度ドリフト)に流れる抵抗R2とR4
の正の温度係数とを相殺する。BGR回路は、電流I2
が流れる抵抗R2とR4の電圧降下、及び、ダイオードD
3の順方向電圧降下VF3の和を基準電圧として発生す
る。
明する。トランジスタM1及びM2のスレッショルド電圧
差(VTP1−VTP2)をΔVTP、トランジスタM1及びM2
のゲート・ソース間電圧差(VGS1−VGS2)をΔVGS、
ダイオードD1及びD2の順方向電圧降下差(VF1−VF
2)をΔVFと定義する。
成る閉回路について、以下の関係式が成り立つ。 IF1・R1=IF2・R3+VOS ・・・・ (13)
容易にし、式(13)からIF2を求める。 IF2=(R1/R3)・IF1−(VOS/R3) =IF1−(VOS/R1) ・・・・ (14)
々L1及びL2とし、ゲート幅を夫々W1及びW2とし、多
数キャリアである正孔の移動度を双方ともμpとし、単
位面積当りのゲート容量を双方ともCOXとすると、ドレ
イン電流が夫々IF1及びIF2として、下記のように示さ
れる。ただし、VGS1<0、VGS2<0である。 IF1=μp・COX/2・(W1/L1)・(VGS1−VTP1)2 ・・・・ (15 ) IF2=μp・COX/2・(W2/L2)・(VGS2−VTP2)2 ・・・・ (16 )
代入する。 μp・COX/2・(W2/L2)・(VGS2−VTP2)2 =μp・COX/2・(W1/L1)・(VGS1−VTP1)2−(VOS/R1) ・・・・ (17)
(17)の右辺を変形する。x<0のときD1[x]<
0、x≧0のときD1[x]≧0である。 μp・COX/2・(W2/L2)・(VGS2−VTP2)2 =μp・COX/2・(W1/L1)・(VGS1−VTP1+D1[VOS/R1])2 ・・・・ (18)
として、式(18)を簡単化する。 VGS2−VTP2=VGS1−VTP1+D1[VOS/R1] ・・・・ (19)
ゲート・ソース間電圧差ΔVGSを求める。 ΔVGS=VGS1−VGS2=VTP1−VTP2−D1[VOS/R1] =ΔVTP−D1[VOS/R1] ・・・・ (20)
ダイオードD3から成る経路と、ダイオードD2、トラン
ジスタM2、抵抗R2、及び、ダイオードD3から成る経
路との双方から、ノードNaの電位Vaを求める。ただ
し、VGS1及びVGS2は、前述した通り負バイアスであ
る。 Va=VF1+(−VGS1)+VF3 =VF2+(−VGS2)+I2・R2+VF3 ・・・・ (21)
から成る直列回路の両端に発生する基準電圧VREFを求
める。 VREF=I2・(R4+R2)+VF3 ・・・・ (23)
分σVREFであり、式(20)に示すように、ΔVGSがト
ランジスタM1とM2のスレッショルド電圧差ΔVTP、及
び、オペアンプA1のオフセット電圧VOSを含む。スレ
ッショルド電圧差ΔVTP及びオフセット電圧VOSは、I
C製造プロセス上の種々の原因により、サンプル間でば
らつく。出力誤差成分σVREFは、基準電圧VREFの設計
値に誤差を与える主要因であり、式(20)から下記の
ように示される。 σVREF={(R2+R4)/R2}・ΔVGS ={(R2+R4)/R2}・{ΔVTP−D1[VOS/R1]} ・・・・ (25)
ドD3の順方向電圧降下VF3の温度係数をK2とする。式
(24)に式(5)を代入し、第1設計条件により式を
簡単化して、温度Tで偏微分する。
ス構造を採用することにより相殺する。式(26)の第
3項は、式(20)に示すように、ΔVGSがトランジス
タM1とM2のスレッショルド電圧差ΔVTP、及び、オペ
アンプA1のオフセット電圧VOSを含む。スレッショル
ド電圧差ΔVTP及びオフセット電圧VOSの温度係数は、
温度係数K1及びK2に比して十分小さいので、式(2
6)の第3項を無視する。 K1=K2+(R2+R4)/R2・(κ/q)・ln[n] ・・・・ (27 )
K1をゼロにする温度補償条件を求める。 K2=−(R2+R4)/R2・(κ/q)・ln[n] ・・・・ (28)
度係数K2は、既知である。抵抗R2及びR4を所定の値
に設定し、式(28)の温度補償条件を満足する。
足することで決定される。式(25)から基準電圧VRE
Fのバラツキを示す出力誤差成分σVREFの誤差抑制条件
を考える。
てランダムに発生する。また任意関数D1[VOS/R1]で
はオフセット電圧VOSによる影響が表現されているが、
これもランダムに発生する量である。従ってこの両者は
互いに独立であり、相殺する条件は存在しない。つまり
式(25)は下記の様にも一般化した示し方もされる。 σVREF={(R2+R4)/R2}・{|ΔVTP|+|D1[VOS/R1]|} ・・・・ (29)
大きく依存する為、これを出来る限り小さくするにはサ
イズを十分に大きく、そして、たすき掛け等のレイアウ
ト処置を行う工夫が必要である。
具体的に表現させる事は困難である。但しVOS/R1を
変数とした関数なので、R1を(第1設計条件であるR3
も)出来る限り大きくとれば変数としては小さくなり、
D1[VOS/R1]自体を抑制出来る。
積もる事は、時間がかかり困難である。そこで、アナロ
グ回路シミュレータ(例えば、SPICE)を採用し、
現実解に近いデバイスモデルで処理することにより、本
実施形態例による効果を検証する。入力オフセット電圧
VOS、及び、スレッショルド電圧差ΔVTPを所定の初期
値に設定して、実デバイスモデルを再現する。
部の差動増幅段を構成するペアMOSトランジスタが、
IC製造プロセスで、双方の完全対称性が失われて製造
される事が主な理由と考えられ、サンプル毎に±2〜3
mVの範囲で、全く異なる電圧値が発生する。
ルド電圧により、ペアMOSトランジスタとしての相対
精度に関して、最も顕著に影響を受ける。従って、オペ
アンプ内部の差動増幅段を構成するペアMOSトランジ
スタが、夫々異なるスレッショルド電圧となる様に微調
整し、相対誤差を与えて対称性を崩し、入力オフセット
電圧VOS=±2〜3mVとなる第1初期条件を設定す
る。
スタM1及びM2のスレッショルド電圧差である。上記の
入力オフセット電圧VOSの場合と同様に、夫々異なるス
レッショルド電圧となる様に全く同じ微調整を行う第2
初期条件を設定する。
ン結果の表である。出力誤差成分σVREF、及び、出力誤
差成分σVREFと基準電圧VREFとの比率である誤差率に
ついて、同図(a)と(b)とを比較することにより、
シミュレーション結果を検証する。
レーション結果を示す。本実施形態例による基準電圧V
REFの設計値を1.177Vとし、入力オフセット電圧
VOSに対して第1初期条件を設定し、スレッショルド電
圧差ΔVTPに対して第2初期条件を設定する。
場合、出力誤差成分は、±14.5mVであり、誤差率
は、±1.23%である。第1初期条件を設定した場
合、出力誤差成分は、±6.0mVであり、誤差率は、
±0.51%である。
レーション結果を示す。従来技術による基準電圧VREF
の設計値を1.273Vとし、入力オフセット電圧VOS
に対して第1初期条件を設定する。出力誤差成分は、±
22.5mVであり、誤差率は、±1.77%である。
及び誤差率は、従来技術による場合に比して、双方とも
小さい。すなわち、基準電圧VREFの設計値に対する誤
差が抑えられ、基準電圧回路を高精度化する。
照すると、トランジスタM1及びM2を有することによ
り、基準電圧VREFの誤差を発生させる原因として、入
力オフセット電圧VOS以外に、スレッショルド電圧差Δ
VTPが存在する。従来技術では抑制できなかった入力オ
フセット電圧VOSによる影響を抑えることにより、スレ
ッショルド電圧差ΔVTPによる影響が生じても、前者の
作用が後者の作用に比して強いため、基準電圧VREFの
設計値に対する誤差を抑える。
の抵抗及び第2の抵抗の電圧降下の差に基づいて、第3
の直列回路に流れる電流を制御し、第1及び第2のトラ
ンジスタは、第3の直列回路に流れる電流に基づいて、
第1のダイオードと第2のダイオードとの順方向電圧降
下の差を制御する。前者の制御及び後者の制御は、フィ
ードバック制御系を構成する。
抗、及び、第3のダイオードに流れる電流に基づいて電
圧降下を発生し、基準電圧として出力することにより、
増幅器が有するオフセット電圧の影響を抑えるので、設
計値に対する誤差を抑制する。
正の温度係数を有し、第3のダイオードの順方向電圧降
下は、負の温度係数を有する。前者及び後者の温度係数
の大きさは等しく、双方が相殺するので、温度ドリフト
を抑えることができる。
回路を示す。本実施形態例は、先の実施形態例の第3直
列回路3の接続を変更し、第3直列回路3Aとしてい
る。トランジスタM3のドレインは、ダイオードD3のア
ノード端子に接続される。ダイオードD3のカソード端
子は、抵抗R4を介して、抵抗R2の一端、及び、トラン
ジスタM2のゲートに接続される。トランジスタM1のゲ
ート、及び、抵抗R2の他端は、グランドに接続され
る。第3直列回路3Aは、基準電圧VREFをダイオード
D3のアノード端子から出力する。
ゲート電圧のバイアス点がダイオードD3の順方向電圧
降下VF3だけグランド側にシフトする。BGR回路は、
電源電圧を順方向電圧降下VF3だけ低くしても、動作可
能になる。電源の低電圧化に関連して、トランジスタM
1及びM2のドレイン・ソース間電圧、ゲート・ソース間
電圧、及び、スレッショルド電圧を考慮し、トランジス
タM1及びM2が飽和領域で動作するように回路を設計す
る。温度補償作用及び誤差抑制作用は、先の実施形態例
と同様になる。
順方向電圧降下VF3だけ動作可能な電源電圧範囲が拡大
する。
回路を示す。本実施形態例は、先の実施形態例の定電流
源G1を省略した点において先の実施形態例と異なる。
定電流源G1は、常に一定の電流を第1直列回路1及び
第2直列回路2に供給する。BGR回路は、定電流源G
1の機能により、電源電圧変動に対して動作が安定し、
高い電源電圧の際に消費電力を抑える。
回路に、使用を限定すれば、定電流源G1を省略でき
る。温度補償作用及び誤差抑制作用は、先の実施形態例
と同様になる。
回路を示す。本実施形態例は、第2実施形態例におい
て、オペアンプA1の接続を変更し、第3直列回路3A
のトランジスタM3を省略し、第3直列回路3Bにす
る。
D3のアノード端子に接続される。オペアンプA1の非反
転入力端子は、トランジスタM2のドレイン、及び、抵
抗R3の一端に接続される。オペアンプA1の反転入力端
子は、トランジスタM1のドレイン、及び、抵抗R1の一
端に接続される。抵抗R1及びR3の他端は、グランドに
接続される。
大きく設計され、動作に必要な十分な大きさの電流を第
3直列回路3Bに供給する。第3直列回路3Bは、基準
電圧VREFをダイオードD3のアノード端子から出力す
る。
トランジスタM3を有する回路構成により、オペアンプ
A1からの電圧信号と電流I2の電流信号との間に、18
0度の位相差を有した。
プA1の差動入力対の接続を入れ換え、トランジスタM3
を省略することにより、負帰還回路系として回路全体を
見ると、反転増幅動作要素が1つ減少する。BGR回路
は、負帰還回路系の周波数特性において、利得が−20
dB/Dec減衰し、90度の位相遅れを生じる極(Pole)が
1つ減るので、フィードバック動作の安定設計が容易に
なる。
3を省略することにより、負帰還回路系の周波数特性を
劣化させる要素を減少させることができるので、フィー
ドバック動作が安定する。
づいて説明したが、本発明のバンドギャップレファレン
ス回路は、上記実施形態例の構成にのみ限定されるもの
でなく、上記実施形態例の構成から種々の修正及び変更
を施したバンドギャップレファレンス回路も、本発明の
範囲に含まれる。
ャップレファレンス回路では、オペアンプA1、第1直
列回路、第2直列回路、及び、第3直列回路は、フィー
ドバック制御系を構成し、オフセット電圧VOSの影響を
抑えるので、設計値に誤差を抑制する。抵抗R4及び抵
抗R2における温度係数とダイオードD3における温度係
数とが相殺するので、温度ドリフトを抑えることができ
る。この場合、ICサンプル間でバラツキがなく、高精
度のバンドギャップレファレンス回路を提供できる。
ある。
Claims (8)
- 【請求項1】 第1のダイオード、第1のトランジス
タ、及び、第1の抵抗が直列に接続された第1の直列回
路と、前記第1のダイオードよりも通電面積が大きな第
2のダイオード、第2のトランジスタ、及び、第2の抵
抗が直列に接続された第2の直列回路と、前記第1の抵
抗及び第2の抵抗の電圧降下の差を増幅する増幅器とを
備えるバンドギャップレファレンス回路において、 前記増幅器の出力によって制御される第3のトランジス
タ、第3の抵抗、第4の抵抗及び第3のダイオードが直
列に接続された第3の直列回路を備え、前記第4の抵抗
の両端を夫々前記第1及び第2のトランジスタのゲート
に接続し、前記第3の抵抗、第4の抵抗及び第3のダイ
オードから成る直列回路部分の両端から基準電圧を出力
することを特徴とするバンドギャップレファレンス回
路。 - 【請求項2】 高電圧電源ラインと低電圧電源ラインと
の間に、第3のトランジスタ、第3の抵抗、第4の抵抗
及び第3のダイオードがこの順に接続される、請求項1
に記載のバンドギャップレファレンス回路。 - 【請求項3】 高電圧電源ラインと低電圧電源ラインと
の間に、第3のトランジスタ、第3のダイオード、第3
の抵抗及び第4の抵抗がこの順に接続される、請求項1
に記載のバンドギャップレファレンス回路。 - 【請求項4】 第1の直列回路及び第2の直列回路を並
列にして電流源に接続する、請求項1〜3の何れかに記
載のバンドギャップレファレンス回路。 - 【請求項5】 第1のダイオード、第1のトランジス
タ、及び、第1の抵抗が直列に接続された第1の直列回
路と、前記第1のダイオードよりも通電面積が大きな第
2のダイオード、第2のトランジスタ、及び、第2の抵
抗が直列に接続された第2の直列回路と、前記第1の抵
抗及び第2の抵抗の電圧降下の差を増幅する増幅器とを
備えるバンドギャップレファレンス回路において、 第3の抵抗、第4の抵抗及び第3のダイオードが、前記
増幅器の出力ラインと低電圧電源との間に直列に接続さ
れた第3の直列回路を備え、前記第4の抵抗の両端を夫
々前記第1及び第2のトランジスタのゲートに接続し、
前記増幅器の出力ラインから基準電圧を出力することを
特徴とするバンドギャップレファレンス回路。 - 【請求項6】 前記増幅器の出力ラインと低電圧電源ラ
インとの間に、第3の抵抗、第4の抵抗及び第3のダイ
オードがこの順に接続される、請求項5に記載のバンド
ギャップレファレンス回路。 - 【請求項7】 前記増幅器の出力ラインと低電圧電源ラ
インとの間に、第3のダイオード、第3の抵抗及び第4
の抵抗がこの順に接続される、請求項5に記載のバンド
ギャップレファレンス回路。 - 【請求項8】 第1の直列回路及び第2の直列回路を並
列にして電流源に接続する、請求項5〜7の何れかに記
載のバンドギャップレファレンス回路。
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