CN113741611A

CN113741611A - 带隙基准电压源电路

Info

Publication number: CN113741611A
Application number: CN202110973211.3A
Authority: CN
Inventors: 卫梦昭
Original assignee: Hangzhou Shenlian Microelectronics Technology Co ltd
Current assignee: Hangzhou Shenlian Microelectronics Technology Co ltd
Priority date: 2021-08-24
Filing date: 2021-08-24
Publication date: 2021-12-03

Abstract

本申请公开了一种带隙基准电压源电路，包括核心电路、信号反馈电路、前置稳压电路和后置稳压电路。其中，前置稳压电路构成核心电路中的运算放大器的外部环路，用来产生前置稳压向核心电路供电，后置稳压电路与核心电路以及前置稳压电路连接，用于根据基准电压设置偏置电压的大小，从而可以提高电路在低功耗条件下对高频电源噪声的抑制能力。

Description

带隙基准电压源电路

技术领域

本发明涉及开关电源技术领域，更具体地，涉及一种带隙基准电压源电路。

背景技术

带隙基准广泛应用于A/D转换器、D/A转换器、存储器以及功率转换器中，作为集成电路的一个关键单元，它的精度对电路的整体性能起到非常重要的作用。带隙基准电压源是通过将一个与绝对温度成正比的电压和两个晶体管的基极-发射极的电压差相加得到的一个直流电压。一个理想的基准电压源几乎不受温度和电源电压的影响。

高性能的片上基准电压的产生依赖于高性能的BJT（Bipolar JunctionTransistor，双极结型晶体管），而高性能的BJT极少与先进的CMOS工艺节点兼容。因此，现有的另一种方案通常基于衬底PNP来产生基准电压，通过N:1的比例和运算放大器来产生一个PTAT（Proportional to Absolute Temperature，正比于绝对温度）电压，但是受限于运算放大器的非理想性，例如输入失调电压和有限的带宽等，这种方案的初始精度和高频电源抑制能力在低功耗设计中通常较弱。此外，BJT的β平坦度也会在集电极电流密度较低时影响基准电压的温漂，难以产生高精度的基准电压。

发明内容

鉴于上述问题，本发明的目的在于提供一种带隙基准电压源电路，有效改善了运放输入失调电压和高频电源噪声对基准电压的输出精度影响。

根据本发明提供了一种带隙基准电压源电路，包括：核心电路，用于产生具有零温度系数的基准电压；信号反馈电路，与所述核心电路中的运算放大器构成反馈回路；前置稳压电路，用于根据电源电压向所述核心电路以及所述信号反馈电路提供偏置电压；以及后置稳压电路，与所述核心电路以及前置稳压电路连接，用于根据所述基准电压设置所述偏置电压的大小，以提高电路对高频电源噪声的抑制能力。

可选的，所述核心电路包括：运算放大器；第一电阻，第一端与所述运算放大器的反相输入端连接，第二端与所述运算放大器的正相输入端连接；第二电阻，第二端与所述运算放大器的反相输入端连接，第一端用于输出所述基准电压；第一三极管，发射极与所述运算放大器的正相输入端连接，集电极和基极接地；以及第一电容，其第一端与所述运算放大器的输出端连接，第二端接地。

可选的，所述前置稳压电路包括：第一晶体管，第一端与所述电源电压连接，控制端与第二端彼此连接；第二晶体管，第一端与所述电源电压连接，控制端与所述第一晶体管的控制端连接，以构成电流镜，第二端用于输出所述偏置电压；以及第三晶体管，第一端与所述第一晶体管的第二端连接，第二端接地，控制端与所述运算放大器的输出端连接。

可选的，所述前置稳压电路还包括：第四晶体管，第一端与所述第一晶体管的第二端连接，第二端与所述第三晶体管的第一端连接，控制端与所述第二晶体管的第二端连接，其中，所述第四晶体管用于降低所述第一晶体管对地的阻抗。

可选的，所述第一晶体管和第二晶体管分别为PMOS管，所述第三晶体管和所述第四晶体管分别为NMOS管。

可选的，所述信号反馈电路包括：第五晶体管，控制端与所述运算放大器的输出端连接，第二端接地；第六晶体管，第一端与所述偏置电压连接，第二端与所述第五晶体管的第一端连接，控制端与第二端连接；第七晶体管，第一端与所述偏置电压连接，控制端与所述第六晶体管的控制端连接，第二端与所述运算放大器的供电端连接；以及第八晶体管，第一端与所述偏置电压连接，控制端与所述第六晶体管的控制端连接，第二端与所述基准电压的输出端连接。

可选的，所述第五晶体管为NMOS管，所述第六晶体管、所述第七晶体管和所述第八晶体管分别为PMOS管。

可选的，所述后置稳压电路包括：第九晶体管，第一端与所述偏置电压连接，控制端与所述基准电压连接；以及第二三极管，发射极与所述第九晶体管的第二端连接，集电极和基极接地。

可选的，所述第九晶体管为PMOS管。

可选的，所述运算放大器包括：第十晶体管和第十一晶体管，所述第十晶体管和所述第十一晶体管构成差分对晶体管，其第一端彼此连接，所述第十晶体管的控制端与所述第一电阻的第二端连接，所述第十一晶体管的控制端与所述第一电阻的第一端连接；以及第十二晶体管和第十三晶体管，其第一端分别与所述第十晶体管和所述第十一晶体管的第二端连接，其控制端彼此连接且与所述第十二晶体管的第一端连接，其第二端彼此连接且与地连接。

可选的，所述第十晶体管和第十一晶体管分别为PMOS管，所述第十二晶体管和所述第十三晶体管分别为NMOS管。

本发明实施例的带隙基准电压源电路包括核心电路、信号反馈电路、前置稳压电路和后置稳压电路。其中，前置稳压电路构成核心电路中的运算放大器的外部环路，用来产生前置稳压向核心电路供电，后置稳压电路与核心电路以及前置稳压电路连接，用于根据基准电压设置偏置电压的大小，从而可以提高电路在低功耗条件下对高频电源噪声的抑制能力。

此外，本实施例的核心电路通过运算放大器的输入失调电压产生正温度系数的电压，加上三极管的负温度系数的发射极电压就可以产生几乎具有零温度系数的基准电压，在产生对温度不敏感的基准电压的同时，既不需要采用大β值的三极管，也不需要叠加额外的场效应管和更高的电源电压，降低了器件成本，简化了电路结构。

此外，本实施例的正温度系数的电压利用了运算放大器中的差分对晶体管的理想因数m，从而可以最小化乘数R2/R1的值，降低了基准电压Vref对MOS管失配的敏感度。同时，由于没有N:1的BJT管对，所以本实施例的带隙基准电压源电路无需考虑BJT在低电流状态下的β平坦度对输出基准电压的影响。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出一种传统的Brokaw带隙基准电压源电路的示意性电路图；

图2示出根据现有技术的另一种带隙基准电压源电路的示意性电路图；

图3示出根据本发明实施例的带隙基准电压源电路的示意性电路图；

图4示出根据本发明实施例的带隙基准电压源电路中的运算放大器的示意性电路图。

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

应当理解，在以下的描述中，“电路”可包括单个或多个组合的硬件电路、可编程电路、状态机电路和/或能存储由可编程电路执行的指令的元件。当称元件或电路“连接到”另一元件或称元件/电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。

在本申请中，MOS管（Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应晶体管）包括第一端、第二端和控制端，在MOS管的导通状态，电流从第一端流至第二端。PMOS管的第一端、第二端和控制端分别为源极、漏极和栅极，NMOS管的第一端、第二端和控制端分别为漏极、源极和栅极。三极管（又称为双极型晶体管）包括第一端、第二端和控制端，在三极管的导通状态，电流从第一端流至第二端。PNP管的第一端、第二端和控制端分别为发射极、集电极和基极，NPN管的第一端、第二端和控制端分别为集电极、发射极和基极。

下面结合附图和实施例对本发明进一步说明。

如图1所示，是一种传统的Brokaw带隙基准电压源电路的示意性电路图。这个电路100包括了运算放大器A1、电阻R1、电阻R2、电阻R3、电阻R4以及三极管Q1和三极管Q2。其中，电阻R1=R2=R，三极管Q1的发射极面积为三极管Q2的发射极面积的N倍。Brokaw带隙基准电压源是基于运算放大器A1而设计的，根据运算放大器的虚短原理，电阻R1和电阻R2上的电压降相等，由于电阻R1=R2=R，则流过三极管Q1和三极管Q2的电流相等。假设三极管的β》1（β为三极管交流放大倍数），忽略基极电流的影响，有

其中，I1和I2分别为三极管Q1和三极管Q2的集电极电流，V_BE2为三极管Q2的基极-发射极电压。其中，

对于双极型器件，

可得

其中，I_S为三极管饱和漏电流，V_T=（KT/q）为热电势，则

其中，N表示三极管Q1和Q2的发射极面积之比。

把式（4）代入式（2），然后把式（2）代入式（1），得到

在上式中对温度求导，并在室温下令等式结果为零，就可以确定出所需的R4和R3的比值，从而得到室温下温度系数为零的基准电压。

如前所述，Brokaw带隙基准电压源结构依赖于高性能的BJT（Bipolar JunctionTransistor，双极结型晶体管），而高性能的BJT极少与先进的CMOS工艺节点兼容。因此，现有的另一种方案通常基于衬底PNP来产生基准电压，如图2所示，带隙基准电压源电路200包括晶体管M1、晶体管M2和晶体管M3、三极管Q3、三极管Q4和三极管Q5、电阻R5、电阻R6和R7以及运算放大器A2。

其中，晶体管M1、晶体管M2和晶体管M3为PMOS管，三极管Q3、三极管Q4和三极管Q5为PNP管。晶体管M1和三极管Q3连接在电源电压VDD和地之间的第一支路，晶体管M2、电阻R5和三极管Q4连接在电源电压VDD和地之间的第二支路，晶体管M3、电阻R6和三极管Q5连接在电源电压VDD和地之间的第三支路，电阻R7连接在晶体管M3和电阻R6的中间节点与地之间，用于对电流I3进行分流，以降低输出的带隙基准电压的电压值。晶体管M1、晶体管M2以及晶体管M3的控制端彼此连接从而构成镜像电流源。三极管Q3、三极管Q4和三极管Q5的控制端接地。运算放大器A2的反相输入端与晶体管M1和三极管Q3连接于节点A，正相输入端与晶体管M2和电阻R5连接于节点B，输出端与晶体管M1和晶体管M2的控制端连接。

在带隙基准电压源200中，晶体管M1和晶体管M2为相同的晶体管，因此流经晶体管M1和晶体管M2的电流I1和电流I2相等，又因为三极管Q3和三极管Q4具有不同的发射极-基极面积，所以三极管Q3和三极管Q4工作在不同的电流密度下，于是三极管Q3和三极管Q4的基极-发射极电压的压差与绝对温度成正比，即

。若节点A和节点B的电压不完全相等，则运算放大器A2工作于深度负反馈状态，将节点A和节点B的电压进行比较后，将其差值放大后使得流过三极管Q3和三极管Q4的电流发生不同程度的改变，从而使得节点A和节点B的电压近似相等，因此三极管Q3的基极-发射极电压变为：

（其中，

，是三极管Q3和三极管Q4的热电势，k为玻尔兹曼常数，T为绝对温度，q为元电荷的电荷量），即

，由上式可以得到电流I2为PTAT电流，晶体管M3与晶体管M2构成镜像电流源，因此电流

，又因为电阻R6和电阻R7对电流I3进行分流，因此：

其中，V_BE5表示三极管Q5的基极-发射极电压。

结合上式可以得到：

其中，三极管Q5的基极-发射极电压V_BE5具有负温度系数，适当选取N和电阻R6和电阻R7的比值，可以得到零温度系数的带隙基准电压Vref。

在现有的带隙基准电压源电路200中，受限于运算放大器的非理想性，例如输入失调电压和有限的带宽等，这种方案的初始精度和高频电源抑制能力在低功耗设计中通常较弱。此外，BJT的β平坦度也会在集电极电流密度较低时影响基准电压的温漂。

图3示出根据本发明实施例的带隙基准电压源电路的示意性电路图。参考图3，电路300包括前置稳压电路301、信号反馈电路302、核心电路303以及后置稳压电路304。其中，核心电路303用于产生具有零温度系数的基准电压Vref。信号反馈电路302与核心电路303连接，以与核心电路303中的运算放大器A1构成反馈回路。前置稳压电路301与信号反馈电路302和核心电路303连接，用于根据电源电压VDD向核心电路303和信号反馈电路302提供偏置电压Vpre。后置稳压电路304与核心电路303以及前置稳压电路301连接，用于根据基准电压Vref设置偏置电压Vpre的大小，以提高电路对高频电源噪声的抑制能力。

可选的，核心电路303包括运算放大器A1、电阻R1和电阻R2、三极管Q1以及电容C1。电阻R1的第一端与运算放大器A1的反相输入端连接，电阻R1的第二端与运算放大器A1的正相输入端连接。电阻R2的第二端与运算放大器A1的反相输入端连接，电阻R2的第一端用于输出零温度系数的基准电压Vref。三极管Q1的发射极与运算放大器A1的正相输入端连接，三极管Q1的集电极和基极接地。电容C1的第一端与运算放大器A1的输出端连接，第二端接地。

前置稳压电路301包括晶体管M1、晶体管M2、晶体管M3和晶体管M4。其中，晶体管M1和晶体管M2例如选自PMOS管，晶体管M3和晶体管M4分别选自NMOS管，晶体管M1和晶体管M2的第一端与电源电压VDD连接，晶体管M1和晶体管M2的控制端彼此连接，且与晶体管M1的第二端连接，从而彼此构成了一镜像电流源。晶体管M4的第一端与晶体管M1的第二端连接，控制端与晶体管M2的第二端连接，晶体管M3的第一端与晶体管M4的第二端连接，控制端与运算放大器A1的输出端连接，第二端接地。其中，晶体管M1和晶体管M2构成的电流镜用于根据电源电压VDD产生偏置电压Vpre，用于向信号反馈电路302以及核心电路303供电，晶体管M3构成运算放大器A1的外部环路，用于产生前置稳压，以提高电路在低功耗条件下对高频电源噪声的抑制能力，晶体管M4用于降低晶体管M1对地的阻抗，可进一步提高电路对高频电源噪声的抑制能力。

信号反馈电路302包括晶体管M5、晶体管M6、晶体管M7和晶体管M8。其中，晶体管M5例如选自NMOS管，晶体管M6、晶体管M7和晶体管M8分别选自PMOS管。晶体管M5的控制端与运算放大器A1的输出端连接，晶体管M5的第二端接地。晶体管M6、晶体管M7和晶体管M8的第一端与偏置电压Vpre连接，晶体管M6、晶体管M7和晶体管M8的控制端彼此连接，且与晶体管M6的第二端连接。此外，晶体管M6的第二端还与晶体管M5的第一端连接，晶体管M7的第二端与运算放大器A1的供电端连接，晶体管M8的第二端与电阻R2的第一端连接。其中，晶体管M5至晶体管M8不仅构成运算放大器A1的内部反馈环路，具有较高的环路增益，而且晶体管M7还用于根据偏置电压Vpre向运算放大器A1进行供电。此外，晶体管M6至晶体管M8构成电流镜，可以保证流过电阻R1和电阻R2上的电流与运算放大器A1的供电电流相等，有助于减小输出基准电压Vref随偏置电压Vpre的变化。

后置稳压电路304包括晶体管M9和三极管Q2。其中，晶体管M9选自PMOS管，其第一端与偏置电压Vpre连接，控制端与基准电压Vref连接，三极管Q2的发射极与晶体管M9的第二端连接，集电极和基极接地。其中，晶体管M9用于设置偏置电压Vpre的大小，偏置电压

，其中，Vgs9表示晶体管M9的栅源电压。此外，晶体管M9还可以降低偏置电压Vpre对地的阻抗，进一步提高电路对高频电源噪声的抑制能力。

在整个电路工作时，运算放大器A1的输入失调电压在电阻R1上产生正比于绝对温度的电流，这个电流在电阻R1上产生具有正温度系数的电压Vptat，加上具有负温度系数的三极管Q1的发射极电压V_BE就可以产生几乎具有零温度系数的基准电压Vref。其中：

此外，信号反馈电路302构成运算放大器A1的内部环路，前置稳压电路301构成运算放大器A1的外部环路。其中，内部环路用来产生正温度系数的电压，外部环路用来产生前置稳压，以提高电路在低功耗条件下对高频电源噪声的抑制能力。

参考图4，运算放大器A1包括晶体管M10、晶体管M11、晶体管M12和晶体管M13。其中，晶体管M10和晶体管M11分别为PMOS管，晶体管M12和晶体管M13分别为NMOS管。晶体管10和晶体管M11构成差分对晶体管，其第一端彼此连接，晶体管M10的控制端与电阻R1的第二端连接，晶体管M11的控制端与电阻R1的第一端连接。晶体管M12和晶体管M13构成共源共栅管，其第一端分别与晶体管M10和晶体管M11的第二端连接，其控制端彼此连接，且与晶体管M12的第一端连接，其第二端也彼此连接并接地。由于晶体管M10和晶体管M11的宽长比之比为N:1，因此正温度系数的电压

，其中，Vgs10和Vgs11分别表示晶体管M10和晶体管M11的栅源电压。本实施例的正温度系数的电压利用了运算放大器中的差分对晶体管的理想因数m（m通常大于1），从而可以最小化乘数R2/R1的值，降低了基准电压Vref对MOS管失配的敏感度。同时，由于没有N:1的BJT管对，所以本实施例的带隙基准电压源电路无需考虑BJT在低电流状态下的β平坦度对输出基准电压的影响。

综上所述，本发明实施例的带隙基准电压源电路包括核心电路、信号反馈电路、前置稳压电路和后置稳压电路。其中，前置稳压电路构成核心电路中的运算放大器的外部环路，用来产生前置稳压向核心电路供电，后置稳压电路与核心电路以及前置稳压电路连接，用于根据基准电压设置偏置电压的大小，从而可以提高电路在低功耗条件下对高频电源噪声的抑制能力。

应当说明，尽管在本文中，将器件说明为某种N沟道或P沟道器件、或者某种N型或者P型掺杂区域，然而本领域的普通技术人员可以理解，根据本发明，互补器件也是可以实现的。本领域的普通技术人员可以理解，导电类型是指导电发生的机制，例如通过空穴或者电子导电，因此导电类型不涉及掺杂浓度而涉及掺杂类型，例如P型或者N型。本领域普通技术人员可以理解，本文中使用的与电路运行相关的词语“期间”、“当”和“当……时”不是表示在启动动作开始时立即发生的动作的严格术语，而是在其与启动动作所发起的反应动作（reaction）之间可能存在一些小的但是合理的一个或多个延迟，例如各种传输延迟等。本文中使用词语“大约”或者“基本上”意指要素值（element）具有预期接近所声明的值或位置的参数。然而，如本领域所周知的，总是存在微小的偏差使得该值或位置难以严格为所声明的值。本领域已恰当的确定了，至少百分之十（10%）（对于半导体掺杂浓度，至少百分之二十（20%））的偏差是偏离所描述的准确的理想目标的合理偏差。当结合信号状态使用时，信号的实际电压值或逻辑状态（例如“1”或“0”）取决于使用正逻辑还是负逻辑。

此外，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims

1.一种带隙基准电压源电路，包括：

核心电路，用于产生具有零温度系数的基准电压；

信号反馈电路，与所述核心电路中的运算放大器构成反馈回路；

前置稳压电路，用于根据电源电压向所述核心电路以及所述信号反馈电路提供偏置电压；以及

后置稳压电路，与所述核心电路以及前置稳压电路连接，用于根据所述基准电压设置所述偏置电压的大小，以提高电路对高频电源噪声的抑制能力。

2.根据权利要求1所述的带隙基准电压源电路，其中，所述核心电路包括：

运算放大器；

第一电阻，第一端与所述运算放大器的反相输入端连接，第二端与所述运算放大器的正相输入端连接；

第二电阻，第二端与所述运算放大器的反相输入端连接，第一端用于输出所述基准电压；

第一三极管，发射极与所述运算放大器的正相输入端连接，集电极和基极接地；以及

第一电容，其第一端与所述运算放大器的输出端连接，第二端接地。

3.根据权利要求1所述的带隙基准电压源电路，其中，所述前置稳压电路包括：

第一晶体管，第一端与所述电源电压连接，控制端与第二端彼此连接；

第二晶体管，第一端与所述电源电压连接，控制端与所述第一晶体管的控制端连接，以构成电流镜，第二端用于输出所述偏置电压；以及

第三晶体管，第一端与所述第一晶体管的第二端连接，第二端接地，控制端与所述运算放大器的输出端连接。

4.根据权利要求3所述的带隙基准电压源电路，其中，所述前置稳压电路还包括：

第四晶体管，第一端与所述第一晶体管的第二端连接，第二端与所述第三晶体管的第一端连接，控制端与所述第二晶体管的第二端连接，

其中，所述第四晶体管用于降低所述第一晶体管对地的阻抗。

5.根据权利要求4所述的带隙基准电压源电路，其中，所述第一晶体管和第二晶体管分别为PMOS管，

所述第三晶体管和所述第四晶体管分别为NMOS管。

6.根据权利要求1所述的带隙基准电压源电路，其中，所述信号反馈电路包括：

第五晶体管，控制端与所述运算放大器的输出端连接，第二端接地；

第六晶体管，第一端与所述偏置电压连接，第二端与所述第五晶体管的第一端连接，控制端与第二端连接；

第七晶体管，第一端与所述偏置电压连接，控制端与所述第六晶体管的控制端连接，第二端与所述运算放大器的供电端连接；以及

第八晶体管，第一端与所述偏置电压连接，控制端与所述第六晶体管的控制端连接，第二端与所述基准电压的输出端连接。

7.根据权利要求6所述的带隙基准电压源电路，其中，所述第五晶体管为NMOS管，

所述第六晶体管、所述第七晶体管和所述第八晶体管分别为PMOS管。

8.根据权利要求1所述的带隙基准电压源电路，其中，所述后置稳压电路包括：

第九晶体管，第一端与所述偏置电压连接，控制端与所述基准电压连接；以及

第二三极管，发射极与所述第九晶体管的第二端连接，集电极和基极接地。

9.根据权利要求8所述的带隙基准电压源电路，其中，所述第九晶体管为PMOS管。

10.根据权利要求2所述的带隙基准电压源电路，其中，所述运算放大器包括：

第十晶体管和第十一晶体管，所述第十晶体管和所述第十一晶体管构成差分对晶体管，其第一端彼此连接，所述第十晶体管的控制端与所述第一电阻的第二端连接，所述第十一晶体管的控制端与所述第一电阻的第一端连接；以及

第十二晶体管和第十三晶体管，其第一端分别与所述第十晶体管和所述第十一晶体管的第二端连接，其控制端彼此连接且与所述第十二晶体管的第一端连接，其第二端彼此连接且与地连接。

11.根据权利要求10所述的带隙基准电压源电路，其中，所述第十晶体管和第十一晶体管分别为PMOS管，

所述第十二晶体管和所述第十三晶体管分别为NMOS管。