KR20110047802A - 내부전압발생회로 - Google Patents

Abstract

본 발명은 내부전압발생회로에 관한 것으로, 더욱 상세하게는 소모 전류량을 감소시킬 수 있는 내부전압발생회로에 관한 것이다. 본 발명의 일 측면에 따른 내부전압발생회로는, 인에이블 신호에 응답하여 기준전압과 피드백된 내부전압을 비교하기 위한 비교부 - 디폴트 바이어스 전류원을 구비함 - ; 상기 비교부의 디폴트 바이어스 전류 경로에 삽입되며, 상기 기준전압에 의해 바이어스되어 상기 디폴트 바이어스 전류 경로에 흐르는 전류를 포화상태의 바이어스 전류값으로 제한하기 위한 보조 바이어스 전류원; 및 상기 비교부의 출력신호에 응답하여 내부전압단을 구동하기 위한 구동부를 구비한다.

반도체, 메모리장치, 내부전압, 인에이블, 전류, 소비량

Description

내부전압발생회로{INTERNAL VOLTAGE GENERATING CIRCUIT}

본 발명은 내부전압발생회로에 관한 것으로, 더욱 상세하게는 소모 전류량을 감소시킬 수 있는 내부전압발생회로에 관한 것이다.

반도체장치는, 다양한 분야에서 이용되어지지만 그 중의 하나가 각종 다양한 데이터를 저장하는데 이용되고 있다. 이러한 반도체 메모리장치는, 데스크탑 컴퓨터와 노트북 컴퓨터를 비롯하여 각종 휴대용 기기들에 이용되고 있기 때문에 대용량화, 고속화, 소형화 그리고 저전력화가 요구되어진다.

그리고 반도체장치는 외부에서 공급되는 전원전압을 이용하여 여러 종류 레벨의 내부전압을 만들어서 사용하고 있다. 특히, 반도체 메모리장치(DRAM)의 경우는, 메모리장치의 코어(core) 지역에서 사용하는 전압인 VCORE, 셀 트랜지스터 게이트(워드라인)에 인가되는 외부전위(VDD)보다 높은 전압인 VPP전압, 셀 트랜지스터의 벌크에 사용되는 접지전압(VSS)보다 낮은 전압인 음전압(VBB) 등을 만들어 사용하고 있다. 그리고 상기 내부 기준전압은 앞서 언급한 바와 같이, 낮은 동작 전 원에서 PVT (Process, Voltage, Temperature ; 공정, 전압, 온도) 변화에 대해 일정한 레벨을 가져야 한다.

도 1은 종래 반도체장치에 이용되고 있는 내부전압발생회로도이다.

도시하고 있는 바와 같이 종래 내부전압발생회로는, 기준전압(VREFC)과 피이드백된 코어전압(VCORE)을 차동 비교하는 증폭부(10), 상기 증폭부(10)의 출력신호에 기초하여 코어전압을 발생하는 드라이버(20), 상기 드라이버(20)를 통해 발생되는 코어전압을 전압분배하여 상기 증폭부(10)에 피드백시키는 전압분배부(30)를 포함하여 구성되어진다.

그리고 상기 증폭부(10)는, 전류 미러형으로 구성되어 외부전원(VDD)을 프리차지 시키는 프리차지부, 기준전압(VREFC)과 피드백 코어전압을 입력하여 비교하는 입력부, 외부전원(VDD)에 의해서 동작되어 상기 증폭부(10)의 동작이 이루어지도록 제어하는 인에이블부로 구성되고 있다.

상기와 같이 구성되는 종래 내부전압발생회로는, 기준전압(VREFC)과 피드백전압을 비교하여 그 차에 비례하는 값이 증폭부(10)에서 발생된다. 그리고 상기 증폭부(10)의 발생값에 비례하여 드라이버(20)가 구동되어 코어전압(VCORE)이 생성된다. 이때 피드백전압은, 상기 드라이버(20)에서 발생된 코어전압이 전압분배부(30)에 의해서 분배된 전압으로, 상기 피드백전압이 기준전압보다 높은 경우에는 드라이버(20)의 구동이 일시 정지되고, 상기 피드백전압이 기준전압보다 낮은 경우 에는 드라이버(20)의 구동으로 코어전압의 생성이 이루어지는 과정이 반복해서 이루어진다.

그러나 상기와 같이 동작되는 종래 기술에 따른 내부전압발생회로는 다음과 같은 문제점을 발생시키고 있다.

종래의 내부전압발생회로는 NMOS 트랜지스터(M3)가 인에이블되면서 동작이 시작되고 있다. 그리고 상기 NMOS 트랜지스터(M3)는, 외부공급전원(VDD)을 인에이블신호로 제공받고 있다. 따라서 상기 외부공급전원(VDD)이 공급되고 있고, 내부전압발생회로가 동작상태에 있으면, 상기 NMOS 트랜지스터(M3)에 외부공급전원(VDD)가 인가되어 항상 리니어(LINEAR) 상태가 된다.

이와 같은 상태로 인하여 상기 NMOS 트랜지스터(M3)는 저항으로 등가화되고, 상기 NMOS 트랜지스터(M3)에 흐르는 전류는 외부공급전원(VDD)의 증가와 비례하여 증가하게 된다. 따라서 높은 외부전원이 공급될 경우에는 종래 내부전압발생회로의 자체 소모 전류가 증가되는 문제점이 있다.

따라서 본 발명은 상기 문제점을 해결하기 위한 것으로, 전류 소모량을 감소시킬 수 있는 내부전압발생회로를 제공함에 그 목적이 있다.

본 발명의 다른 목적은 외부전원상태에 무관하게 자체 전류 소모량을 일정하게 제어할 수 있는 내부전압발생회로를 제공함에 있다.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 내부전압발생회로는, 인에이블 신호에 응답하여 기준전압과 피드백된 내부전압을 비교하기 위한 비교부 - 디폴트 바이어스 전류원을 구비함 - ; 상기 비교부의 디폴트 바이어스 전류 경로에 삽입되며, 상기 기준전압에 의해 바이어스되어 상기 디폴트 바이어스 전류 경로에 흐르는 전류를 포화상태의 바이어스 전류값으로 제한하기 위한 보조 바이어스 전류원; 및 상기 비교부의 출력신호에 응답하여 내부전압단을 구동하기 위한 구동부를 구비한다.

여기서, 상기 디폴트 바이어스 전류원은 상기 인에이블 신호를 게이트 입력으로 하는 제1 싱킹 NMOS 트랜지스터를 구비한다.

또한, 상기 보조 바이어스 전류원은 상기 제1 싱킹 NMOS 트랜지스터와 직렬연결되어 상기 디폴트 바이어스 전류 경로를 이루며, 상기 기준전압을 게이트 입력으로 하는 제2 싱킹 NMOS 트랜지스터를 구비한다.

한편, 본 발명의 내부전압발생회로는 상기 내부전압단에 걸린 전압을 분배하여 상기 피드백된 내부전압을 출력하기 위한 전압분배부를 더 구비할 수 있다.

본 발명은 기준전압(VREFC)을 게이트 입력으로 하여, 포화상태로 만든다. 따라서 상기 기준전압에 의해서 동작하는 NMOS 트랜지스터(M20)가 포화상태가 되면, 외부전압(VDD)의 변화에도 상기 NMOS 트랜지스터(M20,M3)에는 항상 일정한 전류가 흐르도록 제어하는 것이 가능하여 자체 소비 전류량을 감소시키는 효과를 얻는다.

이하, 본 발명의 실시예들을 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

도 3은 본 발명의 일 실시예에 따른 내부전압발생회로도이다.

도시하고 있는 바와 같이, 본 발명은 외부공급전원(VDD)을 프리차지 하는 프 리차지부, 기준전압(VREFC)과 피드백전압을 입력하고 비교하는 입력비교부, 인에이블신호에 의해서 상기 입력비교부의 동작여부를 결정하는 인에이블부로 구성되고 있는 증폭부(40)를 포함한다.

상기 프리차지부는, 외부공급전원(VDD)에 소스단을 연결하고, 게이트단을 서로 연결하고 있는 전류 미러형 PMOS 트랜지스터(M12,M13)로 구성되어진다. 그리고 상기 PMOS 트랜지스터(M12,M13)의 드레인단에는 접속점(P,Q)를 통해서 상기 입력비교부가 연결된다.

상기 입력비교부는, 기준전압(VREFC)을 게이트단으로 입력하는 NMOS 트랜지스터(M1)와, 피드백전압을 게이트단으로 입력하는 NMOS 트랜지스터(M2)로 구성되어진다. 상기 NMOS 트랜지스터(M1)의 드레인단은, 상기 PMOS 트랜지스터(M12)의 드레인단에 연결되고, 상기 NMOS 트랜지스터(M2)의 드레인단은, 상기 PMOS 트랜지스터(M12)의 드레인단에 연결되어진다. 그리고 상기 입력비교부를 구성되는 두개의 NMOS 트랜지스터(M1,M2)의 소스단은 공통단자로 연결되고, 상기 인에이블부에 연결된다.

상기 인에이블부는, 상기 공통단자와 접지전원 사이에 직렬 연결된 두개의 NMOS 트랜지스터(M20,M3)으로 구성된다. 상기 NMOS 트랜지스터(M20)의 드레인단자는 상기 공통단자에 연결되고, 소스단자는 NMOS 트랜지스터(M3)의 드레인단자에 연결된다. 상기 NMOS 트랜지스터(M3)의 소스단자는 접지전원에 연결된다. 그리고 상기 NMOS 트랜지스터(M20)의 게이트단자는 기준전압(VREFC)을 입력받고, 상기 NMOS 트랜지스터(M3)이 게이트단자는 외부 공급전원(VDD)를 제공받고 있다. 따라 서 상기 NMOS 트랜지스터(M20)는 기준전압을 인에이블신호로 받아서 인에이블되고, 상기 NMOS 트랜지스터(M3)는 외부공급전압(VDD)을 인에이블신호로 받아서 인에이블된다. 여기서, NMOS 트랜지스터(M3)는 디폴트 바이어스 전류원으로, 상기 비교입력부의 일부로 볼 수 있다.

이 외에도 상기 증폭부(40)는, 상기 P 접속점의 전압차를 보다 명확히 할 수 있도록 구성된 PMOS 트랜지스터(M11)와, 상기 Q 접속점의 전압차를 보다 명확히 할 수 있도록 구성된 PMOS 트랜지스터(M14)를 포함하여 구성되어진다. 상기 두개의 PMOS 트랜지스터(M11,M14)도 전류 미러형으로 구성된다.

그리고 상기 PMOS 트랜지스터(M11)와 접지전원 사이에 NMOS 트랜지스터(M4)가 연결되고, 마찬가지로 상기 PMOS 트랜지스터(M14)와 접지전원 사이에 NMOS 트랜지스터(M6)가 연결되어진다. 상기 두 NMOS 트랜지스터(N4,N6)는 게이트 단을 공통단자로 연결하고, 상기 공통단자와 접지전원 사이에는 NMOS 트랜지스터(M5)를 연결하여, 상기 NMOS 트랜지스터(M5)는 인에이블 제어용으로 이용되어진다.

즉, 본 발명에서 상기 증폭부(40)의 인에이블신호는, 외부공급전원(VDD)을 이용한다. 상기 외부공급전원(VDD)은 NMOS 트랜지스터(M3)와 NMOS 트랜지스터(M5)에 인가되고 있다.

그리고 본 발명은 상기 증폭부(40)의 출력값에 의해서 구동되어 코어전압을 발생하는 드라이버(50)를 포함하여 구성된다. 상기 드라이버(50)는, 외부공급전압(VDD)을 소스단자로 입력받고, 상기 증폭부(40)의 출력신호를 게이트단자로 입력하여 드레인단자로 코어전압을 발생하는 PMOS 트랜지스터(M16)로 구성 되어진다.

그리고 본 발명은 상기 드라이버(50)에서 발생된 코어전압을 전압분배하기 위한 전압분배부(60)를 포함한다. 상기 전압분배부(60)는, 출력전압과 접지전원 사이에 두개의 NMOS 트랜지스터(M7,M8)를 직렬 연결하여, 저항으로 이용하고 있다. 상기 전압분배부(60)에서 전압분배된 전압은 상기 증폭부(40) 내 입력비교부의 NMOS 트랜지스터(M2)의 게이트단자로 피드백된다.

다음은 상기 구성으로 이루어진 본 발명에 따른 내부전압발생회로의 동작과정을 설명한다.

본 발명에서 내부전압 발생을 위하여 인에이블신호(EN)가 입력되면, 두개의 NMOS 트랜지스터(M5,M3)가 턴-온되어져서 증폭부(40) 내부적으로 공급전원(VDD)에서부터 접지전원에 이르기까지 전류 통로가 형성되어진다. 즉, 증폭부(40)의 동작이 가능한 상태가 된다.

이후, 기준전압(VREFC)이 입력되면, NMOS 트랜지스터(M20)가 턴-온되어져서 턴-온 상태인 NMOS 트랜지스터(M3)를 경유하여, 접속점(S)으로부터 접지전원까지 전류 통로가 형성된다.

그리고 입력된 기준전압과 피드백전압이 입력비교부에서 비교되고, 그 차신호가 증폭되어져서 출력된다. 이때 기준전압이 피드백전압보다 높은 경우에서는 이후 드라이버(50)의 동작을 정지시키게 되고, 기준전압이 피드백전압보다 낮은 경우에서는 드라이버(50)가 구동되어져서 코어전압의 발생이 이루어진다.

그리고 상기 드라이버(50)에서 발생된 코어전압은 전압분배부(60)에 의해서 전압분배되고, 상기 증폭부(40)로 피드백되어져서 상기 코어전압 발생을 위한 과정이 반복 되어진다.

한편, 상기 코어전압 발생을 위한 과정이 이루어질 때, 증폭부(40)는 외부전압(VDD)에 의해서 인에이블상태를 유지한다. 즉, 증폭부(40)의 인에이블 제어용 NMOS 트랜지스터(M5,M3)는 외부전압(VDD)을 제공받아서 턴-온되어 증폭부를 인에이블시킨다. 그리고 NMOS 트랜지스터(M20)는, 기준전압(VREFC)을 게이트 입력으로 하여, 포화상태로 만든다. 따라서 상기 NMOS 트랜지스터(M20)가 포화상태가 되면, 외부전압(VDD)의 변화에도 상기 NMOS 트랜지스터(M20,M3)에는 항상 일정한 전류가 흐른다.

이러한 전류 변화 상태는 도 2에 도시하고 있는 특성도에서 충분하게 확인하는 것이 가능할 것이다. 종래 증폭기를 인에이블시키기 위하여 NMOS 트랜지스터(M3)에 인에이블시키기 위한 외부전원전압(VDD)을 인가하는 경우와, 본 발명의 경우와 같이 증폭기를 인에이블시키는 경우(NMOS 트랜지스터(M3)에는 외부전원전압이 인에이블신호로 인가되고, 그 상단에 또 하나의 NMOS 트랜지스터(M20)를 직렬 연결하고, 상기 NMOS 트랜지스터(M20)에 기준전압을 제어신호로 제공하여 상기 NMOS 트랜지스터(M20)를 포화상태로 제어할 경우), 종래보다 본 발명에서 소비전류량이 감소한다.

이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 내부전압 발생을 위한 동작시, 저항성 소자의 영향에 의해 전류 소모량이 증가하는 것을 방지하도록 제어하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.

예컨대, 전술한 실시예에서는 코어전압 생성회로를 일례로 들어 설명하였으나, 본 발명은 다른 종류의 내부전압 생성회로에도 적용할 수 있다.

도 1은 종래 기술에 따른 내부전압발생회로도,

도 2는 본 발명과 종래의 소모 전류 특성도,

도 3은 본 발명의 일 실시예에 따른 내부전압발생회로도.

* 도면의 주요 부분에 대한 부호의 설명 *

10,40 : 증폭부 20,50 : 드라이버

30,60 : 전압분배부

Claims (4)

1. 인에이블 신호에 응답하여 기준전압과 피드백된 내부전압을 비교하기 위한 비교부 - 디폴트 바이어스 전류원을 구비함 - ;

   상기 비교부의 디폴트 바이어스 전류 경로에 삽입되며, 상기 기준전압에 의해 바이어스되어 상기 디폴트 바이어스 전류 경로에 흐르는 전류를 포화상태의 바이어스 전류값으로 제한하기 위한 보조 바이어스 전류원; 및

   상기 비교부의 출력신호에 응답하여 내부전압단을 구동하기 위한 구동부

   를 구비하는 내부전압발생회로.
2. 제 1 항에 있어서,

   상기 디폴트 바이어스 전류원은 상기 인에이블 신호를 게이트 입력으로 하는 제1 싱킹 NMOS 트랜지스터를 구비하는 내부전압발생회로.
3. 제 2 항에 있어서,

   상기 보조 바이어스 전류원은 상기 제1 싱킹 NMOS 트랜지스터와 직렬연결되어 상기 디폴트 바이어스 전류 경로를 이루며, 상기 기준전압을 게이트 입력으로 하는 제2 싱킹 NMOS 트랜지스터를 구비하는 내부전압발생회로.
4. 제1항 내지 제3항 중 어느 한 항에 있어서,

   상기 내부전압단에 걸린 전압을 분배하여 상기 피드백된 내부전압을 출력하기 위한 전압분배부를 더 구비하는 내부전압발생회로.

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