JP3245914B2 - 差動電圧比較回路 - Google Patents
差動電圧比較回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、差動信号の正入力電圧
と負入力電圧の大小を比較する差動電圧比較回路に関す
る。
と負入力電圧の大小を比較する差動電圧比較回路に関す
る。
【０００２】
【従来の技術】図５〜図７は、従来の差動電圧比較回路
の回路例を示す図であり、図５および図６の回路は正帰
還形を示し、図７の回路はカレントミラー形を示す。
の回路例を示す図であり、図５および図６の回路は正帰
還形を示し、図７の回路はカレントミラー形を示す。
【０００３】図５において、符号５１は電源端子（Ｖd
d）、符号５２は差動信号の正入力端子、符号５３は差
動信号の負入力端子、符号５４，５５は相補な制御信号
入力端子、符号５６は比較結果を取り出す出力端子であ
る。本回路を構成するＮＭＯＳトランジスタをＭＮ11〜
ＭＮ15とし、ＰＭＯＳトランジスタをＭＰ11〜ＭＰ13と
すると、制御信号入力端子５４に入力する制御信号はＭ
Ｐ11，ＭＮ14，ＭＮ15をオンオフし、制御信号入力端子
５５に入力する制御信号はＭＮ11をオンオフする。
d）、符号５２は差動信号の正入力端子、符号５３は差
動信号の負入力端子、符号５４，５５は相補な制御信号
入力端子、符号５６は比較結果を取り出す出力端子であ
る。本回路を構成するＮＭＯＳトランジスタをＭＮ11〜
ＭＮ15とし、ＰＭＯＳトランジスタをＭＰ11〜ＭＰ13と
すると、制御信号入力端子５４に入力する制御信号はＭ
Ｐ11，ＭＮ14，ＭＮ15をオンオフし、制御信号入力端子
５５に入力する制御信号はＭＮ11をオンオフする。
【０００４】以下、本回路の動作について説明する。ま
ず、制御信号入力端子５４，５５に入力される制御信号
をそれぞれハイレベル，ローレベルとする。このとき、
ＭＰ11およびＭＮ11がカットオフし、ＭＮ14およびＭＮ
15がオンとなる。ＭＰ12，ＭＰ13およびＭＮ12，ＭＮ13
は、ＭＰ11およびＭＮ11がオフとなるために電流が流れ
ず、その間のａ点およびｂ点はフローテングとなるが、
ＭＮ14，ＭＮ15がオンになるためにａ点は差動信号の正
入力電位ＶP となり、ｂ点は負入力電位ＶN となる。
ず、制御信号入力端子５４，５５に入力される制御信号
をそれぞれハイレベル，ローレベルとする。このとき、
ＭＰ11およびＭＮ11がカットオフし、ＭＮ14およびＭＮ
15がオンとなる。ＭＰ12，ＭＰ13およびＭＮ12，ＭＮ13
は、ＭＰ11およびＭＮ11がオフとなるために電流が流れ
ず、その間のａ点およびｂ点はフローテングとなるが、
ＭＮ14，ＭＮ15がオンになるためにａ点は差動信号の正
入力電位ＶP となり、ｂ点は負入力電位ＶN となる。
【０００５】つぎに、制御信号入力端子５４，５５に入
力される制御信号をそれぞれローレベル，ハイレベルと
すると、ＭＮ14およびＭＮ15はカットオフし、ａ点およ
びｂ点はそれぞれ差動信号の正入力端子５２および負入
力端子５３から切り離される。また、ＭＰ11およびＭＮ
11がオンとなるために、ＭＰ12，ＭＰ13およびＭＮ12，
ＭＮ13には電流が流れる。このときａ点とｂ点との間に
多少でも電位差があれば、ＭＰ12，ＭＮ12と、ＭＰ13，
ＭＮ13との間には正帰還がかかっているので、電位差が
増大する方向にａ点およびｂ点は動き、電源電位Ｖddあ
るいは接地電位ＧＮＤのいずれかになる。
力される制御信号をそれぞれローレベル，ハイレベルと
すると、ＭＮ14およびＭＮ15はカットオフし、ａ点およ
びｂ点はそれぞれ差動信号の正入力端子５２および負入
力端子５３から切り離される。また、ＭＰ11およびＭＮ
11がオンとなるために、ＭＰ12，ＭＰ13およびＭＮ12，
ＭＮ13には電流が流れる。このときａ点とｂ点との間に
多少でも電位差があれば、ＭＰ12，ＭＮ12と、ＭＰ13，
ＭＮ13との間には正帰還がかかっているので、電位差が
増大する方向にａ点およびｂ点は動き、電源電位Ｖddあ
るいは接地電位ＧＮＤのいずれかになる。
【０００６】すなわち、本回路は制御信号入力端子５４
に入力される制御信号がハイレベルからローレベルにな
るときに、差動信号の正入力電位ＶP と負入力電位ＶN
の比較動作を行い、正入力電位が高ければ電源電位Ｖdd
を出力端子５６に出力し、負入力電位が高ければ接地電
位ＧＮＤを出力端子５６に出力する。
に入力される制御信号がハイレベルからローレベルにな
るときに、差動信号の正入力電位ＶP と負入力電位ＶN
の比較動作を行い、正入力電位が高ければ電源電位Ｖdd
を出力端子５６に出力し、負入力電位が高ければ接地電
位ＧＮＤを出力端子５６に出力する。
【０００７】図６に示す正帰還形の差動電圧比較回路
は、図５に示す回路に対して、ＭＮ11，ＭＮ14，ＭＮ15
を除き、ＭＰ12のゲートとＭＮ13のドレインを接続し、
ＭＰ13のゲートとＭＮ12のドレインを接続し、さらにＭ
Ｎ12のゲートに差動信号の正入力端子５２を接続し、Ｍ
Ｎ13のゲートに差動信号の負入力端子５３を接続し、Ｍ
Ｐ13のドレインに出力端子５６を接続する構成である。
は、図５に示す回路に対して、ＭＮ11，ＭＮ14，ＭＮ15
を除き、ＭＰ12のゲートとＭＮ13のドレインを接続し、
ＭＰ13のゲートとＭＮ12のドレインを接続し、さらにＭ
Ｎ12のゲートに差動信号の正入力端子５２を接続し、Ｍ
Ｎ13のゲートに差動信号の負入力端子５３を接続し、Ｍ
Ｐ13のドレインに出力端子５６を接続する構成である。
【０００８】以下、本回路の動作について説明する。ま
ず、制御信号入力端子５４に入力される制御信号をハイ
レベルとしてＭＰ11をカットオフさせる。このとき、差
動信号の正入力端子５２および負入力端子５３の電位が
ＭＮ12およびＭＮ13の閾値電位Ｖthより高いとすれば、
ＭＮ12およびＭＮ13はオンとなり、ａ点およびｂ点の電
位は接地電位ＧＮＤとなる。
ず、制御信号入力端子５４に入力される制御信号をハイ
レベルとしてＭＰ11をカットオフさせる。このとき、差
動信号の正入力端子５２および負入力端子５３の電位が
ＭＮ12およびＭＮ13の閾値電位Ｖthより高いとすれば、
ＭＮ12およびＭＮ13はオンとなり、ａ点およびｂ点の電
位は接地電位ＧＮＤとなる。
【０００９】つぎに、制御信号入力端子５４に入力され
る制御信号をローレベルとしてＭＰ11をオンにする。ａ
点およびｂ点の電位はＧＮＤレベルにあるので、ＭＰ12
およびＭＰ13はオンになり、ＭＮ12およびＭＮ13もオン
であるので全トランジスタに電流が流れる。このとき、
正入力端子５２および負入力端子５３に電位差がある
と、ＭＮ12，ＭＮ13のオン抵抗はゲート電位の高い方が
小さくなり、ゲート電位の低い方が大きくなる。したが
って、オン抵抗の大きい方のドレイン電位が高くなり、
ａ点とｂ点との間に電位差が生ずる。一方、ＭＰ12とＭ
Ｐ13との間に正帰還がかかっているので、ａ点とｂ点と
の間に生じる電位差は増幅され、電源電位Ｖddあるいは
接地電位ＧＮＤのいずれかになる。
る制御信号をローレベルとしてＭＰ11をオンにする。ａ
点およびｂ点の電位はＧＮＤレベルにあるので、ＭＰ12
およびＭＰ13はオンになり、ＭＮ12およびＭＮ13もオン
であるので全トランジスタに電流が流れる。このとき、
正入力端子５２および負入力端子５３に電位差がある
と、ＭＮ12，ＭＮ13のオン抵抗はゲート電位の高い方が
小さくなり、ゲート電位の低い方が大きくなる。したが
って、オン抵抗の大きい方のドレイン電位が高くなり、
ａ点とｂ点との間に電位差が生ずる。一方、ＭＰ12とＭ
Ｐ13との間に正帰還がかかっているので、ａ点とｂ点と
の間に生じる電位差は増幅され、電源電位Ｖddあるいは
接地電位ＧＮＤのいずれかになる。
【００１０】すなわち、本回路においても同様に、制御
信号入力端子５４に入力される制御信号がハイレベルか
らローレベルになるときに、差動信号の正入力電位ＶP
と負入力電位ＶN の比較動作を行い、正入力電位が高け
れば電源電位Ｖddを出力端子５６に出力し、負入力電位
が高ければ接地電位ＧＮＤを出力端子５６に出力する。
信号入力端子５４に入力される制御信号がハイレベルか
らローレベルになるときに、差動信号の正入力電位ＶP
と負入力電位ＶN の比較動作を行い、正入力電位が高け
れば電源電位Ｖddを出力端子５６に出力し、負入力電位
が高ければ接地電位ＧＮＤを出力端子５６に出力する。
【００１１】図７に示すカレントミラー形の差動電圧比
較回路は、ＭＰ12とＭＮ12でアクティブロード形ソース
接地回路を形成し、さらにＭＰ12とＭＰ13でカレントミ
ラー回路を形成し、ＭＰ13とＭＮ13でソース接地回路を
形成し、ＭＮ12のゲートに差動信号の正入力端子５２を
接続し、ＭＮ13のゲートに差動信号の負入力端子５３を
接続し、ＭＰ13のドレインに出力端子５６を接続し、全
体として差動増幅器を構成している。
較回路は、ＭＰ12とＭＮ12でアクティブロード形ソース
接地回路を形成し、さらにＭＰ12とＭＰ13でカレントミ
ラー回路を形成し、ＭＰ13とＭＮ13でソース接地回路を
形成し、ＭＮ12のゲートに差動信号の正入力端子５２を
接続し、ＭＮ13のゲートに差動信号の負入力端子５３を
接続し、ＭＰ13のドレインに出力端子５６を接続し、全
体として差動増幅器を構成している。
【００１２】したがって、正入力端子５２と負入力端子
５３の電位差に差動増幅器の利得を乗じた電圧がａ点と
ｂ点との間の電位差となる。このとき、利得が十分に大
きければ、ａ点およびｂ点は電源電位Ｖddあるいは接地
電位ＧＮＤのいずれかになる。すなわち、本回路におい
ても同様に、差動信号の正入力電位ＶP と負入力電位Ｖ
N の比較動作を行うことができ、正入力電位が高ければ
電源電位Ｖddを出力端子５６に出力し、負入力電位が高
ければ接地電位ＧＮＤを出力端子５６に出力する。
５３の電位差に差動増幅器の利得を乗じた電圧がａ点と
ｂ点との間の電位差となる。このとき、利得が十分に大
きければ、ａ点およびｂ点は電源電位Ｖddあるいは接地
電位ＧＮＤのいずれかになる。すなわち、本回路におい
ても同様に、差動信号の正入力電位ＶP と負入力電位Ｖ
N の比較動作を行うことができ、正入力電位が高ければ
電源電位Ｖddを出力端子５６に出力し、負入力電位が高
ければ接地電位ＧＮＤを出力端子５６に出力する。
【００１３】
【発明が解決しようとする課題】ところで、アナログ・
ディジタル変換回路における比較器において、単純に正
入力電圧と負入力電圧を比較するのではなく、その間の
電位差が所定値以上か否かを判定する必要性が高まって
いる。たとえば、Ｋを所定の電圧（オフセット電圧）と
したときに、ＶP ＋ＫとＶN とを比較しようとする場合
である。しかし、従来の差動電圧比較回路では、構造的
に正入力電位ＶP と負入力電位ＶN との比較しかできな
かった。
ディジタル変換回路における比較器において、単純に正
入力電圧と負入力電圧を比較するのではなく、その間の
電位差が所定値以上か否かを判定する必要性が高まって
いる。たとえば、Ｋを所定の電圧（オフセット電圧）と
したときに、ＶP ＋ＫとＶN とを比較しようとする場合
である。しかし、従来の差動電圧比較回路では、構造的
に正入力電位ＶP と負入力電位ＶN との比較しかできな
かった。
【００１４】本発明は、差動信号の正入力電圧と負入力
電圧との間の電位差が所定値以上あるか否かを判定（Ｖ
P ＋ＫとＶN とを比較）することができる差動電圧比較
回路を提供することを目的とする。
電圧との間の電位差が所定値以上あるか否かを判定（Ｖ
P ＋ＫとＶN とを比較）することができる差動電圧比較
回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明は、第１ＰＭＯＳ
トランジスタおよび第１ＮＭＯＳトランジスタのゲート
を差動信号の一方の入力端子に接続し、第１ＰＭＯＳト
ランジスタのソースを第１抵抗器を介して第１電源端子
に接続し、第１ＮＭＯＳトランジスタのソースを第２抵
抗器を介して第２電源端子に接続し、第１ＰＭＯＳトラ
ンジスタのドレインに第１ＮＭＯＳトランジスタのドレ
イン，第３抵抗器を介して第１電源端子および第４抵抗
器を介して第２電源端子を接続し、第２ＰＭＯＳトラン
ジスタおよび第２ＮＭＯＳトランジスタのゲートを差動
信号の他方の入力端子に接続し、第２ＰＭＯＳトランジ
スタのソースを第５抵抗器を介して前記第１電源端子に
接続し、第２ＮＭＯＳトランジスタのソースを第６抵抗
器を介して前記第２電源端子に接続し、第２ＰＭＯＳト
ランジスタのドレインに第２ＮＭＯＳトランジスタのド
レイン，第７抵抗器を介して前記第１電源端子および第
８抵抗器を介して前記第２電源端子を接続し、第１ＰＭ
ＯＳトランジスタのドレインから、第３抵抗器および第
４抵抗器の抵抗比に応じたオフセット電圧を加算した一
方の差動信号を負入力に取り込み、第２ＰＭＯＳトラン
ジスタのドレインから、第７抵抗器および第８抵抗器の
抵抗比に応じたオフセット電圧を加算した他方の差動信
号を正入力に取り込み、各差動信号の電位差を比較する
比較器を備えたことを特徴とする。
トランジスタおよび第１ＮＭＯＳトランジスタのゲート
を差動信号の一方の入力端子に接続し、第１ＰＭＯＳト
ランジスタのソースを第１抵抗器を介して第１電源端子
に接続し、第１ＮＭＯＳトランジスタのソースを第２抵
抗器を介して第２電源端子に接続し、第１ＰＭＯＳトラ
ンジスタのドレインに第１ＮＭＯＳトランジスタのドレ
イン，第３抵抗器を介して第１電源端子および第４抵抗
器を介して第２電源端子を接続し、第２ＰＭＯＳトラン
ジスタおよび第２ＮＭＯＳトランジスタのゲートを差動
信号の他方の入力端子に接続し、第２ＰＭＯＳトランジ
スタのソースを第５抵抗器を介して前記第１電源端子に
接続し、第２ＮＭＯＳトランジスタのソースを第６抵抗
器を介して前記第２電源端子に接続し、第２ＰＭＯＳト
ランジスタのドレインに第２ＮＭＯＳトランジスタのド
レイン，第７抵抗器を介して前記第１電源端子および第
８抵抗器を介して前記第２電源端子を接続し、第１ＰＭ
ＯＳトランジスタのドレインから、第３抵抗器および第
４抵抗器の抵抗比に応じたオフセット電圧を加算した一
方の差動信号を負入力に取り込み、第２ＰＭＯＳトラン
ジスタのドレインから、第７抵抗器および第８抵抗器の
抵抗比に応じたオフセット電圧を加算した他方の差動信
号を正入力に取り込み、各差動信号の電位差を比較する
比較器を備えたことを特徴とする。
【００１６】
【作用】第１ＰＭＯＳトランジスタのドレインには、そ
のゲートに入力される一方の差動信号に第３抵抗器およ
び第４抵抗器の抵抗比に応じたオフセット電圧を加算し
た信号が得られる。また、第２ＰＭＯＳトランジスタの
ドレインには、そのゲートに入力される他方の差動信号
に第７抵抗器および第８抵抗器の抵抗比に応じたオフセ
ット電圧を加算した信号が得られる。したがって、オフ
セット電圧を加算した差動信号の比較動作を可能にする
ことができる。
のゲートに入力される一方の差動信号に第３抵抗器およ
び第４抵抗器の抵抗比に応じたオフセット電圧を加算し
た信号が得られる。また、第２ＰＭＯＳトランジスタの
ドレインには、そのゲートに入力される他方の差動信号
に第７抵抗器および第８抵抗器の抵抗比に応じたオフセ
ット電圧を加算した信号が得られる。したがって、オフ
セット電圧を加算した差動信号の比較動作を可能にする
ことができる。
【００１７】
【実施例】図１は、本発明の差動電圧比較回路を示す図
である。図において、符号１１は電源端子（Ｖdd）、符
号１２は差動信号の正入力端子、符号１３は差動信号の
負入力端子、符号１４は従来の差動電圧比較回路、符号
１５は比較結果を取り出す出力端子である。本回路を構
成するＰＭＯＳトランジスタをＭＰ１，ＭＰ２とし、Ｎ
ＭＯＳトランジスタをＭＮ１，ＭＮ２とし、抵抗器をＲ
１〜Ｒ８とする。
である。図において、符号１１は電源端子（Ｖdd）、符
号１２は差動信号の正入力端子、符号１３は差動信号の
負入力端子、符号１４は従来の差動電圧比較回路、符号
１５は比較結果を取り出す出力端子である。本回路を構
成するＰＭＯＳトランジスタをＭＰ１，ＭＰ２とし、Ｎ
ＭＯＳトランジスタをＭＮ１，ＭＮ２とし、抵抗器をＲ
１〜Ｒ８とする。
【００１８】ＭＰ１およびＭＮ１のゲートを正入力端子
１２に接続し、ＭＰ１のソースをＲ１を介して電源端子
１１に接続し、ＭＮ１のソースをＲ２を介してＧＮＤに
接続し、ＭＰ１のドレインとＭＮ１のドレインとを接続
する。さらに、ＭＰ１のドレインと電源端子１１との間
にＲ３を接続し、ＧＮＤとの間にＲ４を接続する。負入
力端子１３に対しても同様に、ＭＰ２およびＭＮ２のゲ
ートを負入力端子１３に接続し、ＭＰ２のソースをＲ５
を介して電源端子１１に接続し、ＭＮ２のソースをＲ６
を介してＧＮＤに接続し、ＭＰ２のドレインとＭＮ２の
ドレインとを接続する。さらに、ＭＰ２のドレインと電
源端子１１との間にＲ７を接続し、ＧＮＤとの間にＲ８
を接続する。さらに、ＭＰ１のドレイン（ａ点）および
ＭＰ２のドレイン（ｂ点）に、従来の差動電圧比較回路
１４の負入力端子および正入力端子を接続し、従来の差
動電圧比較回路１４の出力端子を本回路の出力端子１５
とする。
１２に接続し、ＭＰ１のソースをＲ１を介して電源端子
１１に接続し、ＭＮ１のソースをＲ２を介してＧＮＤに
接続し、ＭＰ１のドレインとＭＮ１のドレインとを接続
する。さらに、ＭＰ１のドレインと電源端子１１との間
にＲ３を接続し、ＧＮＤとの間にＲ４を接続する。負入
力端子１３に対しても同様に、ＭＰ２およびＭＮ２のゲ
ートを負入力端子１３に接続し、ＭＰ２のソースをＲ５
を介して電源端子１１に接続し、ＭＮ２のソースをＲ６
を介してＧＮＤに接続し、ＭＰ２のドレインとＭＮ２の
ドレインとを接続する。さらに、ＭＰ２のドレインと電
源端子１１との間にＲ７を接続し、ＧＮＤとの間にＲ８
を接続する。さらに、ＭＰ１のドレイン（ａ点）および
ＭＰ２のドレイン（ｂ点）に、従来の差動電圧比較回路
１４の負入力端子および正入力端子を接続し、従来の差
動電圧比較回路１４の出力端子を本回路の出力端子１５
とする。
【００１９】本回路において、ＭＰ１，ＭＮ１，ＭＰ
２，ＭＮ２の伝達コンダクタンスｇmを同一とし、Ｒ
１，Ｒ２，Ｒ５，Ｒ６の抵抗値およびＲ３，Ｒ４，Ｒ
７，Ｒ８の抵抗値をそれぞれ等しいとすると、正入力端
子１２の入力電圧Ｖ P に対してａ点に発生するオフセッ
ト電圧Ｖ a と、負入力端子１３の入力電圧Ｖ N に対して
ｂ点に発生するオフセット電圧Ｖ b が等しくなる。した
がって、オフセット電圧は実質的に０Ｖと見なし、入力
電圧Ｖ P ，Ｖ N の電圧比較となる。
２，ＭＮ２の伝達コンダクタンスｇmを同一とし、Ｒ
１，Ｒ２，Ｒ５，Ｒ６の抵抗値およびＲ３，Ｒ４，Ｒ
７，Ｒ８の抵抗値をそれぞれ等しいとすると、正入力端
子１２の入力電圧Ｖ P に対してａ点に発生するオフセッ
ト電圧Ｖ a と、負入力端子１３の入力電圧Ｖ N に対して
ｂ点に発生するオフセット電圧Ｖ b が等しくなる。した
がって、オフセット電圧は実質的に０Ｖと見なし、入力
電圧Ｖ P ，Ｖ N の電圧比較となる。
【００２０】ここで、Ｒ３とＲ４、Ｒ７とＲ８の抵抗比
を崩すと、ａ点およびｂ点にそれぞれ独立に、抵抗比に
応じたオフセット電圧Ｖa ，Ｖb が発生する。そのた
め、ａ点の電圧として正入力端子１２の入力電圧Ｖ P を
合わせた（Ｖ P ＋Ｖ a ）と、ｂ点の電圧として負入力端子
１３の入力電圧Ｖ N を合わせた（Ｖ N ＋Ｖ b ）の電圧比較
が可能となる。また、本回路では、Ｒ３とＲ４、Ｒ７と
Ｒ８の抵抗比でオフセット電圧Ｖa ，Ｖb を決めること
ができるので、正確なオフセット電圧の設定が可能とな
る。
を崩すと、ａ点およびｂ点にそれぞれ独立に、抵抗比に
応じたオフセット電圧Ｖa ，Ｖb が発生する。そのた
め、ａ点の電圧として正入力端子１２の入力電圧Ｖ P を
合わせた（Ｖ P ＋Ｖ a ）と、ｂ点の電圧として負入力端子
１３の入力電圧Ｖ N を合わせた（Ｖ N ＋Ｖ b ）の電圧比較
が可能となる。また、本回路では、Ｒ３とＲ４、Ｒ７と
Ｒ８の抵抗比でオフセット電圧Ｖa ，Ｖb を決めること
ができるので、正確なオフセット電圧の設定が可能とな
る。
【００２１】また、Ｒ１，Ｒ２，Ｒ５，Ｒ６を入れずに
各トランジスタのソースを電源に短絡することも可能で
あるが、この場合には入力のダイナミックレンジを広く
するために、Ｒ３，Ｒ４，Ｒ７，Ｒ８の抵抗値を小さく
しなければならず、消費電力が大きくなる。これに対し
て、Ｒ１，Ｒ２，Ｒ５，Ｒ６を入れることにより、Ｒ
３，Ｒ４，Ｒ７，Ｒ８の抵抗値を１桁以上大きくしても
入力には広いダイナミックレンジが得られ、消費電力の
低減が可能となる。
各トランジスタのソースを電源に短絡することも可能で
あるが、この場合には入力のダイナミックレンジを広く
するために、Ｒ３，Ｒ４，Ｒ７，Ｒ８の抵抗値を小さく
しなければならず、消費電力が大きくなる。これに対し
て、Ｒ１，Ｒ２，Ｒ５，Ｒ６を入れることにより、Ｒ
３，Ｒ４，Ｒ７，Ｒ８の抵抗値を１桁以上大きくしても
入力には広いダイナミックレンジが得られ、消費電力の
低減が可能となる。
【００２２】このように、本発明回路では、入力電圧に
オフセット電圧を加算したＶP＋ＶaとＶN＋Ｖbの電圧比
較が可能となるとともに、オフセット電圧Ｖa ，Ｖb を
抵抗比によって自由かつ正確に設定することができる。
オフセット電圧を加算したＶP＋ＶaとＶN＋Ｖbの電圧比
較が可能となるとともに、オフセット電圧Ｖa ，Ｖb を
抵抗比によって自由かつ正確に設定することができる。
【００２３】図２は、入力電圧に対するａ点およびｂ点
の電圧特性のシミュレーション結果を示す図である。な
お、正入力電圧ＶP および負入力電圧ＶN は同一電圧と
する。
の電圧特性のシミュレーション結果を示す図である。な
お、正入力電圧ＶP および負入力電圧ＶN は同一電圧と
する。
【００２４】図において、ｐ線はＲ１，Ｒ２，Ｒ５，Ｒ
６の抵抗値を12ｋΩとし、Ｒ３，Ｒ４，Ｒ７，Ｒ８の抵
抗値を20.5ｋΩとしたときのａ点およびｂ点の電圧特性
であり、Ｖa ＝Ｖb ＝０となるために各点の電圧特性が
一致したものである。
６の抵抗値を12ｋΩとし、Ｒ３，Ｒ４，Ｒ７，Ｒ８の抵
抗値を20.5ｋΩとしたときのａ点およびｂ点の電圧特性
であり、Ｖa ＝Ｖb ＝０となるために各点の電圧特性が
一致したものである。
【００２５】また、ａ線およびｂ線は、Ｒ１，Ｒ２，Ｒ
５，Ｒ６の抵抗値を12ｋΩとし、Ｒ３，Ｒ４，Ｒ７，Ｒ
８の抵抗値をそれぞれ26.6ｋΩ，14.4ｋΩ，14.4ｋΩ，
26.6ｋΩとしたときのａ点およびｂ点の電圧特性であ
り、上述したようにそれぞれオフセット電圧Ｖa ，Ｖb
が生じてｐ線からずれている。このように、Ｒ３，Ｒ
４，Ｒ７，Ｒ８の抵抗値を適宜設定することにより、オ
フセット電圧Ｖa ，Ｖb を与えることができることがわ
かる。なお、オフセット電圧Ｖa はＲ３，Ｒ４の抵抗比
に応じて、またオフセット電圧Ｖb はＲ７，Ｒ８の抵抗
比に応じてそれぞれ独立に設定することができる。
５，Ｒ６の抵抗値を12ｋΩとし、Ｒ３，Ｒ４，Ｒ７，Ｒ
８の抵抗値をそれぞれ26.6ｋΩ，14.4ｋΩ，14.4ｋΩ，
26.6ｋΩとしたときのａ点およびｂ点の電圧特性であ
り、上述したようにそれぞれオフセット電圧Ｖa ，Ｖb
が生じてｐ線からずれている。このように、Ｒ３，Ｒ
４，Ｒ７，Ｒ８の抵抗値を適宜設定することにより、オ
フセット電圧Ｖa ，Ｖb を与えることができることがわ
かる。なお、オフセット電圧Ｖa はＲ３，Ｒ４の抵抗比
に応じて、またオフセット電圧Ｖb はＲ７，Ｒ８の抵抗
比に応じてそれぞれ独立に設定することができる。
【００２６】ここで、従来の差動電圧比較回路１４とし
て、図５に示す正帰還（フリップフロップ）形比較器を
用いた場合の本発明回路の実施例構成について図３に示
す。なお、本実施例構成では、オフセット電圧加算部で
差動信号が反転されるために、出力端子１５はＭＰ13の
ドレインから引き出す構成としている。また、図７に示
すカレントミラー形比較器（差動増幅器）を用いた場合
の本発明回路の実施例構成について図４に示す。なお、
図６に示す正帰還形比較器を用いることも可能である。
て、図５に示す正帰還（フリップフロップ）形比較器を
用いた場合の本発明回路の実施例構成について図３に示
す。なお、本実施例構成では、オフセット電圧加算部で
差動信号が反転されるために、出力端子１５はＭＰ13の
ドレインから引き出す構成としている。また、図７に示
すカレントミラー形比較器（差動増幅器）を用いた場合
の本発明回路の実施例構成について図４に示す。なお、
図６に示す正帰還形比較器を用いることも可能である。
【００２７】
【発明の効果】以上説明したように本発明は、差動信号
にオフセット電圧を加算した信号に対して比較すること
ができるので、差動信号の正入力電圧と負入力電圧との
間の電位差が所定値以上あるか否かの判定を行うことが
できる。
にオフセット電圧を加算した信号に対して比較すること
ができるので、差動信号の正入力電圧と負入力電圧との
間の電位差が所定値以上あるか否かの判定を行うことが
できる。
【図１】本発明の差動電圧比較回路を示す図である。
【図２】入力電圧に対するａ点およびｂ点の電圧特性の
シミュレーション結果を示す図である。
シミュレーション結果を示す図である。
【図３】正帰還（フリップフロップ）形比較器を用いた
場合の本発明回路の実施例構成を示す回路図である。
場合の本発明回路の実施例構成を示す回路図である。
【図４】カレントミラー形比較器（差動増幅器）を用い
た場合の本発明回路の実施例構成を示す回路図である。
た場合の本発明回路の実施例構成を示す回路図である。
【図５】従来の差動電圧比較回路（正帰還形）を示す図
である。
である。
【図６】従来の差動電圧比較回路（正帰還形）を示す図
である。
である。
【図７】従来の差動電圧比較回路（カレントミラー形）
を示す図である。
を示す図である。
ＭＮ ＮＭＯＳトランジスタ ＭＰ ＰＭＯＳトランジスタ Ｒ 抵抗器 １１，５１ 電源端子 １２，５２ 差動信号の正入力端子 １３，５３ 差動信号の負入力端子 １４ 従来の差動電圧比較回路 １５，５６ 出力端子 ５４，５５ 制御信号入力端子
Claims (1)
- 【請求項１】 第１ＰＭＯＳトランジスタおよび第１Ｎ
ＭＯＳトランジスタのゲートを差動信号の一方の入力端
子に接続し、第１ＰＭＯＳトランジスタのソースを第１
抵抗器を介して第１電源端子に接続し、第１ＮＭＯＳト
ランジスタのソースを第２抵抗器を介して第２電源端子
に接続し、第１ＰＭＯＳトランジスタのドレインに第１
ＮＭＯＳトランジスタのドレイン，第３抵抗器を介して
第１電源端子および第４抵抗器を介して第２電源端子を
接続し、 第２ＰＭＯＳトランジスタおよび第２ＮＭＯＳトランジ
スタのゲートを差動信号の他方の入力端子に接続し、第
２ＰＭＯＳトランジスタのソースを第５抵抗器を介して
前記第１電源端子に接続し、第２ＮＭＯＳトランジスタ
のソースを第６抵抗器を介して前記第２電源端子に接続
し、第２ＰＭＯＳトランジスタのドレインに第２ＮＭＯ
Ｓトランジスタのドレイン，第７抵抗器を介して前記第
１電源端子および第８抵抗器を介して前記第２電源端子
を接続し、 前記第１ＰＭＯＳトランジスタのドレインから、前記第
３抵抗器および前記第４抵抗器の抵抗比に応じたオフセ
ット電圧を加算した一方の差動信号を負入力に取り込
み、前記第２ＰＭＯＳトランジスタのドレインから、前
記第７抵抗器および前記第８抵抗器の抵抗比に応じたオ
フセット電圧を加算した他方の差動信号を正入力に取り
込み、各差動信号の電位差を比較する比較器を備えたこ
とを特徴とする差動電圧比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33230791A JP3245914B2 (ja) | 1991-12-16 | 1991-12-16 | 差動電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33230791A JP3245914B2 (ja) | 1991-12-16 | 1991-12-16 | 差動電圧比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05164791A JPH05164791A (ja) | 1993-06-29 |
| JP3245914B2 true JP3245914B2 (ja) | 2002-01-15 |
Family
ID=18253503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33230791A Expired - Fee Related JP3245914B2 (ja) | 1991-12-16 | 1991-12-16 | 差動電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3245914B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116827320B (zh) * | 2023-07-27 | 2024-01-26 | 江苏润石科技有限公司 | 一种快速响应的自适应电源转换电路 |
-
1991
- 1991-12-16 JP JP33230791A patent/JP3245914B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05164791A (ja) | 1993-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |