JP3504919B2 - ２個のｍｏｓトランジスタのゲート・ソース電圧間の差を補償する回路 - Google Patents
２個のｍｏｓトランジスタのゲート・ソース電圧間の差を補償する回路Info
- Publication number
- JP3504919B2 JP3504919B2 JP2000321411A JP2000321411A JP3504919B2 JP 3504919 B2 JP3504919 B2 JP 3504919B2 JP 2000321411 A JP2000321411 A JP 2000321411A JP 2000321411 A JP2000321411 A JP 2000321411A JP 3504919 B2 JP3504919 B2 JP 3504919B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- mos transistor
- transistors
- circuit
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路デバイス
の第１のＭＯＳトランジスタ（Ｍｐ）と第２のＭＯＳト
ランジスタ（Ｍｎ）のゲート・ソース電圧（Ｖｇｓ）間
の差を補償する回路に関する。
の第１のＭＯＳトランジスタ（Ｍｐ）と第２のＭＯＳト
ランジスタ（Ｍｎ）のゲート・ソース電圧（Ｖｇｓ）間
の差を補償する回路に関する。
【０００２】“ＭＯＳトランジスタ”とは、ＭＯＳ（金
属・酸化物・半導体）技術によって生成され、一般にア
ナログデジタル集積回路におけるデバイスの基本素子と
して使用されている電界効果トランジスタを定義してい
る。しかしながら、本発明は一般に異なったタイプの電
界効果トランジスタを使用する回路にも適応する。
属・酸化物・半導体）技術によって生成され、一般にア
ナログデジタル集積回路におけるデバイスの基本素子と
して使用されている電界効果トランジスタを定義してい
る。しかしながら、本発明は一般に異なったタイプの電
界効果トランジスタを使用する回路にも適応する。
【従来の技術】集積回路の素子の特性は、生成工程の多
様性のために設計特性に関して大なり小なり変わり易い
ことがよく知られている。同じ回路中に形成されている
異なったタイプまたは寸法のＭＯＳトランジスタは、プ
ロセスの変化に対して異なった応答をする可能性があ
る。多くの適用において、とくにアナログ回路では、Ｍ
ＯＳトランジスタのこの異なった性質のために、回路の
動作のバランスが崩れるか、あるいは設計段階で与えら
れた動作からの望ましくない偏差が生じる。
様性のために設計特性に関して大なり小なり変わり易い
ことがよく知られている。同じ回路中に形成されている
異なったタイプまたは寸法のＭＯＳトランジスタは、プ
ロセスの変化に対して異なった応答をする可能性があ
る。多くの適用において、とくにアナログ回路では、Ｍ
ＯＳトランジスタのこの異なった性質のために、回路の
動作のバランスが崩れるか、あるいは設計段階で与えら
れた動作からの望ましくない偏差が生じる。
【０００３】このような適用の一例は増幅器の入力段で
ある。図１に示されているように、このタイプの段はｎ
チャンネルトランジスタＭｎとｐチャンネルトランジス
タＭｐとを含んでおり、それらのソース電極は、接地符
号およびＶＤＤで示されている電源の端子に接続されて
おり、一方それらのゲート電極は、この例では、示され
ているように抵抗Ｒｏによってその段の入力ノードＮに
それぞれ接続された２個の同じ電流発生器Ｇｏを含む各
バイアス回路に接続されている。２個のトランジスタの
ドレイン電極は、その段の２個の出力を構成し、増幅器
の別の素子に接続されている（示されていない）。
ある。図１に示されているように、このタイプの段はｎ
チャンネルトランジスタＭｎとｐチャンネルトランジス
タＭｐとを含んでおり、それらのソース電極は、接地符
号およびＶＤＤで示されている電源の端子に接続されて
おり、一方それらのゲート電極は、この例では、示され
ているように抵抗Ｒｏによってその段の入力ノードＮに
それぞれ接続された２個の同じ電流発生器Ｇｏを含む各
バイアス回路に接続されている。２個のトランジスタの
ドレイン電極は、その段の２個の出力を構成し、増幅器
の別の素子に接続されている（示されていない）。
【発明が解決しようとする課題】段が入力ノードＮに供
給された入力信号に対する対称的な応答特性を有するこ
とを要求された場合、発生器Ｇｏは同じ電流を発生しな
ければならず、抵抗Ｒｏは同じ抵抗値を有しなければな
らず、また２個のトランジスタＭｎとＭｐのゲートとソ
ースとの間の電圧ＶｇｓｎおよびＶｇｓｐは、同じでな
ければならない。はじめの２つの条件は、十分な精度に
よって満たすことができるが、３番目の条件について
は、２個のトランジスタは構造が互いに異なっており、
したがって異なった特性曲線を有するため、一般にこの
条件を満足させることができない。さらに、２個のトラ
ンジスタは動作時の温度変化に対して異なった応答を行
う。
給された入力信号に対する対称的な応答特性を有するこ
とを要求された場合、発生器Ｇｏは同じ電流を発生しな
ければならず、抵抗Ｒｏは同じ抵抗値を有しなければな
らず、また２個のトランジスタＭｎとＭｐのゲートとソ
ースとの間の電圧ＶｇｓｎおよびＶｇｓｐは、同じでな
ければならない。はじめの２つの条件は、十分な精度に
よって満たすことができるが、３番目の条件について
は、２個のトランジスタは構造が互いに異なっており、
したがって異なった特性曲線を有するため、一般にこの
条件を満足させることができない。さらに、２個のトラ
ンジスタは動作時の温度変化に対して異なった応答を行
う。
【０００４】この例では、２個の相補型ＭＯＳトランジ
スタが検討されているが、両者が共にｎチャンネルトラ
ンジスタであるか、あるいは共にｐチャンネルトランジ
スタであるが、それらの寸法が異なっているか、あるい
はそれらを通る電流が異なるようにバイアスされている
ＭＯＳトランジスタ対の使用に関しても類似した問題が
発生する。
スタが検討されているが、両者が共にｎチャンネルトラ
ンジスタであるか、あるいは共にｐチャンネルトランジ
スタであるが、それらの寸法が異なっているか、あるい
はそれらを通る電流が異なるようにバイアスされている
ＭＯＳトランジスタ対の使用に関しても類似した問題が
発生する。
【０００５】本発明の目的は、生産プロセスの変化や、
温度の変動等のパラメータの変化のために２個の異なっ
たタイプのＭＯＳトランジスタに生じたゲート・ソース
間電圧の差電圧を補償する回路を提供することである。
温度の変動等のパラメータの変化のために２個の異なっ
たタイプのＭＯＳトランジスタに生じたゲート・ソース
間電圧の差電圧を補償する回路を提供することである。
【課題を解決するための手段】この目的は、本発明の補
償回路によって達成される。本発明は、集積回路デバイ
スの第１のＭＯＳトランジスタと第２のＭＯＳトランジ
スタのゲート・ソース電圧間の差を補償する回路におい
て、第１のＭＯＳトランジスタおよび第２のトランジス
タとそれぞれ同じタイプのものであり、同じデバイス中
に形成されている第３のＭＯＳトランジスタおよび第４
のＭＯＳトランジスタと、第３のトランジスタおよび第
４のトランジスタをバイアスする手段と、第３のトラン
ジスタおよび第４のトランジスタのゲート・ソース電圧
間の差電圧を測定する手段と、この測定された差電圧の
予め定められた関数である補償電流を発生する手段と、
補償電流を使用して第１のＭＯＳトランジスタおよび第
２のＭＯＳトランジスタのバイアスを変更する手段とを
備えており、第３のトランジスタおよび第４のトランジ
スタをバイアスする手段は第３のトランジスタおよび第
４のトランジスタとそれぞれ直列に接続された第１の電
流発生器および第２の電流発生器を備えており、電圧を
測定する手段はそれぞれ入力および出力を有する第１の
減結合段および第２の減結合段を備えており、第１の減
結合段の入力は第３のＭＯＳトランジスタのソース電極
に接続され、第２の減結合段の入力は第４のＭＯＳトラ
ンジスタのドレイン電極に接続され、第１の減結合段お
よび第２の減結合段の出力が補償電流を発生する手段に
接続されていることを特徴とする。
償回路によって達成される。本発明は、集積回路デバイ
スの第１のＭＯＳトランジスタと第２のＭＯＳトランジ
スタのゲート・ソース電圧間の差を補償する回路におい
て、第１のＭＯＳトランジスタおよび第２のトランジス
タとそれぞれ同じタイプのものであり、同じデバイス中
に形成されている第３のＭＯＳトランジスタおよび第４
のＭＯＳトランジスタと、第３のトランジスタおよび第
４のトランジスタをバイアスする手段と、第３のトラン
ジスタおよび第４のトランジスタのゲート・ソース電圧
間の差電圧を測定する手段と、この測定された差電圧の
予め定められた関数である補償電流を発生する手段と、
補償電流を使用して第１のＭＯＳトランジスタおよび第
２のＭＯＳトランジスタのバイアスを変更する手段とを
備えており、第３のトランジスタおよび第４のトランジ
スタをバイアスする手段は第３のトランジスタおよび第
４のトランジスタとそれぞれ直列に接続された第１の電
流発生器および第２の電流発生器を備えており、電圧を
測定する手段はそれぞれ入力および出力を有する第１の
減結合段および第２の減結合段を備えており、第１の減
結合段の入力は第３のＭＯＳトランジスタのソース電極
に接続され、第２の減結合段の入力は第４のＭＯＳトラ
ンジスタのドレイン電極に接続され、第１の減結合段お
よび第２の減結合段の出力が補償電流を発生する手段に
接続されていることを特徴とする。
【０００６】
【発明の実施の形態】本発明は、以下の非限定的な例に
よって示されている好ましい実施形態の詳細な説明およ
び添付図面からさらによく理解されるであろう。図２
は、電圧ＶｇｓｎおよびＶｇｓｐ間の差を補償する回路
が追加された図１の増幅器段を概略的に示している。以
下に説明するように、ブロック10によって表されている
補償回路はノードＮ中に注入される補償電流Ｉｏを発生
する。
よって示されている好ましい実施形態の詳細な説明およ
び添付図面からさらによく理解されるであろう。図２
は、電圧ＶｇｓｎおよびＶｇｓｐ間の差を補償する回路
が追加された図１の増幅器段を概略的に示している。以
下に説明するように、ブロック10によって表されている
補償回路はノードＮ中に注入される補償電流Ｉｏを発生
する。
【０００７】図３に認められるように、補償回路10は、
Ｍｐ１で示されたｐチャンネルトランジスタおよびＭｎ
１で示されたｎチャンネルトランジスタの２個のＭＯＳ
トランジスタを含み、これらは図２のトランジスタＭｐ
およびＭｎと同じタイプのものである。すなわち、これ
らは同じデバイス中に同じ処理段階により製造されたも
のである。この実施形態において、トランジスタＭｐ１
およびＭｎ１の寸法はそれぞれ図２のトランジスタＭｐ
およびＭｎと同じであるが、一般にそれらの寸法は異な
っていることが可能である。２個のトランジスタＭＰ１
およびＭｎ１のそれぞれは、そのゲートおよびドレイン
電極が互いに接続され、また、トランジスタＭＰ１およ
びＭｎ１はそれぞれ、定電流発生器によって電源端子間
に接続されている。この実施形態では、定電流発生器は
２個のｐチャンネルトランジスタＭｐ２およびＭｐ３に
よって構成されており、これらトランジスタのソース電
極は共に端子ＶＤＤに接続され、ゲート電極は共に定電
圧源の端子ＶＢ２に接続され、一方のドレイン電極がノ
ードＡ１でトランジスタＭｐ１のソース電極に接続さ
れ、他方のドレイン電極がノードＡ２でトランジスタＭ
ｎ１のドレイン電極に接続されている。トランジスタＭ
ｐ１の本体領域はそのソース電極に接続されている。
Ｍｐ１で示されたｐチャンネルトランジスタおよびＭｎ
１で示されたｎチャンネルトランジスタの２個のＭＯＳ
トランジスタを含み、これらは図２のトランジスタＭｐ
およびＭｎと同じタイプのものである。すなわち、これ
らは同じデバイス中に同じ処理段階により製造されたも
のである。この実施形態において、トランジスタＭｐ１
およびＭｎ１の寸法はそれぞれ図２のトランジスタＭｐ
およびＭｎと同じであるが、一般にそれらの寸法は異な
っていることが可能である。２個のトランジスタＭＰ１
およびＭｎ１のそれぞれは、そのゲートおよびドレイン
電極が互いに接続され、また、トランジスタＭＰ１およ
びＭｎ１はそれぞれ、定電流発生器によって電源端子間
に接続されている。この実施形態では、定電流発生器は
２個のｐチャンネルトランジスタＭｐ２およびＭｐ３に
よって構成されており、これらトランジスタのソース電
極は共に端子ＶＤＤに接続され、ゲート電極は共に定電
圧源の端子ＶＢ２に接続され、一方のドレイン電極がノ
ードＡ１でトランジスタＭｐ１のソース電極に接続さ
れ、他方のドレイン電極がノードＡ２でトランジスタＭ
ｎ１のドレイン電極に接続されている。トランジスタＭ
ｐ１の本体領域はそのソース電極に接続されている。
【０００８】各ノードＡ１およびＡ２は減結合段の入力
に接続され、減結合段の出力は抵抗Ｒ１によって互いに
接続されている。この実施形態において、減結合段は、
２個のＰチャンネルＭＯＳトランジスタＭｐ４およびＭ
ｐ５から構成されており、それらのゲート電極はそれぞ
れノードＡ１およびＡ２に接続され、それらのソース電
極は各定電流発生器を介して端子ＶＤＤに接続され、そ
れらのドレイン電極は各電流ミラーＳｐ１およびＳｐ３
の入力分枝を介して接地点に接続されている。定電流発
生器は、２個のｐチャンネルトランジスタＭｐ６および
Ｍｐ７によってそれぞれ構成されており、これらトラン
ジスタのソース電極は共に端子ＶＤＤに接続され、それ
らのゲート電極は共に定電圧源端子ＶＢ１に接続され、
それらのドレイン電極はトランジスタＭｐ４およびＭｐ
５のソース電極にそれぞれ接続されている。ミラーＳｐ
１およびＳｐ３の出力分枝は、図３に示されているよう
に別の電流ミラーＳｐ２の入力および出力分枝とそれぞ
れ直列である。
に接続され、減結合段の出力は抵抗Ｒ１によって互いに
接続されている。この実施形態において、減結合段は、
２個のＰチャンネルＭＯＳトランジスタＭｐ４およびＭ
ｐ５から構成されており、それらのゲート電極はそれぞ
れノードＡ１およびＡ２に接続され、それらのソース電
極は各定電流発生器を介して端子ＶＤＤに接続され、そ
れらのドレイン電極は各電流ミラーＳｐ１およびＳｐ３
の入力分枝を介して接地点に接続されている。定電流発
生器は、２個のｐチャンネルトランジスタＭｐ６および
Ｍｐ７によってそれぞれ構成されており、これらトラン
ジスタのソース電極は共に端子ＶＤＤに接続され、それ
らのゲート電極は共に定電圧源端子ＶＢ１に接続され、
それらのドレイン電極はトランジスタＭｐ４およびＭｐ
５のソース電極にそれぞれ接続されている。ミラーＳｐ
１およびＳｐ３の出力分枝は、図３に示されているよう
に別の電流ミラーＳｐ２の入力および出力分枝とそれぞ
れ直列である。
【０００９】トランジスタＭｐ２およびＭｐ３を含む回
路の組合せは、トランジスタＭｐ１およびＭｎ１をバイ
アスする機能を有し、減結合段Ｍｐ４およびＭｐ５なら
びに各電流発生器Ｍｐ６およびＭｐ７を含む回路の組合
せは、２個のトランジスタＭｐ１とＭｎ１のゲート・ソ
ース電圧ＶｇｓｐおよびＶｇｓｎ間の差を測定する機能
を有している。
路の組合せは、トランジスタＭｐ１およびＭｎ１をバイ
アスする機能を有し、減結合段Ｍｐ４およびＭｐ５なら
びに各電流発生器Ｍｐ６およびＭｐ７を含む回路の組合
せは、２個のトランジスタＭｐ１とＭｎ１のゲート・ソ
ース電圧ＶｇｓｐおよびＶｇｓｎ間の差を測定する機能
を有している。
【００１０】接地電位に関するノードＡ１およびＡ２の
電圧、すなわち電圧ＶｇｓｐおよびＶｇｓｎは、抵抗Ｒ
１の端子において減結合段により実質的に不変のまま再
生されるので、電圧ＶｇｓｎおよびＶｇｓｐ間の差に比
例した電流Ｉｄがこの抵抗を通って流れる。
電圧、すなわち電圧ＶｇｓｐおよびＶｇｓｎは、抵抗Ｒ
１の端子において減結合段により実質的に不変のまま再
生されるので、電圧ＶｇｓｎおよびＶｇｓｐ間の差に比
例した電流Ｉｄがこの抵抗を通って流れる。
【００１１】全てのミラーが１に等しい利得を有してい
ると仮定すると、図３において破線で示されているよう
に、ミラーＳｐ２およびＳｐ３の出力分枝と接地端子と
の間の接続ノード間に接続された負荷ＲＬに対して電流
Ｉｏ＝２Ｉｄが供給される。これは、抵抗Ｒ１を通過し
た電流はＩｄ＝（Ｖｇｓｎ−Ｖｇｓｐ）／Ｒ１であり、
Ｒ１が抵抗Ｒ１の抵抗値であり、トランジスタＭＰ４お
よびＭｐ５を通過した電流Ｉｐ４およびＩｐ５はそれぞ
れ互いに２Ｉｄ異なっており、ミラーＳｐ２の入力およ
び出力分枝における電流はＩｐ４に等しく、ミラーＳｐ
３の出力分枝における電流はＩｐ５に等しいことに注目
すると容易に確認できる。このようにして得られた電流
を、抵抗Ｒ１と同じ抵抗値を有する２個の抵抗Ｒｏが補
償電圧発生器として使用されている図２の回路のノード
Ｎに注入することにより、電圧が２個のトランジスタＭ
ｎおよびＭｐの電圧Ｖｇｓに対して加算またはこれから
減算されて２個のトランジスタのドレイン電流を互いに
等しくする。換言すれば、これは２個のトランジスタの
Ｖｇｓ間の全ての差を補償する。
ると仮定すると、図３において破線で示されているよう
に、ミラーＳｐ２およびＳｐ３の出力分枝と接地端子と
の間の接続ノード間に接続された負荷ＲＬに対して電流
Ｉｏ＝２Ｉｄが供給される。これは、抵抗Ｒ１を通過し
た電流はＩｄ＝（Ｖｇｓｎ−Ｖｇｓｐ）／Ｒ１であり、
Ｒ１が抵抗Ｒ１の抵抗値であり、トランジスタＭＰ４お
よびＭｐ５を通過した電流Ｉｐ４およびＩｐ５はそれぞ
れ互いに２Ｉｄ異なっており、ミラーＳｐ２の入力およ
び出力分枝における電流はＩｐ４に等しく、ミラーＳｐ
３の出力分枝における電流はＩｐ５に等しいことに注目
すると容易に確認できる。このようにして得られた電流
を、抵抗Ｒ１と同じ抵抗値を有する２個の抵抗Ｒｏが補
償電圧発生器として使用されている図２の回路のノード
Ｎに注入することにより、電圧が２個のトランジスタＭ
ｎおよびＭｐの電圧Ｖｇｓに対して加算またはこれから
減算されて２個のトランジスタのドレイン電流を互いに
等しくする。換言すれば、これは２個のトランジスタの
Ｖｇｓ間の全ての差を補償する。
【００１２】トランジスタＭｐ１およびＭｎ１が補償さ
れるべきトランジスタＭｐおよびＭｎと同じではなく、
たとえば寸法が異なっている場合には、補償されるべき
トランジスタの寸法と補償回路10のトランジスタＭｎ１
およびＭｐ１の寸法との間の比率に依存した比例係数に
より、電流および電流ミラーの電流比もまた考慮して、
抵抗Ｒ１の抵抗値に比例した抵抗値を有する抵抗Ｒｏを
選択し、所望の補償を行う必要があることは明らかであ
る。
れるべきトランジスタＭｐおよびＭｎと同じではなく、
たとえば寸法が異なっている場合には、補償されるべき
トランジスタの寸法と補償回路10のトランジスタＭｎ１
およびＭｐ１の寸法との間の比率に依存した比例係数に
より、電流および電流ミラーの電流比もまた考慮して、
抵抗Ｒ１の抵抗値に比例した抵抗値を有する抵抗Ｒｏを
選択し、所望の補償を行う必要があることは明らかであ
る。
【００１３】同じ回路10により、あるいはこれに類似し
た回路により、図２に示されている回路構成以外の構成
でｎチャンネルおよびｐチャンネルトランジスタのゲー
ト・ソース電圧を補償することもできる。たとえば、図
４のａおよびｂに示されているように、トランジスタＭ
ｎ´およびＭｐ´は、それらのゲート電極がそれらのド
レイン電極に接続され、それらのドレイン電極と各電源
端子Ｖｄｄと接地端子との間に接続されている発生器Ｇ
ｎおよびＧｐによってそれぞれバイアスされてもよい。
補償電流Ｉｏは、各トランジスタＭｎ´、Ｍｐ´のドレ
イン電極中に抵抗Ｒｏ´を介して注入される。トランジ
スタＭｎ´およびＭｐ´がそれぞれトランジスタＭｎ１
およびＭｐ１と同じである場合、抵抗Ｒ１と同じ抵抗値
を有する抵抗Ｒｏ´を使用することによって補償が行わ
れる。そうでない場合には、補償されるべきトランジス
タＭｎ´およびＭｐ´の寸法と補償回路10のトランジス
タＭｎ１およびＭｐ１の寸法との間の比率に依存した比
例係数で、その抵抗値が抵抗Ｒ１の抵抗値に比例するよ
うに選択される。補償された電圧ＶｎおよびＶｐは、ト
ランジスタＭｎ´およびＭｐ´それぞれのゲート・ソー
ス電圧ＶｇｓｎおよびＶｇｓｐの和と、抵抗Ｒｏ´にお
ける電圧降下とによって与えられる。
た回路により、図２に示されている回路構成以外の構成
でｎチャンネルおよびｐチャンネルトランジスタのゲー
ト・ソース電圧を補償することもできる。たとえば、図
４のａおよびｂに示されているように、トランジスタＭ
ｎ´およびＭｐ´は、それらのゲート電極がそれらのド
レイン電極に接続され、それらのドレイン電極と各電源
端子Ｖｄｄと接地端子との間に接続されている発生器Ｇ
ｎおよびＧｐによってそれぞれバイアスされてもよい。
補償電流Ｉｏは、各トランジスタＭｎ´、Ｍｐ´のドレ
イン電極中に抵抗Ｒｏ´を介して注入される。トランジ
スタＭｎ´およびＭｐ´がそれぞれトランジスタＭｎ１
およびＭｐ１と同じである場合、抵抗Ｒ１と同じ抵抗値
を有する抵抗Ｒｏ´を使用することによって補償が行わ
れる。そうでない場合には、補償されるべきトランジス
タＭｎ´およびＭｐ´の寸法と補償回路10のトランジス
タＭｎ１およびＭｐ１の寸法との間の比率に依存した比
例係数で、その抵抗値が抵抗Ｒ１の抵抗値に比例するよ
うに選択される。補償された電圧ＶｎおよびＶｐは、ト
ランジスタＭｎ´およびＭｐ´それぞれのゲート・ソー
ス電圧ＶｇｓｎおよびＶｇｓｐの和と、抵抗Ｒｏ´にお
ける電圧降下とによって与えられる。
【００１４】図４のａおよびｂに示されているように、
補償されるべきトランジスタが分離回路に属している場
合には、ミラーＳｐ２およびＳｐ３は図５に示されてい
るように２個の別々の出力分枝を有していなければなら
ない。さらに、補償されるべきトランジスタが３個以上
ある場合、ミラーＳｐ２およびＳｐ３が互いに独立して
補償されるべきトランジスタと同じ個数の出力分枝を有
するように、これらのミラーＳｐ２およびＳｐ３を修正
する必要があることは明らかである。
補償されるべきトランジスタが分離回路に属している場
合には、ミラーＳｐ２およびＳｐ３は図５に示されてい
るように２個の別々の出力分枝を有していなければなら
ない。さらに、補償されるべきトランジスタが３個以上
ある場合、ミラーＳｐ２およびＳｐ３が互いに独立して
補償されるべきトランジスタと同じ個数の出力分枝を有
するように、これらのミラーＳｐ２およびＳｐ３を修正
する必要があることは明らかである。
【００１５】以上、本発明の１実施形態だけを説明およ
び図示したが、本発明の技術的範囲内において多数の変
形を行うことができることは明らかである。たとえば、
抵抗の代りに、線形ゾーンにバイアスされたＭＯＳトラ
ンジスタのような別の素子が補償電流発生器として使用
されてもよい。
び図示したが、本発明の技術的範囲内において多数の変
形を行うことができることは明らかである。たとえば、
抵抗の代りに、線形ゾーンにバイアスされたＭＯＳトラ
ンジスタのような別の素子が補償電流発生器として使用
されてもよい。
【図１】増幅器の入力段の簡単化した回路図。
【図２】図１のものに類似しているが、本発明による回
路を付加することによって修正された回路図。
路を付加することによって修正された回路図。
【図３】本発明による回路の回路図。
【図４】本発明による回路の２つの可能な適用を示す回
路図。
路図。
【図５】図３の本発明による回路の変形を示す回路図。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 イェーズス・ギュイネア
イタリア国、24041 ブレムバーテ（ベ
ルガモ）、ビア・アルニーキ、２
(56)参考文献 特開 平８−288754（ＪＰ，Ａ)
特開 平10−49244（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 1/30
H03F 3/343
H03F 3/45
Claims (4)
- 【請求項１】 集積回路デバイスの第１のＭＯＳトラン
ジスタ（Ｍｐ）と第２のＭＯＳトランジスタ（Ｍｎ）の
ゲート・ソース電圧間の差を補償する回路において、 第１のＭＯＳトランジスタ（Ｍｐ）および第２のトラン
ジスタ（Ｍｎ）とそれぞれ同じタイプのものであり、同
じデバイス中に形成されている第３のＭＯＳトランジス
タ（Ｍｐ1)および第４のＭＯＳトランジスタ（Ｍｎ1)
と、 第３のトランジスタ（Ｍｐ1)および第４のトランジスタ
（Ｍｎ1)をバイアスする手段（ＶＤＤ、Ｍｐ2 、Ｍｐ3)
と、 第３のトランジスタ（Ｍｐ1)および第４のトランジスタ
（Ｍｎ1)のゲート・ソース電圧間の差電圧を測定する手
段（Ｍｐ4 〜Ｍｐ7 ）と、 測定された差電圧の予め定められた関数である補償電流
(Ｉo)を発生する手段（Ｒ1)と、 補償電流（Ｉo)を使用して第１のＭＯＳトランジスタ
（Ｍｐ）および第２のＭＯＳトランジスタ（Ｍｎ）のバ
イアスを変更する手段（Ｓｐ1 〜Ｓｐ3 、Ｒo)）とを具
備し、 前記第３のトランジスタ（Ｍｐ1)および第４のトランジ
スタ（Ｍｎ1)をバイアスする手段は、前記第３のトラン
ジスタ（Ｍｐ1)および前記第４のトランジスタ（Ｍｎ1)
とそれぞれ直列に接続された第１の電流発生器（Ｍｐ2)
および第２の電流発生器（Ｍｐ3)を含んでおり、 前記差電圧を測定する手段は、それぞれ入力（Ａ1 、Ａ
2)および出力を有する第１の減結合段（Ｍｐ4)および第
２の減結合段（Ｍｐ5)を含んでおり、第１の減結合段
（Ｍｐ4)の入力（Ａ1)は第３のＭＯＳトランジスタ（Ｍ
ｐ1)のソース電極（またはドレイン電極）に接続され、
第２の減結合段（Ｍｐ5)の入力（Ａ2)は第４のＭＯＳト
ランジスタ（Ｍｎ1)のドレイン電極（またはソース電
極）に接続され、第１の減結合段（Ｍｐ4)および第２の
減結合段（Ｍｐ5)の出力が補償電流（Ｉo)を発生する手
段（Ｒ1)に接続されていることを特徴とする回路。 - 【請求項２】 前記バイアスを変更する手段は、第１の
電流ミラー（Ｓｐ1)と、第２の電流ミラー（Ｓｐ2)と、
第３の電流ミラー（Ｓｐ3)と、ならびに補償電圧を発生
する手段（Ｒo 、Ｒo'）とを含んでおり、第１の電流ミ
ラー（Ｓｐ1)は、第１の減結合段（Ｍｐ4)に接続された
入力分枝と、第２の電流ミラー（Ｓｐ2)の入力分枝と直
列に接続されている出力分枝とを有し、第３の電流ミラ
ー（Ｓｐ3)は、第２の減結合段（Ｍｐ5)に接続された入
力分枝と、第２の電流ミラー（Ｓｐ2)の出力分枝と直列
に接続されている出力分枝とを有し、補償電圧を発生す
る手段（Ｒo 、Ｒo'）は、第３のミラー（Ｓｐ3)の出力
分枝と第１および第２のＭＯＳトランジスタ（Ｍｐ、Ｍ
ｎ）のそれぞれの予め定められた電極との間に接続され
ている請求項１記載の回路。 - 【請求項３】 前記第１および第２のＭＯＳトランジス
タは、増幅器の入力段のｐチャンネルＭＯＳトランジス
タ（Ｍｐ）およびｎチャンネルＭＯＳトランジスタ（Ｍ
ｎ）であり、前記第３および第４のＭＯＳトランジスタ
は、それぞれｐチャンネルＭＯＳトランジスタ（Ｍｐ1)
およびｎチャンネルＭＯＳトランジスタ（Ｍｎ1)であ
り、前記補償電圧を発生する手段は２個の抵抗（Ｒo ）
を含んでおり、前記予め定められた電極はゲート電極で
ある請求項２記載の回路。 - 【請求項４】 前記第１および第２のＭＯＳトランジス
タは、ｐチャンネルＭＯＳトランジスタ（Ｍｐ')および
ｎチャンネルＭＯＳトランジスタ（Ｍｎ')であり、これ
らの各トランジスタのゲート電極とドレイン電極は互い
に接続されており、補償電圧を発生する手段は２個の抵
抗（Ｒo') を含んでおり、予め定められた電極はドレイ
ン電極である請求項２記載の回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP99830662.5 | 1999-10-21 | ||
| EP99830662A EP1094599B1 (en) | 1999-10-21 | 1999-10-21 | A circuit for compensating for the difference between the Vgs voltages of two MOS transistors |
| US09/693,182 US6448839B1 (en) | 1999-10-21 | 2000-10-20 | Circuit for compensating for the difference between the Vgs voltages of two MOS transistors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001177349A JP2001177349A (ja) | 2001-06-29 |
| JP3504919B2 true JP3504919B2 (ja) | 2004-03-08 |
Family
ID=26153807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000321411A Expired - Fee Related JP3504919B2 (ja) | 1999-10-21 | 2000-10-20 | ２個のｍｏｓトランジスタのゲート・ソース電圧間の差を補償する回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6448839B1 (ja) |
| EP (1) | EP1094599B1 (ja) |
| JP (1) | JP3504919B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7512848B1 (en) * | 2004-09-29 | 2009-03-31 | Xilinx, Inc. | Clock and data recovery circuit having operating parameter compensation circuitry |
| FR3059492A1 (fr) * | 2016-11-29 | 2018-06-01 | Stmicroelectronics (Grenoble 2) Sas | Procede et dispositif d'amplification en mode commun autopolarise et autoregule. |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2494519A1 (fr) * | 1980-11-14 | 1982-05-21 | Efcis | Generateur de courant integre en technologie cmos |
| JPS59196613A (ja) * | 1983-04-21 | 1984-11-08 | Toshiba Corp | 演算増幅回路 |
| DE4036115C2 (de) * | 1990-11-13 | 1997-12-11 | Max Planck Gesellschaft | Verfahren und Einrichtung zur quantitativen nichtresonanten Photoionisation von Neutralteilchen und Verwendung einer solchen Einrichtung |
-
1999
- 1999-10-21 EP EP99830662A patent/EP1094599B1/en not_active Expired - Lifetime
-
2000
- 2000-10-20 US US09/693,182 patent/US6448839B1/en not_active Expired - Lifetime
- 2000-10-20 JP JP2000321411A patent/JP3504919B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP1094599B1 (en) | 2004-12-22 |
| EP1094599A1 (en) | 2001-04-25 |
| JP2001177349A (ja) | 2001-06-29 |
| US6448839B1 (en) | 2002-09-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100527041C (zh) | 低偏移带隙电压参考 | |
| CA1241389A (en) | Cmos bandgap reference voltage circuits | |
| JP2885120B2 (ja) | 演算増幅器 | |
| US20040124825A1 (en) | Cmos voltage bandgap reference with improved headroom | |
| GB2393867A (en) | An overtemperature detector for integrated circuits, using current comparison | |
| JPS63318806A (ja) | Ｃｍｏｓパワー演算増幅器 | |
| US4661779A (en) | Operational amplifier | |
| JPH0360209A (ja) | 増幅器回路とこの回路を含む半導体集積回路 | |
| JPH077340A (ja) | 全差動増幅器 | |
| US6342781B1 (en) | Circuits and methods for providing a bandgap voltage reference using composite resistors | |
| JP3088262B2 (ja) | 低歪差動増幅回路 | |
| US20050184805A1 (en) | Differential amplifier circuit | |
| KR0134178B1 (ko) | 개량된 선형성을 갖는 트랜스콘덕턴스 셀 | |
| US5323120A (en) | High swing operational transconductance amplifier | |
| KR100638487B1 (ko) | 공통모드 피드백 회로를 구비한 상보형 트랜스컨덕턴스증폭기 및 트랜스컨덕턴스 증폭방법 | |
| US5485074A (en) | High ratio current mirror with enhanced power supply rejection ratio | |
| US5515006A (en) | Low distortion efficient large swing CMOS amplifier output | |
| US7262638B2 (en) | Current sense amplifier | |
| JP3504919B2 (ja) | ２個のｍｏｓトランジスタのゲート・ソース電圧間の差を補償する回路 | |
| US5847598A (en) | Differential amplifier | |
| US4801891A (en) | Differential amplifier utilizing MOS transistors of a single channel polarity | |
| US5334949A (en) | Differential amplifiers | |
| US7095271B2 (en) | Bias circuit | |
| JP3058998B2 (ja) | 半導体集積回路装置 | |
| JP2661530B2 (ja) | 電圧電流変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031211 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |