JPS63318806A - Ｃｍｏｓパワー演算増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（発明の背景） 単一チップ上の複雑なエレクトロニクスシステムの集積
化はしばしば同じ製造プロセスにより製造されるデジタ
ル及びアナログ回路の両者の存在を必要とする。最近の
デジタル技術の発展は、常に増加する数の機能（例えば
フィルタリング）を実行するためのそれらの利用の進展
を許容してきている。しかしながらデジタルシステムを
実ワールドとインターフェイスさせることを許容するア
ナログ−デジタル及びデジタル−アナログ用及び増幅用
のような回路は置換不能なアナログ型回路のままである
。 特に集積システムの出力では、外部の使用者により課さ
れる負荷条件に依存せずに正確な出力シグナルを提供す
ることのできるインターフェイス回路が依然として必要
である。この種のインターフェイスはパワー演算増幅器
により一般に実行される。該演算増幅器は、容量性負荷
（数百ピコファラッドまで）及び抵抗性負荷（数百オー
ムまで）を駆動できる回路である。この機能のみを行う
通常バイポーラ−技術で製造される多くの集積回路は市
販されている。これらの集積回路はカスケードで、実ワ
ールドに向かうパワーインターフェイスとして複雑な集
積回路に接続されることがある。 最近では、ある一定のプロセスシステムを含みそこから
良好な性能を得るために同じ集積回路中にこれらのイン
ターフェイス回路も集積させてしまうことが可能とされ
ている。一般に、複雑なモノリチックに集積されたシス
テムを製造するために利用される技術は所謂ＭＯ３（金
属酸化物半導体）技術であり、従ってアナログ回路の設
計者は、より良い特性を示すＭＯＳパワー演算増幅器の
設計に積極的に従事している。 これらの特性は次のようにリストアツブすることができ
る。つまり供給電圧の値に可能な限り接近した最大電圧
イクスカーションを有するより強い負荷を駆動する能力
を存すること、サプライから来るノイズを良好に除去す
ること、出力インピーダンスが小さいこと、パワー散逸
が小さいこと及びエリア要求が小さいことである。 （従来技術の説明） パワー演算増幅器は通常２個の段により形成されている
（第１図）。シグナルを差動して拾いそれを増幅する入
力段には、パワー出力段が続いている。該第１段は、−
ＪＩＩＱに顕著に高いゲインを有する簡単な差動増幅器
つまり「折り返しくｆｏｌｄｅｄ）カスコード」増幅器
（これらの増幅器はアナログＭＯ３回路の設計者に良く
知られ、グレゴリアン・テムズの「シグナルプロセシン
グのためのアナログＭＯＳ集積回路」に詳述されている
）である。 第２段つまりパワー出力段については、種々の解決法が
存在し、次に簡単に述べることにする。 ソースフォロア出力段（第２図）は、周知のパイボーラ
エミソタフォロ７回路に類似している。 使用されている共通ドレーン配置は、１より小さい電圧
ゲインと広いバンド及び高い電流ゲインにより特徴付け
られる。欠点は、出力電圧■。８ＴがＶＣＣＶｇｌに等
しい値までしか上昇しないため、出力ダイナミックが制
限され低くなることである。 ここでＶｇ、は、トランジスタが強い抵抗性負荷を駆動
するために強い電流を供給しなければならないときに、
幾分高い電圧を有することのあるゲート及びソース間に
生ずる電圧である。更に、電流発振器として機能するト
ランジスタが、入力シグナルが存在するときに負荷に導
かれる最大電流より大きい直流を引かなければならない
限り、残りのパワー散逸は幾分強くなる。 出力電圧スイング（ダイナミック）を改良するために、
出力ＭＯＳトランジスタＭ１は、付加的なプロセスステ
ップなしに基本的なＣＭＯＳ製造プロセスの間に形成さ
れるバイポーラトランジスタにより置換されることがで
きる（第３図）、この場合、出力電圧は約Ｖｅｃ−０，
７（Ｖ）まで上昇することがある。レスト条件下での高
いパワー散逸に関する問題及びバイポーラトランジスタ
出力段の幾分小さい入力インピーダンス（ＭＯＳ）ラン
ジスタの場合の数ギガ（ｇｉｇａ）オームに換えて数キ
ロオーム）を駆動できる比較的頑強な入力段を与える必
要性に関する問題が残る。更に顕著なことに、ＣＭＯＳ
製造プロセスにより製造されるバイポーラトランジスタ
は、幾分貧弱な固有特性を有している。 他の出力段は「ブツシュ−プル」段である（第４図）、
この段は、クラスＡＢで動作する、つまり入力シグナル
がない場合にはＭ５及びＭ６か弱く通電され、従ってそ
れらは小さいパワーを消費する。出力トランジスタを通
って循環する電流はシグナルに依存する。低い出力ダイ
ナミックはこの解決法の欠点として残る。出力電圧スイ
ングは実際に、サプライの両サイドからの■、、に等し
い電圧に限定される。 最近多く利用されている出力段が第５図に示されている
。増幅器Ａ１及びＡ２　（エラー増幅器と呼ばれる）に
は、出力からその非反転入力へのフィードバックがあり
、これは対応する出力ＭＯＳトランジスタのゲートとド
レーンを横切って存在する電圧ｖ、ｄを利用し、それら
は出力トランジスタを横切る正確なバイアス電流を与え
るような値を有する直流電圧を出力に供給しなければな
らない。シグナルの観点からは、２個の増幅器は単一の
ゲインとして振る舞い、非反転バッファは出力シグナル
を有している（つまりＶ。ｕＴ　＝　Ｖ　ｉ、、）。 もしＶｉが上昇するとノードＡ及びＢの電圧が低下し従
ってトランジスタＭ１が負荷により必要とされる全電流
を与えることが可能であり、一方トランジスタＭ２は結
局スイッチオフされたままとすることができる（もし■
ム７が低下したときは逆になる）。この解決法は、２個
の付加的なエラー増幅器を必要とする上に、オフセット
により強く影響される。製造プロセス中の局部的な変化
のため、理想的には同一でなければならない１対のトラ
ンジスタ（差動段の入力対や電流ミラーを形成するトラ
ンジスタ対のようなもの）が同一でないときに、オフセ
ット電圧が発生する。結果的に理論的には等しくなけれ
ばならない電圧又は電流が等しくなく、従っである回路
の動作をアンバランスにする。 第６図に示されているような２個のエラー増幅器間のオ
フセットは、ある場合には両トランジスタ間のバイアス
電流が非常に小さくなり、他の場合には非常に増加する
というように、Ｍｌ及びＭ２の直流駆動電圧を変化させ
ることがある。散逸したパワーの１０＝１までの変化が
起こることがあり、これはしばしば受は入れられない。 出力電流の特別の制御回路が必要であり、これは更番こ
全体の設計を複雑にする。 更に考慮し続けなければならない付随する問題点は、増
幅器Ａ１及びトランジスタＭ１から成るループと増幅器
Ａ２及びトランジスタＭ２から成るループの安定性であ
る。前記増幅器（ＡＩ又はＡ２）及び前記トランジスタ
（Ｍｌ又はＭ２）のカスケードは実際に２段の増幅器と
考えてもよい。 ２段の増幅器が１又は２以上の補償コンデンサを必要と
することは周知である。これらがないと、カスケード中
の２段により導入されるフェーズシフトが振動を引き起
こすことがあり、少なくとも許容できる弱められた振動
を含むステ・ノブレスポンスを生ずることがある。第１
の補償方法は、前記パワー出力段の出力と前記第１段の
出力間にコンデンサを接続することである。この方法は
効果的であるが、サプライのノイズ除去は高周波数にお
いて大きく減少する。この事実は、第７ａ図（カスケー
ドＡ１及びＭｌ用）及び第７ｂ図（カスケードＡ２及び
Ｍ２用）中に示された簡略化された例を見ることにより
直ちに評価でき、ここで第１段つまり入力段は差動段で
あり、第２段つまり出力段は共通ソース増幅器であり、
Ｃｃは補償コンデンサである。該コンデンサＣ６が短絡
したように振る舞いがちな周波数では、Ｍｌ及びＭ２ト
ランジスタはダイオード接続になり、出力ノードとサプ
ライ間に低いインピーダンス経路を構成する（トランジ
スタは１　／　ｇ　ｍ値の抵抗に等しく、ここでｇｍは
Ｍｏ３）ランジスタの相互コンダクタンスである）。従
ってサプライ上のノイズは完全に出力に移動される。 サプライ上に存在するノイズの効果を消すことのできる
第２の補償方法は、１９８３年１２月のＩＥＥＥＪＳＳ
Ｃにおいて、ブペンドラ・アフイアによりｒｃＭＯＳ演
算増幅器のための改良された周波数補償技術」という報
文中で述べられ、かつ第８図中に例示されている。当業
者には周知であるように、補償コンデンサＣｅが短絡し
たように振る舞う周波数では、その相互コンダクタンス
ｇｍが十分大きければ出力シグナルは接地されたトラン
ジスタＱのソースをフォローし、従ってサプライの乱れ
により影響されない。この解決法の欠点は、一方がＰ−
チャンネルで他方がＮ−チャンネルトランジスタである
（これを形成することは幾分困難である）にもかかわら
ず、電流発振器Ｉを形成する２個のＭＯＳトランジスタ
が正確に同じ電流を与えなければならないことであり、
さもなければ増幅器の入力におけるオフセットが非常に
大きくなる。実際に、これら２個のＭｏＳトランジスタ
間のアンバランス（Ｉ）は、ノードＡの電圧を、ＲａＩ
に等しいｌｖだけ変化させる。ここでＲａはノードＡか
ら見た全インピーダンスである。この電圧変化Ｖは、ｇ
ｍ、４＋　　Ｖに等しい出力電流変化■。ｕＴに変換さ
れ、次いでこの出力電流変化Ｉ　ＯＵＴは、Ｒｕ　　Ｉ
。ｔｌＴに等しい電圧変化Ｖ。ｕＴを生じさせ、ここで
Ｒｕは出力ノードから見た全インピーダンスである。Ｖ
　０１）？を入力から出力までのオーブンループゲイン
ｇｍｉａＲａｇｍｘｌＲｏｕアで割ると、Ｉ　／　ｇ　
ｍｉｎに等しい入力オフセット電圧が発生する。 （発明の概要） 本発明の主目的は、従来技術のＣＭＯＳパワー演算増幅
器の欠点と不都合を有することなく、大きな出力電圧ス
イングを育し高周波数サプライノイズを十分に除去でき
る改良されたＣＭＯＳパワー演算増幅器を提供すること
である。 この目的及び付随する利点は、実質的に、増幅器の２個
の入力ターミナルに加えられる入力シグナルの関数とし
て、強く増幅された第１の出力シグナルをその第１の出
力ターミナル上に形成しかつ弱く増幅された第２の出力
シグナルをその第２の出力ターミナル上に形成するよう
動作する折り返しカスコード型入力差動段と；それぞれ
、前記入力段の前記第２及び第１の出力ターミナルに結
合された反転及び非反転入力を有し、かつ前記入力段の
前記出力シグナルの関数としてその出力ターミナル上に
出力シグナルを形成するよう動作する中間シグナルシフ
タ増幅器により形成される出力段と； 前記パワー演算増幅器の出力ノードを構成する共通出力
ノードを有する第１の共通ソース出力増幅器と第２の共
通ソース出力増幅器と；前記演算増幅器の前記出力ノー
ドと、そのゲートが前記中間シグナルシフタ増幅器の反
転入力を構成するＮ−チャンネルトランジスタと直列に
接続された接地されたゲートを有する前記Ｎ−チャンネ
ルトランジスタのソース間に接続された第１の補償コン
デンサと、前記演算増幅器の前記出力ノードと、そのド
レーンが前記入力差動段の前記第１の出力ターミナルを
構成する接地されたゲートを有する前記Ｐ−チャンネル
トランジスタのソース間に接続された第２の補償コンデ
ンサと；前記中間シグナルシフタ増幅器の接地されたゲ
ートを有する前記Ｎ−チャンネルトランジスタのドレー
ンへ、Ｎ−チャンネル定電流発振器により同じトランジ
スタのソースから引かれる電流を加えるためのＰ−チャ
ンネル定電流発振器と；前記折り返しカスコード型入力
差動段の接地されたゲートを有する前記Ｐ−チャンネル
トランジスタのドレーンへ、Ｐ−チャンネル定電流発振
器により同じトランジスタのソースから引かれる電流を
加えるためのＮ−チャンネル定電流発振器とを含んで成
り； 前記第１の共通ソース出力増幅器は前記中間シグナルシ
フタ増幅器の前記出力シグナルにより駆動され、かつ前
記第２の共通ソース出力増幅器は前記中間シグナルシフ
タ増幅器の前記非反転入力に加えられる同じシグナルに
より駆動され；前記折り返しカスコード型入力差動段は
、それぞれが前記カスコード型差動段の２個のＰ−チャ
ンネル出力トランジスタのそれぞれの１つに直列に接続
された接地されたゲートを有する少なくとも１個のＰ−
チャンネルトランジスタを含んで成り、直列に接続され
た接地されたゲート有する前記Ｐ−チャンネルトランジ
スタのドレーンはそれぞれ前記入力差動段の前記第１及
び前記第２の出力ターミナルを構成し； 前記中間シグナルシフタ増幅器はＰ−チャンネルトラン
ジスタ対により形成された電流ミラーを含んで成り、該
電流ミラーの２個の枝路のそれぞれには直列に、前記中
間シグナルシフタ増幅器の前記入力のうちの１つを構成
し、前記入力差動段の前記出力ターミナルの１つに接続
された、接地されたゲートを有する第１のＮ−チャンネ
ルトランジスタとゲートを有する第２のＮ−チャンネル
トランジスタが接続され、前記中間シグナルシフタ増幅
器の出力ターミナルは、そのゲートが前記反転入力を構
成するＮ−チャンネルトランジスタに直列に接続された
接地されたゲートを有するＮ−チャンネルトランジスタ
のドレーンにより構成されている； 大きい出力電圧スイングを有し高いノイズ除去を達成す
るＣＭＯＳパワー演算増幅器により、達成される。

【図面の簡単な説明】

第１図は、パワー演算増幅器のブロックダイアグラムで
あり、 第２図は、ソースフォロア出力段であり、第３図は、第
２図の示されたものと類似する修正されたパワー出力段
であり、 第４図は、「ブツシュ−プル」出力段であり、第５図は
、エラー増幅器対を利用した他の出力パワ一段の回路ダ
イアグラムであり、 第６図は、オフセント電圧がオフセット電圧発振器によ
り概略的に示されている、第５図と同じ回路ダイアグラ
ムであり、 第７ａ図及び第７ｂ図は、先行する第５図及び第６図中
に示された出力段の２個の並列なループのための従来技
術の補償配置を例示する回路ダイアグラムであり、 第８図は、高周波数におけるノイズ除去を増加させる回
路手段を付加した第７ａ図の回路ダイアグラムに類（以
する回路ダイアグラムであり、第９図は、本発明の実施
例に従って形成されたパワー演算増幅器の回路ダイアグ
ラムであり、第１０図は、本発明実施例の増幅器の折り
返しカスコード型入力差動段の拡大図であり、第１）図
は、第９図の完全な回路ダイアグラム中に示された補償
手段を除いた本発明実施例の増幅器の出力段の簡略化し
た回路ダイアグラムである。 （好適な実施例の説明） 本発明のパワー演算増幅器の代表的な回路ダイアグラム
が第９図に示されている。 本実施例の増幅器の特別な態様は、その回路ダイアグラ
ムが第１）図に別個に示されている補償手段を有しない
特別な出力段とともに、第１０図に別個に示された折り
返しカスコード型入力差動段を組み入れたことにより表
すことができる。 該増幅器の入力段は、一般的な折り返しカスコード型入
力差動段である。トランジスタＭ１及びＭ２の入力差動
対及び対応するバイアス電流発振器ＭＯ，Ｍ３及びＭ４
は、両者とも接地されたゲートを有するトランジスタ対
Ｍ５Ａ及びＭ６Ａ。 バイアス電流発振器Ｍ５及びＭ６、及びトランジスタ対
Ｍ７及びＭ８により形成される出力電流ミラーにより形
成された折り返しカスコード出力配置を有する標準的な
差動入力段の代表的なものである。■１、Ｖｌ１３及び
■８□はバイアス定電圧である。 前記折り返しカスコード型差動入力段は、酸膜つまり演
算増幅器の２個の入力ターミナルＶ　ｉａ−及びｖｆｆ
ｌ、、、へ加えられるシグナルの関数として、第１の出
力ターミナルＡに強く増幅されたシグナルを又第２の出
力ターミナルＢに弱く増幅された出力シグナルを与える
よう動作する。 第１）図の簡略化された部分回路ダイアグラム中に明ら
かなように、出力段は実質的に、定常条件下でＰ−チャ
ンネル出力トランジスタＭ１４中に正確なバイアス電流
を作り出すような値の電圧をノードＣ（つまり第１の共
通ソース出力増幅器）へ供給するトランジスタＭ９、Ｍ
９Ａ、ＭＩＯｌＭｌｏＡ、Ｍｌｌ及びＭＩ２により形成
される中間シグナルシフト増幅器により形成されている
。シグナルプロセシングの観点からは、前記中間増幅器
は実質的に、前記折り返しカスコード型差動入力段の前
記第２出力ターミナルに対応する前記回路のノードＢか
らその出力シグナルを拾い、そしてこのようなシグナル
の増幅されたレプリカを前記回路のノードＣへ供給する
。 他のＮ−チャンネル出力トランジスタＭ１３（つまり第
２の共通ソース出力増幅器）は、回路のノードＡ（つま
り前記折り返しカスコード型差動出力段の前記第１の出
力ターミナル）に存在するシグナルによりそのゲートで
直接駆動される。 従来技術の同等の出力段（例えば第５図）と比較して、
本実施例の増幅器の出力段はより簡単で煩雑さが少なく
、更に理想的には同一であるべきトランジスタ対間に存
在する差異のため起こることのある出力トランジスタ中
のバイアス電流変化を大きく制限することを可能にする
。 本実施例の増幅器は、第８図に示された従来技術の同等
の増幅器において起こることと比較して、引き続く説明
で明らかになるように、前記サプライ上に存在するノイ
ズの卓越した除去を許容し、−力走電流発振器対を形成
するトランジスタ間の差異に起因する入力オフセット電
圧を限定する前記２個の増幅ループの周波数補償を許容
する。 次に本実施例の増幅器のより完全な回路ダイアグラムで
ある第９図に戻ると、前記増幅器の動作のより詳細な分
析を行うことが可能である。トランジスタＭ１５、Ｍ２
Ｓ、Ｍ１７、Ｍ２Ｒ、Ｍ１９、Ｍ２Ｏ。 Ｍ２１及びＭ２２は前記２個の増幅ループの補償を行う
だめのもので増幅器の基本的な動作には影響を与えず、
従ってそれらは一時的に無視することができる。入力シ
グナルが入力ターミナルｖｉｆｉ−における電圧を上昇
させ入力ターミナルＶ、７．における電圧を低下させる
とすると、前記差動入力段のアンバランスが生ずる。こ
のアンバランスはＭ７を流れる電流に比較してＭ８を通
る電流量が増加したときに反映され、従って前記アンバ
ランスは、回路のノードＡのポテンシャルが大きく増加
（ｖＡ）したとき（このような増加ＶＡはｇｍｉＲＡに
等しい）及び回路のノードＢのポテンシャルが僅かに低
下したとき（このような低下ｖ８はｇ　ｍ　４　ｎ　／
　ｇ　ｍ　Ｈ７に等しい）に反映される。 トランジスタＭ９及びＭ１３のゲートのポテンシャルが
上昇し、従ってそれを通る電流も増加する。 Ｍ９を通って流れる電流は変化せずに接地されたゲート
を有するトランジスタＭ９Ａを通過し、トランジスタ対
Ｍｌｌ及びＭ１２により形成される電流ミラーに入る。 これはトランジスタＭｌｌ及びＭ１２を通る電流を等し
くする傾向があるが、そのゲートがより低い電圧にある
ためトランジスタＭ１０がシグナルがない場合に比べて
より少ない電流を引くので、ＭＩＯは回路のノードＣを
強くチャージしてその電圧をｇ　”　ｉｎ　ＲＡ　ｇ　
ｆｆｌイ９ＲＣに等しいｆｆｉ　ｖ　ｃだけ増加させる
。その結果トランジスタＭ１４のゲート及びソース間の
電圧（Ｖ　ｇｓ）が低下し、同じくそれを通って流れる
電流も減少する。Ｍ１３及びＭ１４を通る電流のアンバ
ランスＩ。Ｕ、はこのようにして入力シグナルの関数と
して発生する（　Ｉ　ｏｕｒはｇｍｓ＋ｓ　ＶＡ　＋　
　ｇｍｗｔｎ　Ｖｃに等しい’ｔ　、　Ｍ１４を通って
流れる電流より過剰のトランジスタＭ１３を通って流れ
る電流は、外部負荷に流れてＲ１ｆｏｕｒにより与えら
れる出力電圧の減少を決定する。ここでＲ１は外部負荷
を構成する出力インピーダンスである。 逆の極性の入力シグナルについては、Ｍ１３及びＭ１４
を通る電流のアンバランスは逆に起こり、Ｍ１４はＭ１
３を通って流れる電流の過剰の電流を負荷に供給し、従
って出力電圧を上昇させる。 従って出カバソファ段の入力から出力へのゲインは非常
に高く次のように与えられる。 Ａｏ　＝ｇＬｎ　Ｒａ　　（ｇｒａＮｔｓ　＋　ＩＪｐ
ｔｑ　Ｒｃ　ｇｌｌ旧ｎ）　ＲＥ本実施例の増幅器の出
力段の主要な特徴は前記２個の増幅ループが補償される
方法にあり、これは第７図の回路ダイアダラムに関連し
て述べた従来技術の同等の配置と比較して決定的な利点
を有している。補償は、２個のコンデンサＣ１及びＣ２
、及び接地されたゲートを有する前記２個のトランジス
タＭ６Ａ及びＭＩＯＡにより得られる。接地されたゲー
トを有する他のトランジスタ対Ｍ５Ａ及びＭ９Ａは対称
の考慮のためのみに利用される。第７図に示された従来
技術のために行われた類似した考慮によると、上記した
接地したゲートを有するトランジスタは、高周波数にお
いてもサブ゛ライ上での乱れに鋭敏でない出力電圧を達
成することを許容する。これを可能にするために、上記
した接地したゲートを有するＭＯＳ）ランジスタは高い
相互コンダクタンス（ｇｍ）値を有しなければならない
。従来技術によると、これは比較的広い幅を有するこれ
らのトランジスタを形成することにより一般的に達成で
きる。 本実施例により提案される解決法はそれとは異なりより
好都合である。それは、後述する機能を有するトランジ
スタＭ１５、Ｍ２Ｓ、Ｍ１７、ＭｌＢ、Ｍ２Ｏ、Ｍ２Ｏ
，Ｍ２１及びＭ２２により形成される定電流発振器を利
用することから成る。該Ｐ−チャンネル定電流発振器は
、接地されたゲートを有する上記ＭＯＳトランジスタの
ドレーンに、Ｎ−チャンネル定電流発振器によりそのソ
ースから引き出されるある一定の電流を加える。従って
これらの機能は、回路の残りの部分をＶＩｉ環する電流
に影響を与えることなく、接地されたゲートを有する上
記したＭＯＳ）ランジスタを通って流れる電流の値を局
部的に上昇させる機能である。ＭＯＳ）ランジスタの相
互コンダクタンスｇｍはそれを通って流れる電流の平方
根（更にトランジスタの幅−長さ比）に比例するため、
これらの電流発振器の効果は従って上記した接地したゲ
ートを有するＭＯＳトランジスタの相互コンダクタンス
ｇｍを増加させこれにより上記した望ましい方法でそれ
らの挙動を改良することである。この配置により、上記
した接地したゲートを存するＭＯＳ）ランジスタの大き
さを受容できる限度内に維持し、シリコンエリアを過度
に占有することなく回路の良好な性能を確保することが
可能になる。 第８図の従来技術による解決法につき言及すると、定電
流発振器Ｉの電流の差異が出力における大きなオフセッ
トを生じさせることに気がつく。 このような差異が生ずることは、一方の電流発振器がＰ
−チャンネルで他方がＮ−チャンネルであるという事実
から見ると実質的に不可避である。 逆に、本発明実施例のパワー演算増幅器では、それぞれ
４個のＮ−チャンネル定電流発振器Ｍ１？、ＭｌＢ、Ｍ
２１及びＭ２２と比較されなければならない４個のＰ−
チャンネル定電流発振器Ｍ１５、Ｍ２Ｓ、Ｍ２Ｏ及びＭ
２Ｏがあるという事実にかかわらず、Ｍ２ＳとＭ１７、
Ｍ２ＳとＭｌＢ、Ｍ２ＯとＭ２１、及びＭ２ＯとＭ２２
間の起こり得る電流アンバランスは入力オフセット電圧
について無視できる効果を有していることを容易に理解
できる。他方本発明実施例の増幅器の場合に要求される
ことは、Ｍ２ＳとＭ２Ｓ、及びＭ１７とＭｌＢの定電流
間にアンバランス（１）が存在しないことである（当業
者に容易に理解できるように、Ｍ１９及びＭ２Ｏ及びＭ
２１及びＭ２２間の電流の差異の重要性は非常に低い）
。このようなアンバランスはＩ　／　ｇ　ｍ　＝　ｎに
等しい入力オフセットを生じさせる。しかしながら同じ
型のチャンネル極性のＭＯ５Ｉ−ランジスタによりそれ
ぞれＭ２Ｓ及びＭ１６、Ｍ１７及びＭ’１８の２個のト
ランジスタ対が形成されているため、これらのトランジ
スタ対が等しい電流を有することあるいはどのような場
合でも電流の差異■は非常に小さく従って入力オフセン
トもそのようになることを確保することは断熱容易にな
る０本発明実施例の増幅器の他の都合良い特徴は、同等
の従来技術の回路（第６図）と異なり、出力電流の制御
が第９図に示された本実施例の増幅器の回路により固有
な機能として行われるため、このような出力電流制御の
ための補助回路は最早不要となることである。 名目上同一でなければならないトランジスタ対間に起こ
り得るオフセントを調べることにより、当業者は、これ
らの起こり得るオフセントは２個の出力トランジスタを
通る定電流のアンバランスを常に決定し、２つの電流の
一方が増加して他方が減少するということを認識するで
あろう。前記２個の出力トランジスタの一方を通って流
れる過剰電流は負荷を通って流れがちになり、従って出
力電圧の変化を生じさせる。通常の動作の間の前記演算
増幅器はフィードバックがあるため、出力電圧が変化し
ようとする傾向は前記増幅器の入力で検出され、該増幅
器は、出力電圧の変化傾向を反対にバランスするように
トランジスタの差動入力対をアンバランスさせることに
より反応する。 前記出力電圧のある一定の変化を反対にバランスするた
めに必要な差動入力電圧は、前記出力電圧を増幅器のオ
ーブンループゲインで割ったものに等しく、このような
ゲインが非常に大きいため従ってその値は極端に小さく
なる。最後に、名目上の値に近い値における前記２個の
出力トランジスタを通って流れる前記２つの電流間の同
一性が再設定され、容認できる限界内に含まれる限定さ
れたオフセット電圧が前記増幅器の入力ターミナルを横
切って発生する。第６図に示したような同等の従来技術
の回路の場合は、出力トランジスタを通って流れる電流
と同じように強い変化を生じさせるトランジスタ対間の
オフセントがあり、結果として前記出力の電流が変化し
ない傾向となり、従ってフィードバックが介入すること
ができない。 これらの場合には、前記２個の出力トランジスタを通っ
て流れる電流の場合と同じように起こり得る増加を検出
しこれらの増加を妨げるための付加的な補助回路が必要
である。これらの付加的な回路は、増幅器の設計をより
重要にする他の非理想的素子を加える。

【図面の簡単な説明】

第１図は、パワー演算増幅器のブロックダイアダラム、
第２図は、ソースフォロア出力段、第３図は、第２図の
示されたものと類似する修正されたパワー出力段、第４
図は、「ブツシュ−プル」出力段、第５図は、エラー増
幅器対を利用した他の出力パワ一段の回路ダイアグラム
、第６図は、オフセット電圧がオフセット電圧発振器に
より概略的に示されている、第５図と同じ回路ダイアグ
ラム、第７ａ図及び第７ｂ図は、先行する第５図及び第
６図中に示された出力段の２個の並列なループのための
従来技術の補償配置を例示する回路ダイアグラム、第８
図は、高周波数におけるノイズ除去を増加させる回路手
段を付加した第７ａ図の回路ダイアグラムに類似する回
路ダイアグラム、第９図は、本発明の実施例に従って形
成されたパワー演算増幅器の回路ダイアグラム、第１０
図は、本発明実施例の増幅器の折り返しカスコード型入
力差動段の拡大図、第１）図は、第９図の完全な回路ダ
イアグラム中に示された補償手段を除いた本発明実施例
の増幅器の出力段の筒略化した回路ダイアグラムである
。 特許出願人　工ッセヂエッセートムソンマイクロエレク
トロニクス

Claims (1)

【特許請求の範囲】
1. （１）増幅器の２個の入力ターミナルに加えられる入力
   シグナルの関数として、強く増幅された第１の出力シグ
   ナルをその第１の出力ターミナル上に形成しかつ弱く増
   幅された第２の出力シグナルをその第２の出力ターミナ
   ル上に形成するよう動作する折り返しカスコード型入力
   差動段と；それぞれ、前記入力段の前記第２及び第１の
   出力ターミナルに結合された反転及び非反転入力を有し
   、かつ前記入力段の前記出力シグナルの関数としてその
   出力ターミナル上に出力シグナルを形成するよう動作す
   る中間シグナルシフタ増幅器により形成される出力段と
   ； 前記演算増幅器の出力ノードを構成する共通出力ノード
   を有する第１の共通ソース出力増幅器と第２の共通ソー
   ス出力増幅器と； 前記演算増幅器の前記出力ノードと、そのゲートが前記
   中間シグナルシフタ増幅器の反転入力を構成するＮ−チ
   ャンネルトランジスタと直列に接続された接地されたゲ
   ートを有する前記Ｎ−チャンネルトランジスタのソース
   間に接続された第１の補償コンデンサと、前記演算増幅
   器の前記出力ノードと、そのドレーンが前記入力差動段
   の前記第１の出力ターミナルを構成する接地されたゲー
   トを有する前記Ｐ−チャンネルトランジスタのソース間
   に接続された第２の補償コンデンサと；前記中間シグナ
   ルシフタ増幅器の接地されたゲートを有する前記Ｎ−チ
   ャンネルトランジスタのドレーンへ、Ｎ−チャンネル定
   電流発振器により同じトランジスタのソースから引かれ
   る電流を加えるためのＰ−チャンネル定電流発振器と；
   前記折り返しカスコード型入力差動段の接地されたゲー
   トを有する前記Ｐ−チャンネルトランジスタのドレーン
   へ、Ｐ−チャンネル定電流発振器により同じトランジス
   タのソースから引かれる電流を加えるためのＮ−チャン
   ネル定電流発振器とを含んで成り； 前記第１の共通ソース出力増幅器は前記中間シグナルシ
   フタ増幅器の前記出力シグナルにより駆動され、かつ前
   記第２の共通ソース出力増幅器は前記中間シグナルシフ
   タ増幅器の前記非反転入力に加えられる同じシグナルに
   より駆動され；前記折り返しカスコード型入力差動段は
   、それぞれが前記カスコード型差動段の２個のＰ−チャ
   ンネル出力トランジスタのそれぞれの１つに直列に接続
   された接地されたゲートを有する少なくとも１個のＰ−
   チャンネルトランジスタを含んで成り、直列に接続され
   た接地されたゲート有する前記Ｐ−チャンネルトランジ
   スタのドレーンはそれぞれ前記入力差動段の前記第１及
   び前記第２の出力ターミナルを構成し； 前記中間シグナルシフタ増幅器はＰ−チャンネルトラン
   ジスタ対により形成された電流ミラーを含んで成り、該
   電流ミラーの２個の枝路のそれぞれには直列に、前記中
   間シグナルシフタ増幅器の前記入力のうちの１つを構成
   し、前記入力差動段の前記出力ターミナルの１つに接続
   された、接地されたゲートを有する第１のＮ−チャンネ
   ルトランジスタとゲートを有する第２のＮ−チャンネル
   トランジスタが接続され、前記中間シグナルシフタ増幅
   器の出力ターミナルは、そのゲートが前記反転入力を構
   成するＮ−チャンネルトランジスタに直列に接続された
   接地されたゲートを有するＮ−チャンネルトランジスタ
   のドレーンにより構成されている； 大きい出力電圧スイングを有し高いノイズ除去を達成す
   るＣＭＯＳパワー演算増幅器。