WO2020203814A1 - バイアス回路及び電流出力回路 - Google Patents

バイアス回路及び電流出力回路 Download PDF

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勉 大奈路
Original Assignee
株式会社村田製作所
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices

Definitions

  • the present invention relates to a bias circuit and a current output circuit.
  • a cascode current mirror circuit is used when the withstand voltage of a single transistor is lower than the power supply voltage.
  • Patent Document 1 describes a cascode current mirror circuit.
  • the present invention has been made in view of the above, and an object of the present invention is to improve reliability.
  • the bias circuit on one side of the present invention outputs the first potential to the gate of the load-side transistor among the two cascode-connected transistors in the output stage of the constant current circuit during steady operation of the constant current circuit.
  • a potential lower than the first potential is output to the gate of the transistor on the load side, and the potential of the gate of the transistor on the load side becomes higher.
  • a potential higher than the first potential is output to the gate of the transistor on the load side.
  • the current output circuit on one side of the present invention has a constant current circuit in which the output stage includes two transistors connected by a cascode, and a first potential among the two transistors during steady operation of the constant current circuit.
  • the output stage includes two transistors connected by a cascode, and a first potential among the two transistors during steady operation of the constant current circuit.
  • the current output circuit on one side of the present invention includes a constant current circuit including two cascode-connected transistors and a bias circuit, and the bias circuit is the load side of the two cascode-connected transistors.
  • the first transistor connected to the transistor, the load side transistor, and the second transistor connected to the first transistor are included, and the drain of the first transistor is electrically connected to the power supply potential of the first transistor.
  • the source is electrically connected to the gate of the transistor on the load side, the first control signal is input to the gate of the first transistor, the drain or source of the second transistor is electrically connected to the reference potential, and the second transistor is connected.
  • the source or drain of the above is electrically connected to the gate of the transistor on the load side, and the second control signal is input to the gate of the second transistor.
  • FIG. 1 is a diagram showing a circuit configuration of a cascode current mirror circuit of the first comparative example.
  • the cascode current mirror circuit 10 is a self-biased cascode current mirror circuit.
  • the cascode current mirror circuit 10 outputs the output current Iout corresponding to the input current Iin input from the constant current source 101 to the load 102.
  • the constant current source 101 is electrically connected to the power supply potential VBAT_REG.
  • the power potential VBAT_REG is exemplified by 3 V (volt), but the present disclosure is not limited to this.
  • a load 102 is electrically connected between the output terminal 10a of the cascode current mirror circuit 10 and the reference potential.
  • the reference potential is exemplified by the ground potential, but the present disclosure is not limited to this.
  • the cascode current mirror circuit 10 includes N-channel type transistors 11 to 14 and P-channel type transistors 15 to 18.
  • each transistor is exemplified by a field effect transistor (FET), but the present invention is not limited to this.
  • FET field effect transistor
  • Each transistor may be, for example, a bipolar transistor.
  • the bipolar transistor also includes a heterojunction Bipolar Transistor (HBT).
  • HBT heterojunction Bipolar Transistor
  • Each transistor may be a multi-finger transistor in which a plurality of unit transistors (also referred to as fingers) are electrically connected in parallel.
  • a unit transistor is a minimum configuration in which a transistor is composed.
  • the drain and gate of the transistor 11 are electrically connected.
  • An input current Iin is input to the drain of the transistor 11.
  • the drain and gate of the transistor 11 are electrically connected to the gate of the transistor 14.
  • the source of the transistor 11 is electrically connected to the drain and the gate of the transistor 12 and the gate of the transistor 13.
  • the source of the transistor 12 is electrically connected to the reference potential.
  • the drain and the gate of the transistor 12 are electrically connected.
  • the drain and gate of transistor 12 are electrically connected to the source of transistor 11 and the gate of transistor 13.
  • the source of the transistor 13 is electrically connected to the reference potential.
  • the gate of the transistor 13 is electrically connected to the source of the transistor 11 and the gate and drain of the transistor 12.
  • the source of the transistor 14 is electrically connected to the drain of the transistor 13.
  • the gate of the transistor 14 is electrically connected to the drain and the gate of the transistor 11.
  • Transistors 11, 12, 13 and 14 form a cascode current mirror circuit.
  • the size (number of fingers) of the transistors 11 and 12 and the size of the transistors 13 and 14 may be the same or different.
  • a current Im corresponding to the input current Iin flows through the drain of the transistor 14.
  • the current Im is the same as the input current Iin.
  • the current Im is 10 times the input current Iin.
  • the sizes of the transistors 15 and 16 are the same as the sizes of the transistors 13 and 14, but the present disclosure is not limited to this.
  • the size of the transistors 15 and 16 may differ from the size of the transistors 13 and 14.
  • the drain and gate of the transistor 15 are electrically connected.
  • the drain and gate of the transistor 15 are electrically connected to the drain of the transistor 14.
  • the source of the transistor 15 is electrically connected to the drain and the gate of the transistor 16 and the gate of the transistor 17.
  • the drain and gate of the transistor 16 are electrically connected.
  • the drain and gate of the transistor 16 are electrically connected to the drain of the transistor 15 and the gate of the transistor 17.
  • the source of the transistor 16 is electrically connected to the power potential VBAT.
  • the power supply potential VBAT is exemplified by 4.9 V, but the present disclosure is not limited to this.
  • the source of the transistor 17 is electrically connected to the power supply potential VBAT.
  • the gate of the transistor 17 is electrically connected to the gate and drain of the transistor 16 and the source of the transistor 15.
  • the source of the transistor 18 is electrically connected to the drain of the transistor 17.
  • the gate of the transistor 18 is electrically connected to the gate and drain of the transistor 15 and the drain of the transistor 14.
  • the drain of the transistor 18 is electrically connected to the output terminal 10a.
  • Transistors 15, 16, 17 and 18 form a cascode current mirror circuit.
  • An output current Iout corresponding to the current Im flows through the drain of the transistor 18. For example, if the size of the transistors 17 and 18 is the same as the size of the transistors 15 and 16, the output current Iout will be the same as the current Im. Further, for example, when the size of the transistors 17 and 18 is 10 times the size of the transistors 15 and 16, the output current Iout becomes 10 times the current Im.
  • the cascode current mirror circuit 10 starts or stops, and the impedance of the load 102 fluctuates, but the present disclosure is not limited to this.
  • the cascode current mirror circuit 10 When the cascode current mirror circuit 10 is turned off, that is, when the input current Iin becomes 0 A (zero amperes), there is a concern that the power supply potential VBAT may be applied to the drain-source path of the transistor 13. When the power supply potential VBAT is higher than the withstand voltage of the transistor 13, the transistor 13 may be damaged, and there is a concern about reliability.
  • FIG. 2 is a diagram showing a circuit configuration of a cascode current mirror circuit of the second comparative example.
  • the cascode current mirror circuit 20 is a cascode current mirror circuit of a type in which a bias is applied by a resistance bias circuit.
  • the cascode current mirror circuit 20 outputs the output current Iout corresponding to the input current Iin input from the constant current source 101 to the load 102.
  • the cascode current mirror circuit 20 includes N-channel type transistors 21 to 23 and P-channel type transistors 24 to 27.
  • the drain and gate of the transistor 21 are electrically connected.
  • An input current Iin is input to the drain of the transistor 21.
  • the drain and gate of the transistor 21 are electrically connected to the gate of the transistor 22.
  • the source of the transistor 21 is electrically connected to the reference potential.
  • the source of the transistor 22 is electrically connected to the reference potential.
  • the gate of the transistor 22 is electrically connected to the drain and the gate of the transistor 21.
  • the drain of the transistor 22 is electrically connected to the source of the transistor 23.
  • the source of the transistor 23 is electrically connected to the drain of the transistor 22.
  • the first control signal Vgn is input to the gate of the transistor 23 from the control signal output circuit 103.
  • the drain of the transistor 23 is electrically connected to the drain of the transistor 24, the gate of the transistor 25, and the gate of the transistor 26.
  • the control signal output circuit 103 is exemplified by a resistance voltage divider circuit, but the present disclosure is not limited to this.
  • the control signal output circuit 103 outputs the first control signal Vgn, which is the potential obtained by dividing the power supply potential VBAT, to the gate of the transistor 23.
  • the present disclosure is not limited to this.
  • Transistors 21, 22 and 23 form a cascode current mirror circuit.
  • the drain of the transistor 24 is electrically connected to the drain of the transistor 23, the gate of the transistor 25, and the gate of the transistor 26.
  • the second control signal Vgp is input from the control signal output circuit 103 to the gate of the transistor 24.
  • the source of the transistor 24 is electrically connected to the drain of the transistor 25.
  • the control signal output circuit 103 outputs the second control signal Vgp, which is the potential obtained by dividing the power supply potential VBAT, to the gate of the transistor 24.
  • the present disclosure is not limited to this.
  • the drain of the transistor 25 is electrically connected to the source of the transistor 24.
  • the gate of the transistor 25 is electrically connected to the drain of the transistor 23, the drain of the transistor 24, and the gate of the transistor 26.
  • the source of the transistor 25 is electrically connected to the power potential VBAT.
  • the drain current of the transistor 25 is the current Im.
  • the source of the transistor 26 is electrically connected to the power potential VBAT.
  • the gate of the transistor 26 is electrically connected to the gate of the transistor 25, the drain of the transistor 24, and the drain of the transistor 23.
  • the drain of the transistor 26 is electrically connected to the source of the transistor 27.
  • the source of the transistor 27 is electrically connected to the drain of the transistor 26.
  • the second control signal Vgp is input to the gate of the transistor 27.
  • the drain of the transistor 27 is electrically connected to the output terminal 10a.
  • Transistors 24, 25, 26 and 27 form a cascode current mirror circuit.
  • An output current Iout corresponding to the current Im flows through the drain of the transistor 27.
  • the output current Iout will be the same as the current Im.
  • the output current Iout is 10 times the current Im.
  • Transistors 26 and 27 are output stages of the cascode current mirror circuit 20 and are cascode-connected.
  • a high-level first control signal Vgn and a low-level second control signal Vgp are input to the cascode current mirror circuit 20.
  • the cascode current mirror circuit 20 outputs the output current Iout to the load 102.
  • the transistor 27 has a drain-gate capacitance 27a.
  • the drain-gate capacitance 27a is the junction capacitance between the drain and the gate.
  • the fluctuation of the drain potential of the transistor 27 propagates to the gates of the transistor 27 and the transistor 24 via the drain-gate capacitance 27a. That is, the potential of the gate of the transistor 27 fluctuates in phase with the potential of the drain of the transistor 27.
  • FIG. 3 is a diagram showing a circuit configuration of the current output circuit of the first embodiment.
  • the same components as the cascode current mirror circuit 10 of the first comparative example or the cascode current mirror circuit 20 of the second comparative example are designated by the same reference numerals. The explanation is omitted.
  • the current output circuit 1 includes a cascode current mirror circuit 20 and a bias circuit 30.
  • the current output circuit 1 may be formed on one semiconductor chip (die).
  • the cascode current mirror circuit 20 corresponds to the "constant current circuit" of the present disclosure.
  • the bias circuit 30 includes N-channel type transistors 31 and 33 and P-channel type transistors 32.
  • the transistor 31 corresponds to the "first element” and “first transistor” of the present disclosure.
  • the transistor 32 corresponds to the "second element” and “second transistor” of the present disclosure.
  • the transistor 33 corresponds to the "third element” and “third transistor” of the present disclosure.
  • the drain of the transistor 31 is electrically connected to the power supply potential VBAT.
  • the first control signal Vgn is input to the gate of the transistor 31.
  • the source of the transistor 31 is electrically connected to the gate of the transistor 27 and the source of the transistor 32.
  • the transistor 31 is in an on state (saturation region or active region), and when the first control signal Vgn is at a low level, it is in an off state (blocking region).
  • the source of the transistor 32 is electrically connected to the gate of the transistor 27 and the source of the transistor 31.
  • the second control signal Vgp is input to the gate of the transistor 32.
  • the drain of the transistor 32 is electrically connected to the drain of the transistor 33.
  • the transistor 32 is in an on state (saturation region or active region) when the second control signal Vgp is at a low level, and is in an off state (blocking region) when the second control signal Vgp is at a high level.
  • Transistors 31 and 32 form a source follower circuit.
  • the source follower circuit outputs a bias potential to the gate of the transistor 27.
  • the drain of the transistor 33 is electrically connected to the drain of the transistor 32.
  • the source of the transistor 33 is electrically connected to the reference potential.
  • the gate of the transistor 33 is electrically connected to the gates of the transistors 21 and 22. That is, the transistor 21 and the transistor 33 form a current mirror circuit.
  • the drain current of the transistor 33 is also the drain current of the transistors 31 and 32. Therefore, a current corresponding to the input current Iin flows through the source-drain paths of the transistors 31, 32, and 33.
  • the impedance (on resistance) of the drain-source path of the transistor 33 is constant.
  • the source follower circuit composed of the transistors 31 and 32 is biased by the transistor 33.
  • the potential input to the gate of the transistor 33 corresponds to the "second potential" of the present disclosure.
  • a high level (first level) first control signal Vgn and a low level (second level) second control signal Vgp are input to the bias circuit 30.
  • the bias circuit 30 outputs the first potential to the gate of the transistor 27.
  • the first potential is a potential obtained by dividing the power supply potential VBAT by the impedance (on resistance) of the transistors 31, 32, and 33.
  • the potential of the output terminal 20a that is, the potential of the drain of the transistor 27 may fluctuate greatly. Examples include when the potential of the output terminal 20a fluctuates, when the current output circuit 1 starts or stops, when the impedance of the load 102 fluctuates, and when the input current Iin fluctuates. Not limited to.
  • the fluctuation of the drain potential of the transistor 27 propagates to the gate of the transistor 27 via the drain-gate capacitance 27a. That is, the potential of the gate of the transistor 27 fluctuates in phase with the potential of the drain of the transistor 27.
  • the potential of the connection point 30a can be considered to be the potential obtained by dividing the power supply potential VBAT by the impedance (on resistance) of the drain-source path of the transistors 31, 32 and 33. Therefore, the potential of the connection point 30a rises. That is, the bias circuit 30 outputs a potential higher than the first potential to the gate of the transistor 27.
  • the bias circuit 30 can be considered to release the potential on the low potential side propagated to the gate of the transistor 27 to the power supply potential VBAT.
  • the bias circuit 30 can suppress the application of a potential having a large absolute value to the gate of the transistor 27. Therefore, the current output circuit 1 can suppress the concern that the transistor 27 is damaged, and can improve the reliability.
  • the potential of the connection point 30a can be considered to be the potential obtained by dividing the power supply potential VBAT by the impedance (on resistance) of the drain-source path of the transistors 31, 32 and 33. Therefore, the potential of the connection point 30a decreases. That is, the bias circuit 30 outputs a potential lower than the first potential to the gate of the transistor 27.
  • the bias circuit 30 can be considered to release the potential on the high potential side propagating to the gate of the transistor 27 to the reference potential.
  • the bias circuit 30 can suppress the application of a potential having a large absolute value to the gate of the transistor 27. Therefore, the current output circuit 1 can suppress the concern that the transistor 27 is damaged, and can improve the reliability.
  • the bias circuit 30 can suppress the concern that the transistor 24 is damaged, and can improve the reliability.
  • the bias circuit 30 when the potential on the low potential side propagates to the gate of the transistor 27, the bias circuit 30 outputs a potential higher than the first potential to the gate of the transistor 27. Further, when the potential on the high potential side propagates to the gate of the transistor 27, the bias circuit 30 outputs a potential lower than the first potential to the gate of the transistor 27. As a result, the bias circuit 30 can suppress the application of a potential having a large absolute value to the gate of the transistor 27. Therefore, the current output circuit 1 can suppress the concern that the transistors 24 and 27 are damaged, and can improve the reliability.
  • FIG. 4 is a diagram showing a circuit configuration of the current output circuit of the second embodiment.
  • the same components as those of the current output circuit 1 of the first embodiment are designated by the same reference numerals, and the description thereof will be omitted.
  • the current output circuit 1A includes a bias circuit 30A instead of the bias circuit 30 as compared with the current output circuit 1.
  • the bias circuit 30A does not include the transistor 32 as compared with the bias circuit 30. That is, the connection point 30a is electrically connected to the source of the transistor 31 and the drain of the transistor 33.
  • the transistor 33 corresponds to the "second element” and "second transistor" of the present disclosure.
  • the fluctuation of the drain potential of the transistor 27 propagates to the gate of the transistor 27 via the drain-gate capacitance 27a. That is, the potential of the gate of the transistor 27 fluctuates in phase with the potential of the drain of the transistor 27.
  • the potential of the connection point 30a can be considered to be the potential obtained by dividing the power supply potential VBAT by the impedance (on resistance) of the drain-source path of the transistors 31 and 33. Therefore, the potential of the connection point 30a rises. That is, the bias circuit 30A outputs a potential higher than the first potential to the gate of the transistor 27.
  • the bias circuit 30A can be considered to release the potential on the low potential side propagating to the gate of the transistor 27 to the power supply potential VBAT.
  • the bias circuit 30A can suppress the application of a potential having a large absolute value to the gate of the transistor 27. Therefore, the current output circuit 1A can suppress the concern that the transistor 27 is damaged, and can improve the reliability.
  • the potential of the connection point 30a can be considered to be the potential obtained by dividing the power supply potential VBAT by the impedance (on resistance) of the drain-source path of the transistors 31 and 33. Therefore, the potential of the connection point 30a decreases. That is, the bias circuit 30A outputs a potential lower than the first potential to the gate of the transistor 27.
  • the bias circuit 30A can be considered to release the potential on the high potential side propagating to the gate of the transistor 27 to the reference potential.
  • the bias circuit 30A can suppress the application of a potential having a large absolute value to the gate of the transistor 27. Therefore, the current output circuit 1A can suppress the concern that the transistor 27 is damaged, and can improve the reliability.
  • the bias circuit 30A can suppress the concern that the transistor 24 is damaged, and can improve the reliability.
  • the bias circuit 30A outputs a potential higher than the first potential to the gate of the transistor 27 when the potential on the low potential side propagates to the gate of the transistor 27. Further, when the potential on the high potential side propagates to the gate of the transistor 27, the bias circuit 30A outputs a potential lower than the first potential to the gate of the transistor 27. As a result, the bias circuit 30A can suppress the application of a potential having a large absolute value to the gate of the transistor 27. Therefore, the current output circuit 1A can suppress the concern that the transistors 24 and 27 are damaged, and can improve the reliability.
  • FIG. 5 is a diagram showing a circuit configuration of the current output circuit of the third embodiment.
  • the same components as those of the current output circuit 1 of the first embodiment are designated by the same reference numerals, and the description thereof will be omitted.
  • the current output circuit 1B includes a bias circuit 30B instead of the bias circuit 30 as compared with the current output circuit 1.
  • the bias circuit 30B includes a resistor 34 instead of the transistor 33 as compared with the bias circuit 30.
  • the resistor 34 corresponds to the "third element" of the present disclosure.
  • the source follower circuit composed of the transistors 31 and 32 is biased by the transistor 33.
  • the source follower circuit composed of the transistors 31 and 32 is biased by the resistor 34.
  • bias circuit 30B Since the operation of the bias circuit 30B is the same as that of the bias circuit 30, the description thereof will be omitted.
  • the bias circuit 30B Similar to the bias circuit 30, the bias circuit 30B outputs a potential higher than the first potential to the gate of the transistor 27 when the potential on the low potential side propagates to the gate of the transistor 27. Further, similarly to the bias circuit 30, the bias circuit 30B outputs a potential lower than the first potential to the gate of the transistor 27 when the potential on the high potential side propagates to the gate of the transistor 27. As a result, the bias circuit 30B can suppress the application of a potential having a large absolute value to the gate of the transistor 27, similarly to the bias circuit 30. Therefore, the current output circuit 1B can suppress the concern that the transistors 24 and 27 are damaged, and can improve the reliability.

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Abstract

バイアス回路は、定電流回路の定常動作時に、第１電位を、カスコード接続された２個のトランジスタの内の負荷側のトランジスタのゲートに出力し、負荷側のトランジスタのゲートの電位が第１電位よりも高くなった場合には、第１電位よりも低い電位を、負荷側のトランジスタのゲートに出力し、負荷側のトランジスタのゲートの電位が第１電位よりも低くなった場合には、第１電位よりも高い電位を、負荷側のトランジスタのゲートに出力する。

Description

バイアス回路及び電流出力回路
　本発明は、バイアス回路及び電流出力回路に関する。
　電流出力回路において、トランジスタ単体の耐圧が電源電圧より低い場合等に、カスコードカレントミラー回路が用いられる。
　下記の特許文献１には、カスコードカレントミラー回路が記載されている。
特開２０００－３３０６５７号公報
　電流出力回路の動作開始時、動作停止時又は負荷インピーダンスの変動時に、出力段のトランジスタに高い電圧が掛かる可能性がある。この高い電圧により、トランジスタがダメージを受ける懸念があり、ダメージを受けたトランジスタが壊れる可能性が高まる。したがって、商品の信頼性が低下する懸念がある。
　本発明は、上記に鑑みてなされたものであって、信頼性を向上することを目的とする。
　本発明の一側面のバイアス回路は、定電流回路の定常動作時に、第１電位を、定電流回路の出力段のカスコード接続された２個のトランジスタの内の負荷側のトランジスタのゲートに出力し、負荷側のトランジスタのゲートの電位が第１電位よりも高くなった場合には、第１電位よりも低い電位を、負荷側のトランジスタのゲートに出力し、負荷側のトランジスタのゲートの電位が第１電位よりも低くなった場合には、第１電位よりも高い電位を、負荷側のトランジスタのゲートに出力する。
　本発明の一側面の電流出力回路は、出力段が、カスコード接続された２個のトランジスタを含む、定電流回路と、定電流回路の定常動作時に、第１電位を、２個のトランジスタの内の負荷側のトランジスタのゲートに出力し、負荷側のトランジスタのゲートの電位が第１電位よりも高くなった場合には、第１電位よりも低い電位を、負荷側のトランジスタのゲートに出力し、負荷側のトランジスタのゲートの電位が第１電位よりも低くなった場合には、第１電位よりも高い電位を、負荷側のトランジスタのゲートに出力する、バイアス回路と、を含む。
　本発明の一側面の電流出力回路は、カスコード接続された２個のトランジスタを含む定電流回路と、バイアス回路と、を備え、バイアス回路は、カスコード接続された２個のトランジスタのうち、負荷側のトランジスタに接続される第１トランジスタと、負荷側のトランジスタ及び第１トランジスタに接続される第２トランジスタと、を含み、第１トランジスタのドレインは電源電位に電気的に接続され、第１トランジスタのソースは負荷側のトランジスタのゲートに電気的に接続され、第１トランジスタのゲートには第１制御信号が入力され、第２トランジスタのドレイン又はソースは基準電位に電気的に接続され、第２トランジスタのソース又はドレインは負荷側のトランジスタのゲートに電気的に接続され、第２トランジスタのゲートには第２制御信号が入力される。
　本発明によれば、信頼性を向上することが可能となる。
第１の比較例のカスコードカレントミラー回路の回路構成を示す図である。 第２の比較例のカスコードカレントミラー回路の回路構成を示す図である。 第１の実施の形態の電流出力回路の回路構成を示す図である。 第２の実施の形態の電流出力回路の回路構成を示す図である。 第３の実施の形態の電流出力回路の回路構成を示す図である。
　以下に、本発明のバイアス回路及び電流出力回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。各実施の形態は例示であり、異なる実施の形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもない。第２の実施の形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
＜第１の実施の形態及び比較例＞
　以下、第１の実施の形態について説明するが、第１の実施の形態の理解を容易にするため、先に比較例について説明する。
（第１の比較例）
　図１は、第１の比較例のカスコードカレントミラー回路の回路構成を示す図である。カスコードカレントミラー回路１０は、自己バイアス形式のカスコードカレントミラー回路である。カスコードカレントミラー回路１０は、定電流源１０１から入力される入力電流Ｉｉｎに応じた出力電流Ｉｏｕｔを、負荷１０２に出力する。
　定電流源１０１は、電源電位ＶＢＡＴ＿ＲＥＧに電気的に接続されている。電源電位ＶＢＡＴ＿ＲＥＧは、３Ｖ（ボルト）が例示されるが、本開示はこれに限定されない。
　カスコードカレントミラー回路１０の出力端子１０ａと基準電位との間には、負荷１０２が電気的に接続されている。基準電位は、接地電位が例示されるが、本開示はこれに限定されない。
　カスコードカレントミラー回路１０は、Ｎチャネル型のトランジスタ１１から１４と、Ｐチャネル型のトランジスタ１５から１８と、を含む。
　本開示では、各トランジスタは、電界効果トランジスタ（Field　Effect　Transistor：ＦＥＴ）が例示されるが、これに限定されない。各トランジスタは、例えば、バイポーラトランジスタであってもよい。バイポーラトランジスタには、ヘテロ接合バイポーラトランジスタ（Heterojunction　Bipolar　Transistor：ＨＢＴ）も含まれる。各トランジスタは、複数の単位トランジスタ（フィンガーとも言う）を電気的に並列接続した、マルチフィンガートランジスタであってもよい。単位トランジスタとはトランジスタが構成される最小限の構成を言う。
　トランジスタ１１のドレインとゲートとは、電気的に接続されている。トランジスタ１１のドレインには、入力電流Ｉｉｎが入力される。トランジスタ１１のドレイン及びゲートは、トランジスタ１４のゲートに電気的に接続されている。トランジスタ１１のソースは、トランジスタ１２のドレイン及びゲート、並びに、トランジスタ１３のゲートに、電気的に接続されている。
　トランジスタ１２のソースは、基準電位に電気的に接続されている。トランジスタ１２のドレインとゲートとは、電気的に接続されている。トランジスタ１２のドレイン及びゲートは、トランジスタ１１のソース及びトランジスタ１３のゲートに、電気的に接続されている。
　トランジスタ１３のソースは、基準電位に電気的に接続されている。トランジスタ１３のゲートは、トランジスタ１１のソース、並びに、トランジスタ１２のゲート及びドレインに、電気的に接続されている。
　トランジスタ１４のソースは、トランジスタ１３のドレインに、電気的に接続されている。トランジスタ１４のゲートは、トランジスタ１１のドレイン及びゲートに電気的に接続されている。
　トランジスタ１１、１２、１３及び１４は、カスコードカレントミラー回路を構成する。
　トランジスタ１１及び１２のサイズ（フィンガー数）と、トランジスタ１３及び１４のサイズと、は、同じであっても良いし、異なっていても良い。
　トランジスタ１４のドレインには、入力電流Ｉｉｎに応じた電流Ｉｍが流れる。例えば、トランジスタ１３及び１４のサイズがトランジスタ１１及び１２のサイズと同じ場合には、電流Ｉｍは、入力電流Ｉｉｎと同じになる。また、例えば、トランジスタ１３及び１４のサイズがトランジスタ１１及び１２のサイズの１０倍である場合には、電流Ｉｍは、入力電流Ｉｉｎの１０倍になる。
　トランジスタ１５及び１６のサイズは、トランジスタ１３及び１４のサイズと同じであることが例示されるが、本開示はこれに限定されない。トランジスタ１５及び１６のサイズは、トランジスタ１３及び１４のサイズと異なっていても良い。
　トランジスタ１５のドレインとゲートとは、電気的に接続されている。トランジスタ１５のドレイン及びゲートは、トランジスタ１４のドレインに電気的に接続されている。トランジスタ１５のソースは、トランジスタ１６のドレイン及びゲート、並びに、トランジスタ１７のゲートに、電気的に接続されている。
　トランジスタ１６のドレインとゲートとは、電気的に接続されている。トランジスタ１６のドレイン及びゲートは、トランジスタ１５のドレイン及びトランジスタ１７のゲートに電気的に接続されている。トランジスタ１６のソースは、電源電位ＶＢＡＴに電気的に接続されている。電源電位ＶＢＡＴは、４．９Ｖが例示されるが、本開示はこれに限定されない。
　トランジスタ１７のソースは、電源電位ＶＢＡＴに電気的に接続されている。トランジスタ１７のゲートは、トランジスタ１６のゲート及びドレイン、並びに、トランジスタ１５のソースに、電気的に接続されている。
　トランジスタ１８のソースは、トランジスタ１７のドレインに電気的に接続されている。トランジスタ１８のゲートは、トランジスタ１５のゲート及びドレイン、並びに、トランジスタ１４のドレインに、電気的に接続されている。トランジスタ１８のドレインは、出力端子１０ａに電気的に接続されている。
　トランジスタ１５、１６、１７及び１８は、カスコードカレントミラー回路を構成する。
　トランジスタ１８のドレインには、電流Ｉｍに応じた出力電流Ｉｏｕｔが流れる。例えば、トランジスタ１７及び１８のサイズがトランジスタ１５及び１６のサイズと同じ場合には、出力電流Ｉｏｕｔは、電流Ｉｍと同じになる。また、例えば、トランジスタ１７及び１８のサイズがトランジスタ１５及び１６のサイズの１０倍である場合には、出力電流Ｉｏｕｔは、電流Ｉｍの１０倍になる。
　出力端子１０ａの電位が変動するときは、カスコードカレントミラー回路１０が起動するとき又は停止するとき、負荷１０２のインピーダンスが変動するときが例示されるが、本開示はこれに限定されない。
　カスコードカレントミラー回路１０がオフになるとき、つまり入力電流Ｉｉｎが０Ａ（ゼロアンペア）になるときには、トランジスタ１３のドレイン－ソース経路に電源電位ＶＢＡＴが掛かる懸念がある。電源電位ＶＢＡＴがトランジスタ１３の耐圧よりも高い場合、トランジスタ１３がダメージを受ける懸念があり、信頼性への懸念がある。
（第２の比較例）
　図２は、第２の比較例のカスコードカレントミラー回路の回路構成を示す図である。カスコードカレントミラー回路２０は、抵抗バイアス回路によりバイアスが印加される形式のカスコードカレントミラー回路である。カスコードカレントミラー回路２０は、定電流源１０１から入力される入力電流Ｉｉｎに応じた出力電流Ｉｏｕｔを負荷１０２に出力する。
　カスコードカレントミラー回路２０は、Ｎチャネル型のトランジスタ２１から２３と、Ｐチャネル型のトランジスタ２４から２７と、を含む。
　トランジスタ２１のドレインとゲートとは、電気的に接続されている。トランジスタ２１のドレインには、入力電流Ｉｉｎが入力される。トランジスタ２１のドレイン及びゲートは、トランジスタ２２のゲートに電気的に接続されている。トランジスタ２１のソースは、基準電位に電気的に接続されている。
　トランジスタ２２のソースは、基準電位に電気的に接続されている。トランジスタ２２のゲートは、トランジスタ２１のドレイン及びゲートに電気的に接続されている。トランジスタ２２のドレインは、トランジスタ２３のソースに電気的に接続されている。
　トランジスタ２３のソースは、トランジスタ２２のドレインに電気的に接続されている。トランジスタ２３のゲートには、第１制御信号Ｖｇｎが、制御信号出力回路１０３から入力される。トランジスタ２３のドレインは、トランジスタ２４のドレイン、トランジスタ２５のゲート、及び、トランジスタ２６のゲートに、電気的に接続されている。
　制御信号出力回路１０３は、抵抗分圧回路が例示されるが、本開示はこれに限定されない。制御信号出力回路１０３は、電源電位ＶＢＡＴを分圧した電位である第１制御信号Ｖｇｎを、トランジスタ２３のゲートに出力する。例えば、制御信号出力回路１０３は、電源電位ＶＢＡＴ（＝４．９Ｖ）を１０分の６（０．６倍）に分圧した、２．９４Ｖを第１制御信号Ｖｇｎとして出力しても良いが、本開示はこれに限定されない。
　トランジスタ２１、２２及び２３は、カスコードカレントミラー回路を構成する。
　トランジスタ２４のドレインは、トランジスタ２３のドレイン、トランジスタ２５のゲート、及び、トランジスタ２６のゲートに、電気的に接続されている。トランジスタ２４のゲートには、第２制御信号Ｖｇｐが、制御信号出力回路１０３から入力される。トランジスタ２４のソースは、トランジスタ２５のドレインに電気的に接続されている。
　制御信号出力回路１０３は、電源電位ＶＢＡＴを分圧した電位である第２制御信号Ｖｇｐを、トランジスタ２４のゲートに出力する。例えば、制御信号出力回路１０３は、電源電位ＶＢＡＴ（＝４．９Ｖ）を１０分の３（０．３倍）に分圧した、１．４７Ｖを第２制御信号Ｖｇｐとして出力しても良いが、本開示はこれに限定されない。
　トランジスタ２５のドレインは、トランジスタ２４のソースに電気的に接続されている。トランジスタ２５のゲートは、トランジスタ２３のドレイン、トランジスタ２４のドレイン、及び、トランジスタ２６のゲートに、電気的に接続されている。トランジスタ２５のソースは、電源電位ＶＢＡＴに電気的に接続されている。トランジスタ２５のドレイン電流は、電流Ｉｍである。
　トランジスタ２６のソースは、電源電位ＶＢＡＴに電気的に接続されている。トランジスタ２６のゲートは、トランジスタ２５のゲート、トランジスタ２４のドレイン、及び、トランジスタ２３のドレインに、電気的に接続されている。トランジスタ２６のドレインは、トランジスタ２７のソースに電気的に接続されている。
　トランジスタ２７のソースは、トランジスタ２６のドレインに電気的に接続されている。トランジスタ２７のゲートには、第２制御信号Ｖｇｐが入力される。トランジスタ２７のドレインは、出力端子１０ａに電気的に接続されている。
　トランジスタ２４、２５、２６及び２７は、カスコードカレントミラー回路を構成する。
　トランジスタ２７のドレインには、電流Ｉｍに応じた出力電流Ｉｏｕｔが流れる。例えば、トランジスタ２６及び２７のサイズがトランジスタ２４及び２５のサイズと同じ場合には、出力電流Ｉｏｕｔは、電流Ｉｍと同じになる。また、例えば、トランジスタ２６及び２７のサイズがトランジスタ２４及び２５のサイズの１０倍である場合には、出力電流Ｉｏｕｔは、電流Ｉｍの１０倍になる。
　トランジスタ２６及び２７は、カスコードカレントミラー回路２０の出力段であり、カスコード接続されている。
　カスコードカレントミラー回路２０の定常動作時に、ハイレベルの第１制御信号Ｖｇｎ及びローレベルの第２制御信号Ｖｇｐが、カスコードカレントミラー回路２０に入力される。カスコードカレントミラー回路２０は、出力電流Ｉｏｕｔを負荷１０２に出力する。
　しかしながら、出力端子２０ａの電位が変動するときには、トランジスタ２７のドレインの電位が高電位側（正電位側）及び低電位側（負電位側）に大きく変動する懸念がある。出力端子２０ａの電位が変動するときは、カスコードカレントミラー回路２０が起動するとき、負荷１０２のインピーダンスが変動するとき、入力電流Ｉｉｎが変動するときが例示されるが、本開示はこれに限定されない。
　トランジスタ２７は、ドレイン－ゲート間容量２７ａを有する。ドレイン－ゲート間容量２７ａは、ドレインとゲートとの間の接合容量である。
　トランジスタ２７のドレインの電位の変動は、ドレイン－ゲート間容量２７ａを経由して、トランジスタ２７及びトランジスタ２４のゲートに伝搬する。つまり、トランジスタ２７のゲートの電位は、トランジスタ２７のドレインの電位と同相で変動する。
　第２制御信号Ｖｇｐを出力する制御信号出力回路１０３（抵抗分圧回路が例示される）の出力インピーダンスが大きいと、絶対値が大きい電位が、減衰せずにトランジスタ２７及びトランジスタ２４のゲートに印加されることになる。
　トランジスタ２７及びトランジスタ２４のゲートに絶対値が大きい電位が印加されると、トランジスタ２７及びトランジスタ２４がダメージを受ける懸念があり、信頼性への懸念となる。
（第１の実施の形態）
　図３は、第１の実施の形態の電流出力回路の回路構成を示す図である。電流出力回路１の構成要素のうち、第１の比較例のカスコードカレントミラー回路１０又は第２の比較例のカスコードカレントミラー回路２０と同一の構成要素については、同一の参照符号を付して、説明を省略する。
　電流出力回路１は、カスコードカレントミラー回路２０と、バイアス回路３０と、を含む。電流出力回路１は、１つの半導体チップ（ダイ）上に形成されても良い。
　カスコードカレントミラー回路２０が、本開示の「定電流回路」に対応する。
　バイアス回路３０は、Ｎチャネル型のトランジスタ３１及び３３と、Ｐチャネル型のトランジスタ３２と、を含む。
　トランジスタ３１が、本開示の「第１素子」及び「第１トランジスタ」に対応する。トランジスタ３２が、本開示の「第２素子」及び「第２トランジスタ」に対応する。トランジスタ３３が、本開示の「第３素子」及び「第３トランジスタ」に対応する。
　トランジスタ３１のドレインは、電源電位ＶＢＡＴに電気的に接続されている。トランジスタ３１のゲートには、第１制御信号Ｖｇｎが入力される。トランジスタ３１のソースは、トランジスタ２７のゲート及びトランジスタ３２のソースに電気的に接続されている。トランジスタ３１は、第１制御信号Ｖｇｎがハイレベルの場合にはオン状態（飽和領域又は活性領域）になり、第１制御信号Ｖｇｎがローレベルの場合には、オフ状態（遮断領域）になる。
　トランジスタ３２のソースは、トランジスタ２７のゲート及びトランジスタ３１のソースに電気的に接続されている。トランジスタ３２のゲートには、第２制御信号Ｖｇｐが入力される。トランジスタ３２のドレインは、トランジスタ３３のドレインに電気的に接続されている。トランジスタ３２は、第２制御信号Ｖｇｐがローレベルの場合にはオン状態（飽和領域又は活性領域）になり、第２制御信号Ｖｇｐがハイレベルの場合には、オフ状態（遮断領域）になる。
　トランジスタ３１及び３２は、ソースフォロワ回路を構成する。ソースフォロワ回路は、トランジスタ２７のゲートにバイアス電位を出力する。
　トランジスタ３３のドレインは、トランジスタ３２のドレインに電気的に接続されている。トランジスタ３３のソースは、基準電位に電気的に接続されている。トランジスタ３３のゲートは、トランジスタ２１及び２２のゲートに電気的に接続されている。つまり、トランジスタ２１とトランジスタ３３とは、カレントミラー回路を構成する。
　トランジスタ３３のドレイン電流は、トランジスタ３１及び３２のドレイン電流でもある。従って、トランジスタ３１、３２及び３３のソース－ドレイン経路には、入力電流Ｉｉｎに応じた電流が流れる。入力電流Ｉｉｎが一定である場合、トランジスタ３３のドレイン－ソース経路のインピーダンス（オン抵抗）は、一定である。
　トランジスタ３１及び３２で構成されるソースフォロワ回路は、トランジスタ３３によってバイアスされる。
　トランジスタ３３のゲートに入力される電位が、本開示の「第２電位」に対応する。
　電流出力回路１の定常動作時に、ハイレベル（第１レベル）の第１制御信号Ｖｇｎ及びローレベル（第２レベル）の第２制御信号Ｖｇｐが、バイアス回路３０に入力される。バイアス回路３０は、ハイレベルの第１制御信号Ｖｇｎ及びローレベルの第２制御信号Ｖｇｐが入力された場合（定常動作時）には、第１電位を、トランジスタ２７のゲートに出力する。第１電位は、電源電位ＶＢＡＴをトランジスタ３１、３２及び３３のインピーダンス（オン抵抗）で分圧した電位である。
　ところで、出力端子２０ａの電位、即ちトランジスタ２７のドレインの電位が大きく変動する可能性がある。出力端子２０ａの電位が変動するときは、電流出力回路１が起動するとき又は停止するとき、負荷１０２のインピーダンスが変動するとき、入力電流Ｉｉｎが変動するときが例示されるが、本開示はこれに限定されない。
　トランジスタ２７のドレインの電位の変動は、ドレイン－ゲート間容量２７ａを経由して、トランジスタ２７のゲートに伝搬する。つまり、トランジスタ２７のゲートの電位は、トランジスタ２７のドレインの電位と同相で変動する。
　トランジスタ２７のゲートに、（１）低電位側（負電位側）の電位が伝搬した場合と、（２）高電位側（正電位側）の電位が伝搬した場合と、に分けて説明する。
　まず、トランジスタ２７のゲートに、低電位側の電位が伝搬した場合について説明する。この場合、トランジスタ３１のゲート－ソース間電圧が大きくなるので、トランジスタ３１のドレイン－ソース経路のインピーダンス（オン抵抗）が定常動作時よりも低くなる。これにより、トランジスタ３１は、電源電位ＶＢＡＴから接続点３０ａに向かう電流を増大させる。一方、トランジスタ３２のソース－ゲート間電圧が小さくなるので、トランジスタ３２のドレイン－ソース経路のインピーダンス（オン抵抗）が定常動作時よりも高くなる。これにより、トランジスタ３２は、接続点３０ａから基準電位へ向かう電流を減少させる。また、接続点３０ａの電位は、トランジスタ３１、３２及び３３のドレイン－ソース経路のインピーダンス（オン抵抗）で電源電位ＶＢＡＴを分圧した電位であると考えることもできる。従って、接続点３０ａの電位は、上昇する。つまり、バイアス回路３０は、第１電位よりも高い電位をトランジスタ２７のゲートに出力する。
　従って、トランジスタ２７のゲートに伝搬した低電位側の電位は、バイアス回路３０から出力される電位によって打ち消され、抑制される。換言すると、バイアス回路３０は、トランジスタ２７のゲートに伝搬した低電位側の電位を、電源電位ＶＢＡＴに逃がすと考えることもできる。これにより、バイアス回路３０は、トランジスタ２７のゲートに絶対値が大きい電位が掛かることを抑制することができる。従って、電流出力回路１は、トランジスタ２７がダメージを受ける懸念を抑制することができ、信頼性を向上することができる。
　次に、トランジスタ２７のゲートに、高電位側の電位が伝搬した場合について説明する。この場合、トランジスタ３２のソース－ゲート間電圧が大きくなるので、トランジスタ３２のドレイン－ソース経路のインピーダンス（オン抵抗）が定常動作時よりも低くなる。これにより、トランジスタ３２は、接続点３０ａから基準電位へ向かう電流を増大させる。一方、トランジスタ３１のゲート－ソース間電圧が小さくなるので、トランジスタ３１のドレイン－ソース経路のインピーダンス（オン抵抗）が定常動作時よりも高くなる。これにより、トランジスタ３１は、電源電位ＶＢＡＴから接続点３０ａへ向かう電流を減少させる。また、接続点３０ａの電位は、トランジスタ３１、３２及び３３のドレイン－ソース経路のインピーダンス（オン抵抗）で電源電位ＶＢＡＴを分圧した電位であると考えることもできる。従って、接続点３０ａの電位は、低下する。つまり、バイアス回路３０は、第１電位よりも低い電位をトランジスタ２７のゲートに出力する。
　従って、トランジスタ２７のゲートに伝搬した高電位側の電位は、バイアス回路３０から出力される電位によって打ち消され、抑制される。換言すると、バイアス回路３０は、トランジスタ２７のゲートに伝搬した高電位側の電位を、基準電位に逃がすと考えることもできる。これにより、バイアス回路３０は、トランジスタ２７のゲートに絶対値が大きい電位が印加されることを抑制することができる。従って、電流出力回路１は、トランジスタ２７がダメージを受ける懸念を抑制することができ、信頼性を向上することができる。
　なお、トランジスタ２４のゲートは、絶対値が大きい電位がトランジスタ２７のゲートで抑制される結果、絶対値が大きい電位が掛かることが抑制される。従って、バイアス回路３０は、トランジスタ２４がダメージを受ける懸念を抑制することができ、信頼性を向上することができる。
　以上説明したように、バイアス回路３０は、トランジスタ２７のゲートに低電位側の電位が伝搬した場合には、第１電位よりも高い電位をトランジスタ２７のゲートに出力する。また、バイアス回路３０は、トランジスタ２７のゲートに高電位側の電位が伝搬した場合には、第１電位よりも低い電位をトランジスタ２７のゲートに出力する。これにより、バイアス回路３０は、トランジスタ２７のゲートに絶対値が大きい電位が掛かることを抑制することができる。従って、電流出力回路１は、トランジスタ２４及び２７がダメージを受ける懸念を抑制することができ、信頼性を向上することができる。
＜第２の実施の形態＞
　図４は、第２の実施の形態の電流出力回路の回路構成を示す図である。電流出力回路１Ａの構成要素のうち、第１の実施の形態の電流出力回路１と同一の構成要素については、同一の参照符号を付して、説明を省略する。
　電流出力回路１Ａは、電流出力回路１と比較して、バイアス回路３０に代えて、バイアス回路３０Ａを含む。
　バイアス回路３０Ａは、バイアス回路３０と比較して、トランジスタ３２を含んでいない。つまり、接続点３０ａは、トランジスタ３１のソース及びトランジスタ３３のドレインに電気的に接続されている。
　第２の実施の形態では、トランジスタ３３が、本開示の「第２素子」及び「第２トランジスタ」に対応する。
　トランジスタ２７のドレインの電位の変動は、ドレイン－ゲート間容量２７ａを経由して、トランジスタ２７のゲートに伝搬する。つまり、トランジスタ２７のゲートの電位は、トランジスタ２７のドレインの電位と同相で変動する。
　トランジスタ２７のゲートに、（１）低電位側（負電位側）の電位が伝搬した場合と、（２）高電位側（正電位側）の電位が伝搬した場合と、に分けて説明する。
　まず、トランジスタ２７のゲートに、低電位側の電位が伝搬した場合について説明する。この場合、トランジスタ３１のゲート－ソース間電圧が大きくなるので、トランジスタ３１のドレイン－ソース経路のインピーダンス（オン抵抗）が定常動作時よりも低くなる。これにより、トランジスタ３１は、電源電位ＶＢＡＴから接続点３０ａに向かう電流を増大させる。一方、トランジスタ３３のソース－ゲート間電圧は変わらないので、トランジスタ３３のドレイン－ソース経路のインピーダンス（オン抵抗）は定常動作時と変わらない。また、接続点３０ａの電位は、トランジスタ３１及び３３のドレイン－ソース経路のインピーダンス（オン抵抗）で電源電位ＶＢＡＴを分圧した電位であると考えることもできる。従って、接続点３０ａの電位は、上昇する。つまり、バイアス回路３０Ａは、第１電位よりも高い電位をトランジスタ２７のゲートに出力する。
　従って、トランジスタ２７のゲートに伝搬した低電位側の電位は、バイアス回路３０Ａから出力される電位によって打ち消され、抑制される。換言すると、バイアス回路３０Ａは、トランジスタ２７のゲートに伝搬した低電位側の電位を、電源電位ＶＢＡＴに逃がすと考えることもできる。これにより、バイアス回路３０Ａは、トランジスタ２７のゲートに絶対値が大きい電位が掛かることを抑制することができる。従って、電流出力回路１Ａは、トランジスタ２７がダメージを受ける懸念を抑制することができ、信頼性を向上することができる。
　次に、トランジスタ２７のゲートに、高電位側の電位が伝搬した場合について説明する。この場合、トランジスタ３１のゲート－ソース間電圧が小さくなるので、トランジスタ３１のドレイン－ソース経路のインピーダンス（オン抵抗）が定常動作時よりも高くなる。これにより、トランジスタ３１は、電源電位ＶＢＡＴから接続点３０ａに向かう電流を減少させる。一方、トランジスタ３３のソース－ゲート間電圧は変わらないので、トランジスタ３３のドレイン－ソース経路のインピーダンス（オン抵抗）は定常動作時と変わらない。また、接続点３０ａの電位は、トランジスタ３１及び３３のドレイン－ソース経路のインピーダンス（オン抵抗）で電源電位ＶＢＡＴを分圧した電位であると考えることもできる。従って、接続点３０ａの電位は、低下する。つまり、バイアス回路３０Ａは、第１電位よりも低い電位をトランジスタ２７のゲートに出力する。
　従って、トランジスタ２７のゲートに伝搬した高電位側の電位は、バイアス回路３０Ａから出力される電位によって打ち消され、抑制される。換言すると、バイアス回路３０Ａは、トランジスタ２７のゲートに伝搬した高電位側の電位を、基準電位に逃がすと考えることもできる。これにより、バイアス回路３０Ａは、トランジスタ２７のゲートに絶対値が大きい電位が印加されることを抑制することができる。従って、電流出力回路１Ａは、トランジスタ２７がダメージを受ける懸念を抑制することができ、信頼性を向上することができる。
　なお、トランジスタ２４のゲートは、絶対値が大きい電位がトランジスタ２７のゲートで抑制される結果、絶対値が大きい電位が掛かることが抑制される。従って、バイアス回路３０Ａは、トランジスタ２４がダメージを受ける懸念を抑制することができ、信頼性を向上することができる。
　以上説明したように、バイアス回路３０Ａは、トランジスタ２７のゲートに低電位側の電位が伝搬した場合には、第１電位よりも高い電位をトランジスタ２７のゲートに出力する。また、バイアス回路３０Ａは、トランジスタ２７のゲートに高電位側の電位が伝搬した場合には、第１電位よりも低い電位をトランジスタ２７のゲートに出力する。これにより、バイアス回路３０Ａは、トランジスタ２７のゲートに絶対値が大きい電位が掛かることを抑制することができる。従って、電流出力回路１Ａは、トランジスタ２４及び２７がダメージを受ける懸念を抑制することができ、信頼性を向上することができる。
＜第３の実施の形態＞
　図５は、第３の実施の形態の電流出力回路の回路構成を示す図である。電流出力回路１Ｂの構成要素のうち、第１の実施の形態の電流出力回路１と同一の構成要素については、同一の参照符号を付して、説明を省略する。
　電流出力回路１Ｂは、電流出力回路１と比較して、バイアス回路３０に代えて、バイアス回路３０Ｂを含む。
　バイアス回路３０Ｂは、バイアス回路３０と比較して、トランジスタ３３に代えて、抵抗３４を含む。
　第３の実施の形態では、抵抗３４が、本開示の「第３素子」に対応する。
　第１の実施の形態のバイアス回路３０では、トランジスタ３１及び３２で構成されるソースフォロワ回路が、トランジスタ３３によってバイアスされていた。一方、第３の実施の形態のバイアス回路３０Ｂでは、トランジスタ３１及び３２で構成されるソースフォロワ回路が、抵抗３４によってバイアスされている。
　バイアス回路３０Ｂの動作は、バイアス回路３０と同様であるので、説明を省略する。
　バイアス回路３０Ｂは、バイアス回路３０と同様に、トランジスタ２７のゲートに低電位側の電位が伝搬した場合には、第１電位よりも高い電位をトランジスタ２７のゲートに出力する。また、バイアス回路３０Ｂは、バイアス回路３０と同様に、トランジスタ２７のゲートに高電位側の電位が伝搬した場合には、第１電位よりも低い電位をトランジスタ２７のゲートに出力する。これにより、バイアス回路３０Ｂは、バイアス回路３０と同様に、トランジスタ２７のゲートに絶対値が大きい電位が掛かることを抑制することができる。従って、電流出力回路１Ｂは、トランジスタ２４及び２７がダメージを受ける懸念を抑制することができ、信頼性を向上することができる。
　なお、上記した実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。
　１０、２０　カスコードカレントミラー回路
　１１、１２、１３、１４、１５、１６、１７、１８、２１、２２、２３、２４、２５、２６、２７、３１、３２、３３　トランジスタ
　３０　バイアス回路
　３４　抵抗
　１０１　定電流源
　１０２　負荷
　１０３　制御信号出力回路

Claims (15)

  1. 　定電流回路の定常動作時に、第１電位を、前記定電流回路の出力段のカスコード接続された２個のトランジスタの内の負荷側のトランジスタのゲートに出力し、前記負荷側のトランジスタのゲートの電位が前記第１電位よりも高くなった場合には、前記第１電位よりも低い電位を、前記負荷側のトランジスタのゲートに出力し、前記負荷側のトランジスタのゲートの電位が前記第１電位よりも低くなった場合には、前記第１電位よりも高い電位を、前記負荷側のトランジスタのゲートに出力する、
    　バイアス回路。
  2. 　請求項１に記載のバイアス回路であって、
    　電源電位と前記負荷側のトランジスタのゲートとの間に電気的に接続され、前記負荷側のトランジスタのゲートの電位が前記第１電位よりも高くなった場合には、インピーダンスが高くなり、前記負荷側のトランジスタのゲートの電位が前記第１電位よりも低くなった場合には、インピーダンスが低くなる、第１素子と、
    　基準電位と前記負荷側のトランジスタのゲートとの間に電気的に接続され、前記負荷側のトランジスタのゲートの電位が前記第１電位よりも高くなった場合には、インピーダンスが低くなり、前記負荷側のトランジスタのゲートの電位が前記第１電位よりも低くなった場合には、インピーダンスが高くなる、第２素子と、
    　を含む、
    　バイアス回路。
  3. 　請求項２に記載のバイアス回路であって、
    　前記第１素子は、
    　ドレインが電源電位に電気的に接続され、ゲートに、前記定電流回路の定常動作時に第１レベルの第１制御信号が入力され、ソースが前記負荷側のトランジスタのゲートに電気的に接続された、第１トランジスタであり、
    　前記第２素子は、
    　ドレインが基準電位に電気的に接続され、ゲートに、前記定電流回路の定常動作時に第２レベルの第２制御信号が入力され、ソースが前記負荷側のトランジスタのゲートに電気的に接続された、第２トランジスタである、
    　バイアス回路。
  4. 　請求項３に記載のバイアス回路であって、
    　前記第２トランジスタのドレインと基準電位との間に電気的に接続され、一定のインピーダンスを有する、第３素子を更に含む、
    　バイアス回路。
  5. 　請求項４に記載のバイアス回路であって、
    　前記第３素子は、
    　ドレイン－ソース経路が前記第２トランジスタのドレインと基準電位との間に電気的に接続され、ゲートに一定の第２電位が入力される、第３トランジスタである、
    　バイアス回路。
  6. 　請求項４に記載のバイアス回路であって、
    　前記第３素子は、
    　前記第２トランジスタのドレインと基準電位との間に電気的に接続された抵抗である、
    　バイアス回路。
  7. 　請求項１に記載のバイアス回路であって、
    　電源電位と前記負荷側のトランジスタのゲートとの間に電気的に接続され、前記負荷側のトランジスタのゲートの電位が前記第１電位よりも高くなった場合には、インピーダンスが高くなり、前記負荷側のトランジスタのゲートの電位が前記第１電位よりも低くなった場合には、インピーダンスが低くなる、第１素子と、
    　前記負荷側のトランジスタのゲートと基準電位との間に電気的に接続され、一定のインピーダンスを有する、第２素子と、
    　を含む、
    　バイアス回路。
  8. 　請求項７に記載のバイアス回路であって、
    　前記第１素子は、
    　ドレインが電源電位に電気的に接続され、ゲートに、前記定電流回路の定常動作時に第１レベルの第１制御信号が入力され、ソースが前記負荷側のトランジスタのゲートに電気的に接続された、第１トランジスタであり、
    　前記第２素子は、
    　ソースが基準電位に電気的に接続され、ゲートに、一定の第２電位が入力され、ドレインが前記負荷側のトランジスタのゲートに電気的に接続された、第２トランジスタである、
    　バイアス回路。
  9. 　出力段が、カスコード接続された２個のトランジスタを含む、定電流回路と、
    　前記定電流回路の定常動作時に、第１電位を、前記２個のトランジスタの内の負荷側のトランジスタのゲートに出力し、前記負荷側のトランジスタのゲートの電位が前記第１電位よりも高くなった場合には、前記第１電位よりも低い電位を、前記負荷側のトランジスタのゲートに出力し、前記負荷側のトランジスタのゲートの電位が前記第１電位よりも低くなった場合には、前記第１電位よりも高い電位を、前記負荷側のトランジスタのゲートに出力する、バイアス回路と、
    　を含む、
    　電流出力回路。
  10. 　カスコード接続された２個のトランジスタを含む定電流回路と、
    　バイアス回路と、
    　を備え、
    　前記バイアス回路は、前記カスコード接続された２個のトランジスタのうち、負荷側のトランジスタに接続される第１トランジスタと、前記負荷側のトランジスタ及び前記第１トランジスタに接続される第２トランジスタと、を含み、
    　前記第１トランジスタのドレインは電源電位に電気的に接続され、前記第１トランジスタのソースは前記負荷側のトランジスタのゲートに電気的に接続され、前記第１トランジスタのゲートには第１制御信号が入力され、
    　前記第２トランジスタのドレイン又はソースは基準電位に電気的に接続され、前記第２トランジスタのソース又はドレインは前記負荷側のトランジスタのゲートに電気的に接続され、前記第２トランジスタのゲートには第２制御信号が入力される、
    　電流出力回路。
  11. 　前記第１トランジスタはＮチャネル型トランジスタであり、
    　前記第２トランジスタはＰチャネル型トランジスタである、請求項１０に記載の電流出力回路。
  12. 　前記第１制御信号の電位は、前記第２制御信号の電位より高い、請求項１１に記載の電流出力回路。
  13. 　前記第１トランジスタ及び前記第２トランジスタはＮチャネル型トランジスタである、請求項１０に記載の電流出力回路。
  14. 　前記バイアス回路は、前記第２トランジスタのドレインと基準電位との間に電気的に接続される第３トランジスタをさらに含む、請求項１０～１２のいずれか１項に記載の電流出力回路。
  15. 　前記バイアス回路は、前記第２トランジスタのドレインと基準電位との間に電気的に接続される抵抗をさらに含む、請求項１０～１２のいずれか１項に記載の電流出力回路。
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