KR20160124672A - 전류 검출 회로 - Google Patents

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KR20160124672A
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아츠시 이가라시
나오 오츠카
마사카즈 스기우라
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에스아이아이 세미컨덕터 가부시키가이샤
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Abstract

(과제) 차동 증폭 회로의 입력 단자 사이에 큰 전위차가 발생하는 것을 억제하고, 입력 트랜지스터의 열화를 방지할 수 있는 전류 검출 회로를 제공하는 것.
(해결 수단) 차동 증폭 회로는, 벌크와 소스가 접속된 1 쌍의 PMOS 트랜지스터의 소스를 입력 단자로 하고, 1 쌍의 PMOS 트랜지스터의 게이트-소스간 전압을 제한하기 위한 클램프 회로를 구비한다.

Description

전류 검출 회로{CURRENT DETECTION CIRCUIT}
본 발명은, 부하에 흐르는 부하 전류를 검출하는 전류 검출 회로에 관한 것이다.
종래의 전류 검출 회로에 대해 설명한다.
도 4 는, 특허문헌 1 에 나타나 있는 종래의 전류 검출 회로이다. 종래의 전류 검출 회로는, 제 1 저항체 (201) 와, 제 1 저항체 (201) 와 동일한 온도 특성을 갖는 제 2 저항체 (202) 와, 차동 증폭 회로 (300) 와, PMOS 트랜지스터 (400) 와, 저항 소자 (500) 와, 부하 (600) 로 구성된다.
부하 (600) 에 흐르는 부하 전류는, 제 1 저항체 (201) 에 흐르고, 제 1 저항체 (201) 에 의해 전압 강하가 발생한다. 차동 증폭 회로 (300) 는, 제 2 저항체의 전압 강하가 제 1 저항체의 전압 강하와 동등해지도록, PMOS 트랜지스터 (400) 의 게이트를 제어한다. 이로써, 제 1 저항체 (201) 와 제 2 저항체 (202) 의 값의 비와, 부하 전류의 값에 의해 결정되는 검출 전류가 생성되고, PMOS 트랜지스터의 드레인으로부터 출력된다. 이 검출 전류는, 저항 소자 (500) 에 흐름으로써, 전압 신호로 변환되어 출력된다.
이와 같은 전류 검출 회로는, 전압 강하를 작게 억제하기 위해, 제 1 저항체 (201) 에는 저항값이 작은 것이 사용된다. 따라서, 차동 증폭 회로 (300) 는 전원 전압에 가까운 입력 전압이어도 정상적으로 동작할 수 있도록, 동상 (同相) 입력 전압이 넓은 것이 요구된다.
예를 들어, 특허문헌 2 에는, 도 5 에 나타내는, 동상 입력 전압 범위가 넓은 차동 증폭 회로를 구비한 전압 검출 회로가 개시되어 있다. 차동 증폭 회로 (300) 는, PMOS 트랜지스터 (301, 302) 와, NMOS 트랜지스터 (351, 352) 로 구성된다.
NMOS 트랜지스터 (351 및 352) 는 게이트가 공통 접속되고, 일정한 바이어스 전압 (VBIS) 이 인가됨으로써 정전류원으로서 동작한다. PMOS 트랜지스터 (301 및 302) 는, 커런트 미러 접속되고, 소스는 각각 차동 증폭 회로 (300) 의 비반전 입력 단자 및 반전 입력 단자에 접속되며, 차동 증폭 회로 (300) 의 입력부로서 동작한다. PMOS 트랜지스터 (252) 는, 기준 전압 회로로서 동작한다. PMOS 트랜지스터 (251) 는, 출력 트랜지스터이고, 전압 검출 회로는 출력 트랜지스터의 출력 전압 (VOUT) 을 검출한다.
차동 증폭 회로 (300) 는, 비반전 입력 단자와 반전 입력 단자 사이의 전위차에 따라, PMOS 트랜지스터 (301 및 302) 의 게이트-소스간 전압에 차가 발생하고, 차 전압에 따른 신호 (VDET) 를 출력 단자로부터 출력한다.
일본 공개특허공보 2007-241411호 일본 공개특허공보 2007-166444호
그러나, 종래의 전류 검출 회로에서는, 예를 들어, 차동 증폭 회로 (300) 의 입력 단자에 지락 (地絡) 등의 이상이 발생한 경우, 입력 단자 사이에 과대한 전위차가 발생할 가능성이 있다. 그러면, 차동 증폭 회로 (300) 의 입력 트랜지스터의 게이트-소스간에 과대한 전압이 인가되게 된다. PMOS 트랜지스터는, 고온 조건에 있어서 게이트-소스간에 부의 전압 (게이트 전위 － 소스 전위 ＜ 0) 이 인가되면, Ids 나 Vth 등의 특성이 변화되는 NBTI 로 불리는 현상이 발생하는 것이 알려져 있다. 이로써, 차동 증폭 회로의 입력 트랜지스터의 특성이 변화되어, 입력 오프셋 전압이 발생할 우려가 있다. 그 결과, 전류 검출 회로의 검출 전류가 변화된다는 과제가 있다.
또, 입력 트랜지스터가 게이트 내압이 낮은 소자인 경우, 소자 특성이 열화되어 입력 오프셋 전압이 발생할 우려가 있다. 그 결과, 전류 검출 회로의 검출 전류가 변화된다는 과제가 있다.
본 발명은, 상기 과제를 감안하여 이루어지고, 차동 증폭 회로의 입력 단자 사이에 큰 전위차가 발생해도, 입력 트랜지스터의 게이트-소스간에 인가되는 과대한 전압을 완화시키고, 입력 트랜지스터의 특성 변화나 열화를 방지하는 차동 증폭 회로를 구비한 전류 검출 회로를 제공한다.
종래의 과제를 해결하기 위해, 본 발명의 전류 검출 회로는, 이하와 같은 구성으로 하였다.
출력 트랜지스터를 제어하는 전압을 조정함으로써 부하 전류를 제어하고, 출력 트랜지스터와 직렬의 관계로 구비된 저항체에 관련된 전압에 기초하는 검출 전류를 생성하는 차동 증폭 회로를 구비하고, 검출 전류의 값을 감시함으로써, 부하 전류의 값을 검출하는 전류 검출 회로에 있어서, 차동 증폭 회로는, 벌크와 소스가 접속된 1 쌍의 PMOS 트랜지스터의 소스를 입력 단자로 하고, 1 쌍의 PMOS 트랜지스터의 게이트-소스간 전압을 제한하기 위한 클램프 회로를 구비하는, 전류 검출 회로.
본 발명의 전류 검출 회로에 의하면, 차동 증폭 회로의 입력 단자 사이에 과대한 전위차가 발생한 경우에 있어서도, 차동 증폭 회로의 입력 트랜지스터의 게이트-소스간에 인가되는 과대한 전압을 완화시킬 수 있다. 이로써, 차동 증폭 회로의 입력 트랜지스터의 특성 변화나 열화에 의한 입력 오프셋 전압의 발생을 방지하여, 정밀도가 양호한 전류 검출 회로를 제공할 수 있다.
도 1 은, 본 실시형태의 전류 검출 회로의 회로도이다.
도 2 는, 본 실시형태의 전류 검출 회로의 차동 증폭 회로의 일례를 나타내는 회로도이다.
도 3 은, 본 실시형태의 전류 검출 회로의 차동 증폭 회로의 다른 예를 나타내는 회로도이다.
도 4 는, 전류 검출 회로의 회로도이다.
도 5 는, 종래의 차동 증폭 회로의 회로도이다.
이하, 본 발명의 전류 검출 회로에 대해 도면을 참조하여 설명한다.
도 1 은, 본 실시형태의 전류 검출 회로의 회로도이다. 전류 검출 회로는, 접지 단자 (100) 와, 전원 단자 (110) 와, 출력 단자 (180) 와, 동일한 온도 특성을 갖는 제 1 저항체 (201) 및 제 2 저항체 (202) 와, 차동 증폭 회로 (300) 와, PMOS 트랜지스터 (400) 로 구성된다.
제 1 저항체 (201) 는, 일단이 전원 단자 (110) 에 접속되고, 타단이 차동 증폭 회로 (300) 의 제 1 입력 단자 (150) 와 출력 트랜지스터 (401) 의 소스에 접속된다. 제 2 저항체 (202) 는, 일단이 전원 단자 (110) 에 접속되고, 타단이 차동 증폭 회로 (300) 의 제 2 입력 단자 (160) 와 PMOS 트랜지스터 (400) 의 소스 및 벌크에 접속된다. 출력 트랜지스터 (401) 는, 드레인이 부하 (600) 에 접속되고, 게이트가 제어 단자 (130) 에 접속된다. PMOS 트랜지스터 (400) 는, 게이트가 차동 증폭 회로 (300) 의 출력 단자 (170) 에 접속되고, 드레인이 전류 검출 회로의 출력 단자 (180) 에 접속된다.
본 실시형태의 전류 검출 회로는, 출력 트랜지스터 (401) 를 개재하여 전원 단자 (110) 로부터 부하 (600) 에 전류를 흘리는 하이 사이드 스위치의 출력 트랜지스터 (401) 의 과전류를 검출하는 구성으로 하여 설명한다.
도 2 는, 본 실시형태의 전류 검출 회로의 차동 증폭 회로의 일례를 나타내는 회로도이다. 차동 증폭 회로 (300) 는, 제 1 입력 단자 (150) 와, 제 2 입력 단자 (160) 와, 출력 단자 (170) 와, 1 쌍의 입력 트랜지스터 (301, 302) 와, 제 1 정전류원 (361) 과, 제 2 정전류원 (362) 과, 클램프 회로 (310) 로 구성된다. 클램프 회로 (310) 는, PMOS 트랜지스터 (311, 312) 와, 저항 소자 (313) 로 구성된다.
입력 트랜지스터 (301) 는, 벌크와 소스가 제 1 입력 단자 (150) 에 접속된다. 입력 트랜지스터 (302) 는, 벌크와 소스가 제 2 입력 단자 (160) 에 접속된다. 제 1 정전류원 (361) 은, 일단이 접지 단자에 접속되고, 타단이 입력 트랜지스터 (301) 의 드레인과 출력 단자 (170) 에 접속된다. 제 2 정전류원 (362) 은, 일단이 접지 단자에 접속되고, 타단이 입력 트랜지스터 (302) 의 드레인 및 게이트에 접속된다. 클램프 회로 (310) 는, 제 1 단자가 입력 트랜지스터 (301) 의 소스에 접속되고, 제 2 단자가 입력 트랜지스터 (301) 의 게이트에 접속되며, 제 3 단자가 제 2 정전류원 (362) 의 타단에 접속된다.
PMOS 트랜지스터 (312) 는, 소스와 벌크가 제 1 단자에 접속되고, 게이트와 드레인이 PMOS 트랜지스터 (311) 의 소스와 벌크에 접속된다. PMOS 트랜지스터 (311) 는, 게이트와 드레인이 제 2 단자에 접속된다. 저항 (313) 은, 제 2 단자와 제 3 단자 사이에 접속된다.
다음으로, 도 2 의 차동 증폭 회로를 구비한 전류 검출 회로의 동작에 대해 설명한다.
출력 트랜지스터 (401) 가 온되어 있는 상태에 있어서, 부하 (600) 에 부하 전류가 흐르면 제 1 저항체 (201) 에도 동등한 전류가 흘러, 제 1 저항체 (201) 의 저항값과 부하 전류의 값에 의해 전압 강하가 발생한다. 차동 증폭 회로 (300) 는, 제 2 저항체 (202) 의 전압 강하가 제 1 저항체 (201) 의 전압 강하와 동등해지도록, PMOS 트랜지스터 (400) 의 게이트를 제어함으로써 제 2 저항체 (202) 에 흐르는 전류를 조정한다. 그 결과, 제 1 저항체의 저항값과 제 2 저항체의 저항값의 비와, 부하 전류의 전류값에 의해 정해지는 검출 전류가 PMOS 트랜지스터의 드레인을 개재하여, 출력 단자 (180) 로부터 출력된다.
이 때, 차동 증폭 회로 (300) 의 입력 트랜지스터 (301 및 302) 의 게이트-소스간의 전압은 Vth ＋ Vov 이다. 따라서, 클램프 회로 (310) 의 PMOS 트랜지스터 (311 와 312) 는 모두 오프되어 있기 때문에, 클램프 회로 (310) 는 전류 검출 동작을 방해하지 않는다.
이상과 같이, 검출한 부하 전류의 값에 따라, 출력 트랜지스터 (401) 의 게이트에 접속되는 제어 단자 (130) 의 전압을 조정하면, 부하 전류가 일정값 이상이 되지 않도록 제어할 수 있다. 또, 제어 단자 (130) 의 전압을 출력 트랜지스터 (401) 가 오프되도록 하면, 부하 전류를 멈출 수 있다.
다음으로, 차동 증폭 회로 (300) 의 제 1 입력 단자 (150) 가 지락된 경우의 동작을 설명한다.
차동 증폭 회로 (300) 의 제 2 입력 단자 (160) 에는 이상이 없이 전원 전압에 가까운 전압이라고 하면, 제 1 입력 단자 (150) 와 제 2 입력 단자 (160) 사이에 과대한 전압차가 발생한다. 이 때, 입력 트랜지스터 (302) 는 게이트와 드레인이 접속되고, 드레인 전류가 정전류원 (362) 으로 되어 있기 때문에, 게이트-소스간의 전압은 Vth ＋ Vov (게이트 전위 － 소스 전위 ＜ 0) 이다. 따라서, 입력 트랜지스터 (302) 의 게이트-소스간에는 과대한 전압이 인가되지 않는다.
한편, 입력 트랜지스터 (301) 는, 클램프 회로 (310) 를 구성하는 PMOS 트랜지스터 (311) 의 드레인-벌크간의 기생 다이오드에 의해, 게이트-소스간의 전압은 기생 다이오드의 순방향 전압 (게이트 전위 － 소스 전위 ＞ 0) 으로 제한된다. 따라서, 입력 트랜지스터 (301) 의 게이트-소스간에 과대한 전압이 인가되지 않는다. 따라서, 차동 증폭 회로 (300) 의 입력 트랜지스터의 특성 변화나 열화에 의한 입력 오프셋 전압의 발생을 방지할 수 있다.
다음으로, 차동 증폭 회로 (300) 의 제 2 입력 단자 (160) 가 지락된 경우의 동작을 설명한다.
차동 증폭 회로 (300) 의 제 1 입력 단자 (150) 에는 이상이 없이 전원 전압에 가까운 전압이라고 하면, 제 1 입력 단자 (150) 와 제 2 입력 단자 (160) 사이에 과대한 전압차가 발생한다. 이 때, 입력 트랜지스터 (302) 는 게이트와 드레인이 접속되기 때문에, 자체적인 드레인-벌크간의 기생 다이오드에 의해, 게이트-소스간의 전압은 기생 다이오드의 순방향 전압 (게이트 전위 － 소스 전위 ＞ 0) 으로 제한된다. 따라서, 입력 트랜지스터 (302) 의 게이트-소스간에는 과대한 전압이 인가되지 않는다. 한편, 클램프 회로 (310) 를 구성하는 PMOS 트랜지스터 (311 및 312) 가 온되지만, 전류를 제한하는 저항 소자 (313) 가 구비되어 있기 때문에, 입력 트랜지스터 (301) 의 게이트-소스간의 전압은 2 × (Vth ＋ Vov) (게이트 전위 － 소스 전위 ＜ 0) 으로 제한된다. 따라서, 입력 트랜지스터 (301) 의 게이트-소스간에 과대한 전압이 인가되지 않는다. 이로써, 차동 증폭 회로 (300) 의 입력 트랜지스터의 특성 변화나 열화에 의한 입력 오프셋 전압의 발생을 방지할 수 있다.
이상 설명한 바와 같이, 차동 증폭 회로 (300) 는, 제 1 입력 단자 (150) 또는 제 2 입력 단자 (160) 가 지락되었다고 해도, 입력 트랜지스터 (301 및 302) 의 게이트-소스간에 과대한 전압이 인가되는 경우가 없고, 입력 트랜지스터 (301 및 302) 의 특성 변화나 열화에 의한 입력 오프셋 전압의 발생을 방지하여, 정밀도가 양호한 전류 검출 회로를 제공할 수 있다.
또한, 클램프 회로 (310) 는, 게이트와 드레인을 접속한 2 개의 PMOS 트랜지스터와 저항 소자의 직렬 접속으로 하여 설명했지만, PMOS 트랜지스터의 직렬 접속하는 소자 수는 이것에 한정되지 않는다. PMOS 트랜지스터를 3 개 이상 직렬 접속한 구성이어도 되고, 임계값 전압이 높은 PMOS 트랜지스터 1 개여도 된다. 통상시에 전류 검출 회로의 동작을 방해하지 않고, 이상시에 입력 트랜지스터의 게이트-소스간 전압을 원하는 값 이내로 제한할 수 있는 구성이면 된다.
도 3 은, 본 실시형태의 전류 검출 회로의 차동 증폭 회로의 다른 예를 나타내는 회로도이다.
클램프 회로 (310) 는, PMOS 트랜지스터 (314 와 315) 로 구성되어 있다. PMOS 트랜지스터 (314) 는, 게이트와 소스와 벌크가 제 2 입력 단자 (160) 에 접속되고, 드레인이 제 1 입력 단자 (150) 에 접속된다. PMOS 트랜지스터 (315) 는, 게이트와 소스와 벌크가 제 1 입력 단자 (150) 에 접속되고, 드레인이 제 2 입력 단자 (160) 에 접속된다.
다음으로, 도 3 의 차동 증폭 회로를 구비한 전류 검출 회로의 동작에 대해 설명한다.
통상 상태의 동작은, 도 2 의 차동 증폭 회로를 구비한 전류 검출 회로와 동일하다. 차동 증폭 회로 (300) 의 제 1 입력 단자 (150) 의 전압과 제 2 입력 단자 (160) 의 전압은 거의 동등하게 되어 있다. 따라서, 클램프 회로 (310) 를 구성하는 PMOS 트랜지스터 (314, 315) 는 오프되어 있기 때문에, 전류 검출 동작을 방해하지 않는다.
다음으로, 차동 증폭 회로 (300) 의 제 1 입력 단자 (150) 가 지락된 경우의 동작을 설명한다.
이 때, PMOS 트랜지스터 (315) 의 벌크-드레인 사이의 기생 다이오드에 의해, 제 1 입력 단자 (150) 와 제 2 입력 단자 (160) 사이의 전압은 기생 다이오드의 순방향 전압으로 제한된다. 따라서, 입력 트랜지스터 (301 및 302) 의 게이트-소스간의 전압은, 순방향 전압보다 더욱 작은 전압이 된다. 이로써, 입력 트랜지스터의 특성 변화나 열화에 의한 입력 오프셋 전압의 발생을 방지할 수 있다.
다음으로, 차동 증폭 회로 (300) 의 제 2 입력 단자 (160) 가 지락된 경우의 동작을 설명한다.
이 때, PMOS 트랜지스터 (314) 의 벌크-드레인 사이의 기생 다이오드에 의해, 제 1 입력 단자 (150) 와 제 2 입력 단자 (160) 사이의 전압은 기생 다이오드의 순방향 전압으로 제한된다. 따라서, 입력 트랜지스터 (301 및 302) 의 게이트-소스간의 전압은, 순방향 전압보다 더욱 작은 전압이 된다. 이로써, 입력 트랜지스터의 특성 변화나 열화에 의한 입력 오프셋 전압의 발생을 방지할 수 있다.
이상 설명한 바와 같이, 차동 증폭 회로 (300) 의 제 1 입력 단자 (150) 또는 제 2 입력 단자 (160) 가 지락되었다고 해도, 입력 트랜지스터 (301 및 302) 의 게이트-소스간에 과대한 전압이 인가되는 경우가 없고, 입력 트랜지스터 (301 및 302) 의 특성 변화나 열화에 의한 입력 오프셋 전압의 발생을 방지하여, 정밀도가 양호한 전류 검출 회로를 제공할 수 있다.
또한, 제 1 저항체 (201) 와 제 2 저항체 (202) 는, 저항에 한정되지 않는다. 예를 들어, MOS 트랜지스터의 온 저항이어도 동일한 효과가 얻어진다.
100 : 접지 단자
110 : 전원 단자
201, 202 : 저항체
300 : 차동 증폭 회로
310 : 클램프 회로

Claims (3)

  1. 출력 트랜지스터를 제어하는 전압을 조정함으로써 부하 전류를 제어하고, 상기 출력 트랜지스터와 직렬의 관계로 구비된 저항체에 관련된 전압에 기초하는 검출 전류를 생성하는 차동 증폭 회로를 구비하고, 검출 전류의 값을 감시함으로써, 상기 부하 전류의 값을 검출하는 전류 검출 회로에 있어서,
    상기 차동 증폭 회로는, 벌크와 소스가 접속된 1 쌍의 PMOS 트랜지스터의 소스를 입력 단자로 하고, 상기 1 쌍의 PMOS 트랜지스터의 게이트-소스간 전압을 제한하기 위한 클램프 회로를 구비하는 것을 특징으로 하는 전류 검출 회로.
  2. 제 1 항에 있어서,
    상기 클램프 회로는, 게이트와 드레인이 접속된 적어도 1 개의 MOS 트랜지스터와 저항 소자의 직렬 회로로 구성되고,
    상기 MOS 트랜지스터의 드레인-벌크간의 기생 다이오드 및 상기 저항 소자에서 드레인 전류가 제한된 상기 MOS 트랜지스터의 게이트-소스간의 전압을 사용하여, 상기 1 쌍의 PMOS 트랜지스터의 게이트-소스간 전압을 제한하는 것을 특징으로 하는 전류 검출 회로.
  3. 제 1 항에 있어서,
    상기 클램프 회로는, 게이트와 소스와 벌크가 접속되어, 서로 다른 곳과 역방향으로 병렬 접속된 2 개의 MOS 트랜지스터로 구성되고,
    상기 2 개의 MOS 트랜지스터의 기생 다이오드를 사용하여, 상기 1 쌍의 PMOS 트랜지스터의 게이트-소스간 전압을 제한하는 것을 특징으로 하는 전류 검출 회로.
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