JP4034279B2 - 電流検出回路、負荷駆動回路、及び記憶装置 - Google Patents

Description

本発明は、ＨＤＤやＦＤＤ等の記録装置用のスピンドルモータ等の負荷に流れる電流を安定して高精度に且つ低消費電流で検出する電流検出回路、それを用いた負荷駆動回路、及び及びその負荷駆動回路により駆動されるモータを有する記憶装置に関する。

トランジスタなどによって駆動される負荷に流れる電流を検出するための電流検出回路としては、そのトランジスタや負荷に直列に電流検出抵抗を接続し、その電流検出抵抗による降下電圧によって電流を直接検出するものが、一般的に用いられている（特許文献１，２）。

また、負荷と直列に接続されたトランジスタと同じ制御電圧が印加される検出用トランジスタに定電流を流し、それら両トランジスタの出力電圧を比較して負荷電流のレベルを検出するものも知られている（特許文献３）。
特開平１１−２９９２９２号公報 特開２００３−１７４７６６号公報 特許第２５７０５２３号公報

従来の特許文献１、２の電流検出回路では、電流検出抵抗による損失が常に発生するから、電力効率の低下を招いてしまう。

また、特許文献３の電流検出回路では、電流検出抵抗による電力損失は無いが、負荷電流が所定値以上かどうかのレベル検出を行うものであるから、連続した負荷電流を検出することはできない。

そこで、本発明は、制御信号によって電流値が制御される電気回路において、電流検出に伴う電力損失を大幅に少なくし、且つ電流検出を常時行うとともに電流を安定して高精度に検出できる電流検出回路、及びその電流検出回路を用いた負荷駆動回路を提供することを目的とする。

請求項１の電流検出回路は、制御電極と出力電極とが接続された電流制御用トランジスタと、
該電流制御用トランジスタに制御された電流を流すための電流可変型の制御電流供給用電流源と、
前記電流制御用トランジスタとカレントミラー接続され、負荷に負荷電流を供給するための第１トランジスタと、
前記電流制御用トランジスタとカレントミラー接続され、前記負荷電流に比例した比例電流を供給するための電流検出用トランジスタと、
該電流検出用トランジスタの出力ノードに所定のアイドリング電流を供給するアイドリング用電流源を有して、前記第１トランジスタの出力電圧と前記電流検出用トランジスタの前記出力ノードの電圧とを等しくするように動作するととともに、前記比例電流と前記アイドリング電流とを加算した検出電流を出力するバッファ回路と、
該バッファ回路から出力される前記検出電流を変換して出力信号とする変換回路とを備えることを特徴とする。

請求項２の電流検出回路は、請求項１記載の電流検出回路において、前記バッファ回路は、前記第１トランジスタの出力電圧と前記電流検出用トランジスタの出力ノードの電圧とが入力される増幅器と、前記電流検出用トランジスタの出力ノードと前記変換回路との間に設けられ、前記増幅器の出力で制御される第３トランジスタを有することを特徴とする。

請求項３の電流検出回路は、請求項１記載の電流検出回路において、前記アイドリング用電流源へ供給されるアイドリング用電源電圧は、前記第１トランジスタ及び前記電流検出用トランジスタへ供給される第１電源電圧より高電圧または同電圧であることを特徴とする。

請求項４の電流検出回路は、請求項１乃至３のいずれかに記載の電流検出回路において、前記アイドリング用電流源に設けられたスイッチ回路と、前記出力信号を基準値と比較し、前記出力信号が前記基準値を上回ったときに比較出力を発生する比較器とを有し、前記比較出力によって前記スイッチ回路をオフにすることを特徴とする。

請求項５の電流検出回路は、請求項４記載の電流検出回路において、前記比較器は、所定幅のヒステリシス特性を有することを特徴とする。

請求項６の電流検出回路は、請求項１乃至３のいずれかに記載の電流検出回路において、前記アイドリング用電流源に設けられ、アイドリング信号によってオンされるスイッチ回路と、制御指令信号の入力に応じて前記アイドリング信号を第１所定時間だけ出力するとともに、前記制御指令信号から前記第１所定時間より短い第２所定時間の経過後に前記制御電流供給用電流源を動作させるためのスイッチ信号を出力するタイミング回路を有することを特徴とする。

請求項７の負荷駆動回路は、制御電極と出力電極とが接続された電流制御用トランジスタと、該電流制御用トランジスタに制御された電流を流すための制御電流を供給する電流可変型の制御電流供給用電流源と、前記電流制御用トランジスタとカレントミラー接続され、第１電源電圧と負荷への出力点間に設けられ負荷に負荷電流を供給するための第１トランジスタと、前記負荷への出力点と第２電源電圧点間に接続されスイッチ信号によってスイッチングされる第２トランジスタとを含む電流出力回路を、２以上の組数分有して単相あるいは多相ブリッジ回路を形成し、単相あるいは多相負荷を前記制御電流にしたがって駆動する負荷駆動回路において、
前記電流制御用トランジスタとカレントミラー接続され、前記負荷電流に比例した比例電流を供給するための電流検出用トランジスタと、
該電流検出用トランジスタの出力ノードに所定のアイドリング電流を供給するアイドリング用電流源を有して、前記第１トランジスタの出力電圧と前記電流検出用トランジスタの前記出力ノードの電圧とを等しくするように動作するととともに、前記比例電流と前記アイドリング電流とを加算した検出電流を出力するバッファ回路とを、前記第１トランジスタのそれぞれに対応して前記組数分有し、
前記組数分の各バッファ回路から出力される前記検出電流を一括して変換して出力信号とする変換回路とを備えることを特徴とする。

請求項８の負荷駆動回路は、請求項７記載の負荷駆動回路において、前記バッファ回路は、前記第１トランジスタの出力電圧と前記電流検出用トランジスタの出力ノードの電圧とが入力される増幅器と、前記電流検出用トランジスタの出力ノードと前記変換回路との間に設けられ、前記増幅器の出力で制御される第３トランジスタを有することを特徴とする。

請求項９の負荷駆動回路は、請求項７または８に記載の負荷駆動回路において、前記アイドリング用電流源に設けられたスイッチ回路と、前記出力信号を基準値と比較し、前記出力信号が前記基準値を上回ったときに比較出力を発生する比較器とを有し、前記比較出力によって前記スイッチ回路をオフにすることを特徴とする。

請求項１０の負荷駆動回路は、請求項７または８に記載の負荷駆動回路において、前記アイドリング用電流源に設けられ、アイドリング信号によってオンされるスイッチ回路と、制御指令信号の入力に応じて前記アイドリング信号を第１所定時間だけ出力するとともに、前記制御指令信号から前記第１所定時間より短い第２所定時間の経過後に前記制御電流供給用電流源を動作させるためのスイッチ信号を出力するタイミング回路を有することを特徴とする。

請求項１１の記憶装置は、請求項７乃至１０のいずれかに記載の負荷駆動回路と、該負荷駆動回路によって駆動されるモータを有することを特徴とする。

本発明によれば、制御電極と出力電極とが接続された電流制御用トランジスタに制御された電流を流す電流可変型の制御電流供給用電流源を設ける。その電流制御用トランジスタと、パワートランジスタである第１トランジスタと電流検出トランジスタとが、カレントミラー構成に接続される。第１トランジスタと電流検出トランジスタは、電源電圧及び制御電圧が共通であり、それらの出力電圧が仮想同電位となる。トランジスタがＰ型ＭＯＳである場合には、ゲート、ソースが共通接続され、ドレインが仮想同電位となる。したがって、電流検出トランジスタの小電流（Ｎ分の１）を利用して負荷電流を検出できるから、従来のような直接検出に比べて、消費電力を少なくできる。

また、制御電流供給用電流源の電流値を、変換回路の出力信号にしたがって、制御する事により、負荷電流を所定値に設定することが出来る。したがって、電流制御用トランジスタと第１トランジスタとのカレントミラー比に誤差を含んでいても負荷電流の大きさには影響を与えることはない。したがって、電流制御用トランジスタのサイズを、第１トランジスタのサイズに比してきわめて小さく（例えば、１０００：１）する事が出来る。

また、第１トランジスタの導通度を連続的に制御して負荷電流を制御するから、ブリッジ構成の負荷駆動回路においても、ＰＷＭ駆動するものとは異なり、負荷電流を連続して検出することが出来る。

また、バッファ回路は、電流検出用トランジスタの出力ノードに所定のアイドリング電流を供給するアイドリング用電流源を有して、第１トランジスタの出力電圧と電流検出用トランジスタの出力ノードの電圧とを等しくするように動作するととともに、比例電流とアイドリング電流とを加算した検出電流を出力するから、Ａ級増幅回路として動作する。これにより、制御動作の初期時においても、また負荷電流が小さい場合においても、電流検出を安定して行うことが出来る。且つ、負荷電流と検出電流とのリニアリティ（直線性）が向上するから、電流検出を高精度に行うことが出来る。

また、検出電流が所定以上になるとき（所定値あるいは所定時間後）に、アイドリング電流をオフするから、さらに消費電力を低減することが出来る。

以下、本発明の電流検出回路、それを用いた負荷駆動回路、及びその負荷駆動回路により駆動されるモータを有する記憶装置の実施例について、図を参照して説明する。

図１は、第１実施例の電流検出回路を示している。この電流検出回路で負荷を駆動するから、図１の電流検出回路を負荷駆動回路あるいは負荷駆動装置、と言うことも出来る。

図１において、第１トランジスタであるＰ型ＭＯＳトランジスタ１１は負荷５０と直列に接続されて、負荷５０に負荷電流Ｉ１を流すように第１電源電圧Ｖｃｃとグランド間に接続される。その負荷電流Ｉ１に比例した比例電流Ｉ１／Ｎを供給するための電流検出用トランジスタであるＰ型ＭＯＳトランジスタ１２が設けられている。この電流検出用トランジスタ１２は、そのチャネル幅Ｗとチャネル長Ｌで決まるサイズを、第１トランジスタ１１のサイズのＮ分の１としており、そのソース及びゲートに同じ第１電源電圧Ｖｃｃと制御電圧Ｖｓｉｇが供給される。なお、本明細書では、特に断らない場合には、電圧はグランド電圧に対する電位を表している。

電流制御用トランジスタであるＰ型ＭＯＳトランジスタ１０は、その制御電極であるゲートと出力電極であるドレインとが接続され、電流可変型の制御電流供給用電流源１７と直列に、第１電源電圧Ｖｃｃとグランド間に接続される。

電流制御用トランジスタ１０のゲートが、第１トランジスタ１１及び電流検出用トランジスタ１２のゲートに接続され、カレントミラー構成とされている。電流制御用トランジスタ１０のゲート電圧が制御電圧Ｖｓｉｇとなる。即ち、電流制御用トランジスタ１０、第１トランジスタ１１及び電流検出用トランジスタ１２はカレントミラー回路に構成されているから、電流制御用トランジスタ１０に流れる制御電流Ｉ０に比例した負荷電流Ｉ１及び比例電流Ｉ１／Ｎが、第１トランジスタ１１及び電流検出用トランジスタ１２に流れる。ここで、電流制御用トランジスタ１０のチャネル幅Ｗとチャネル長Ｌで決まるサイズαは、第１トランジスタ１１のサイズＮに対して著しく小さい値、例えば１０００分の１に設定されている。

電流源１７は、基準電圧Ｖｒｅｆ１と検出電圧（出力信号）Ｖｄｅｔとの２入力の差を増幅する誤差増幅器１８の誤差出力が供給され、その誤差出力に応じて、その電流、即ち制御電流Ｉ０の大きさが制御される。

誤差増幅器１８は、スイッチ信号Ｓ１が供給されるときに動作をして、２入力の差に応じた誤差出力を発生する。また、スイッチ信号Ｓ１が供給されないときには、その誤差出力を発生しないから、電流源１７の制御電流Ｉ０はオフされる。なお、スイッチ信号Ｓ１を電流源１７に供給して、電流源１７をスイッチ信号Ｓ１によって直接に動作或いは不動作を制御するようにしても良い。

電流検出用トランジスタ１２のサイズを、第１トランジスタ１１のサイズのＮ分の１としているから、電流検出用トランジスタ１２には負荷電流Ｉ１のＮ分の１の比例電流Ｉ１／Ｎが流れようとする。しかし、その電流検出用トランジスタ１２のドレイン電圧が第１トランジスタ１１のドレイン電圧（出力電圧）と等しくならない場合が多いから、その場合には正確な比例電流Ｉ１／Ｎを得ることは出来ない。

本発明では、電流検出用トランジスタ１２のドレイン電圧を第１トランジスタ１１のドレイン電圧と等しくし、安定して且つ高精度に電流検出を行えるように、特有のバッファ回路１００を設けている。

このバッファ回路１００は、第１トランジスタ１１の出力ノードＡ１の電圧（ドレイン電圧）と電流検出用トランジスタ１２の出力ノードＢ１の電圧（ドレイン電圧）とが入力される増幅器１３（例えば、オペアンプでよい）と、このオペアンプ１３の出力を第３トランジスタであるＮ型ＭＯＳトランジスタ１４への制御信号とする。このＭＯＳトランジスタ１４は、電流検出用トランジスタ１２の出力ノードＢ１と検出抵抗６１との間に接続されている。なお、コンデンサ１６は発振防止を目的として設けられている。

さらに、バッファ回路１００は、アイドリング用電源電圧Ｖｉｄと出力ノードＢ１との間に、アイドリング用電流源１５が接続されており、その出力ノードＢ１に所定のアイドリング電流Ｉｉｄ１を供給する。電流源１５は定電流源であり、アイドリング電流Ｉｉｄ１は定電流であることがよい。アイドリング用電源電圧Ｖｉｄは、電流源１５の動作を確実にするために第１電源電圧Ｖｃｃよりも高い電圧であることが望ましい。即ち、Ｖｉｄ１＞Ｖｃｃ。なお、アイドリング用電源電圧Ｖｉｄとして、第１電源電圧Ｖｃｃを用いることも可能である。

バッファ回路１００からは、電流検出用トランジスタ１２からの比例電流Ｉ１／Ｎと電流源１５からのアイドリング電流Ｉｉｄ１とが合わさった検出電流Ｉ１２が出力される。

この検出電流Ｉ１２が検出抵抗６１に流れて、その抵抗値Ｒｓと検出電流Ｉ１２の積に応じた検出電圧Ｖｄｅｔを出力する。検出抵抗６１は変換回路として機能しており、検出電圧Ｖｄｅｔは図示しない制御回路へ供給される。

この図１の電流検出回路の動作を説明する。制御回路（図示を省略している。以下同じ）からスイッチ信号Ｓ１が供給されるまでは、誤差増幅器１８は誤差出力を発生せず、電流源１７はオフして制御電流Ｉ０は零である。したがって、電流制御用トランジスタ１０、第１トランジスタ１１、電流検出用トランジスタ１２はオフしており、負荷電流Ｉ１及び比例電流Ｉ１／Ｎも零である。

このとき、出力ノードＡ１はハイインピーダンス（Ｈｉ−Ｚ）もしくは低電圧（Ｌｏｗ；例えば零電圧）になっている。したがって、出力ノードＡ１の電圧は、第１電源電圧Ｖｃｃやアイドリング用電源電圧Ｖｉｄより低くなっている。一方、出力ノードＢ１の電圧はアイドリング用電源電圧Ｖｉｄにより決まる。

バッファ回路１００は、その２入力である出力ノードＡ１の電圧と出力ノードＢ１の電圧とを等しくするように動作するから、ＭＯＳトランジスタ１４は出力ノードＢ１の電圧を下げようとして、オンする。ＭＯＳトランジスタ１４のオンにより、アイドリング電流Ｉｉｄ１が検出電流Ｉ１２として検出抵抗６１に流れる。スイッチ信号Ｓ１が供給される前にアイドリング電流Ｉｉｄ１が流れるから、バッファ回路１００は、スイッチ信号Ｓ１が供給される時点からＡ級増幅回路として動作することになる。このアイドリング電流Ｉｉｄ１は、検出電圧Ｖｄｅｔのオフセット分電圧Ｒｓ×Ｉｉｄ１を発生する。

スイッチ信号Ｓ１が誤差増幅器１８に供給されると、誤差増幅器１８は基準電圧Ｖｒｅｆ１と検出電圧Ｖｄｅｔに応じた誤差出力を発生する。電流源１７は、この誤差出力に応じた制御電流Ｉ０を電流制御用トランジスタ１０に流す。この制御電流Ｉ０によって、電流制御用トランジスタ１０のゲートに制御電圧Ｖｓｉｇが発生し、この制御電圧Ｖｓｉｇが第１トランジスタ１１及び電流検出用トランジスタ１２のゲートに印加されて、電流制御用トランジスタ１０、第１トランジスタ１１、電流検出用トランジスタ１２はカレントミラー動作をする。

第１トランジスタ１１には、電流制御用トランジスタ１０とのカレントミラー比に応じた負荷電流Ｉ１が負荷５０に流れる。第１トランジスタ１１のドレインにはその導通度と負荷電流Ｉ１とに応じた電圧、即ち出力ノードＡ１の電圧が発生する。このとき、電流検出用トランジスタ１２のドレインの電圧、即ち出力ノードＢ１の電圧は、出力ノードＡ１の電圧と等しくなるようにバッファ回路１００により制御される。電流検出用トランジスタ１２の電圧降下は、比例電流Ｉ１／Ｎと電流検出用トランジスタ１２の導通度により決まる。したがって、第１トランジスタ１１と電流検出用トランジスタ１２は、ソース電圧、ゲート電圧及びドレイン電圧の全てが等しくなるので、電流検出用トランジスタ１２に流れる比例電流Ｉ１／Ｎは所期の値になる。

この第１トランジスタ１１と電流検出用トランジスタ１２が動作を開始した初期の段階や、その負荷電流Ｉ１、比例電流Ｉ１／Ｎが小さいときには、仮にアイドリング電流Ｉｉｄ１がない場合には安定して動作できない、或いは比例電流Ｉ１／Ｎが負荷電流Ｉ１に正確に比例しない、等の問題が発生する。

しかし、本発明では、第１トランジスタ１１と電流検出用トランジスタ１２が動作開始するに先立って、アイドリング電流Ｉｉｄ１を流しているから、バッファ回路１００はＡ級増幅回路として動作する。したがって、第１トランジスタ１１と電流検出用トランジスタ１２が動作開始する初期の段階や、その負荷電流Ｉ１、比例電流Ｉ１／Ｎが小さいときにも安定して動作し、且つ負荷電流と検出電流とのリニアリティ（直線性）が向上するから、電流検出を高精度に出来る。

また、検出電流Ｉ１２に基づく検出電圧Ｖｄｅｔを帰還し、検出電圧Ｖｄｅｔが所定値（＝基準電圧Ｖｒｅｆ１）になるように制御する。したがって、第１トランジスタ１１と電流検出用トランジスタ１２との間のカレントミラー比が所定精度に保たれていれば、電流制御用トランジスタ１０と第１トランジスタ１１（及び電流検出用トランジスタ１２）との間のカレントミラー比の精度は多少悪くても、回路動作や電流検出に支障は無い。これにより、電流制御用トランジスタ１０のサイズを第１トランジスタ１１に比して極めて小さく（例えば、１０００分の１程度）できるし、同様に電流源１７の電流容量も極めて小さいものとすることができる。

また、図１では、検出電圧Ｖｄｅｔを帰還して所定値に一致させるようにフィードバック制御を行っているが、これに限ることなく、制御電圧Ｖｓｉｇを所定値に設定するフィードフォワード制御とすることができる。このフィードフォワード制御とする場合には例えば、図１において、誤差増幅器１８を削除して電流源１７に所定の指令信号を供給するようにしてもよいし、また、電流制御用トランジスタ１０、電流源１７、誤差増幅器１８を削除して所定の制御電圧Ｖｓｉｇを第１トランジスタ１１、電流検出用トランジスタ１２のゲートに印加するようにしてもよい。なお、この点は、他の実施例でも同様である。

なお、電流制御用トランジスタ１０、第１トランジスタ１１、電流検出用トランジスタ１２は、Ｐ型ＭＯＳトランジスタに代えて、Ｎ型ＭＯＳトランジスタでもよいし、ＰＮＰやＮＰＮ型バイポーラトランジスタでも良い。また、Ｎ型ＭＯＳトランジスタ１４は、Ｐ型ＭＯＳトランジスタの他、ＰＮＰやＮＰＮ型バイポーラトランジスタを用いてもよい。

図２は、本発明の第２実施例に係る電流検出回路を示している。図３及び図４は、図２の動作を説明するための特性図である。この図２の電流検出回路においては、アイドリング電流Ｉｉｄ１の供給を検出電流の大きさに応じて停止するようにしている。

図２において、図１と異なる点は、アイドリング用電源電圧Ｖｉｄと出力ノードＢ１との間に電流源１５と共にスイッチ回路６４を設けている点、及び検出電圧Ｖｄｅｔを基準電圧Ｖｒｅｆ２と比較し、検出電圧Ｖｄｅｔが基準電圧Ｖｒｅｆ２を上回ったときにスイッチ回路６４をオフする比較出力を発生する比較器６２を設けている点である。なお、電流源１５が、比較器６２の比較出力でオン、オフできる場合、例えば電流源１５がカレントミラー構成である場合には、比較器６２の比較出力で電流源１５をオン、オフしてもよい。この場合には、スイッチ回路６４を削除することができる。

この第２実施例の動作を、図２〜図４を参照して説明する。スイッチ信号Ｓ１が供給される以前から、スイッチ回路６４はオンしている。スイッチ信号Ｓ１が供給されると、図１の場合と同様に、電流制御用トランジスタ１０、第１トランジスタ１１、電流検出用トランジスタ１２が制御され、電流検出用トランジスタ１２からの比例電流Ｉ１／Ｎと電流源１５からのアイドリング電流Ｉｉｄ１とが合わさった検出電流Ｉ１２が出力される。

比較器６２は、検出電流Ｉ１２により発生する検出電圧Ｖｄｅｔを基準電圧Ｖｒｅｆ２と比較する。この検出電圧Ｖｄｅｔは、負荷電流Ｉ１が零の時にアイドリング電流Ｉｉｄ１に相当するオフセット電圧が発生している。負荷電流Ｉ１が増加するに連れて検出電圧Ｖｄｅｔも大きくなる。検出電圧Ｖｄｅｔが基準電圧Ｖｒｅｆ２を超えると、比較器６２の比較出力は反転し、スイッチ回路６４をオフする。この基準電圧Ｖｒｅｆ２は、アイドリング電流Ｉｉｄ１が無くても比例電流Ｉ１／ＮだけでＡ級増幅動作が可能な電圧値に設定されることがよい。

スイッチ回路６４がオフされることによりアイドリング電流Ｉｉｄ１はなくなるから、検出電圧Ｖｄｅｔの大きさはアイドリング電流Ｉｉｄ１の分だけ小さくなる。比較器６２には、所定幅（Ｉｉｄ１の分より大きい）のヒステリシスを設けているから、その出力がハンチングする事はない。

なお、制御回路に供給される検出電圧Ｖｄｅｔにアイドリング電流Ｉｉｄ１が含まれているかどうか、即ちオフセット分が上乗せされているかどうかを制御回路で判定できるように、比較器６２の比較出力を制御回路に供給する。

スイッチ回路６４がオフされる段階での比例電流Ｉ１／Ｎは、アイドリング電流Ｉｉｄ１がオフされてもそのＡ級増幅動作に支障がない大きさになっているから、正確な検出電流を得る上で問題はない。また、このアイドリング電流Ｉｉｄ１をオフする事により、その分の消費電力を少なくすることが出来る。

図５は、本発明の第３実施例に係る電流検出回路を示している。図６は、図５の動作を説明するためのタイミング図である。この図５の電流検出回路においては、アイドリング電流Ｉｉｄ１を、負荷が駆動される最初の所定期間だけ供給するようにし、その時間経過後は供給を停止するようにしている。

図５において、図１と異なる点は、アイドリング用電源電圧Ｖｉｄと出力ノードＢ１との間に電流源１５と共にスイッチ回路６４を設けている点、及び動作指令信号Ｓ０受けてアイドリング信号Ｓｉｄ及びスイッチ信号Ｓ１を発生するタイミング回路６３を設けている点である。なお、電流源１５が、アイドリング信号Ｓｉｄでオン、オフできる場合、例えば電流源１５がカレントミラー構成である場合には、アイドリング信号Ｓｉｄで電流源１５をオン、オフしてもよい。この場合には、スイッチ回路６４を削除することができる。

この第３実施例の動作を、図５、図６を参照して説明する。動作指令信号Ｓ０がタイミング回路６３に供給されるまでは、スイッチ信号Ｓ１及びアイドリング信号Ｓｉｄ出力されていないから、電流制御用トランジスタ１０、第１トランジスタ１１、電流検出用トランジスタ１２、スイッチ回路６４は全てオフしている。

動作指令信号Ｓ０がタイミング回路６３に供給されると、タイミング回路６３はアイドリング信号Ｓｉｄを直ちに発生させてスイッチ回路６４をオンし、アイドリング電流Ｉｉｄ１が流される。この状態は、図１でスイッチ信号Ｓ１が供給される前と同じである。

タイミング回路６３は動作指令信号Ｓ０が供給されると同時に、その時点ｔ１からの経過時間を、例えばカウンタにより計測を開始する。時点ｔ１から期間Ｔ２だけ計測した時点ｔ２で、スイッチ信号Ｓ１（Ｌレベル）を発生させて、誤差増幅器１８を動作状態にする。これにより図１の場合と同様に、電流検出用トランジスタ１２からの比例電流Ｉ１／Ｎと電流源１５からのアイドリング電流Ｉｉｄ１とが合わさった検出電流Ｉ１２が出力される。

タイミング回路６３は、引き続いて経過時間を計測し、時点ｔ１から期間Ｔ１（Ｔ１＞Ｔ２）経過した時点ｔ３でアイドリング信号Ｓｉｄの供給を停止し、スイッチ回路６４をオフする。なお、時点ｔ４で、動作指令信号Ｓ０の供給が停止されると、スイッチ信号Ｓ１もなくなり（Ｈレベル）、電流検出回路の動作が停止する。この期間Ｔ１は、アイドリング電流Ｉｉｄ１が無くても、比例電流Ｉ１／Ｎの大きさが、バッファ回路１００をＡ級増幅動作させることが可能な電流値になる時間に設定されることがよい。

なお、制御回路に供給される検出電圧Ｖｄｅｔにアイドリング電流Ｉｉｄ１が含まれているかどうか、即ちオフセット分が上乗せされているかどうかを制御回路で判定できるように、アイドリング信号Ｓｉｄを制御回路に供給する。

スイッチ回路６４がオフされることによりアイドリング電流Ｉｉｄ１はなくなるから、検出電圧Ｖｄｅｔの大きさはアイドリング電流Ｉｉｄ１の分だけ小さくなる。しかし、スイッチ回路６４がオフされるＴ１時間後の段階での比例電流Ｉ１／Ｎは、アイドリング電流Ｉｉｄ１がオフされてもそのＡ級増幅動作に支障がない大きさになっているから、正確な検出電流を得る上で問題はない。また、図３と同様に、このアイドリング電流Ｉｉｄ１をオフする事により、その分の消費電力を少なくすることが出来る。

図７は、本発明の第４実施例に係る、ＨＤＤやＦＤＤのスピンドルモータ等の負荷を駆動する負荷駆動回路を示している。

この図７の負荷駆動回路は、３相スピンドルモータ５０を駆動する３相ブリッジ回路の例であり、Ｕ相用駆動回路１Ｕ、Ｖ相用駆動回路１Ｖ及びＷ相用駆動回路１Ｗを有している。

Ｕ相用駆動回路１Ｕについて見ると、第１実施例の図１と比較して、制御電流供給用電流源１７にＵ相用制御信号Ｓ１ｕが供給され、これに応じて第１トランジスタ１１、電流検出用トランジスタ１２のゲートに制御電圧Ｖｓｉｇｕが供給されること、出力ノードＡ１とグランド間に第２トランジスタ１９が接続されること、この第２トランジスタ１９のゲートにＵ相用スイッチ信号Ｓ２ｕが供給されること、出力ノードＡ１が３相スピンドルモータ５０のＵ相コイル端子Ｕに接続されること、等の点で異なっている。その他の点は、図１のものと同様である。

Ｖ相用駆動回路１Ｖ及びＷ相用駆動回路１Ｗについても、図７ではそれぞれ一部のみ示しているが、符号が対応して異なるだけで、Ｕ相用駆動回路１Ｕと同様である。即ち、第１実施例の図１と比較して、制御電流供給用電流源２７、３７にＶ相用制御信号Ｓ１ｖ、Ｗ相用制御信号Ｓ１ｗが供給され、これに応じて第１トランジスタ２１、３１のゲートに制御電圧Ｖｓｉｇｖ、Ｖｓｉｇｗが供給されること、出力ノードＡ２、Ａ３とグランド間に第２トランジスタ２９、３９が接続されること、この第２トランジスタ２９、３９のゲートにＶ相用スイッチ信号Ｓ２ｖ、Ｗ相用スイッチ信号Ｓ２ｗが供給されること、出力ノードＡ２、Ａ３が３相スピンドルモータ５０のＶ相コイル端子Ｖ、Ｗ相コイル端子Ｗに接続されること、等の点で異なっている。

そして、各相用駆動回路１Ｕ、１Ｖ、１Ｗから得られる各検出電流Ｉ１２、・・・を統合して、検出抵抗６１に供給している。

誤差増幅器７１は、入力される速度やトルク或いは電流を指令する指令値Ｖｔａｒｇｅｔと検出電圧Ｖｄｅｔとを比較し、その２入力の誤差信号を出力し、ゲート制御・ロジック回路７２に供給する。誤差増幅器７１は、スイッチ信号Ｓ１が供給されているときに動作する。なお、スイッチ信号Ｓ１は、ゲート制御・ロジック回路７２に供給するようにしても良い。

誤差増幅器７１にスイッチ信号Ｓ１が供給されると、ゲート制御・ロジック回路７２は、三相駆動用のロジックにしたがって、各相用の制御信号Ｓ１ｕ、Ｓ１ｖ、Ｓ１ｗ及び各相用のスイッチ信号Ｓ２ｕ、Ｓ２ｖ、Ｓ２ｗを発生する。その各相用の制御信号Ｓ１ｕ、Ｓ１ｖ、Ｓ１ｗ及び各相用のスイッチ信号Ｓ２ｕ、Ｓ２ｖ、Ｓ２ｗは、制御電流供給用電流源１７、２７、３７及び第２トランジスタ１９、２９、３９のゲートに供給される。三相駆動用のロジックは、例えば、３相モータ５０のＵ相端子、Ｖ相端子、Ｗ相端子に、Ｕ→Ｖ、Ｕ→Ｗ、Ｖ→Ｗ、Ｖ→Ｕ、Ｗ→Ｕ、Ｗ→Ｖ、Ｕ→Ｖ・・・の順序で給電するように、第１トランジスタ１１、２１、３１の導通度が制御されるとともに、第２トランジスタ１９、２９、３９がスイッチングされる。このゲート制御・ロジック回路７２は図示していない制御回路に他の制御部とともに含ませても良い。

この図７は、三相ブリッジ回路の例であるから、各相用駆動回路は３つである。本発明を、単相ブリッジ回路に適用する場合には、各相用駆動回路は２つである。さらに、３相以上の多相の場合にも同様に適用可能である。

このように、各相用駆動回路を複数有して単相あるいは多相ブリッジ回路を形成し、単相あるいは多相負荷をリニア駆動する負荷駆動回路において、制御電圧Ｖｓｉｇによってリニアに制御される各第１トランジスタ１１、２１、３１に対して、それを含むように図１におけると同様の電流検出回路を設けたものが、図７の負荷駆動回路である。

なお、図７の第４実施例では、各相用駆動回路１Ｕ、１Ｖ、１Ｗのアイドリング電流Ｉｉｄ１等は、同じ電流値であることが望ましい。

図７の負荷駆動回路で、記憶装置の例えばスピンドルモータを速度制御する場合には、指令値Ｖｔａｒｇｅｔはトルク指令値である。このトルク指令値Ｖｔａｒｇｅｔは、スピンドルモータへの速度設定値とその速度実際値との差によって形成される。

このスピンドルモータを速度制御するに際しては、検出電流の変化、即ち検出電圧Ｖｄｅｔの変化が連続していることが安定な速度制御を行うために望ましい。したがって、一旦、スピンドルモータの速度制御を開始した後は、アイドリング電流Ｉｉｄ１・・・を、切ることなく、継続して流し続けることがよい。アイドリング電流Ｉｉｄ１・・・を流し続けても、それ自体は一定値であるから負荷電流Ｉ１には影響を与えることはない。

このようにアイドリング電流を遮断することなく流し続けることで、モータの速度制御の安定度を高く維持することができる。

また、スピンドルモータを停止している場合にもアイドリング電流Ｉｉｄ１・・・が流されることで、検出電圧Ｖｄｅｔは一定のオフセット電圧を発生しており、一方、トルク指令値は零である。この場合、トルク指令値Ｖｔａｒｇｅｔは、検出電圧Ｖｄｅｔよりそのオフセット電圧分だけ低いから、停止時のモータの駆動力（トルク）を確実に無くすことができる。

このアイドリング電流Ｉｉｄ１・・・に基づくオフセット電圧を持たせていない状態では、ノイズなどの影響によってトルク指令値Ｖｔａｒｇｅｔ等が影響を受けてモータにトルクが発生する可能性がある。しかし、アイドリング電流を遮断することなく流し続けることでオフセット電圧が与えられるから、例えノイズ環境下でもモータが誤って回る誤作動を防止できる。この誤作動については、速度制御に限らず、他の制御（例えば、電流制御）の場合にも同様である。

この図７の負荷駆動回路においても、図２の第２実施例のような、スイッチ回路６４と比較器６２を用いたアイドリング電流のオフ制御回路を付加することや、図５の第３実施例のような、スイッチ回路６４やタイミング回路６３を用いたアイドリング電流のタイミング制御回路を付加することができる。これらの場合には、各相用駆動回路に設けられたスイッチ回路６４を、比較器６２からの比較出力で同時にオン或いはオフさせたり（図２のような場合）、タイミング回路６３からのアイドリング信号Ｓｉｄで同時にオン或いはオフさせたり（図５のような場合）することが良い。

このように、図２や図５のように検出電圧Ｖｄｅｔや経過時間に応じてアイドリング電流をオフ制御することは、例えばステッピングモータを電流制御で駆動する等の負荷電流Ｉ１の検出を高い精度で行うことが必要な場合に、好適である。なお、この電流制御でモータを駆動するときには、指令値Ｖｔａｒｇｅｔは電流指令値となる。

第１実施例の電流検出回路の構成を示す図 第２実施例の電流検出回路の構成を示す図 図２の動作を説明するための特性図 図２の動作を説明するための他の特性図 第３実施例の電流検出回路の構成を示す図 図５の動作を説明するためのタイミング図 第４実施例の負荷駆動回路の構成を示す図

符号の説明

Ｖｃｃ 第１電源電圧
Ｖｉｄ アイドリング用電源電圧
１０ 電流制御用トランジスタ
１１ 第１トランジスタ（Ｐ型ＭＯＳトランジスタ）
１２ 電流検出用トランジスタ（Ｐ型ＭＯＳトランジスタ）
１３ オペアンプ
１４ Ｎ型ＭＯＳトランジスタ
１５ アイドリング用電流源
１６ コンデンサ
１７ 制御電流供給用電流源
１８ 誤差増幅器
１９ 第２トランジスタ
５０ 負荷
６１ 検出抵抗
６２ 比較器
６３ タイミング回路
６４ スイッチ回路
７１ 誤差増幅器
７２ ゲート制御・ロジック回路７２
１００ バッファ回路
Ｓ０ 動作指令信号
Ｓ１ スイッチ信号
Ｓｉｄ アイドリング信号
Ｉ０ 制御電流
Ｉ１ 負荷電流
Ｉ１／Ｎ 比例電流
Ｉｉｄ１ アイドリング電流
Ｉ１２ 検出電流
Ｖｓｉｇ 制御電圧
Ｖｄｅｔ 検出電圧
Ｖｔａｒｇｅｔ 指令値
Ｖｒｅｆ１、Ｖｒｅｆ２ 基準電圧
Ａ１ 出力ノード
Ｂ１ 出力ノード

Claims (11)

1. 制御電極と出力電極とが接続された電流制御用トランジスタと、
   該電流制御用トランジスタに制御された電流を流すための電流可変型の制御電流供給用電流源と、
   前記電流制御用トランジスタとカレントミラー接続され、負荷に負荷電流を供給するための第１トランジスタと、
   前記電流制御用トランジスタとカレントミラー接続され、前記負荷電流に比例した比例電流を供給するための電流検出用トランジスタと、
   該電流検出用トランジスタの出力ノードに所定のアイドリング電流を供給するアイドリング用電流源を有して、前記第１トランジスタの出力電圧と前記電流検出用トランジスタの前記出力ノードの電圧とを等しくするように動作するととともに、前記比例電流と前記アイドリング電流とを加算した検出電流を出力するバッファ回路と、
   該バッファ回路から出力される前記検出電流を変換して出力信号とする変換回路とを備えることを特徴とする、電流検出回路。
2. 前記バッファ回路は、前記第１トランジスタの出力電圧と前記電流検出用トランジスタの出力ノードの電圧とが入力される増幅器と、前記電流検出用トランジスタの出力ノードと前記変換回路との間に設けられ、前記増幅器の出力で制御される第３トランジスタを有することを特徴とする、請求項１記載の電流検出回路。
3. 前記アイドリング用電流源へ供給されるアイドリング用電源電圧は、前記第１トランジスタ及び前記電流検出用トランジスタへ供給される第１電源電圧より高電圧または同電圧であることを特徴とする、請求項１記載の電流検出回路。
4. 前記アイドリング用電流源に設けられたスイッチ回路と、前記出力信号を基準値と比較し、前記出力信号が前記基準値を上回ったときに比較出力を発生する比較器とを有し、前記比較出力によって前記スイッチ回路をオフにすることを特徴とする、請求項１乃至３のいずれかに記載の電流検出回路。
5. 前記比較器は、所定幅のヒステリシス特性を有することを特徴とする、請求項４記載の電流検出回路。
6. 前記アイドリング用電流源に設けられ、アイドリング信号によってオンされるスイッチ回路と、制御指令信号の入力に応じて前記アイドリング信号を第１所定時間だけ出力するとともに、前記制御指令信号から前記第１所定時間より短い第２所定時間の経過後に前記制御電流供給用電流源を動作させるためのスイッチ信号を出力するタイミング回路を有することを特徴とする、請求項１乃至３のいずれかに記載の電流検出回路。
7. 制御電極と出力電極とが接続された電流制御用トランジスタと、該電流制御用トランジスタに制御された電流を流すための制御電流を供給する電流可変型の制御電流供給用電流源と、前記電流制御用トランジスタとカレントミラー接続され、第１電源電圧と負荷への出力点間に設けられ負荷に負荷電流を供給するための第１トランジスタと、前記負荷への出力点と第２電源電圧点間に接続されスイッチ信号によってスイッチングされる第２トランジスタとを含む電流出力回路を、２以上の組数分有して単相あるいは多相ブリッジ回路を形成し、単相あるいは多相負荷を前記制御電流にしたがって駆動する負荷駆動回路において、
   前記電流制御用トランジスタとカレントミラー接続され、前記負荷電流に比例した比例電流を供給するための電流検出用トランジスタと、
   該電流検出用トランジスタの出力ノードに所定のアイドリング電流を供給するアイドリング用電流源を有して、前記第１トランジスタの出力電圧と前記電流検出用トランジスタの前記出力ノードの電圧とを等しくするように動作するととともに、前記比例電流と前記アイドリング電流とを加算した検出電流を出力するバッファ回路とを、前記第１トランジスタのそれぞれに対応して前記組数分有し、
   前記組数分の各バッファ回路から出力される前記検出電流を一括して変換して出力信号とする変換回路とを備えることを特徴とする、負荷駆動回路。
8. 前記バッファ回路は、前記第１トランジスタの出力電圧と前記電流検出用トランジスタの出力ノードの電圧とが入力される増幅器と、前記電流検出用トランジスタの出力ノードと前記変換回路との間に設けられ、前記増幅器の出力で制御される第３トランジスタを有することを特徴とする、請求項７記載の負荷駆動回路。
9. 前記アイドリング用電流源に設けられたスイッチ回路と、前記出力信号を基準値と比較し、前記出力信号が前記基準値を上回ったときに比較出力を発生する比較器とを有し、前記比較出力によって前記スイッチ回路をオフにすることを特徴とする、請求項７または８に記載の負荷駆動回路。
10. 前記アイドリング用電流源に設けられ、アイドリング信号によってオンされるスイッチ回路と、制御指令信号の入力に応じて前記アイドリング信号を第１所定時間だけ出力するとともに、前記制御指令信号から前記第１所定時間より短い第２所定時間の経過後に前記制御電流供給用電流源を動作させるためのスイッチ信号を出力するタイミング回路を有することを特徴とする、請求項７または８に記載の負荷駆動回路。
11. 請求項７乃至１０のいずれかに記載の負荷駆動回路と、該負荷駆動回路によって駆動されるモータを有することを特徴とする、記憶装置。

Images