JP2005201665A - 電圧検出回路 - Google Patents
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Abstract
【課題】負電源を使用することなく負の電圧の検出を行う電圧検出回路を提供する。
【解決手段】定電流回路と、前記定電流回路を電流源として第1電圧と第2電圧の比較結果を出力する差動回路と、前記差動回路の比較結果に応じて、一方の論理電圧または他方の論理電圧を出力する出力回路と、を備えた電圧検出回路において、正の基準電圧VREFと入力電圧VINの差電圧を分圧して前記第1電圧を設定する第1抵抗群と、前記基準電圧VREFと固定電圧VSの差電圧を分圧して前記第2電圧を設定する第2抵抗群と、を備え、前記第1抵抗群と前記第2抵抗群の抵抗値は、前記入力電圧VINが特定の負電圧であるときの前記第1電圧と前記第2電圧を同一電圧値とする値である。
【選択図】 図1
【解決手段】定電流回路と、前記定電流回路を電流源として第1電圧と第2電圧の比較結果を出力する差動回路と、前記差動回路の比較結果に応じて、一方の論理電圧または他方の論理電圧を出力する出力回路と、を備えた電圧検出回路において、正の基準電圧VREFと入力電圧VINの差電圧を分圧して前記第1電圧を設定する第1抵抗群と、前記基準電圧VREFと固定電圧VSの差電圧を分圧して前記第2電圧を設定する第2抵抗群と、を備え、前記第1抵抗群と前記第2抵抗群の抵抗値は、前記入力電圧VINが特定の負電圧であるときの前記第1電圧と前記第2電圧を同一電圧値とする値である。
【選択図】 図1
Description
本発明は電圧検出回路に関する。
集積回路等において所定の電圧レベルを検出する電圧検出回路を備え、またその電圧検出回路を構成する要素としてコンパレータ回路が使用されるものがある(例えば特許文献1参照)。例えば、コンパレータ回路の非反転入力端子(+)にはモニターとなるべき所定の電圧が印加され、反転入力端子(−)には入力電圧との比較の対象となる基準電圧が印加される。コンパレータ回路は、所定の電圧と基準電圧との大小の比較に基づいて“HIGH”に応じた論理電圧あるいは“LOW”に応じた論理電圧を出力する。
特開2000−356655号公報
従来のコンパレータ回路を用いた電圧検出回路では、基準電圧が正の電圧である場合、特定の負の電圧(例えば−0.1V以下)の検出を行うことができなかった。このような場合、負の基準電圧を設定する負電源を使用することが必要であった。
その結果、回路規模が大きく、複雑になるという問題があった。
例えば、コンパレータ回路を用いた電圧検出回路を例えばHブリッジや3相ブラシレスなどのモータ駆動装置に適用し、キックバックによって発生する特定の負の電圧(例えば−0.1V)の検出を行う場合、正の基準電圧では検出することができず、負電源によって負の基準電圧を設定することが必要であるから、モータ駆動装置の規模が大きく、さらに複雑になるという問題があった。
また、上記の電圧検出回路を集積化した場合チップ面積が大きくなる問題があった。
本発明は、負電源を使用することなく特定の負の電圧の検出を行う電圧検出回路を提供することを目的とする。
本発明に係る主たる発明は、定電流回路と、前記定電流回路を電流源として第1電圧と第2電圧の比較結果を出力する差動回路と、前記差動回路の比較結果に応じて、一方の論理電圧または他方の論理電圧を出力する出力回路と、を備えた電圧検出回路において、正の基準電圧VREFと入力電圧VINの差電圧を分圧して前記第1電圧を設定する第1抵抗群と、前記基準電圧VREFと固定電圧VSの差電圧を分圧して前記第2電圧を設定する第2抵抗群と、を備え、前記第1抵抗群と前記第2抵抗群の抵抗値は、前記入力電圧VINが特定の負電圧であるときの前記第1電圧と前記第2電圧を同一電圧値とする値である、ことを特徴とする。
本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。
本発明によれば負電源を使用することなく特定の負の電圧の検出を行うことができる。
===電圧検出回路の構成===
図1は、本発明の電圧検出回路の回路ブロック図の一例である。
図1は、本発明の電圧検出回路の回路ブロック図の一例である。
電圧検出回路31は、定電流源I1を有する定電流回路Bと、定電流回路Bを電流源としてA1部の電圧とA2部の電圧の大きさの比較結果を出力する差動回路Cと、差動回路Cの比較結果に応じて一方の論理電圧、又は他方の論理電圧を出力VOUTとして外部に出力する出力回路Dとを備えて構成されている。また、これらの各回路は図示するように複数のトランジスタ及び抵抗を用いて構成されている。
定電流回路Bは、PNP型バイポーラトランジスタ(以下、PNPトランジスタと称す)34、36、38、40と、ダイオード接続のPNPトランジスタ32とを有している。PNPトランジスタ32、34、36、38、40のエミッタには、電源VCCから例えば5Vの電圧が印加される。PNPトランジスタ32、34、36、38、40のベースは互いに接続されるとともに、PNPトランジスタ32のコレクタは電流源I1に接続される。従って、PNPトランジスタ32と、PNPトランジスタ34、36、38、40とは電流ミラー接続されており、PNPトランジスタ32、34、36、38、40のサイズ比が1の場合、PNPトランジスタ32のコレクタ電流と等倍の定電流がPNPトランジスタ34、36、38、40のコレクタ電流として流れる。
差動回路Cは、ダーリントン接続されたPNPトランジスタ42、44と、ダーリントン接続されたPNPトランジスタ46、48と、電流ミラー接続されたNPN型バイポーラトランジスタ(以下、NPNトランジスタと称す)50、52とを有している。NPNトランジスタ50は、ダイオード接続されている。PNPトランジスタ44、46のエミッタは、定電流回路BのPNPトランジスタ36のコレクタと接続される。またPNPトランジスタ44のベースは、定電流回路BのPNPトランジスタ34のコレクタと接続され、PNPトランジスタ46のベースは、定電流回路BのPNPトランジスタ38のコレクタと接続される。PNPトランジスタ44のコレクタは、NPN型バイポーラトランジスタ50のコレクタと接続され、PNPトランジスタ46のコレクタは、NPNトランジスタ52のコレクタに接続される。PNPトランジスタ42、48のコレクタと、NPNトランジスタ50、52のエミッタは接地される。よってNPNトランジスタ50、52は、PNPトランジスタ44がオンとなる場合共にオンとなり、PNPトランジスタ46がオンとなる場合共にオフとなる。PNPトランジスタ42、48のベースにはそれぞれA1における電圧VA1(第1電圧)、A2における電圧VA2(第2電圧)が印加される。
なお、電圧検出回路31は、入力電圧VINと基準電圧VREFとから、VA1を設定するための抵抗R1、R2(第1抵抗群)とVA2を設定するための抵抗R3、R4(第2抵抗群)とを有している。
この基準電圧VREFは、電源電圧VCCに基づいて設定することができる。例えば図1に示す様に抵抗R6、R7で電源電圧VCCを抵抗分割することによって設定することができる。
抵抗R1、R2は基準電圧VREFと入力電圧VINの間に直列に接続されるとともに、直列接続部A1に電圧VA1を設定する。電圧VA1は、(R1・VIN+R2・VREF)/(R1+R2)となる。
抵抗R3、R4は基準電圧VREFと固定電圧VSの間に直列に接続されるとともに、直列接続部A2に電圧VA2を設定する。電圧VA2は、(R3・VS+R4・VREF)/(R3+R4)となる。なお図1は、固定電圧VSが接地VSS(0V)の場合を示している。
よって、A1点とA2点の電圧が同一電圧値となる場合、抵抗R1、R2、R3、R4の抵抗値は、(R1・VIN+R2・VREF)/(R1+R2)=(R3・VS+R4・VREF)/(R3+R4)を満たす関係に設定される。
この基準電圧VREFは、電源電圧VCCに基づいて設定することができる。例えば図1に示す様に抵抗R6、R7で電源電圧VCCを抵抗分割することによって設定することができる。
抵抗R1、R2は基準電圧VREFと入力電圧VINの間に直列に接続されるとともに、直列接続部A1に電圧VA1を設定する。電圧VA1は、(R1・VIN+R2・VREF)/(R1+R2)となる。
抵抗R3、R4は基準電圧VREFと固定電圧VSの間に直列に接続されるとともに、直列接続部A2に電圧VA2を設定する。電圧VA2は、(R3・VS+R4・VREF)/(R3+R4)となる。なお図1は、固定電圧VSが接地VSS(0V)の場合を示している。
よって、A1点とA2点の電圧が同一電圧値となる場合、抵抗R1、R2、R3、R4の抵抗値は、(R1・VIN+R2・VREF)/(R1+R2)=(R3・VS+R4・VREF)/(R3+R4)を満たす関係に設定される。
出力回路Dは、NPNトランジスタ54、56と抵抗R5とを有している。NPNトランジスタ54のコレクタは、PNPトランジスタ40のコレクタと接続され、NPNトランジスタ54のベースは、NPNトランジスタ52のコレクタと接続される。NPNトランジスタ56のコレクタは、抵抗R5を介して電源VCCと接続され、NPNトランジスタ56のベースは、NPNトランジスタ54のコレクタと接続される。NPNトランジスタ54、56のエミッタは接地される。よってNPNトランジスタ54は、PNPトランジスタ46がオン及びNPNトランジスタ52がオフの場合にオンとなり、NPNトランジスタ56はNPNトランジスタ54がオフの場合にオンとなる。
出力VOUTは、NPNトランジスタ56のコレクタと抵抗R5の間から出力される。
出力VOUTは、NPNトランジスタ56のコレクタと抵抗R5の間から出力される。
〈VA1≧VA2の場合〉
以上の構成により、VA1≧VA2の場合は、ダーリントン接続されたPNPトランジスタ42、44がオンとなり、ダーリントン接続されたPNPトランジスタ46、48がオフとなる。PNPトランジスタ44がオンとなることにより電流ミラー接続されたNPNトランジスタ50、52は、共にオンとなる。NPNトランジスタ52がオン、PNPトランジスタ46がオフなので、NPNトランジスタ54はオフとなり、NPNトランジスタ56は、オンとなる。よって出力VOUTからは“LOW”に対応する論理電圧、例えば接地VSS(0V)が出力される。
以上の構成により、VA1≧VA2の場合は、ダーリントン接続されたPNPトランジスタ42、44がオンとなり、ダーリントン接続されたPNPトランジスタ46、48がオフとなる。PNPトランジスタ44がオンとなることにより電流ミラー接続されたNPNトランジスタ50、52は、共にオンとなる。NPNトランジスタ52がオン、PNPトランジスタ46がオフなので、NPNトランジスタ54はオフとなり、NPNトランジスタ56は、オンとなる。よって出力VOUTからは“LOW”に対応する論理電圧、例えば接地VSS(0V)が出力される。
〈VA1<VA2の場合〉
また、VA1<VA2の場合は、ダーリントン接続されたPNPトランジスタ46、48がオンとなり、ダーリントン接続されたPNPトランジスタ42、44がオフとなる。PNPトランジスタ44がオフとなることにより電流ミラー接続されたNPNトランジスタ50、52は、共にオフとなる。NPNトランジスタ52がオフ、PNPトランジスタ46がオンなので、NPNトランジスタ54はオンとなり、NPNトランジスタ56は、オフとなる。よって出力VOUTからは、“HIGH”に対応する論理電圧(例えば5V)が出力される。
また、VA1<VA2の場合は、ダーリントン接続されたPNPトランジスタ46、48がオンとなり、ダーリントン接続されたPNPトランジスタ42、44がオフとなる。PNPトランジスタ44がオフとなることにより電流ミラー接続されたNPNトランジスタ50、52は、共にオフとなる。NPNトランジスタ52がオフ、PNPトランジスタ46がオンなので、NPNトランジスタ54はオンとなり、NPNトランジスタ56は、オフとなる。よって出力VOUTからは、“HIGH”に対応する論理電圧(例えば5V)が出力される。
なお、電圧検出回路31を構成するトランジスタとしてバイポーラトランジスタのみならず、MOSFETを使用してもよい。
===電圧検出回路の動作例===
電圧検出回路31の基準電圧VREFが、電源電圧VCCの5Vを抵抗R6、R7で抵抗分割することによって設定された正の電圧、例えば1.3Vであり、VINが−0.1V以下の電圧を検出する場合について説明する。
電圧検出回路31の基準電圧VREFが、電源電圧VCCの5Vを抵抗R6、R7で抵抗分割することによって設定された正の電圧、例えば1.3Vであり、VINが−0.1V以下の電圧を検出する場合について説明する。
この場合、VREF=1.3V、VIN=−0.1V、VS=0Vとすると、前述の式より抵抗R1、R2、R3、R4は、例えば抵抗R1=抵抗R2=26kΩ、抵抗R3=28kΩ、抵抗R4=24kΩとすることができる。
VIN≧−0.1Vの場合は、A1点の電圧VA1は前述の式より、VA1≧0.6Vとなる。一方A2点の電圧VA2は、0.6Vとなる。従って、VA1≧VA2となるので、電圧検出回路31の出力VOUTは“LOW”の論理電圧(例えば0V)となる。
VIN<−0.1の場合は、A1点の電圧VA1は、VA1<0.6Vとなる。従って、VA1<VA2となるので、電圧検出回路31の出力VOUTは、“HIGH”の論理電圧(例えば5V)となる。
VIN≧−0.1Vの場合は、A1点の電圧VA1は前述の式より、VA1≧0.6Vとなる。一方A2点の電圧VA2は、0.6Vとなる。従って、VA1≧VA2となるので、電圧検出回路31の出力VOUTは“LOW”の論理電圧(例えば0V)となる。
VIN<−0.1の場合は、A1点の電圧VA1は、VA1<0.6Vとなる。従って、VA1<VA2となるので、電圧検出回路31の出力VOUTは、“HIGH”の論理電圧(例えば5V)となる。
===モータ駆動装置の構成===
本発明の電圧検出回路は、負の電圧の検出が必要な装置に適用することが可能である。本実施の形態では3相ブラシレスモータに本発明の電圧検出回路を適用した場合について説明する。
本発明の電圧検出回路は、負の電圧の検出が必要な装置に適用することが可能である。本実施の形態では3相ブラシレスモータに本発明の電圧検出回路を適用した場合について説明する。
図2は、本発明の電圧検出回路31をモータ駆動装置に使用した場合について説明するためのブロック図である。なお本実施の形態において、駆動装置が駆動するモータは、ロータ位置を検出するためのセンサ(例えばホール素子)を有するモータであることとするが、これに限定されるものではない。例えば、センサレスのモータであることとしてもよい。
U相コイル2、V相コイル4、W相コイル6は、スター結線されるとともに電気角120度の位相差を有してステータに巻回されたものである。
Nチャンネル型MOSトランジスタ(以下NMOSと称す)8は、電源VCCからU相コイル2へコイル電流を供給するためのソーストランジスタであり、NMOS10は、U相コイル2から接地VSSへ電流を供給するためのシンクトランジスタである。これらのNMOS8、10のソースドレイン路は、電源VCCと接地VSSの間に直列接続され、これらのNMOS8、10のソースドレイン接続部は、U相コイル2の一端と接続されている。
Nチャンネル型MOSトランジスタ(以下NMOSと称す)8は、電源VCCからU相コイル2へコイル電流を供給するためのソーストランジスタであり、NMOS10は、U相コイル2から接地VSSへ電流を供給するためのシンクトランジスタである。これらのNMOS8、10のソースドレイン路は、電源VCCと接地VSSの間に直列接続され、これらのNMOS8、10のソースドレイン接続部は、U相コイル2の一端と接続されている。
また、NMOS12は、電源VCCからV相コイル4へコイル電流を供給するためのソーストランジスタであり、NMOS14は、V相コイル4から接地VSSへ電流を供給するためのシンクトランジスタである。これらのNMOS12、14のソースドレイン路は、電源VCCと接地VSSの間に直列接続され、これらのNMOS12、14のソースドレイン接続部は、V相コイル4の一端と接続されている。
さらに、NMOS16は、電源VCCからW相コイル6へコイル電流を供給するためのソーストランジスタであり、NMOS18は、W相コイル6から接地VSSへ電流を供給するためのシンクトランジスタである。これらのNMOS16、18のソースドレイン路は、電源VCCと接地VSSの間に直列接続され、これらのNMOS16、18のソースドレイン接続部は、W相コイル6の一端と接続されている。
そして、NMOS8、10、12、14、16、18が適宜のタイミングでオンオフすると、モータは、U相コイル2、V相コイル4、W相コイル6にコイル電流が供給されて予め定められた方向へ回転(例えば正転)することとなる。これにより、U相コイル2、V相コイル4、W相コイル6の一端には電気角120度の位相差を有するコイル電圧が現れることとなる。なおソーストランジスタおよびシンクトランジスタとしてNMOSのみならず、バイポーラトランジスタを使用することも可能である。
なお、ダイオード60、62、64、66、68、70は、NMOS8、10、12、14、16、18の各ソースドレインに対してそれぞれ並列に接続される逆起電力吸収用の回生ダイオードである。
ホール素子20、22、24は、電気角120度の位相差を生じるロータの外周位置に設けられており、ロータが回転したときの磁極の変化に応じて、電気角120度の位相差を有する正弦波形のホール信号を出力するものである。このホール信号は、ロータの回転位置を示す信号である。ホールアンプ26は、微小な振幅を有するホール信号を増幅するものである。とくに、ホールアンプ26は、後段の制御回路においてホール信号に基づくロジック処理が可能なるまで、ホール信号の振幅を増幅する。
駆動ロジック28は、マイクロコンピュータ等からの指示に応じて、モータに正転トルクを与えるための正転ロジックまたはモータに逆転トルクを与えるための逆転ロジックの一方が設定される。詳しくは、駆動ロジック28は、正転ロジックが設定されているとき、ロータの回転位置を示すホールアンプ26の増幅信号に応じて、モータに正転トルクを与える適宜の順序でNMOS8、10、12、14、16、18をオンオフするためのロジック信号を出力する。また、駆動ロジック28は、逆転ロジックが設定されているとき、ロータの回転位置を示すホールアンプ26の増幅信号に応じて、モータに逆転トルクを与える適宜の順序でNMOS8、10、12、14、16、18をオンオフするためのロジック信号を出力する。さらに、駆動ロジック28には後述する電圧検出回路からの出力VOUTが入力され、駆動ロジック28は、当該出力VOUTがキックバック電流など接地VSSから電源VCC側に電流が流れることを示す信号である場合は、負方向の電流が流れないように所定の状態に制御を行う。
プリドライバ30は、駆動ロジック28からのロジック信号に応じて、NMOS8、10、12、14、16、18をオンオフするための駆動信号(制御信号)を出力するものである。これによりU相コイル2、V相コイル4、W相コイル6へコイル電流が供給されることとなる。なお駆動ロジック28およびプリドライバ30は、制御回路である。
電圧検出抵抗RFは、コイル電流を検出電圧である電圧検出回路31の入力電圧VINに変換するものである。電圧検出抵抗RFで検出される入力電圧VINは、モータの回転速度に比例するものであり、電圧検出回路31の一方の入力に印加される。電圧検出回路31は入力電圧VINと、他方の入力に印加される基準電圧VREFとに基づいた大小の比較結果を行う。この基準電圧VREFは、例えば電源電圧VCC(5V)から設定される正の電圧(1.3V)である。
電圧検出回路31は、駆動ロジック28に比較結果に基づいた論理電圧を出力VOUTとして出力する。入力電圧VINが特定の負の電圧(例えば−0.1V)より小さい場合には“HIGH”の論理電圧(例えば5V)を出力し、一方入力電圧VINが特定の負の電圧以上の場合には“LOW”の論理電圧(例えば0V)を出力する。
===モータ駆動装置の電流経路の一例===
図3、図4を参照しつつ、本発明の電圧検出回路31をモータ駆動装置に適用した場合の電流経路について説明する。
図3、図4を参照しつつ、本発明の電圧検出回路31をモータ駆動装置に適用した場合の電流経路について説明する。
まず図3は、電圧検出抵抗RFに正方向の電流が流れる経路の一例を示す図である。プリドライバ30から、NMOS14、16をオンしNMOS8、10、12、18をオフする駆動信号が入力される場合、電流経路は、図3の矢印に示すように電源VCCからNMOS16、W相コイル6、V相コイル4、NMOS14、電圧検出抵抗RF、接地VSSの順となる。よってこの場合電圧検出抵抗RFによって検出される電圧、すなわち電圧検出回路31の入力電圧VINは正となる。電圧検出回路31は、“LOW”の論理電圧(例えば0V)を出力VOUTとして駆動ロジック28に出力する。
次に、図4は、電圧検出抵抗RFに負方向の電流が流れる経路の一例を示す図である。図3の状態から、例えば駆動コイル、U相2、V相4、W相6の通電相を切り換えるべくNMOS14、16をオフとする駆動信号が入力された場合、電流経路は図4のようになる。すなわちNMOS8、10、12、14、16、18全てがオフであるにもかかわらずV相コイル4及びW相コイル6は続けて同方向の電流を流し続けようとする。そのため接地VSS、電圧検出抵抗RF、回生ダイオード70、W相コイル6、V相コイル4、回生ダイオード64、電源VCCという経路の電流が流れる。電圧検出抵抗RFで検出される電圧は接地VSSより低くなるため、電圧検出回路31の入力電圧VINは負となる。電圧検出回路31は、“HIGH”の論理電圧(例えば5V)を出力VOUTとして駆動ロジック28に出力する。
一般にモータのPWM駆動を行う場合、ソース側のトランジスタをオンしている期間にシンク側のトランジスタをPWM駆動している。この場合、PWM駆動に起因したキックバック電圧の発生などに伴い負方向の電流が流れると、VCCが変動し電源に影響が現れる恐れがあり、それに伴いモータの回転が変動する恐れがある。従って、このようなキックバック電圧が発生したことを示す“HIGH”の論理電圧が電圧検出回路31から出力された場合、駆動ロジック28は、例えばPWM制御を停止して負の電圧発生を止めるように制御(所定の状態に制御)することが可能となる。
===集積回路===
図1の電圧検出回路は、チップ上に集積化して形成されてもよい。
図1の電圧検出回路は、チップ上に集積化して形成されてもよい。
以上説明したように、本発明の電圧検出回路によると、正の基準電圧を用いて特定の負の電圧を検出することが可能となる。また、比較となる電圧を設定するための抵抗値を変更することによって、特定の負の電圧に容易に対応することができる。この比較となる電圧は抵抗の直列接続という簡素な構成によって設定することができる。さらに、正の基準電圧は電源電圧から設定できるので負電源が不要となり、回路規模を大きく、複雑にすることがない。
本発明の電圧検出回路をモータ駆動装置に適用すると、負電源を使用せずにモータ駆動装置にキックバック電圧などによる負方向の電流が流れることを検出することができるので、装置規模を小さくできる。
また、本発明の電圧検出回路を集積化した場合、チップ面積を小さくできる。
また、本発明の電圧検出回路を集積化した場合、チップ面積を小さくできる。
以上、本発明の実施の形態について、その実施の形態に基づき具体的に説明したが、これに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、本実施の形態では抵抗R1、R2、R3、R4を用いてVA1とVA2を設定したが、これら複数の抵抗は、VINが特定の負の電圧およびVREFが正の基準電圧の場合にVA1とVA2が等しい電圧に設定されるように設定されていればよい。例えば、本実施の形態では抵抗R1、R2と抵抗R3、R4をそれぞれ直列接続としたが、抵抗の接続方法は直列には限定されない。また、本発明の電圧検出回路は、モータ駆動装置以外に例えばスイッチングレギュレータなどにも適用することができる。
2 U相コイル、 4 V相コイル、 6 W相コイル、
8,10,12,14,16,18 Nチャンネル型MOSトランジスタ、
20,22,24 ホール素子、 26 ホールアンプ、
28 駆動ロジック、 30 プリドライバ、 31 電圧検出回路、
32,34,36,38,40,42,44,46,48 PNP型バイポーラトランジスタ、 50,52,54,56 NPN型バイポーラトランジスタ、
60,62,64,66,68,70 回生ダイオード
8,10,12,14,16,18 Nチャンネル型MOSトランジスタ、
20,22,24 ホール素子、 26 ホールアンプ、
28 駆動ロジック、 30 プリドライバ、 31 電圧検出回路、
32,34,36,38,40,42,44,46,48 PNP型バイポーラトランジスタ、 50,52,54,56 NPN型バイポーラトランジスタ、
60,62,64,66,68,70 回生ダイオード
Claims (5)
- 定電流回路と、前記定電流回路を電流源として第1電圧と第2電圧の比較結果を出力する差動回路と、前記差動回路の比較結果に応じて、一方の論理電圧または他方の論理電圧を出力する出力回路と、を備えた電圧検出回路において、
正の基準電圧VREFと入力電圧VINの差電圧を分圧して前記第1電圧を設定する第1抵抗群と、
前記基準電圧VREFと固定電圧VSの差電圧を分圧して前記第2電圧を設定する第2抵抗群と、を備え、
前記第1抵抗群と前記第2抵抗群の抵抗値は、前記入力電圧VINが特定の負電圧であるときの前記第1電圧と前記第2電圧を同一電圧値とする値である、ことを特徴とする電圧検出回路。 - 前記第1抵抗群は、前記基準電圧VREFと前記入力電圧VINの間に直列接続されるとともに、前記第1電圧を設定する抵抗値R1の第1抵抗素子と抵抗値R2の第2抵抗素子を有し、
前記第2抵抗群は、前記基準電圧VREFと前記固定電圧VSの間に直列接続されるとともに、前記第2電圧を設定する抵抗値R3の第3抵抗素子と抵抗値R4の第4抵抗素子を有し、
前記第1抵抗素子、前記第2抵抗素子、前記第3抵抗素子、前記第4抵抗素子の抵抗値は、
(R1・VIN+R2・VREF)/(R1+R2)=(R3・VS+R4・VREF)/(R3+R4)
を満たす値である、ことを特徴とする請求項1に記載の電圧検出回路。 - 前記基準電圧は、
前記電圧検出回路の電源電圧に基づいて設定されることを特徴とする請求項1又は2に記載の電圧検出回路。 - コイルにコイル電流を供給する駆動トランジスタと、前記駆動トランジスタの動作を制御するための制御信号を出力する制御回路と、前記コイル電流を検出する検出抵抗と、を備えたモータ駆動装置に対し、
前記検出抵抗にて検出される電圧を前記入力電圧VINとし、前記入力電圧VINが前記特定の負電圧より小であるときに前記駆動トランジスタを所定の状態に制御するための前記一方または他方の論理電圧を前記制御回路に出力することを特徴とする請求項1乃至3の何れかに記載の電圧検出回路。 - 集積化してなることを特徴とする請求項1乃至4の何れかに記載の電圧検出回路。
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JP2004005569A JP2005201665A (ja) | 2004-01-13 | 2004-01-13 | 電圧検出回路 |
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Cited By (4)
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CN104062487A (zh) * | 2013-03-20 | 2014-09-24 | 鸿富锦精密工业(武汉)有限公司 | 电压检测系统 |
CN107894530A (zh) * | 2017-12-25 | 2018-04-10 | 峰岹科技(深圳)有限公司 | 负电压检测电路及电机驱动装置 |
CN107976629A (zh) * | 2017-12-25 | 2018-05-01 | 深圳市巴丁微电子有限公司 | 一种电机电流流向的检测方法及装置 |
CN110196348A (zh) * | 2018-02-26 | 2019-09-03 | 半导体组件工业公司 | 负电压检测和电压浪涌保护 |
-
2004
- 2004-01-13 JP JP2004005569A patent/JP2005201665A/ja active Pending
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