WO2005085879A1 - 電流検出回路、負荷駆動装置、及び記憶装置 - Google Patents

電流検出回路、負荷駆動装置、及び記憶装置 Download PDF

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WO2005085879A1
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current
transistor
circuit
output
load
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PCT/JP2005/001566
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English (en)
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Inventor
Hisashi Sugie
Yutaka Sasamoto
Original Assignee
Rohm Co., Ltd.
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/0092—Arrangements for measuring currents or voltages or for indicating presence or sign thereof measuring current only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
    • G11B19/20—Driving; Starting; Stopping; Control thereof
    • G11B19/28—Speed controlling, regulating, or indicating
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0027—Measuring means of, e.g. currents through or voltages across the switch

Definitions

  • the present invention provides a current detection circuit that stably and accurately detects a current flowing through a load of a spindle motor for a storage device such as an HDD or an FDD, a load driving circuit using the same, and a load driving circuit using the current detection circuit.
  • the present invention relates to a storage device having a driven motor. Background art
  • Patent Document 1 Japanese Patent Application Laid-Open No. 11-292992 (hereinafter referred to as Patent Document 1) and Japanese Patent Application Laid-Open No. 2003-174724 (hereinafter referred to as Patent Document 2). Is commonly used as
  • Patent Document 3 Japanese Patent Publication No. 25707023
  • the present invention provides a current detection circuit that can significantly reduce power loss due to current detection, constantly detect current, and stably detect current with high accuracy and low current consumption. And to provide a load drive circuit using the same. Disclosure of the invention
  • a first transistor for supplying a load current to a load, and a control signal identical to a control signal applied to a control electrode of the first transistor are applied to the control electrode.
  • a current detection transistor for supplying a proportional current is applied to the control electrode.
  • An idling current source for supplying a predetermined idling current to an output node of the current detecting transistor, wherein an output voltage of the first transistor is made equal to a voltage of the output node of the current detecting transistor.
  • a buffer circuit that outputs a detection current obtained by adding the proportional current and the idling current, and a conversion circuit that converts the detection current output from the buffer circuit into an output signal. Is provided.
  • the current detection circuit according to the present invention further includes a current control transistor in which the control electrode and the output electrode are connected,
  • a current-variable control current supply current source for causing a controlled current to flow through the current control transistor
  • a first transistor that is connected to the current control transistor in a current mirror and supplies a load current to a load
  • a current detection transistor connected to the current control transistor in a current mirror, for supplying a proportional current proportional to the load current
  • An idling current source for supplying a predetermined idling current to an output node of the current detecting transistor, wherein an output voltage of the first transistor is made equal to a voltage of the output node of the current detecting transistor.
  • a buffer circuit that outputs a detection current obtained by adding the example current and the idling current; and a conversion circuit that converts the detection current output from the buffer circuit into an output signal.
  • the buffer circuit includes an amplifier to which an output voltage of the first transistor and a voltage of an output node of the current detection transistor are input, and an output node of the current detection transistor and the conversion circuit.
  • a third transistor that is provided therebetween and that is controlled by the output of the amplifier.
  • the idling power supply voltage supplied to the idling current source is higher or equal to the first power supply voltage supplied to the first transistor and the current detecting transistor.
  • a switch circuit provided in the idling current source and a comparator that compares the output signal with a reference value and generates a comparison output when the output signal exceeds the reference value. And turning off the switch circuit by the comparison output.
  • the comparator has a hysteresis characteristic of a predetermined width.
  • a switch circuit provided in the idling current source and turned on by the idling signal; outputting the idling signal for a first predetermined time in response to the input of the control command signal; And a timing circuit for outputting the control signal after a lapse of a second predetermined time shorter than the first predetermined time.
  • a load driving circuit includes a first transistor connected between a first power supply voltage and an output point to a load, the first transistor being switched according to a switch signal to supply current to the load, and an output to the load.
  • a single-phase or multi-phase bridge that has two or more sets of a series circuit with a second transistor connected between the point and the second power supply voltage point and turned on and off by a PWM switching signal
  • a load drive circuit that forms a circuit and drives a single-phase or multi-phase load
  • a switch signal that is the same as the switch signal applied to the first transistor, and a current detecting transistor for supplying a proportional current proportional to the load current;
  • An idling current source for supplying a predetermined idling current to an output node of the current detection transistor, wherein an output voltage of the first transistor and a voltage of the output node of the current detection transistor are And a buffer circuit that outputs a detection current obtained by adding the proportional current and the idling current, the number of buffer circuits corresponding to each of the first transistors, and
  • a conversion circuit for converting the detection currents output from the buffer circuits for the number of sets into output signals at a time.
  • the load driving circuit of the present invention includes a current control transistor having a control electrode and an output electrode connected thereto, and a current variable type for supplying a control current for flowing a controlled current to the current control transistor.
  • a current source for supplying a control current, a first transistor connected between the first current supply transistor and the output point to the load, and a first transistor for supplying a load current to the load;
  • a single-phase or multi-phase bridge circuit is formed with two or more sets of current output circuits including a second transistor connected between the output point to the second power supply voltage point and a second transistor switched by a switch signal.
  • a load driving circuit that drives a single-phase or multi-phase load according to the control current,
  • a current detection transistor connected to the current control transistor in a current mirror, for supplying a proportional current proportional to the load current
  • An idling current source for supplying a predetermined idling current to an output node of the current detecting transistor, wherein an output voltage of the first transistor is made equal to a voltage of the output node of the current detecting transistor.
  • a buffer circuit that outputs a detection current obtained by adding the proportional current and the idling current, the number of buffer circuits corresponding to each of the first transistors, and
  • the buffer circuit includes an amplifier to which an output voltage of the first transistor and a voltage of an output node of the current detection transistor are input, and an amplifier to which the current detection transistor is input.
  • a third transistor provided between the output node of the amplifier and the conversion circuit and controlled by the output of the amplifier.
  • a switch circuit provided in the idling current source; and a comparator for comparing the output signal with a reference value and generating a comparison output when the output signal exceeds the reference value.
  • the switch circuit is turned off by the comparison output.
  • a switch circuit provided in the idling current source and turned on by the idling signal; outputting the idling signal for a first predetermined time in response to the input of the control command signal; A timing circuit for outputting the switch signal after a lapse of a second predetermined time shorter than the first predetermined time.
  • a storage device includes any one of the load driving circuits according to the present invention, and a motor driven by the load driving circuit.
  • the first transistor which is a power transistor
  • the current detection transistor share a power supply voltage and a switch signal, and the output voltage is virtually the same potential.
  • the transistor is a P-type MOS
  • the gate and the source are commonly connected, and the drain is at the same potential. Therefore, since the load current can be detected by using the small current (1 / N) of the current detection transistor, the power consumption can be reduced as compared with the conventional direct detection.
  • the load current can be detected even when the PWM is off. Therefore, the load current can be continuously detected in spite of the PWM drive.
  • a current-variable control current supply current source for supplying a controlled current to a current control transistor to which a control electrode and an output electrode are connected.
  • the current control transistor, the first transistor, which is a power transistor, and the current detection transistor are connected in a current mirror configuration.
  • the first transistor and the current detection transistor have the same power supply voltage and control voltage, and their output voltages are at the same virtual potential. If the transistor is a P-type MOS, the gate and source are connected in common, Rain becomes the virtual same potential. Therefore, since the load current can be detected using the small current (1 / N) of the current detection transistor, the power consumption can be reduced as compared with the conventional direct detection.
  • the load current can be set to a predetermined value by controlling the current value of the control current supply current source in accordance with the output signal of the conversion circuit. Therefore, even if an error is included in the current mirror ratio between the current control transistor and the first transistor, the magnitude of the load current is not affected. Therefore, the size of the current control transistor can be made extremely small (for example, 100: 1) as compared with the size of the first transistor.
  • the load current is controlled by continuously controlling the degree of conduction of the first transistor, it is necessary to detect the load current continuously even in a bridge configuration load drive circuit, unlike PWM drive circuits. Can be done.
  • the buffer circuit has an idling current source that supplies a predetermined idling current to the output node of the current detection transistor, and outputs the output voltage of the first transistor and the voltage of the output node of the current detection transistor. And operates as a class A amplifier circuit because it outputs a detection current that is the sum of the proportional current and the idling current.
  • current detection can be performed stably even at the initial stage of switch-on. Also, current detection can be performed stably even at the initial stage of the control operation or when the load current is small.
  • the linearity (linearity) between the load current and the detection current is improved, current detection can be performed with high accuracy.
  • the idling current is turned off, so that power consumption can be further reduced.
  • FIG. 1 is a diagram illustrating a configuration of the current detection circuit according to the first embodiment.
  • FIG. 2 is a diagram showing an equivalent circuit of the current detection circuit of FIG.
  • FIG. 3 is a diagram illustrating the configuration of the current detection circuit according to the second embodiment.
  • FIG. 4 is a diagram illustrating the configuration of the current detection circuit according to the third embodiment.
  • FIG. 5 is a characteristic diagram for explaining the operation of FIG.
  • FIG. 6 is another characteristic diagram for explaining the operation of FIG.
  • FIG. 7 is a diagram illustrating the configuration of the current detection circuit according to the fourth embodiment.
  • FIG. 8 is a diagram illustrating the configuration of the current detection circuit according to the fifth embodiment.
  • FIG. 9 is a timing chart for explaining the operation of FIG.
  • FIG. 10 is a diagram showing the configuration of the current detection circuit of the sixth embodiment.
  • FIG. 11 is a diagram illustrating the configuration of the load drive circuit according to the seventh embodiment.
  • FIG. 12 is a diagram illustrating the configuration of the load drive circuit according to the eighth embodiment. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 shows a current detection circuit according to the first embodiment. Since the current detection circuit drives the load, the current detection circuit in FIG. 1 can be called a load drive circuit or a load drive device.
  • a P-type MO transistor 11 which is a first transistor, is connected in series with a load 50, and is connected between a first power supply voltage Vcc and ground.
  • the first transistor 11 turns on when the switch signal S 1 (L level), which is a control signal, is applied to the gate, and the load current (output current) I 1 flows.
  • a voltage indicates a potential with respect to a ground voltage.
  • the size determined by the channel width W and the channel length L of the current detection transistor 12 is set to 1 / N of the size of the first transistor 11, the same first power supply voltage V cc, When the switch signal S1 is supplied, the load current I1 N A 1 / N proportional current I 1 / N is about to flow. In many cases, the drain voltage of the current detecting transistor 12 does not become equal to the drain voltage (output voltage) of the first transistor 11. In this case, an accurate proportional current I 1 ZN is obtained. I can't do that. In the present invention, a unique buffer circuit 100 is provided so that the drain voltage of the current detection transistor 12 is made equal to the drain voltage of the first transistor 11 and current can be detected stably and with high accuracy. I have.
  • the buffer circuit 100 receives the voltage of the output node A 1 (drain voltage) of the first transistor 11 and the voltage (drain voltage) of the output node B 1 of the current detection transistor 12.
  • An amplifier 13 for example, an operational amplifier may be used
  • an output of the operational amplifier 13 is used as a control signal for an N-type MOS transistor 14 as a third transistor.
  • the MOS transistor 14 is connected between the output node B 1 of the current detection transistor 12 and the detection resistor 19.
  • the capacitor 16 is provided for preventing oscillation.
  • a current source 15 is connected between the idling power supply voltage Vid and the output node B1, and a predetermined idling current Iid1 is connected to the output node B1.
  • the current source 15 is a constant current source, and the idling current I id 1 is preferably a constant current. It is desirable that the power supply voltage for idling V id be higher than the first power supply voltage V cc in order to ensure the operation of the current source 15. That is, V i d 1> V c c. It is also possible to use the first power supply voltage Vcc as the idling power supply voltage Vid.
  • a detection current I12 is output in which the proportional current I1ZN from the current detection transistor 12 and the idling current Iid1 from the current source 15 are combined.
  • This detection current I 12 flows through the detection resistor 19, and outputs a detection voltage (output signal) V det according to the product of the resistance value R s and the detection current I 12.
  • the detection resistor 19 functions as a conversion circuit, and the detection voltage V det is supplied to a control circuit (not shown).
  • the operation of the current detection circuit of FIG. 1 will be described with reference to the equivalent circuit diagram of FIG.
  • the first transistor 11 and the current detection transistor 12 are off until the switch signal S1 is supplied from the control circuit (not shown; the same applies hereinafter).
  • the output node A1 is high impedance (Hi-Z) or low voltage (Low; for example, zero voltage). Therefore, the voltage of the output node A1 is lower than the first power supply voltage Vcc and the idling power supply voltage Vid.
  • the voltage of the output node B1 is determined by the idling power supply voltage Vid.
  • the MOS transistor 14 adjusts the voltage of the output node KB 1. Turn on to lower.
  • the MOS transistor 14 is turned on, the idling current I id 1 flows to the detection resistor 19 as the detection current I 12. Since the idling current I id1 flows before the switch signal S 1 is supplied, the buffer circuit 100 operates as a class A amplifier circuit from the point in time when the switch signal S 1 is supplied. This idling current Iid1 generates an offset voltage RsXIid1 of the detection voltage Vdet.
  • the first transistor 11 and the current detection transistor 12 are turned on, the load current I1 flows from the first transistor 11 to the load 50, and the first transistor 11 A voltage drop occurs in the first transistor 11 according to the product of the on-resistance r 11 of the first transistor and the load current I 1.
  • the voltage of the output node A1 is lower than the first power supply voltage Vcc by a voltage drop I1Xr11.
  • the voltage of the output node B1 is controlled by the buffer circuit 100 so as to be equal to the voltage of the output node A1.
  • the source voltage, the gate voltage, and the drain voltage of the first transistor 11 and the current detection transistor 12 are all equal, and the proportional current I 1ZN flowing through the current detection transistor 12 is the expected value. become.
  • the first transistor 11 and the current detection transistor 12 are in the initial stage of turning on, or when the load current I 1 and the proportional current I 1 / N are small, if there is no idling current I id 1, it is stable And the proportional current I 1 / N is not exactly proportional to the load current I 1.
  • the idling current Iid1 flows before the buffer circuit 100 operates as a class A amplifier circuit. . Therefore, the transistor operates stably even in the initial stage when the first transistor 11 and the current detection transistor 12 are turned on, and when the load current I 1 and the proportional current I 1 ZN are small. Since the linearity with the detected current is improved, current detection can be performed with high accuracy.
  • the first transistor 11 and the current detection transistor 12 may be N-type MOS transistors in place of the P-type MOS transistor.
  • a bipolar transistor may be used in addition to the P-type MOS transistor.
  • FIG. 3 shows a current detection circuit according to the second embodiment.
  • the P-type MOS transistor 11 as the first transistor and the P-type MO transistor 12 as the current detecting transistor are controlled by an arbitrary level of control voltage V sig. It is different from the embodiment. Other points in FIG. 3 are the same as those in FIG. Therefore, the differences will be mainly described.
  • a P-type MOS transistor 11 as a first transistor is connected in series with a load 50, so that a load current I1 flows through the load 50 between the first power supply voltage Vcc and the ground.
  • a P-type MOS transistor 12 which is a current detecting transistor for supplying a proportional current I 1 / N proportional to the load current I 1 is provided.
  • a P-type MOS transistor 10 serving as a current control transistor has a gate serving as its control electrode and a drain serving as an output electrode, and is connected in series with a current source 7 for supplying a control current of a variable current type. Connected between power supply voltage Vcc and ground.
  • the gate of the current control transistor 10 is connected to the first transistor 11 and the current detection transistor. It is connected to the gate of transistor 12 and has a current mirror configuration.
  • the gate voltage of the current control transistor 10 becomes the control voltage V sig. That is, since the current control transistor 10, the first transistor 11, and the current detection transistor 12 are configured as a single current mirror circuit, a load proportional to the control current I0 flowing through the current control transistor 10 is provided.
  • the current I 1 and the proportional current I 1 ZN flow through the first transistor 11 and the current detection transistor 12.
  • the size ⁇ determined by the channel width W and the channel length L of the current control transistor 10 is set to a value that is significantly smaller than the size ⁇ of the first transistor 11, for example, 1/100. Have been.
  • the current source 7 is supplied with an error output of an error amplifier 8 that amplifies a difference between two inputs between a reference voltage Vref 1 and a detection voltage (output signal) V det. According to the error output, the current, that is, control is performed. The magnitude of the current I 0 is controlled. ⁇ The error amplifier 8 operates when the switch signal S1 is supplied, and generates an error output according to the difference between the two inputs. When the switch signal S1 is not supplied, the error output is not generated, so that the control current I0 of the current source 7 is turned off. Alternatively, the switch signal S1 may be supplied to the current source 7 so that the current source 7 is directly operated or not operated by the switch signal S1.
  • the error amplifier 8 When the switch signal S1 is supplied to the error amplifier 8, the error amplifier 8 generates an error output according to the reference voltage Vref1 and the detection voltage Vdet.
  • the current source 7 allows the control current I 0 according to the error output to flow through the current control transistor 10.
  • the control current I 0 generates a control voltage V sig at the gate of the current control transistor 10, and this control voltage V sig is applied to the gate of the first transistor 11 and the current detection transistor 12.
  • the current control transistor 10, the first transistor 11, and the current detection transistor 12 perform a current mirror operation.
  • a load current I1 according to a current mirror ratio with the current control transistor 10 flows through the load 50.
  • a voltage corresponding to the degree of conduction and the load current I1, that is, the voltage of the output node A1 is generated.
  • the voltage of the drain of the current detection transistor 12, that is, the voltage of the output node B 1 is controlled by the buffer circuit 100 so as to be equal to the voltage of the output node A 1.
  • the voltage drop of the current detection transistor 12 is determined by the proportional current I 1 ZN and the conduction of the current detection transistor 12. Therefore, the first transistor 11 and the current detection transistor 12 have the same source voltage, gate voltage, and drain voltage, and the proportional current I 1 ZN flowing through the current detection transistor 12 is the expected value. become.
  • the feedback control is performed so that the detection voltage V det is fed back to be equal to the predetermined value.
  • the feedback control is not limited to this, and the feedback control for setting the control voltage V sig to the predetermined value is performed. Control.
  • the error amplifier 8 may be deleted to supply a predetermined command signal to the current source 7 or the current control transistor 1
  • the predetermined control voltage V sig may be applied to the gates of the first transistor 11 and the current detection transistor 12 by eliminating 0, the current source 7 and the error amplifier 8. In addition, this point The same applies to the embodiment.
  • FIG. 4 shows a current detection circuit according to a third embodiment of the present invention.
  • 5 and 6 are characteristic diagrams for explaining the operation of FIG.
  • the supply of the idling current I id 1 is stopped according to the magnitude of the detection current. 4 differs from FIG. 1 in that a switch circuit 17 is provided between the idling power supply voltage Vid and the output node B1 together with the current source 15 and the detection voltage V det is referenced.
  • a comparator 18 is provided which generates a comparison output for turning off the switch circuit 17 when the detection voltage V det exceeds the reference voltage V ref.
  • the current source 15 can be turned on and off by the comparison output of the comparator 18, for example, if the current source 15 has a current mirror configuration, the current source 15 can be turned on by the comparison output of the comparator 18. May be turned on and off. In this case, the switch circuit 17 can be omitted.
  • the operation of the third embodiment will be described with reference to FIGS. Even before the switch signal S1 is supplied, the switch circuit 17 is on. When the switch signal S1 is supplied, the first transistor 11 and the current detection transistor 12 are turned on, as in the case of FIG. 1, and the proportional current I1 / N from the current detection transistor 12 and the current A detection current I 12 is output in combination with the idling current I id 1 from the source 15.
  • the comparator 18 compares the detection voltage Vdet generated by the detection current I12 with the reference voltage Vref. In the detection voltage Vdet, an offset voltage corresponding to the idling current Iid1 is generated when the load current I1 is zero. As the load current I1 increases, the detection voltage Vdet also increases. When the detection voltage Vdet exceeds the reference voltage Vref, the comparison output of the comparator 18 is inverted, and the switch circuit 17 is turned off. It is preferable that the reference voltage Vref is set to a voltage value that enables the class-A amplification operation only with the proportional current I1ZN without the idling current Iid1.
  • the idling current Iid1 disappears when the switch circuit 17 is turned off, the magnitude of the detection voltage V det is reduced by the idling current Iid1. Since the comparator 18 is provided with a hysteresis of a predetermined width (larger than I id 1), The output does not hunt.
  • a comparator 18 is provided so that the control circuit can determine whether the detection voltage V det supplied to the control circuit includes the idling current I id 1 or whether the offset component is added. Is supplied to the control circuit.
  • the proportional current I 1 / N at the stage when the switch circuit 17 is turned off has a size that does not hinder the class A amplification operation even when the idling current I id 1 is turned off, accurate detection is possible. There is no problem in obtaining current. By turning off the idling current I idl, the power consumption can be reduced accordingly.
  • FIG. 7 shows a current detection circuit according to a fourth embodiment of the present invention.
  • the P-type MOS transistor 11 as the first transistor and the P-type MOS transistor 12 as the current detecting transistor are controlled by an arbitrary level of control voltage V sig. It is different from the three embodiments. Other points in FIG. 7 are the same as those in FIG. Further, in FIG. 7, the point controlled by the control voltage Vsig is the same as that described in the second embodiment in FIG.
  • FIG. 8 shows a current detection circuit according to a fifth embodiment of the present invention.
  • FIG. 9 is a timing chart for explaining the operation of FIG.
  • the idling current I idl is supplied only for the first predetermined period during which the load is driven, and the supply is stopped after the lapse of the time.
  • a switch circuit 17 is provided between the idling power supply voltage Vid and the output node B1 together with the current source 15 and that the operation command signal S0 is received.
  • a timing circuit 17 A for generating an idling signal S id and a switch signal S 1 is provided.
  • the operation of the fifth embodiment will be described with reference to FIGS.
  • the operation command signal SO Before being supplied to the switching circuit 17 A, the first transistor 11, the current detection transistor 12, and the switch circuit 17 are all off.
  • the timing circuit 17A When the operation command signal S0 is supplied to the timing circuit 17A, the timing circuit 17A immediately generates the idling signal Sid to turn on the switch circuit 17, and the idling current Iid1 is reduced. Swept away. This state is the same as before the switch signal S1 is supplied in FIG.
  • the timing circuit 17 A starts measuring the elapsed time from the time point t 1 by, for example, a counter.
  • a switch signal SI L level
  • the first transistor 11 and the current detection transistor 12 are turned on.
  • the proportional current I 1 / N from the current detection transistor 12 and the eye from the current source 15 are turned on, as in the case of FIG.
  • a detection current I 12 combined with the dring current I id 1 is output.
  • the timing circuit 17A continuously measures the elapsed time, stops supplying the idling signal Sid at time t3 when the period Tl (T1> T2) has elapsed from time t1, and sets the switch circuit 1 Turn 7 off.
  • the switch signal S1 also disappears (H level), and the operation of the current detection circuit stops.
  • the magnitude of the proportional current I 1 ZN becomes a current value at which the buffer circuit 100 can perform the class A amplification operation without the idling current I id 1. It should be set to time.
  • the idling signal S id is set so that the control circuit can determine whether the detection voltage V det supplied to the control circuit includes the idling current I id 1, that is, whether the offset is added. Is supplied to the control circuit.
  • the idling current Iid1 disappears when the switch circuit 17 is turned off, the magnitude of the detection voltage V det decreases by the idling current Iidl.
  • the proportional current I 1 / N at the stage after T 1 hour when the switch circuit 17 is turned off does not hinder the class A amplification operation even if the idling current I id 1 is turned off. Come to size Therefore, there is no problem in obtaining an accurate detection current. As in the case of FIG. 5, turning off the idling current I idl can reduce the power consumption.
  • FIG. 10 shows a current detection circuit according to a sixth embodiment of the present invention.
  • the P-type MOS transistor 11 as the first transistor and the P-type MOS transistor 12 as the current detecting transistor are controlled by an arbitrary level control voltage V sig. Different from the fifth embodiment. Other points in FIG. 10 are the same as those in FIG.
  • FIG. 11 shows a load drive circuit for driving a load such as an HDD or FDD spindle motor according to a seventh embodiment of the present invention.
  • the load drive circuit of FIG. 11 is connected between the first power supply voltage Vcc and the output node A 1 to the load 50 and is switched according to the switch signal S 1 to supply current to the load 50.
  • a second transistor 5 connected between the output node A 1 to the load 50 and the second power supply voltage point (ground) and turned on and off by the PWM switching signal S 3 1 and a first transistor connected between the first power supply voltage V cc and the output node A 2 of the load 50 and switched to supply the current to the load 50 according to the switch signal S 2.
  • a second series of a second transistor 61 connected between the output node A 2 to the load 50 and the second power supply voltage point (ground) and switched on and off by the PWM switching signal S 4 Circuit. Since FIG.
  • FIG. 11 shows an example of a single-phase bridge circuit, the number of series circuits of the first transistor and the second transistor is two.
  • the present invention is applied to a three-phase bridge circuit, the number of series circuits including the first transistor and the second transistor is three. Furthermore, the same applies to the case of polyphase.
  • a single-phase or multi-phase bridge circuit having two or more series circuits as described above is provided.
  • a current detection circuit similar to that in Fig. 1 is provided for each first transistor 11 and 21 so as to include it.
  • FIG. 11 shows the load drive circuit.
  • a current detection transistor 12 to which the same switch signal S1 as the switch signal S1 applied to the first transistor 11 is applied is provided.
  • the current detecting transistor 12 supplies a proportional current I 1 / N proportional to the load current I 1 flowing through the first transistor 11.
  • the knocker circuit 100 has a current source 15 for supplying a predetermined idling current Iid1 to an output node B1 of the current detection transistor 12 and an output node of the first transistor 11 It operates so that the voltage of A 1 equals the voltage of the output node B 1 of the transistor 12 for current detection, and the detection current I 1 2 which is the sum of the proportional current I 1 / N and the idling current I id 1 Is output.
  • the buffer circuit 200 also has the same configuration as the buffer circuit 100 except for the sign (for example, 2 2 for 1 2).
  • a detection resistor (which converts the detection currents I 12 and I 22 output from the buffer circuits 100 and 200 provided in each of the plurality of sets into a detection voltage (output signal) V det at a time) (Conversion circuit) 19 is provided. Further, an error amplifier 71 is provided which receives a command value Vtarget for instructing speed, torque or current and a detection voltage Vdet and outputs an error signal based on a difference between the two inputs. This error signal is supplied to a control circuit (not shown) for controlling a load such as a motor.
  • the operation of detecting the load currents II and I2 of the first transistors 11 and 21 is the same as that described in Fig. 1 and so on. The same is true.
  • the seventh embodiment shown in FIG. 11 is a load drive circuit driven by PWM, a description will be given of a specific current detecting operation associated with PWM control.
  • the first transistor 11 is turned on, the second transistor 61 is turned on / off by the PWM switching signal S4, and the first transistor 21 is turned on and the second transistor 5 1 is on / off switch by the PWM switching signal S3. There are times when it has been taught.
  • the load is The current I1 flows from the first power supply voltage Vcc to the first transistor 11 / one load 50-the second transistor 61 / one land, as indicated by the solid line in the figure.
  • the load current I 1 is, as indicated by the broken line in the figure, the first transistor 11 1—the load 50—the parasitic diode of the first transistor 21—the first It flows through the path of transistor 11.
  • the load current I 1 when the PWM is off cannot be detected by the conventional direct detection method using a resistor.
  • the proportional current I 1 N is continuously generated not only when the PWM is on but also when the force P WM is off. Can be measured.
  • the first transistor 21 is turned on and the second transistor 51 is turned on and off by the PWM switching signal S3.
  • the command value Vtarget is a torque command value.
  • This torque command value Vtarget is formed by a difference between a set speed value of the spindle motor and an actual speed value thereof.
  • the change in the detection current that is, the change in the detection voltage Vdet is continuous in order to perform stable speed control. Therefore, once the spindle motor speed control is started, the idling currents Iid1 and Iid2 can continue to flow without being cut off. Even if the idling currents I idl and I id 2 continue to flow, the load currents I 1 and I 2 are not affected because the body is a constant value.
  • the detection voltage V det generates a constant offset voltage, while the torque command value is zero.
  • the torque command value V target is lower than the detection voltage V det by the offset voltage, the driving force (torque) of the motor at the time of stoppage can be reliably eliminated.
  • the offset voltage based on the idling currents Iid1 and Iid2 is not provided, there is a possibility that the torque command value V target and the like will be affected by noise and the like, and torque will be generated in the motor. is there.
  • the offset voltage is given by continuing to flow the idling current without interrupting it, it is possible to prevent the motor from erroneously turning even in a noise environment. This malfunction is not limited to speed control, but also applies to other controls (for example, current control).
  • the idling currents Iid1 and Iid2 are controlled so that only one of the first transistors 11 and 21 to be turned on flows. You can also.
  • This control can be achieved by outputting a signal for controlling the idling currents Iid1 and Iid2 in connection with the generation of the switch signals S1 and S2 from the control circuit. For example, it is possible to turn on or off the current sources 15 and 25 in relation to the switch signals S 1 and S 2.
  • an idling current off control circuit using a switch circuit 17 and a comparator 18 as in the third embodiment of FIG. 4 can be added. It is also possible to add an idling current timing control circuit using a switch circuit 17 and a timing circuit 17A as in the fifth embodiment 8 of FIG. In these cases, the switch circuit 17 provided in each phase drive circuit is simultaneously turned on or off by the comparison output from the comparator 18 (in the case of FIG. 4), and the timing circuit 17 It is good to turn on or off at the same time with the idling signal Sid from A (in the case of Fig. 8).
  • the idling currents Iidl and Iid2 are turned on or off in accordance with the on and off of the first and second transistors 11 and 21, and the detection voltage V det as shown in FIGS. 4 and 8. And turning off according to the elapsed time means, for example, This is suitable when it is necessary to detect the load currents I 1 and I 2 with high accuracy, such as when driven by control.
  • the command value V target is a current command value.
  • FIG. 12 shows a load driving circuit for driving a load such as a spindle motor of HDD or FDD according to the eighth embodiment of the present invention.
  • the load drive circuit shown in FIG. 12 is an example of a three-phase bridge circuit that drives a three-phase spindle motor 50.
  • the U-phase control signal S1u is supplied to the control current supply current source 7, and the first transistor 1 1, the control voltage V sigu is supplied to the gate of the current detection transistor 12, the second transistor 9 is connected between the output node A 1 and the ground, and the U is connected to the gate of the second transistor 9.
  • the phase switch signal S 2 u is supplied and that the output node A 1 is connected to the U-phase coil terminal U of the three-phase spindle motor 50.
  • Other points are the same as those in FIG.
  • the V-phase drive circuit 1 V and the W-phase drive circuit 1 W are the same as the U-phase drive circuit 1 U, except that the force codes, which are only partially shown in FIG. . That is, as compared with FIG. 3 of the second embodiment, the V-phase control signal S 1 v and the W-phase control signal S 1 w are supplied to the control current supply current sources 27 and 37.
  • control voltages V sigv and V sigw are supplied to the gates of the first transistors 21 and 31; that the second transistors 29 and 39 are connected between the output nodes A 2 and A 3 and ground;
  • the V-phase switch signal S 2 v and the W-phase switch signal S 2 w are supplied to the gates of the second transistors 29 and 39, and the outputs A 2 and A 3 are connected to the three-phase spindle. They are different in that they are connected to the V-phase coil terminal V and W-phase coil terminal W of the motor 50.
  • the detection currents I 12,... Obtained from the drive circuits 1 U, IV, and 1 W for each phase are integrated and supplied to the detection resistor 19.
  • the error amplifier 71 compares the command value V target for commanding the input speed, torque or current with the detected voltage V det, outputs an error signal of the two inputs, and supplies the error signal to the gate control logic circuit 72. .
  • the error amplifier 71 operates when the switch signal S1 is supplied. Note that the switch signal S 1 may be supplied to the gate control / logic circuit 72.
  • the gate control logic circuit 72 executes the control signals Slu, Slv, SIw and each phase for each phase according to the logic for three-phase driving.
  • Switch signals S 2 u, S 2 v, and S 2 w for The control signals S lu, S lv, S 1w for each phase and the switch signals S 2 u, S 2 v, S 2w for each phase are controlled by the current sources 7, 27, 37 and 2 It is supplied to the gates of transistors 9, 29 and 39.
  • the logic for the three-phase drive is, for example, the U-phase terminal, V-phase terminal, and W-phase terminal of the three-phase motor 50, U ⁇ V, U ⁇ W, V ⁇ W, V ⁇ U, W ⁇ U, W ⁇ Conductivity of the first transistors 11, 21, 31, 31 is controlled so that power is supplied in the order of V, U ⁇ V, and the second transistors 9, 29, 39 are switched.
  • the gate control / logic circuit 72 may be included in a control circuit (not shown) together with other control units. Since FIG. 12 shows an example of a three-phase bridge circuit, there are three drive circuits for each phase. When the present invention is applied to a single-phase bridge circuit, there are two drive circuits for each phase. Furthermore, the present invention is similarly applicable to the case of three or more phases.
  • a single-phase or multi-phase bridge circuit having a plurality of drive circuits for each phase is formed, and a load drive circuit that linearly drives a single-phase or multi-phase load is linearly controlled by the control voltage V sig.
  • the load drive circuit shown in FIG. 12 is provided with a current detection circuit similar to that shown in FIG. 3 so as to include the first transistors 11, 21 and 31 to be controlled.
  • the idling currents I idl and the like of the drive circuits 1 U, IV, 1 W for each phase have the same current value.
  • the command value V target is the torque command value.
  • This torque command value V target is formed by the difference between the set speed value for the spindle motor and the actual speed value.
  • the change in the detection current that is, the change in the detection voltage V det is continuous in order to perform stable speed control. Therefore, once the speed control of the spindle motor is started, it is preferable that the idling current I id1 ⁇ continue to flow without being cut off. Even if the idling current I id 1 continues to flow, it does not affect the load current I 1 because it is a constant value.
  • the torque command value V target and the like may be affected by the effects of noise and the like, and torque may be generated in the motor. is there.
  • the offset voltage is given by keeping the idling current flowing without interruption, it is possible to prevent the motor from erroneously rotating even in a noise environment. This malfunction is not limited to speed control, but also applies to other controls (for example, current control).
  • an idling current off control circuit using a switch circuit 17 and a comparator 18 as in the fourth embodiment of FIG. 7 can be added.
  • a timing control circuit for idling current using a switch circuit 17 and a timing circuit 17 A as in the sixth embodiment can be added.
  • the switch circuit 17 provided in each phase drive circuit is simultaneously turned on by the comparison output from the comparator 18. It is good to turn them on or off (in the case as shown in Fig. 7) and to turn them on or off simultaneously with the idling signal Sid from the timing circuit 17A (in the case shown in Fig. 10).
  • the current flowing through a load such as a spindle motor for a storage device such as an HDD or an FDD can greatly reduce the power loss accompanying the current detection,
  • the current is constantly detected, and the current can be detected stably with high accuracy and with low current consumption.

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Abstract

負荷に流れる電流の検出に伴う電力損失を大幅に少なくし、且つ電流検出を常時行うとともに電流を安定して高精度に検出する電流検出回路である。パワートランジスタと電流検出トランジスタには、電源電圧及びスイッチ信号を共通に供給する。その電流検出トランジスタの出力ノードにアイドリング電流を供給し、且つ両トランジスタの出力電圧が仮想同電位となるようにバッファ回路を設ける。これによりバッファ回路を常にＡ級増幅回路として動作させる。

Description

明細書 電流検出回路、 負荷駆動回路、 及び記憶装置 技術分野
本発明は、 H D Dや F D D用等の記憶装置用スピンドルモータ等の負荷に流れる電 流を安定して高精度に検出する電流検出回路、 それを用いた負荷駆動回路及ぴその負 荷駆動回路により駆動されるモータを有する記憶装置に関する。 背景技術
トランジスタなどによって駆動される負荷に流れる電流を検出するための電流検出 回路としては、 その トランジスタや負荷に直列に電流検出抵抗を接続し、 その電流検 出抵抗による降下電圧によって電流を直接検出するものが、 特開平 1 1 — 2 9 9 2 9 2号公報 （以下、 特許文献 1 ) ゃ特開 2 0 0 3— 1 7 4 7 6 6号公報 （以下、 特許文 献 2 ) に開示されているように一般的に用いられている。
また、 負荷と直列に接続されたトランジスタと同じ制御電圧が印加される検出用 ト ランジスタに定電流を流し、 それら両トランジスタの出力電圧を比較して負荷電流の レベルを検出するものも、 特許第 2 5 7 0 5 2 3号公 艮 （以下、 特許文献 3 ) に開示 されているように知られている。
従来の特許文献 1、 2の電流検出回路では、 電流検出抵抗による損失が常に発生す るから、 電力効率の低下を招いてしまう。 また、 ブリ ンジ回路構成の負荷駆動回路で 負荷を P WM駆動する場合には、 P WMでオフしている期間は電流検出自体ができな レ、。
また、 特許文献 3の電流検出回路では、 電流検出抵抗による電力損失は無いが、 負 荷電流が所定値以上かどうかのレベル検出を行うものであるから、 連続した負荷電流 を検出することはできない。 そこで、 本発明は、 電流検出に伴う電力損失を大幅に少なく し、 且つ電流検出を常 時行うとともに電流を安定して高精度に且つ低消費電流で検出できる電流検出回路、 及びその電流検出回路を用いた負荷駆動回路を提供することを目的とする。 発明の開示
本発明の電流検出回路は、 負荷に負荷電流を供給するための第 1 トランジスタと、 該第 1 トランジスタの制御電極に印加される制御信号と同じ制御信号が制御電極に 印加され、 前記負荷電流に比例した比例電流を供給するための電流検出用トランジス タと、
該電流検出用トランジスタの出力ノードに所定のアイ ドリング電流を供給するアイ ドリング用電流源を有して、 前記第 1 トランジスタの出力電圧と前記電流検出用トラ ンジスタの前記出力ノードの電圧とを等しくするように動作するととともに、 前記比 例電流と前記アイ ドリング電流とを加算した検出電流を出力するバッファ回路と、 該バッファ回路から出力される前記検出電流を変換して出力信号とする変換回路と を備える。
また、 本発明の電流検出回路は、 制御電極と出力電極とが接続された電流制御用ト ランジスタと、
該電流制御用トランジスタに制御された電流を流すための電流可変型の制御電流供 給用電流源と、
前記電流制御用トランジスタとカレントミラー接続され、 負荷に負荷電流を供給す るための第 1 トランジスタと、
前記電流制御用トランジスタとカレントミラー接続され、 前記負荷電流に比例した 比例電流を供給するための電流検出用トランジスタと、
該電流検出用トランジスタの出力ノードに所定のアイ ドリング電流を供給するアイ ドリング用電流源を有して、 前記第 1 トランジスタの出力電圧と前記電流検出用トラ ンジスタの前記出力ノードの電圧とを等しくするように動作するととともに、 前記比 例電流と前記アイ ドリング電流とを加算した検出電流を出力するバッファ回路と、 該バッファ回路から出力される前記検出電流を変換して出力信号とする変換回路と を備える。
また、 前記バッファ回路は、 前記第 1 トランジスタの出力電圧と前記電流検出用ト ランジスタの出力ノードの電圧とが入力される増幅器と、 前記電流検出用ト ランジス タの出力ノードと前記変換回路との間に設けられ、 前記増幅器の出力で制御 される第 3 トランジスタを有する。
また、 前記アイ ドリング用電流源へ供給されるアイ ドリング用電源電圧は 、 前記第 1 トランジスタ及び前記電流検出用トランジスタへ供給される第 1電源電圧 より高電 圧または同電圧である。
また、 前記アイ ドリング用電流源に設けられたスィッチ回路と、 前記出カイ言号を基 準値と比較し、 前記出力信号が前記基準値を上回ったときに比較出力を発生する比較 器とを有し、 前記比較出力によって前記スィツチ回路をオフにする。
また、 前記比較器は、 所定幅のヒステリシス特性を有する。
また、 前記アイ ドリング用電流源に設けられ、 アイ ドリング信号によって オンされ るスィッチ回路と、 制御指令信号の入力に応じて前記アイ ドリング信号を第 1所定時 間だけ出力するとともに、 前記制御指令信号から前記第 1所定時間より短い第 2所定 時間の経過後に前記制御信号を出力するタイミング回路を有する。
本発明の負荷駆動回路は、 第 1電源電圧と負荷への出力点間に接続されスィツチ信 号にしたがってスィッチされて負荷に電流を供給するための第 1 トランジス タと、 前 記負荷への出力点と第 2電源電圧点間に接続され P WMスィツチング信号に よってォ ン ·オフスィツチングされる第 2 トランジスタとの直列回路を、 2以上の組 分有し て単相あるいは多相プリ ッジ回路を形成し、 単相あるいは多相負荷を P WM靡動する 負荷駆動回路において、
前記第 1 トランジスタに印加されるスィッチ信号と同じスイツチ信号が印づ JPされ、 前記負荷電流に比例した比例電流を供給するための電流検出用トランジスタ と、 該電 流検出用トランジスタの出力ノードに所定のアイ ドリング電流を供給するアイ ドリン グ用電流源を有して、 前記第 1 トランジスタの出力電圧と前記電流検出用トランジス タの前記出力ノ一ドの電圧とを等しくするように動作するととともに、 前記比例電流 と前記アイ ドリング電流とを加算した検出電流を出力するバッファ回路とを、 前記第 1 トランジスタのそれぞれに対応して前記組数分有し、
前記組数分の各バッファ回路から出力される前記検出電流を一括して出力信号に変 換する変換回路とを備える。
また、 本発明の負荷駆動回路は、 制御電極と出力電極とが接続された電流制御用ト ランジスタと、 該電流制御用トランジスタに制御された電流を流すための制御電流を 供給する電流可変型の制御電流供給用電流源と、 前記電流制御用 トランジスタと力レ ントミラー接続され、 第 1電源電圧と負荷への出力点間に設けられ負荷に負荷電流を 供給するための第 1 トランジスタと、 前記負荷への出力点と第 2電源電圧点間に接続 されスィツチ信号によってスィツチングされる第 2 トランジスタとを含む電流出力回 路を、 2以上の組数分有して単相あるいは多相ブリッジ回路を形成し、 単相あるいは 多相負荷を前記制御電流にしたがって駆動する負荷駆動回路において、
前記電流制御用トランジスタとカレントミラー接続され、 前記負荷電流に比例した 比例電流を供給するための電流検出用トランジスタと、
該電流検出用トランジスタの出力ノードに所定のアイ ドリング電流を供給するアイ ドリング用電流源を有して、 前記第 1 トランジスタの出力電圧と前記電流検出用トラ ンジスタの前記出力ノードの電圧とを等しくするように動作するととともに、 前記比 例電流と前記アイ ドリング電流とを加算した検出電流を出力するバッファ回路とを、 前記第 1 トランジスタのそれぞれに対応して前記組数分有し、
前記組数分の各バッファ回路から出力される前記検出電流を一括して変換して出力 信号とする変換回路とを備える。
また、 前記バッファ回路は、 前記第 1 トランジスタの出力電圧と前記電流検出用ト ランジスタの出力ノードの電圧とが入力される増幅器と、 前記電流検出用 卜ランジス タの出力ノードと前記変換回路との間に設けられ、 前記増幅器の出力で制御される第 3 トランジスタを有する。
また、 前記アイ ドリング用電流源に設けられたスィッチ回路と、 前記出力信号を基 準値と比較し、 前記出力信号が前記基準値を上回ったときに比較出力を発生する比較 器とを有し、 前記比較出力によって前記スィッチ回路をオフにする。
また、 前記アイ ドリング用電流源に設けられ、 アイ ドリング信号によってオンされ るスィッチ回路と、 制御指令信号の入力に応じて前記アイ ドリング信号を第 1所定時 間だけ出力するとともに、 前記制御指令信号から前記第 1所定時間より短い第 2所定 時間の経過後に前記スィツチ信号を出力するタイミング回路を有する。
本発明の記憶装置は、 本発明のいずれかの負荷駆動回路と、 該負荷駆動回路によつ て駆動されるモータを有する。
本発明によれば、 パワートランジスタである第 1 トランジスタと電流検出トランジ スタとは、 電源電圧及びスィッチ信号が共通であり、 出力電圧が仮想同電位となる。 トランジスタが P型 M O Sである場合には、 ゲート、 ソースが共通接続され、 ドレイ ンが仮想同電位となる。 したがって、 電流検出トランジスタの小電流 （N分の 1 ) を 利用して負荷電流を検出できるから、 従来のような直接検出に比べて、 消費電力を少 なくできる。
また、 ブリ ッジ構成の P WM制御される負荷駆動回路においても、 P WMオフ時に も負荷電流を検出できる。 したがって、 負荷電流を P WM駆動にもかかわらず、 連続 して検出することが出来る。
また、 本発明によれば、 制御電極と出力電極とが接続された電流制御用トランジス タに制御された電流を流す電流可変型の制御電流供給用電流源を設ける。 その電流制 御用トランジスタと、 パワートランジスタである第 1 トランジスタと電流検出トラン ジスタとが、 カレントミラ一構成に接続される。 第 1 トランジスタと電流検出トラン ジスタは、 電源電圧及び制御電圧が共通であり、 それらの出力電圧が仮想同電位とな る。 トランジスタが P型 M O Sである場合には、 ゲート、 ソースが共通接続され、 ド レインが仮想同電位となる。 したがって、 電流検出トランジスタの小電流 （N分の 1 ) を利用して負荷電流を検出できるから、 従来のような直接検出に比べて、 消費電力を 少なくできる。
また、 制御電流供給用電流源の電流値を、 変換回路の出力信号にしたがって、 制御 する事により、 負荷電流を所定値に設定することが出来る。 したがって、 電流制御用 トランジスタと第 1 トランジスタとの力レントミラー比に誤差を含んでいても負荷電 流の大きさには影響を与えることはない。 したがって、 電流制御用トランジスタのサ ィズを、 第 1 トランジスタのサイズに比してきわめて小さく （例えば、 1 0 0 0 : 1 ) する事が出来る。
また、 第 1 トランジスタの導通度を連続的に制御して負荷電流を制御するから、 ブ リッジ構成の負荷駆動回路においても、 P WM駆動するものとは異なり、 負荷電流を 連続して検出することが出来る。
また、 バッファ回路は、 電流検出用トランジスタの出力ノードに所定のアイ ドリン グ電流を供給するアイ ドリング用電流源を有して、 その第 1 トランジスタの出力電圧 と電流検出用トランジスタの出力ノードの電圧とを等しくするように動作するととと もに、 比例電流とアイ ドリング電流とを加算した検出電流を出力するから、 A級増幅 回路として動作する。 これにより、 スィッチオンの初期時においても、 電流検出を安 定して行うことが出来る。 また、 制御動作の初期時においても、 また負荷電流が小さ い場合においても、 電流検出を安定して行うことが出来る。 且つ、 負荷電流と検出電 流とのリニアリティ （直線性） が向上するから、 電流検出を高精度に行うことが出来 る。
また、 検出電流が所定以上になるとき （所定値あるいは所定時間後） に、 アイ ドリ ング電流をオフするから、 さらに消費電力を低減することが出来る。 図面の簡単な説明
図 1は、 第 1実施例の電流検出回路の構成を示す図である。 図 2は、 図 1の電流検出回路の等価回路を示す図である。
図 3は、 第 2実施例の電流検出回路の構成を示す図である。
図 4は、 第 3実施例の電流検出回路の構成を示す図である。
図 5は、 図 4の動作を説明するための特性図である。
図 6は、 図 4の動作を説明するための他の特性図である。
図 7は、 第 4実施例の電流検出回路の構成を示す図である。
図 8は、 第 5実施例の電流検出回路の構成を示す図である。
図 9は、 図 8の動作を説明するためのタイミング図である。
図 1 0は、 第 6実施例の電流検出回路の構成を示す図である。
図 1 1は、 第 7実施例の負荷駆動回路の構成を示す図である。
図 1 2は、 第 8実施例の負荷駆動回路の構成を示す図である。 発明を実施するための最良の形態
以下、 本発明の電流検出回路、 それを用いた負荷駆動回路、 及びその負荷駆動回路 により駆動されるモータを有する記憶装置の実施例について、図を参照して説明する。 図 1は、 第 1実施例の電流検出回路を示している。 この電流検出回路で負荷を駆動 するから、 図 1の電流検出回路を負荷駆動回路あるいは負荷駆動装置、 と言うことも 出来る。
図 1において、 第 1 トランジスタである P型 M O トランジスタ 1 1は負荷 5 0と 直列に接続されて、 第 1電源電圧 V c c とグランド間に接続される。 第 1 トランジス タ 1 1は制御信号であるスィッチ信号 S 1 ( L レベル） がゲートに印加されたときに オンし、 負荷電流 （出力電流） I 1が流れる。 なお、 本明細書では、 特に断らない場 合には、 電圧はグランド電圧に対する電位を表している。
電流検出用トランジスタ 1 2のチャネル幅 Wとチャネル長 Lで決まるサイズを、 第 1 トランジスタ 1 1のサイズの N分の 1 としているから、 そのソース及びゲートに同 じ第 1電源電圧 V c c、 とスィッチ信号 S 1が供給されることで、 負荷電流 I 1の N 分の 1の比例電流 I 1 / Nが流れようとする。 し力 し、 その電流検出用トランジスタ 1 2のドレイン電圧が第 1 トランジスタ 1 1のドレイン電圧 （出力電圧） と等しくな らない場合が多いから、その場合には正確な比例電流 I 1 ZNを得ることは出来ない。 本発明では、 電流検出用トランジスタ 1 2のドレイン電圧を第 1 トランジスタ 1 1 のドレイン電圧と等しく し、 安定して且つ高精度に電流検出を行えるように、 特有の バッファ回路 1 0 0を設けている。
このバッファ回路 1 0 0は、 第 1 トランジスタ 1 1の出カノ一ド A 1の電圧 （ドレ イン電圧） と電流検出用トランジスタ 1 2の出力ノード B 1の電圧 （ドレイン電圧） とが入力される増幅器 1 3 (例えば、 オペアンプでよい） と、 このオペアンプ 1 3の 出力を第 3 トランジスタである N型 M O S トランジスタ 1 4への制御信号とする。 こ の M O S トランジスタ 1 4は、 電流検出用トランジスタ 1 2の出力ノード B 1 と検出 抵抗 1 9との間に接続されている。 なお、 コンデンサ 1 6は発振防止を目的として設 けられている。
さらに、 ッファ回路 1 0 0は、 アイ ドリング用電源電圧 V i dと出力ノード B 1 との間に、 電流源 1 5が接続されており、 その出力ノード B 1に所定のアイ ドリング 電流 I i d 1を供給する。 電流源 1 5は定電流源であり、 アイ ドリング電流 I i d 1 は定電流であることがよい。 アイ ドリング用電源電圧 V i dは、 電流源 1 5の動作を 確実にするために第 1電源電圧 V c cより も高い電圧であることが望ましい。 即ち、 V i d 1 〉 V c c。 なお、 アイ ドリング用電源電圧 V i dとして、 第 1電源電圧 V c cを用いることも可能である。
バッファ回路 1 0 0からは、 電流検出用 トランジスタ 1 2からの比例電流 I 1 Z N と電流源 1 5からのアイ ドリング電流 I i d 1とが合わさった検出電流 I 1 2が出力 される。
この検出電流 I 1 2が検出抵抗 1 9に流れて、 その抵抗値 R s と検出電流 I 1 2の 積に応じた検出電圧 （出力信号） V d e tを出力する。 検出抵抗 1 9は変換回路とし て機能しており、 検出電圧 V d e tは図示しない制御回路へ供給される。 この図 1の電流検出回路において、 図 2の等価回路図を参照しつつ、 その動作を説 明する。 制御回路 （図示を省略している。 以下同じ） からスィッチ信号 S 1が供給さ れるまでは、 第 1 トランジスタ 1 1、 電流検出用トランジスタ 1 2はオフしている。 出力ノード A 1はハイインピーダンス （H i — Z) もしくは低電圧 （L ow ;例えば 零電圧） になっている。 したがって、 出力ノード A 1の電圧は、 第 1電源電圧 V c c やアイ ドリング用電源電圧 V i dより低くなつている。 一方、 出力ノード B 1の電圧 はアイ ドリング用電源電圧 V i dにより決まる。
バッファ回路 1 0 0は、 その 2入力である出カノ一ド A 1の電圧と出力ノー KB 1 の電圧とを等しくするように動作するから、 MO S トランジスタ 1 4は出力ノー KB 1の電圧を下げようとして、 オンする。 MO S トランジスタ 1 4のオンにより、 アイ ドリング電流 I i d 1が検出電流 I 1 2として検出抵抗 1 9に流れる。 スィツチ信号 S 1が供給される前にアイ ドリング電流 I i d 1が流れるから、 バッファ回路 1 0 0 は、スィツチ信号 S 1が供給される時点から A級増幅回路として動作することになる。 このアイ ドリング電流 I i d 1は、 検出電圧 V d e tのオフセッ ト分電圧 R s X I i d 1を発生する。
スィツチ信号 S 1が供給されると、 第 1 トランジスタ 1 1 と電流検出用トランジス タ 1 2がオンし、 負荷電流 I 1が第 1 トランジスタ 1 1から負荷 5 0に流れて、 第 1 トランジスタ 1 1のオン抵抗 r 1 1 と負荷電流 I 1との積に応じて電圧降下が第 1 ト ランジスタ 1 1に発生する。 出カノ一ド A 1の電圧は第 1電源電圧 V c cからその電 圧降下 I 1 X r 1 1だけ低い電圧になる。 このとき出力ノード B 1の電圧は、 出カノ ―ド A 1の電圧と等しくなるようにバッファ回路 1 00により制御される。 電流検出 用トランジスタ 1 2の電圧降下は、 比例電流 I lZNと電流検出用トランジスタ 1 2 のオン抵抗 r 1 2 ( = NX r 1 1 ) との積になる。 したがって、 第 1 トランジスタ 1 1 と電流検出用 トランジスタ 1 2は、 ソース電圧、 ゲート電圧及ぴドレイン電圧の全 てが等しくなるので、 電流検出用 トランジスタ 1 2に流れる比例電流 I 1ZNは所期 の値になる。 この第 1 トランジスタ 1 1 と電流検出用トランジスタ 1 2がオンする初期の段階や、 その負荷電流 I 1、 比例電流 I 1 /Nが小さいときには、 仮にアイ ドリング電流 I i d 1がない場合には安定して動作できない、 或いは比例電流 I 1 / Nが負荷電流 I 1 に正確に比例しない、 等の問題が発生する。
しかし、 本発明では、 第 1 トランジスタ 1 1と電流検出用トランジスタ 1 2がオン するに先立って、 アイ ドリング電流 I i d 1を流しているから、 バッファ回路 1 0 0 は A級増幅回路として動作する。 したがって、 第 1 トランジスタ 1 1と電流検出用ト ランジスタ 1 2がオンする初期の段階や、 その負荷電流 I 1、 比例電流 I 1 Z Nが小 さいときにも安定して動作し、 且つ負荷電流と検出電流とのリニアリティ （直線性） が向上するから、 電流検出を高精度に出来る。
なお、 第 1 トランジスタ 1 1、 電流検出用トランジスタ 1 2は、 P型 M O S トラン ジスタに代えて、 N型 M O S トランジスタでもよい。 また、 N型 M O S トランジスタ 1 4は、 P型 M O S トランジスタの他、 バイポーラ トランジスタを用いてもよい。 図 3は、 第 2実施例の電流検出回路を示している。 図 3では、 第 1 トランジスタで ある P型 M O S トランジスタ 1 1及び電流検出用トランジスタである P型 M O トラ ンジスタ 1 2が、 任意レベルの制御電圧 V s i gで制御される点で、 図 1の第 1実施 例と異なっている。 図 3のその他の点は、 図 1のものと同様である。 したがって、 そ の異なる点を中心に説明する。
図 3において、 第 1 トランジスタである P型 M O S 卜ランジスタ 1 1は負荷 5 0と 直列に接続されて、 負荷 5 0に負荷電流 I 1を流すように第 1電源電圧 V c c とダラ ンド間に接続される。 その負荷電流 I 1に比例した比例電流 I 1 / Nを供給するため の電流検出用トランジスタである P型 M O S トランジスタ 1 2が設けられている。 電流制御用トランジスタである P型 M O S トランジスタ 1 0は、 その制御電極であ るゲー卜と出力電極である ドレインとが接続され、 電流可変型の制御電流供給用電流 源 7と直列に、 第 1電源電圧 V c cとグランド間に接続される。
電流制御用トランジスタ 1 0のゲートが、 第 1 トランジスタ 1 1及び電流検出用ト ランジスタ 1 2のゲートに接続され、 カレントミラー構成とされている。 電流制御用 トランジスタ 1 0のゲート電圧が制御電圧 V s i gとなる。 即ち、 電流制御用トラン ジスタ 1 0、 第 1 トランジスタ 1 1及び電流検出用トランジスタ 1 2はカレントミラ 一回路に構成されているから、 電流制御用トランジスタ 1 0に流れる制御電流 I 0に 比例した負荷電流 I 1及び比例電流 I 1 ZNが、 第 1 トランジスタ 1 1及び電流検出 用トランジスタ 1 2に流れる。 ここで、 電流制御用トランジスタ 1 0のチャネル幅 W とチャネル長 Lで決まるサイズ αは、 第 1 トランジスタ 1 1のサイズ Νに対して著し く小さい値、 例えば 1 0 0 0分の 1に設定されている。
電流源 7は、 基準電圧 V r e f 1と検出電圧 （出力信号） V d e t との 2入力の差 を増幅する誤差増幅器 8の誤差出力が供給され、 その誤差出力に応じて、 その電流、 即ち制御電流 I 0の大きさが制御される。 · 誤差増幅器 8は、 スィッチ信号 S 1が供給されるときに動作をして、 2入力の差に 応じた誤差出力を発生する。 また、 スィッチ信号 S 1が供給されないときには、 その 誤差出力を発生しないから、 電流源 7の制御電流 I 0はオフされる。 なお、 スィッチ 信号 S 1を電流源 7に供給して、 電流源 7をスィッチ信号 S 1によって直接に動作或 いは不動作を制御するようにしても良レ、。
この図 3の電流検出回路の動作を説明する。 制御回路 （図示を省略している。 以下 同じ） からスィッチ信号 S 1が供給されるまでは、 誤差増幅器 8は誤差出力を発生せ ず、 電流源 7はオフして制御電流 I 0は零である。 したがって、 電流制御用トランジ スタ 1 0、 第 1 トランジスタ 1 1、 電流検出用トランジスタ 1 2はオフしており、 負 荷電流 I 1及び比例電流 I 1 / Nも零である。
スィッチ信号 S 1が誤差増幅器 8に供給されると、 誤差増幅器 8は基準電圧 V r e f 1 と検出電圧 V d e tに応じた誤差出力を発生する。 電流源 7は、 この誤差出力に 応じた制御電流 I 0を電流制御用トランジスタ 1 0に流す。 この制御電流 I 0によつ て、 電流制御用トランジスタ 1 0のゲートに制御電圧 V s i gが発生し、 この制御電 圧 V s i gが第 1 トランジスタ 1 1及び電流検出用トランジスタ 1 2のゲー卜に印加 されて、 電流制御用トランジスタ 1 0、 第 1 トランジスタ 1 1、 電流検出用トランジ スタ 1 2はカレントミラー動作をする。
第 1 トランジスタ 1 1には、 電流制御用 トランジスタ 1 0とのカレントミラー比に 応じた負荷電流 I 1が負荷 5 0に流れる。 第 1 トランジスタ 1 1のドレインにはその 導通度と負荷電流 I 1 とに応じた電圧、 即ち出力ノード A 1の電圧が発生する。 この とき、電流検出用トランジスタ 1 2のドレインの電圧、即ち出力ノード B 1の電圧は、 出力ノード A 1の電圧と等しくなるようにバッファ回路 1 0 0により制御される。 電 流検出用トランジスタ 1 2の電圧降下は、 比例電流 I 1 Z Nと電流検出用トランジス タ 1 2の導通度により決まる。 したがって、 第 1 トランジスタ 1 1 と電流検出用 トラ ンジスタ 1 2は、ソース電圧、ゲート電圧及びドレイン電圧の全てが等しくなるので、 電流検出用トランジスタ 1 2に流れる比例電流 I 1 ZNは所期の値になる。
また、 検出電流 I 1 2に基づく検出電圧 V d e tを帰還し、 検出電圧 V d e tが所 定値 （=基準電圧 V r e f 1 ) になるように制御する。 したがって、 第 1 トランジス タ 1 1 と電流検出用トランジスタ 1 2との間の力レントミラー比が所定精度に保たれ ていれば、 電流制御用トランジスタ 1 0と第 1 トランジスタ 1 1 (及び電流検出用ト ランジスタ 1 2 ) との間のカレントミラー比の精度は多少悪くても、 回路動作や電流 検出に支障は無い。 これにより、 電流制御用トランジスタ 1 0のサイズを第 1 トラン ジスタ 1 1に比して極めて小さく （例えば、 1 0 0 0分の 1程度） できるし、 同様に 電流源 7の電流容量も極めて小さいものとすることができる。
また、 図 3では、 検出電圧 V d e tを帰還して所定値に一致させるようにフィード バック制御を行っているが、 これに限ることなく、 制御電圧 V s i gを所定値に設定 するフィ一ドフォヮ一ド制御とすることができる。 このフィ一ドフォヮード制御とす る場合には例えば、 図 3において、 誤差増幅器 8を削除して電流源 7に所定の指令信 号を供給するようにしてもよいし、 また、 電流制御用トランジスタ 1 0、 電流源 7、 誤差増幅器 8を削除して所定の制御電圧 V s i gを第 1 トランジスタ 1 1、 電流検出 用トランジスタ 1 2のゲートに印加するようにしてもよい。 なお、 この点は、 他の実 施例でも同様である。
図 4は、 本発明の第 3実施例に係る電流検出回路を示している。 図 5及び図 6は、 図 4の動作を説明するための特性図である。 この図 4の電流検出回路においては、 ァ ィ ドリング電流 I i d 1の供給を検出電流の大きさに応じて停止するようにしている。 図 4において、 図 1 と異なる点は、 アイ ドリング用電源電圧 V i dと出力ノード B 1 との間に電流源 1 5と共にスィッチ回路 1 7を設けている点、 及ぴ検出電圧 V d e tを基準電圧 V r e f と比較し、 検出電圧 V d e tが基準電圧 V r e f を上回ったと きにスィツチ回路 1 7をオフする比較出力を発生する比較器 1 8を設けている点であ る。 なお、 電流源 1 5が、 比較器 1 8の比較出力でオン、 オフできる場合、 例えば電 流源 1 5がカレントミラー構成である場合には、 比較器 1 8の比較出力で電流源 1 5 をオン、オフしてもよい。 この場合には、スィツチ回路 1 7を削除することができる。 この第 3実施例の動作を、 図 4〜図 6を参照して説明する。 スィッチ信号 S 1が供 給される以前から、 スィッチ回路 1 7はオンしている。 スィッチ信号 S 1が供給され ると、 図 1の場合と同様に、 第 1 トランジスタ 1 1、 電流検出用トランジスタ 1 2が オンし、 電流検出用トランジスタ 1 2からの比例電流 I 1 / Nと電流源 1 5からのァ ィ ドリング電流 I i d 1 とが合わさった検出電流 I 1 2が出力される。
比較器 1 8は、 検出電流 I 1 2により発生する検出電圧 V d e tを基準電圧 V r e f と比較する。 この検出電圧 V d e tは、 負荷電流 I 1が零の時にアイ ドリング電流 I i d 1に相当するオフセッ ト電圧が発生している。 負荷電流 I 1が増加するに連れ て検出電圧 V d e tも大きくなる。検出電圧 V d e tが基準電圧 V r e f を超えると、 比較器 1 8の比較出力は反転し、 スィッチ回路 1 7をオフする。 この基準電圧 V r e f は、 アイ ドリング電流 I i d 1が無くても比例電流 I 1 Z Nだけで A級増幅動作が 可能な電圧値に設定されることがよい。
スィツチ回路 1 7がオフされることによりアイ ドリング電流 I i d 1はなくなるか ら、 検出電圧 V d e tの大きさはアイ ドリング電流 I i d 1の分だけ小さくなる。 比 較器 1 8には、所定幅（ I i d 1の分より大きレ、）のヒステリシスを設けているから、 その出力がハンチングする事はない。
なお、 制御回路に供給される検出電圧 V d e tにアイ ドリング電流 I i d 1が含ま れているかどう力 \ 即ちオフセッ ト分が上乗せされているかどうかを制御回路で判定 できるように、 比較器 1 8の比較出力を制御回路に供給する。
スィッチ回路 1 7がオフされる段階での比例電流 I 1 / Nは、 アイ ドリング電流 I i d 1がオフされてもその A級増幅動作に支障がない大きさになっているから、 正確 な検出電流を得る上で問題はない。 また、 このアイ ドリング電流 I i d lをオフする 事により、 その分の消費電力を少なくすることが出来る。
図 7は、 本発明の第 4実施例に係る電流検出回路を示している。 この図 7では、 第 1 トランジスタである P型 M O S トランジスタ 1 1及ぴ電流検出用トランジスタであ る P型 M O S トランジスタ 1 2力 任意レベルの制御電圧 V s i gで制御される点で、 図 4の第 3実施例と異なっている。 図 7のその他の点は、 図 4のものと同様である。 また、 図 7において、 制御電圧 V s i gで制御される点については、 図 3の第 2実 施例で説明したことと同様である。
図 8は、 本発明の第 5実施例に係る電流検出回路を示している。 図 9は、 図 8の動 作を説明するためのタイミング図である。 この図 8の電流検出回路においては、 アイ ドリング電流 I i d lを、 負荷が駆動される最初の所定期間だけ供給するようにし、 その時間経過後は供給を停止するようにしている。
図 8において、 図 1 と異なる点は、 アイ ドリング用電源電圧 V i dと出力ノード B 1 との間に電流源 1 5と共にスィツチ回路 1 7を設けている点、 及び動作指令信号 S 0を受けてアイ ドリング信号 S i d及びスィツチ信号 S 1を発生するタイミング回路 1 7 Aを設けている点である。なお、電流源 1 5力 、アイ ドリング信号 S i dでオン、 オフできる場合、 例えば電流源 1 5がカレントミラー構成である場合には、 アイ ドリ ング信号 S i dで電流源 1 5をオン、 オフしてもよい。 この場合には、 スィッチ回路 1 7を削除することができる。
この第 5実施例の動作を、 図 8、 図 9を参照して説明する。 動作指令信号 S Oがタ ィミング回路 1 7 Aに供給されるまでは、 第 1 トランジスタ 1 1、 電流検出用トラン ジスタ 1 2、 スィッチ回路 1 7は全てオフしている。 動作指令信号 S 0がタイミング 回路 1 7 Aに供給されると、 タイミング回路 1 7 Aはアイ ドリング信号 S i dを直ち に発生させてスィツチ回路 1 7をオンし、 アイ ドリング電流 I i d 1が流される。 こ の状態は、 図 1でスィッチ信号 S 1が供給される前と同じである。
タイミング回路 1 7 Aは動作指令信号 S 0が供給されると同時に、 その時点 t 1か らの経過時間を、 例えばカウンタにより計測を開始する。 時点 t lから期間 T 2だけ 計測した時点 t 2で、 スィッチ信号 S I ( Lレベル） を発生させて、 第 1 トランジス タ 1 1、 電流検出用トランジスタ 1 2をオンさせる。 第 1 トランジスタ 1 1、 電流検 出用トランジスタ 1 2をオンさせることにより、 図 1の場合と同様に、 電流検出用ト ランジスタ 1 2からの比例電流 I 1 /Nと電流源 1 5からのアイ ドリング電流 I i d 1 とが合わさった検出電流 I 1 2が出力される。
タイミング回路 1 7 Aは、引き続いて経過時間を計測し、時点 t 1から期間 T l ( T 1 > T 2 ) 経過した時点 t 3でアイ ドリング信号 S i dの供給を停止し、 スィッチ回 路 1 7をオフする。 なお、 時点 t 4で、 動作指令信号 S 0の供給が停止されると、 ス イッチ信号 S 1もなくなり （Hレベル）、 電流検出回路の動作が停止する。 この期間 T 1は、 アイ ドリング電流 I i d 1が無くても、 比例電流 I 1 Z Nの大きさが、 ノくッフ ァ回路 1 0 0を A級増幅動作させることが可能な電流値になる時間に設定されること がよい。
なお、 制御回路に供給される検出電圧 V d e tにアイ ドリング電流 I i d 1が含ま れているかどうか、 即ちオフセッ 卜分が上乗せされているかどうかを制御回路で判定 できるように、 アイ ドリング信号 S i dを制御回路に供給する。
スィツチ回路 1 7がオフされることによりアイ ドリング電流 I i d 1はなくなるか ら、 検出電圧 V d e tの大きさはアイ ドリング電流 I i d lの分だけ小さくなる。 し カゝし、 スィッチ回路 1 7がオフされる T 1時間後の段階での比例電流 I 1 /Nは、 ァ ィ ドリング電流 I i d 1がオフされてもその A級増幅動作に支障がない大きさになつ ているから、 正確な検出電流を得る上で問題はない。 また、 図 5と同様に、 このアイ ドリング電流 I i d lをオフする事により、 その分の消費電力を少なくすることが出 来る。
図 1 0は、本発明の第 6実施例に係る電流検出回路を示している。この図 1 0では、 第 1 トランジスタである P型 M O S トランジスタ 1 1及び電流検出用トランジスタで ある P型 M O S トランジスタ 1 2が、 任意レベルの制御電圧 V s i gで制御される点 で、 図 8の第 5実施例と異なっている。 図 1 0のその他の点は、 図 8のものと同様で ある。
また、 図 1 0において、 制御電圧 V s i gで制御される点については、 図 3の第 2 実施例で説明したことと同様である。
図 1 1は、 本発明の第 7実施例に係る、 H D Dや F D Dのスピンドルモータ等の負 荷を駆動する負荷駆動回路を示している。
この図 1 1の負荷駆動回路は、 第 1電源電圧 V c cと負荷 5 0への出カノ一ド A 1 間に接続されスィツチ信号 S 1にしたがってスィツチされて負荷 5 0に電流を供給す るための第 1 トランジスタ 1 1と、負荷 5 0への出力ノード A 1 と第 2電源電圧点（グ ランド） 間に接続され P WMスィツチング信号 S 3によってオン ·オフスィツチング される第 2 トランジスタ 5 1との第 1直列回路と、 第 1電源電圧 V c cと負荷 5 0 の出力ノード A 2間に接続されスィツチ信号 S 2にしたがってスィツチされて負荷 5 0に電流を供給するための第 1 トランジスタ 2 1と、 負荷 5 0への出力ノード A 2と 第 2電源電圧点（グランド）間に接続され P WMスイッチング信号 S 4によってオン · オフスィツチングされる第 2 トランジスタ 6 1との第 2直列回路とを有している。 この図 1 1は、 単相プリ ッジ回路の例であるから、 第 1 トランジスタと第 2 トラン ジスタとの直列回路の組数は 2組である。 本発明を、 三相ブリ ッジ回路に適用する場 合には、 第 1 トランジスタと第 2 トランジスタとの直列回路の組数は 3組である。 さ らに、 多相の場合にも同様に適用可能である。
このように、 前述の直列回路を 2以上の組数分有して単相あるいは多相プリ ッジ回 路を形成し、 単相あるいは多相負荷を P WM駆動する負荷駆動回路において、 各第 1 トランジスタ 1 1、 2 1に対して、 それを含むように図 1におけると同様の電流検出 回路を設けたものが、 図 1 1の負荷駆動回路である。
即ち、 第 1 トランジスタ 1 1に印加されるスィツチ信号 S 1と同じスィツチ信号 S 1が印加される電流検出用トランジスタ 1 2を設ける。 電流検出用 トランジスタ 1 2 は、 第 1 トランジスタ 1 1に流れる負荷電流 I 1に比例した比例電流 I 1 /Nを供給 する。 ノくッファ回路 1 0 0は、 この電流検出用トランジスタ 1 2の出力ノード B 1に 所定のアイ ドリング電流 I i d 1を供給する電流源 1 5を有して、 第 1 トランジスタ 1 1の出力ノード A 1の電圧と電流検出用トランジスタ 1 2の出力ノード B 1の電圧 とを等しくするように動作するととともに、 比例電流 I 1 /Nとアイ ドリング電流 I i d 1 とを加算した検出電流 I 1 2を出力する。 バッファ回路 2 0 0も、 バッファ回 路 1 0 0と同じ構成であり、 ただ符号だけが異なっている （例えば、 1 2に対して 2 2 )。
そして、 複数組にそれぞれ設けられたバッファ回路 1 0 0、 2 0 0から出力される 検出電流 I 1 2、 I 2 2を一括して検出電圧 （出力信号） V d e tに変換する検出抵 抗 （変換回路） 1 9を設けている。 また、 速度やトルク或いは電流を指令する指令値 V t a r g e tと検出電圧 V d e tとが入力され、 その 2入力の差に基づく誤差信号 を出力する誤差増幅器 7 1が設けられる。 この誤差信号は、 モータなどの負荷を制御 する制御回路 （図示を省略している） に供給される。
この図 1 1の単相ブリ ッジ回路の負荷駆動回路について見ると、 各第 1 トランジス タ 1 1、 2 1の負荷電流 I I、 I 2を検出する動作は、 図 1等において説明したもの と同様である。 しかし、 図 1 1の第 7実施例では、 P WM駆動される負荷駆動回路で あるから、 P WM制御に伴う特有の電流検出作用について説明する。
図 1 1では、 第 1 トランジスタ 1 1がオンで、 第 2 トランジスタ 6 1が P WMスィ ツチング信号 S 4でオン/オフスイッチングされている場合と、 第 1 トランジスタ 2 1がオンで、 第 2 トランジスタ 5 1が P WMスィツチング信号 S 3でオン/オフスィ ツチングされている場合とがある。
第 1 トランジスタ 1 1がオンで、 第 2 トランジスタ 6 1が P WMスィツチング信号 S 4でオン/オフスィツチングされている場合を考えると、 第 2 トランジスタ 6 1が P WMオンしているときには、 負荷電流 I 1は、 図中実線のように、 第 1電源電圧 V c cから第 1 トランジスタ 1 1一負荷 5 0—第 2 トランジスタ 6 1一ダランドに流れ る。 一方、 第 2 トランジスタ 6 1が P WMオフしているときには、 負荷電流 I 1は、 図中破線のように、 第 1 トランジスタ 1 1—負荷 5 0—第 1 トランジスタ 2 1の寄生 ダイオード一第 1 トランジスタ 1 1の経路を流れる。
P WMオフしているときの負荷電流 I 1は、 従来の抵抗による直接検出方式では、 検出することは出来なかった。 しかし、 本発明では、 負荷電流 I 1が第 1 トランジス タ 1 1を流れていれば、 P WMオンの時はもちろんである力 P WMオフの時にも比 例電流 I 1 Nを連続して、 計測することが出来る。 逆の第 1 トランジスタ 2 1がォ ンで、 第 2 トランジスタ 5 1が P WMスィツチング信号 S 3でオン Zオフスィッチン グされている場合にも同様である。
図 1 1の負荷駆動回路で、 記憶装置の例えばスピンドルモータを速度制御する場合 には、 指令値 V t a r g e tはトルク指令値である。 このトルク指令値 V t a r g e tは、スピンドルモータへの速度設定値とその速度実際値との差によって形成される。 このスピンドルモータを速度制御するに際しては、 検出電流の変化、 即ち検出電圧 V d e tの変化が連続していることが安定な速度制御を行うために望ましい。 したが つて、 一旦、 スピンドルモータの速度制御を開始した後は、 アイ ドリング電流 I i d 1、 I i d 2を、 切ることなく、 継続して流し続けることがよレ、。 アイ ドリング電流 I i d l、 I i d 2を流し続けても、 それき体は一定値であるから負荷電流 I 1、 I 2には影響を与えることはない。
このようにアイ ドリング電流を遮断することなく流し続けることで、 モータの速度 制御の安定度を高く維持することができる。
また、 スピンドルモータを停止している場合にもアイ ドリング電流 I i d 1、 I i d 2が流されることで、 検出電圧 V d e tは一定のオフセット電圧を発生しており、 一方、 トルク指令値は零である。 この場合、 トルク指令値 V t a r g e tは、 検出電 圧 V d e tよりそのオフセッ ト電圧分だけ低いから、 停止時のモータの駆動力 （トル ク） を確実に無くすことができる。
このアイ ドリング電流 I i d 1、 I i d 2に基づくオフセッ ト電圧を持たせていな い状態では、 ノイズなどの影響によってトルク指令値 V t a r g e t等が影響を受け てモータにトルクが発生する可能性がある。 しかし、 アイ ドリング電流を遮断するこ となく流し続けることでオフセッ ト電圧が与えられるから、 例えノイズ環境下でもモ ータが誤って回る誤作動を防止できる。 この誤作動については、 速度制御に限らず、 他の制御 （例えば、 電流制御） の場合にも同様である。
さらに、 図 1 1の第 7実施例では、 アイ ドリング電流 I i d 1、 I i d 2は、 第 1 トランジスタ 1 1または 2 1の内のオンさせるべきいずれか一方のみを、 流すように 制御する事もできる。 この制御は、 制御回路からのスィッチ信号 S 1、 S 2の発生と 関連させて、 アイ ドリング電流 I i d l、 I i d 2を制御するための信号を出力させ るようにすることによって達成できる。例えば、スィツチ信号 S 1、 S 2に関連して、 電流源 1 5、 2 5をオン或いはオフさせることがよレ、。
また、 図 1 1の負荷駆動回路においても、 図 4の第 3実施例のような、 スィッチ回 路 1 7と比較器 1 8を用いたアイ ドリング電流のオフ制御回路を付加することや、 図 8の第 5実施例のような、 スィツチ回路 1 7やタイミング回路 1 7 Aを用いたアイ ド リング電流のタイミング制御回路を付加することもできる。 これらの場合には、 各相 用駆動回路に設けられたスィッチ回路 1 7を、 比較器 1 8からの比較出力で同時にォ ン或いはオフさせたり （図 4のような場合）、 タイミング回路 1 7 Aからのアイ ドリン グ信号 S i dで同時にオン或いはオフさせたり（図 8のような場合）することが良い。 このように、アイ ドリング電流 I i d l、 I i d 2を第 1、第 2 トランジスタ 1 1、 2 1のオン或いはオフに応じてオン或いはオフしたり、 図 4や図 8のように検出電圧 V d e tや経過時間に応じてオフ制御することは、 例えばステッピングモータを電流 制御で駆動する等の負荷電流 I 1、 I 2の検出を高い精度で行うことが必要な場合に、 好適である。 なお、 この電流制御でモータを駆動するときには、 指令値 V t a r g e tは電流指令値となる。
図 1 2は、 本発明の第 8実施例に係る、 H D Dや F D Dのスピンドルモータ等の負 荷を駆動する負荷駆動回路を示している。
この図 1 2の負荷駆動回路は、 3相スピンドルモータ 5 0を駆動する 3相ブリッジ 回路の例であり、 U相用駆動回路 1 U、 V相用駆動回路 1 V及び W相用駆動回路 1 W を有している。
U相用駆動回路 1 Uについて見ると、 第 2実施例の図 3と比較して、 制御電流供給 用電流源 7に U相用制御信号 S 1 uが供給され、これに応じて第 1 トランジスタ 1 1、 電流検出用トランジスタ 1 2のゲートに制御電圧 V s i g uが供給されること、 出力 ノード A 1 とグランド間に第 2 トランジスタ 9が接続されること、 この第 2 トランジ スタ 9のゲートに U相用スィツチ信号 S 2 uが供給されること、 出力ノード A 1が 3 相スピンドルモータ 5 0の U相コイル端子 Uに接続されること、 等の点で異なってい る。 その他の点は、 図 3のものと同様である。
V相用駆動回路 1 V及び W相用駆動回路 1 Wについても、 図 1 2ではそれぞれ一部 のみ示している力 符号が対応して異なるだけで、 U相用駆動回路 1 Uと同様である。 即ち、 第 2実施例の図 3と比較して、 制御電流供給用電流源 2 7、 3 7に V相用制御 信号 S 1 v、W相用制御信号 S 1 wが供給され、これに応じて第 1 トランジスタ 2 1、 3 1のゲートに制御電圧 V s i g v、 V s i g wが供給されること、出力ノード A 2、 A 3とグランド間に第 2 トランジスタ 2 9、 3 9が接続されること、 この第 2 トラン ジスタ 2 9、 3 9のゲー卜に V相用スィツチ信号 S 2 v、 W相用スィツチ信号 S 2 w が供給されること、 出カノ一ド A 2、 A 3が 3相スピンドルモータ 5 0の V相コィノレ 端子 V、 W相コイル端子 Wに接続されること、 等の点で異なっている。
そして、 各相用駆動回路 1 U、 I V、 1 Wから得られる各検出電流 I 1 2、 · · 'を 統合して、 検出抵抗 1 9に供給している。 誤差増幅器 7 1は、 入力される速度やトルク或いは電流を指令する指令値 V t a r g e tと検出電圧 V d e tとを比較し、その 2入力の誤差信号を出力し、ゲート制御' ロジック回路 72に供給する。 誤差増幅器 7 1は、 スィッチ信号 S 1が供給されてい るときに動作する。 なお、 スィッチ信号 S 1は、 ゲート制御 · ロジック回路 72に供 給するようにしても良い。
誤差増幅器 7 1にスイツチ信号 S 1が供給されると、 ゲート制御 ' ロジック回路 7 2は、 三相駆動用のロジックにしたがって、 各相用の制御信号 S l u、 S l v、 S I w及び各相用のスィッチ信号 S 2 u、 S 2 v、 S 2 wを発生する。 その各相用の制御 信号 S l u、 S l v、 S 1 w及び各相用のスィッチ信号 S 2 u、 S 2 v、 S 2wは、 制御電流供給用電流源 7、 27、 3 7及び第 2 トランジスタ 9、 2 9、 39のゲート に供給される。 三相駆動用のロジックは、 例えば、 3相モータ 50の U相端子、 V相 端子、 W相端子に、 U→V、 U→W、 V→W、 V→U、 W→U、 W→V、 U→V · · · の順序で給電するように、 第 1 トランジスタ 1 1、 2 1、 3 1の導通度が制御される とともに、 第 2 トランジスタ 9、 29、 3 9がスィツチングされる。 このゲート制御 · ロジック回路 7 2は図示していない制御回路に他の制御部とともに含ませても良い。 この図 1 2は、 三相ブリ ッジ回路の例であるから、 各相用駆動回路は 3つである。 本発明を、 単相ブリ ッジ回路に適用する場合には、 各相用駆動回路は 2つである。 さ らに、 3相以上の多相の場合にも同様に適用可能である。
このように、各相用駆動回路を複数有して単相あるいは多相プリ ッジ回路を形成し、 単相あるいは多相負荷をリニア駆動する負荷駆動回路において、 制御電圧 V s i gに よってリニアに制御される各第 1 トランジスタ 1 1、 2 1、 3 1に対して、 それを含 むように図 3におけると同様の電流検出回路を設けたものが、 図 1 2の負荷駆動回路 である。
なお、 図 1 2の第 8実施例では、 各相用駆動回路 1 U、 I V、 1Wのアイ ドリング 電流 I i d l等は、 同じ電流値であることが望ましい。
図 1 2の負荷駆動回路で、 記憶装置の例えばスピンドルモータを速度制御する場合 には、 指令値 V t a r g e tはトルク指令値である。 このトルク指令値 V t a r g e tは、スピンドルモータへの速度設定値とその速度実際値との差によって形成される。 このスピンドルモータを速度制御するに際しては、 検出電流の変化、 即ち検出電圧 V d e tの変化が連続していることが安定な速度制御を行うために望ましい。 したが つて、 一旦、 スピンドルモータの速度制御を開始した後は、 アイ ドリング電流 I i d 1 · · · を、 切ることなく、 継続して流し続けることがよい。 アイ ドリング電流 I i d 1 · · · を流し続けても、 それ自体は一定値であるから負荷電流 I 1には影響を与 えることはなレ、。
このようにアイ ドリング電流を遮断することなく流し続けることで、 モータの速度 制御の安定度を高く維持することができる。
また、 スピンドルモータを停止している場合にもアイ ドリング電流 I i d l · · · が流されることで、検出電圧 V d e tは一定のオフセット電圧を発生しており、一方、 トルク指令値は零である。 この場合、 トルク指令値 V t a r g e tは、 検出電圧 V d e tよりそのオフセッ ト電圧分だけ低いから、 停止時のモータの駆動力 （トルク） を 確実に無くすことができる。
このアイ ドリング電流 I i d l · · ·に基づくオフセッ ト電圧を持たせていない状 態では、 ノイズなどの影響によってトルク指令値 V t a r g e t等が影響を受けてモ —タにトルクが発生する可能性がある。 しカゝし、 アイ ドリング電流を遮断することな く流し続けることでオフセッ ト電圧が与えられるから、 例えノイズ環境下でもモータ が誤って回る誤作動を防止できる。 この誤作動については、 速度制御に限らず、 他の 制御 （例えば、 電流制御） の場合にも同様である。
この図 1 2の負荷駆動回路においても、 図 7の第 4実施例のような、 スィッチ回路 1 7と比較器 1 8を用いたアイ ドリング電流のオフ制御回路を付加することや、 図 1 0の第 6実施例のような、 スィツチ回路 1 7やタイミング回路 1 7 Aを用いたアイ ド リング電流のタイミング制御回路を付加することができる。 これらの場合には、 各相 用駆動回路に設けられたスィッチ回路 1 7を、 比較器 1 8からの比較出力で同時にォ ン或いはオフさせたり (図 7のような場合）、 タイミング回路 1 7 Aからのアイ ドリン グ信号 S i dで同時にオン或いはオフさせたり （図 1 0のような場合） することが良 レ、。
このように、 図 7や図 1 0のように検出電圧 V d e tや経過時間に応じてアイ ドリ ング電流をオフ制御することは、 例えばステツビングモータを電流制御で駆動する等 の負荷電流 I 1の検出を高い精度で行うことが必要な場合に、 好適である。 なお、 こ の電流制御でモータを駆動するときには、指令値 V t a r g e tは電流指令値となる。 産業上の利用可能性
本発明に係る電流検出回路や、 それを用いた負荷駆動回路によると、 H D Dや F D D用等の記憶装置用スピンドルモータ等の負荷に流れる電流を、 電流検出に伴う電力 損失を大幅に少なく し、 且つ電流検出を常時行うとともに電流を安定して高精度に且 つ低消費電流で検出できる。

Claims

請求の範囲
1 . 負荷に負荷電流を供給するための第 1 トランジスタと、
該第 1 トランジスタの制御電極に印加される制御信号と同じ制御信号が制御電極に 印加され、 前記負荷電流に比例した比例電流を供給するための電流検出用トランジス タと、
該電流検出用トランジスタの出力ノードに所定のアイ ドリング電流を供給するアイ ドリング用電流源を有して、 前記第 1 トランジスタの出力電圧と前記電流検出用トラ ンジスタの前記出力ノードの電圧とを等しくするように動作するととともに、 前記比 例電流と前記アイ ドリング電流とを加算した検出電流を出力するバッファ回路と、 該バッファ回路から出力される前記検出電流を変換して出力信号とする変換回路と を備えることを特徴とする、 電流検出回路。
2 . 制御電極と出力電極とが接続された電流制御用トランジスタと、
該電流制御用トランジスタに制御された電流を流すための電流可変型の制御電流供 給用電流源と、
前記電流制御用トランジスタと力レントミラー接続され、 負荷に負荷電流を供給す るための第 1 トランジスタと、
前記電流制御用トランジスタと力レン卜ミラー接続され、 前記負荷電流に比例した 比例電流を供給するための電流検出用 トランジスタと、
該電流検出用トランジスタの出力ノードに所定のアイ ドリング電流を供給するアイ ドリング用電流源を有して、 前記第 1 トランジスタの出力電圧と前記電流検出用トラ ンジスタの前記出力ノ一ドの電圧とを等しくするように動作するととともに、 前記比 例電流と前記アイ ドリング電流とを加算した検出電流を出力するバッファ回路と、 該バッファ回路から出力される前記検出電流を変換して出力信号とする変換回路と を備えることを特徴とする、 電流検出回路。
3 . 前記バッファ回路は、 前記第 1 トランジスタの出力電圧と前記電流検出用トラ ンジスタの出力ノードの電圧とが入力される増幅器と、 前記電流検出用トランジスタ の出力ノードと前記変換回路との間に設けられ、 前記増幅器の出力で制御される第 3 トランジスタを有することを特徴とする、 請求項 1または 2に記載の電流検出回路。
4 . 前記アイ ドリング用電流源へ供給されるアイ ドリング用電源電圧は、 前記第 1 トランジスタ及び前記電流検出用トランジスタへ供給される第 _ 1電源電圧より高電圧 または同電圧であることを特徴とする、 請求項 1または 2に記載の電流検出回路。
5 . 前記アイ ドリング用電流源に設けられたスィッチ回路と、 前記出力信号を基準 値と比較し、 前記出力信号が前記基準値を上回ったときに比較出力を発生する比較器 とを有し、 前記比較出力によって前記スィツチ回路をオフにすることを特徴とする、 請求項 1または 2に記載の電流検出回路。
6 . 前記比較器は、 所定幅のヒステリシス特性を有することを特徴とする、 請求項 5に記載の電流検出回路。
7 . 前記アイ ドリング用電流源に設けられ、 アイ ドリング信号によってオンされる スィッチ回路と、 制御指令信号の入力に応じて前記アイ ドリング信号を第 1所定時間 だけ出力するとともに、 前記制御指令信号から前記第 1所定時間より短い第 2所定時 間の経過後に前記制御信号を出力するタイミング回路を有することを特徴とする、 請 求項 1または 2に記載の電流検出回路。
8 . 第 1電源電圧と負荷への出力点間に接続されスィツチ信号にしたがってスィッ チされて負荷に電流を供給するための第 1 トランジスタと、 前記負荷への出力点と第 2電源電圧点間に接続され P WMスィツチング信号によってオン 'オフスイッチング される第 2 トランジスタとの直列回路を、 2以上の組数分有して単相あるいは多相ブ リ ッジ回路を形成し、単相あるいは多相負荷を P WM駆動する負荷駆動回路において、 前記第 1 トランジスタに印加されるスィツチ信号と同じスィツチ信号が印加され、 前記負荷電流に比例した比例電流を供給するための電流検出用トランジスタと、 該電 流検出用トランジスタの出力ノードに所定のアイ ドリング電流を供給するアイ ドリン グ用電流源を有して、 前記第 1 トランジスタの出力電圧と前記電流検出用トランジス タの前記出力ノードの電圧とを等しくするように動作するととともに、 前記比例電流 と前記アイ ドリング電流とを加算した検出電流を出力するバッファ回路とを、 前記第 1 トランジスタのそれぞれに対応して前記組数分有し、
前記組数分の各バッファ回路から出力される前記検出電流を一括して変換して出力 信号とする変換回路とを備えることを特徴とする、 負荷駆動回路。
9 . 制御電極と出力電極とが接続された電流制御用トランジスタと、 該電流制御用 トランジスタに制御された電流を流すための制御電流を供給する電流可変型の制御電 流供給用電流源と、 前記電流制御用トランジスタとカレントミラー接続され、 第 1電 源電圧と負荷への出力点間に設けられ負荷に負荷電流を供給するための第 1 トランジ スタと、 前記負荷への出力点と第 2電源電圧点間に接続されスィッチ信号によってス イッチングされる第 2 トランジスタとを含む電流出力回路を、 2以上の組数分有して 単相あるいは多相プリ ッジ回路を形成し、 単相あるいは多相負荷を前記制御電流にし たがって駆動する負荷駆動回路において、
前記電流制御用トランジスタとカレントミラ一接続され、 前記負荷電流に比例した 比例電流を供給するための電流検出用トランジスタと、
該電流検出用 トランジスタの出カノ一ドに所定のアイ ドリング電流を供給するアイ ドリング用電流源を有して、 前記第 1 トランジスタの出力電圧と前記電流検出用トラ ンジスタの前記出力ノードの電圧とを等しくするように動作するととともに、 前記比 例電流と前記アイ ドリング電流とを加算した検出電流を出力するバッファ回路とを、 前記第 1 トランジスタのそれぞれに対応して前記組数分有し、
前記組数分の各バッファ回路から出力される前記検出電流を一括して変換して出力 信号とする変換回路とを備えることを特徴とする、 負荷駆動回路。
1 0 . 前記バッファ回路は、 前記第 1 トランジスタの出力電圧と前記電流検出用ト ランジスタの出力ノードの電圧とが入力される増幅器と、 前記電流検出用トランジス タの出力ノードと前記変換回路との間に設けられ、 前記増幅器の出力で制御される第 3 トランジスタを有することを特徴とする、請求項 8または 9に記載の負荷駆動回路。
1 1 . 前記アイ ドリング用電流源に設けられたスィ ッチ回路と、 前記出力信号を基 準値と比較し、 前記出力信号が前記基準値を上回ったときに比較出力を発生する比較 器とを有し、前記比較出力によって前記スィツチ回路をオフにすることを特徴とする、 請求項 8または 9に記載の負荷駆動回路。
1 2 . 前記アイ ドリング用電流源に設けられ、 アイ ドリング信号によってオンされ るスィ ッチ回路と、 制御指令信号の入力に応じて前記アイ ドリング信号を第 1所定時 間だけ出力するとともに、 前記制御指令信号から前記第 1所定時間より短い第 2所定 時間の経過後に前記スィツチ信号を出力するタイミング回路を有することを特徴とす る、 請求項 8または 9に記載の負荷駆動回路。
1 3 . 請求項 8乃至 1 2のいずれかに記載の負荷駆動回路と、 該負荷駆動回路によ つて駆動されるモータを有することを特徴とする、 記憶装置。
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