JP4034278B2 - 電流検出回路、負荷駆動回路、及び記憶装置 - Google Patents

Description

本発明は、ＨＤＤやＦＤＤ用等の記憶装置のスピンドルモータ等の負荷に流れる電流を安定して高精度に検出する電流検出回路、それを用いた負荷駆動回路及びその負荷駆動回路により駆動されるモータを有する記憶装置に関する。

トランジスタなどによって駆動される負荷に流れる電流を検出するための電流検出回路としては、そのトランジスタや負荷に直列に電流検出抵抗を接続し、その電流検出抵抗による降下電圧によって電流を直接検出するものが、一般的に用いられている（特許文献１，２）。

また、負荷と直列に接続されたトランジスタと同じ制御電圧が印加される検出用トランジスタに定電流を流し、それら両トランジスタの出力電圧を比較して負荷電流のレベルを検出するものも知られている（特許文献３）。
特開平１１−２９９２９２号公報 特開２００３−１７４７６６号公報 特許第２５７０５２３号公報

従来の特許文献１、２の電流検出回路では、電流検出抵抗による損失が常に発生するから、電力効率の低下を招いてしまう。また、ブリッジ回路構成の負荷駆動回路で負荷をＰＷＭ駆動する場合には、ＰＷＭでオフしている期間は電流検出自体ができない。

また、特許文献３の電流検出回路では、電流検出抵抗による電力損失は無いが、負荷電流が所定値以上かどうかのレベル検出を行うものであるから、連続した負荷電流を検出することはできない。

そこで、本発明は、電流検出に伴う電力損失を大幅に少なくし、且つ電流検出を常時行うとともに電流を安定して高精度に且つ低消費電流で検出できる電流検出回路、及びその電流検出回路を用いた負荷駆動回路を提供することを目的とする。

請求項１の電流検出回路は、負荷に負荷電流を供給するための第１トランジスタと、
該第１トランジスタの制御電極に印加される制御信号と同じ制御信号が制御電極に印加され、前記負荷電流に比例した比例電流を供給するための電流検出用トランジスタと、
該電流検出用トランジスタの出力ノードに所定のアイドリング電流を供給する電流源を有して、前記第１トランジスタの出力電圧と前記電流検出用トランジスタの前記出力ノードの電圧とを等しくするように動作するととともに、前記比例電流と前記アイドリング電流とを加算した検出電流を出力するバッファ回路と、
該バッファ回路から出力される前記検出電流を変換して出力信号とする変換回路とを備えることを特徴とする。

請求項２の電流検出回路は、請求項１記載の電流検出回路において、前記バッファ回路は、前記第１トランジスタの出力電圧と前記電流検出用トランジスタの出力ノードの電圧とが入力される増幅器と、前記電流検出用トランジスタの出力ノードと前記変換回路との間に設けられ、前記増幅器の出力で制御される第３トランジスタを有することを特徴とする。

請求項３の電流検出回路は、請求項１記載の電流検出回路において、前記電流源へ供給されるアイドリング用電源電圧は、前記第１トランジスタ及び前記電流検出用トランジスタへ供給される第１電源電圧より高電圧または同電圧であることを特徴とする。

請求項４の電流検出回路は、請求項１乃至３のいずれかに記載の電流検出回路において、前記電流源に設けられたスイッチ回路と、前記出力信号を基準値と比較し、前記出力信号が前記基準値を上回ったときに比較出力を発生する比較器とを有し、前記比較出力によって前記スイッチ回路をオフにすることを特徴とする。

請求項５の電流検出回路は、請求項４記載の電流検出回路において、前記比較器は、所定幅のヒステリシス特性を有することを特徴とする。

請求項６の電流検出回路は、請求項１乃至３のいずれかに記載の電流検出回路において、前記電流源に設けられ、アイドリング信号によってオンされるスイッチ回路と、制御指令信号の入力に応じて前記アイドリング信号を第１所定時間だけ出力するとともに、前記制御指令信号から前記第１所定時間より短い第２所定時間の経過後に前記制御信号を出力するタイミング回路を有することを特徴とする。

請求項７の負荷駆動回路は、第１電源電圧と負荷への出力点間に接続されスイッチ信号にしたがってスイッチされて負荷に電流を供給するための第１トランジスタと、前記負荷への出力点と第２電源電圧点間に接続されＰＷＭスイッチング信号によってオン・オフスイッチングされる第２トランジスタとの直列回路を、２以上の組数分有して単相あるいは多相ブリッジ回路を形成し、単相あるいは多相負荷をＰＷＭ駆動する負荷駆動回路において、
前記第１トランジスタに印加されるスイッチ信号と同じスイッチ信号が印加され、前記負荷電流に比例した比例電流を供給するための電流検出用トランジスタと、該電流検出用トランジスタの出力ノードに所定のアイドリング電流を供給する電流源を有して、前記第１トランジスタの出力電圧と前記電流検出用トランジスタの前記出力ノードの電圧とを等しくするように動作するととともに、前記比例電流と前記アイドリング電流とを加算した検出電流を出力するバッファ回路とを、前記第１トランジスタのそれぞれに対応して前記組数分有し、
前記組数分の各バッファ回路から出力される前記検出電流を一括して出力信号に変換する変換回路とを備えることを特徴とする。

請求項８の負荷駆動回路は、請求項７記載の負荷駆動回路において、前記バッファ回路は、前記第１トランジスタの出力電圧と前記電流検出用トランジスタの出力ノードの電圧とが入力される増幅器と、前記電流検出用トランジスタの出力ノードと前記変換回路との間に設けられ、前記増幅器の出力で制御される第３トランジスタを有することを特徴とする。

請求項９の負荷駆動回路は、請求項７または８に記載の負荷駆動回路において、前記電流源に設けられたスイッチ回路と、前記出力信号を基準値と比較し、前記出力信号が前記基準値を上回ったときに比較出力を発生する比較器とを有し、前記比較出力によって前記スイッチ回路をオフにすることを特徴とする。

請求項１０の負荷駆動回路は、請求項７または８に記載の負荷駆動回路において、前記電流源に設けられ、アイドリング信号によってオンされるスイッチ回路と、制御指令信号の入力に応じて前記アイドリング信号を第１所定時間だけ出力するとともに、前記制御指令信号から前記第１所定時間より短い第２所定時間の経過後に前記スイッチ信号を出力するタイミング回路を有することを特徴とする。

請求項１１の記憶装置は、請求項７乃至１０のいずれかに記載の負荷駆動回路と、該負荷駆動回路によって駆動されるモータを有することを特徴とする。

本発明によれば、パワートランジスタである第１トランジスタと電流検出トランジスタとは、電源電圧及びスイッチ信号が共通であり、出力電圧が仮想同電位となる。トランジスタがＰ型ＭＯＳである場合には、ゲート、ソースが共通接続され、ドレインが仮想同電位となる。したがって、電流検出トランジスタの小電流（Ｎ分の１）を利用して負荷電流を検出できるから、従来のような直接検出に比べて、消費電力を少なくできる。

また、ブリッジ構成のＰＷＭ制御される負荷駆動回路においても、ＰＷＭオフ時にも負荷電流を検出できる。したがって、負荷電流をＰＷＭ駆動にもかかわらず、連続して検出することが出来る。

また、バッファ回路は、電流検出用トランジスタの出力ノードに所定のアイドリング電流を供給する電流源を有して、その第１トランジスタの出力電圧と電流検出用トランジスタの出力ノードの電圧とを等しくするように動作するととともに、比例電流とアイドリング電流とを加算した検出電流を出力するから、Ａ級増幅回路として動作する。これにより、スイッチオンの初期時においても、電流検出を安定して行うことが出来る。且つ、負荷電流と検出電流とのリニアリティ（直線性）が向上するから、電流検出を高精度に行うことが出来る。

また、検出電流が所定以上になるとき（所定値あるいは所定時間後）に、アイドリング電流をオフするから、さらに消費電力を低減することが出来る。

以下、本発明の電流検出回路、それを用いた負荷駆動回路、及びその負荷駆動回路により駆動されるモータを有する記憶装置の実施例について、図を参照して説明する。

図１は、第１実施例の電流検出回路を示している。この電流検出回路で負荷を駆動するから、図１の電流検出回路を負荷駆動回路あるいは負荷駆動装置、と言うことも出来る。

図１において、第１トランジスタであるＰ型ＭＯＳトランジスタ１１は負荷５０と直列に接続されて、第１電源電圧Ｖｃｃとグランド間に接続される。第１トランジスタ１１は制御信号であるスイッチ信号Ｓ１（Ｌレベル）がゲートに印加されたときにオンし、負荷電流（出力電流）Ｉ１が流れる。なお、本明細書では、特に断らない場合には、電圧はグランド電圧に対する電位を表している。

電流検出用トランジスタ１２のチャネル幅Ｗとチャネル長Ｌで決まるサイズを、第１トランジスタ１１のサイズのＮ分の１としているから、そのソース及びゲートに同じ第１電源電圧Ｖｃｃ、とスイッチ信号Ｓ１が供給されることで、負荷電流Ｉ１のＮ分の１の比例電流Ｉ１／Ｎが流れようとする。しかし、その電流検出用トランジスタ１２のドレイン電圧が第１トランジスタ１１のドレイン電圧（出力電圧）と等しくならない場合が多いから、その場合には正確な比例電流Ｉ１／Ｎを得ることは出来ない。

本発明では、電流検出用トランジスタ１２のドレイン電圧を第１トランジスタ１１のドレイン電圧と等しくし、安定して且つ高精度に電流検出を行えるように、特有のバッファ回路１００を設けている。

このバッファ回路１００は、第１トランジスタ１１の出力ノードＡ１の電圧（ドレイン電圧）と電流検出用トランジスタ１２の出力ノードＢ１の電圧（ドレイン電圧）とが入力される増幅器１３（例えば、オペアンプでよい）と、このオペアンプ１３の出力を第３トランジスタであるＮ型ＭＯＳトランジスタ１４への制御信号とする。このＭＯＳトランジスタ１４は、電流検出用トランジスタ１２の出力ノードＢ１と検出抵抗１９との間に接続されている。なお、コンデンサ１６は発振防止を目的として設けられている。

さらに、バッファ回路１００は、アイドリング用電源電圧Ｖｉｄと出力ノードＢ１との間に、電流源１５が接続されており、その出力ノードＢ１に所定のアイドリング電流Ｉｉｄ１を供給する。電流源１５は定電流源であり、アイドリング電流Ｉｉｄ１は定電流であることがよい。アイドリング用電源電圧Ｖｉｄは、電流源１５の動作を確実にするために第１電源電圧Ｖｃｃよりも高い電圧であることが望ましい。即ち、Ｖｉｄ１＞Ｖｃｃ。なお、アイドリング用電源電圧Ｖｉｄとして、第１電源電圧Ｖｃｃを用いることも可能である。

バッファ回路１００からは、電流検出用トランジスタ１２からの比例電流Ｉ１／Ｎと電流源１５からのアイドリング電流Ｉｉｄ１とが合わさった検出電流Ｉ１２が出力される。

この検出電流Ｉ１２が検出抵抗１９に流れて、その抵抗値Ｒｓと検出電流Ｉ１２の積に応じた検出電圧（出力信号）Ｖｄｅｔを出力する。検出抵抗１９は変換回路として機能しており、検出電圧Ｖｄｅｔは図示しない制御回路へ供給される。

この図１の電流検出回路において、図２の等価回路図を参照しつつ、その動作を説明する。制御回路（図示を省略している。以下同じ）からスイッチ信号Ｓ１が供給されるまでは、第１トランジスタ１１、電流検出用トランジスタ１２はオフしている。出力ノードＡ１はハイインピーダンス（Ｈｉ−Ｚ）もしくは低電圧（Ｌｏｗ；例えば零電圧）になっている。したがって、出力ノードＡ１の電圧は、第１電源電圧Ｖｃｃやアイドリング用電源電圧Ｖｉｄより低くなっている。一方、出力ノードＢ１の電圧はアイドリング用電源電圧Ｖｉｄにより決まる。

バッファ回路１００は、その２入力である出力ノードＡ１の電圧と出力ノードＢ１の電圧とを等しくするように動作するから、ＭＯＳトランジスタ１４は出力ノードＢ１の電圧を下げようとして、オンする。ＭＯＳトランジスタ１４のオンにより、アイドリング電流Ｉｉｄ１が検出電流Ｉ１２として検出抵抗１９に流れる。スイッチ信号Ｓ１が供給される前にアイドリング電流Ｉｉｄ１が流れるから、バッファ回路１００は、スイッチ信号Ｓ１が供給される時点からＡ級増幅回路として動作することになる。このアイドリング電流Ｉｉｄ１は、検出電圧Ｖｄｅｔのオフセット分電圧Ｒｓ×Ｉｉｄ１を発生する。

スイッチ信号Ｓ１が供給されると、第１トランジスタ１１と電流検出用トランジスタ１２がオンし、負荷電流Ｉ１が第１トランジスタ１１から負荷５０に流れて、第１トランジスタ１１のオン抵抗ｒ１１と負荷電流Ｉ１との積に応じて電圧降下が第１トランジスタ１１に発生する。出力ノードＡ１の電圧は第１電源電圧Ｖｃｃからその電圧降下Ｉ１×ｒ１１だけ低い電圧になる。このとき出力ノードＢ１の電圧は、出力ノードＡ１の電圧と等しくなるようにバッファ回路１００により制御される。電流検出用トランジスタ１２の電圧降下は、比例電流Ｉ１／Ｎと電流検出用トランジスタ１２のオン抵抗ｒ１２（＝Ｎ×ｒ１１）との積になる。したがって、第１トランジスタ１１と電流検出用トランジスタ１２は、ソース電圧、ゲート電圧及びドレイン電圧の全てが等しくなるので、電流検出用トランジスタ１２に流れる比例電流Ｉ１／Ｎは所期の値になる。

この第１トランジスタ１１と電流検出用トランジスタ１２がオンする初期の段階や、その負荷電流Ｉ１、比例電流Ｉ１／Ｎが小さいときには、仮にアイドリング電流Ｉｉｄ１がない場合には安定して動作できない、或いは比例電流Ｉ１／Ｎが負荷電流Ｉ１に正確に比例しない、等の問題が発生する。

しかし、本発明では、第１トランジスタ１１と電流検出用トランジスタ１２がオンするに先立って、アイドリング電流Ｉｉｄ１を流しているから、バッファ回路１００はＡ級増幅回路として動作する。したがって、第１トランジスタ１１と電流検出用トランジスタ１２がオンする初期の段階や、その負荷電流Ｉ１、比例電流Ｉ１／Ｎが小さいときにも安定して動作し、且つ負荷電流と検出電流とのリニアリティ（直線性）が向上するから、電流検出を高精度に出来る。

なお、第１トランジスタ１１、電流検出用トランジスタ１２は、Ｐ型ＭＯＳトランジスタに代えて、Ｎ型ＭＯＳトランジスタでもよい。また、Ｎ型ＭＯＳトランジスタ１４は、Ｐ型ＭＯＳトランジスタの他、バイポーラトランジスタを用いてもよい。

図３は、本発明の第２実施例に係る電流検出回路を示している。図４及び図５は、図３の動作を説明するための特性図である。この図３の電流検出回路においては、アイドリング電流Ｉｉｄ１の供給を検出電流の大きさに応じて停止するようにしている。

図３において、図１と異なる点は、アイドリング用電源電圧Ｖｉｄと出力ノードＢ１との間に電流源１５と共にスイッチ回路１７を設けている点、及び検出電圧Ｖｄｅｔを基準電圧Ｖｒｅｆと比較し、検出電圧Ｖｄｅｔが基準電圧Ｖｒｅｆを上回ったときにスイッチ回路１７をオフする比較出力を発生する比較器１８を設けている点である。なお、電流源１５が、比較器１８の比較出力でオン、オフできる場合、例えば電流源１５がカレントミラー構成である場合には、比較器１８の比較出力で電流源１５をオン、オフしてもよい。この場合には、スイッチ回路１７を削除することができる。

この第２実施例の動作を、図３〜図５を参照して説明する。スイッチ信号Ｓ１が供給される以前から、スイッチ回路１７はオンしている。スイッチ信号Ｓ１が供給されると、図１の場合と同様に、第１トランジスタ１１、電流検出用トランジスタ１２がオンし、電流検出用トランジスタ１２からの比例電流Ｉ１／Ｎと電流源１５からのアイドリング電流Ｉｉｄ１とが合わさった検出電流Ｉ１２が出力される。

比較器１８は、検出電流Ｉ１２により発生する検出電圧Ｖｄｅｔを基準電圧Ｖｒｅｆと比較する。この検出電圧Ｖｄｅｔは、負荷電流Ｉ１が零の時にアイドリング電流Ｉｉｄ１に相当するオフセット電圧が発生している。負荷電流Ｉ１が増加するに連れて検出電圧Ｖｄｅｔも大きくなる。検出電圧Ｖｄｅｔが基準電圧Ｖｒｅｆを超えると、比較器１８の比較出力は反転し、スイッチ回路１７をオフする。この基準電圧Ｖｒｅｆは、アイドリング電流Ｉｉｄ１が無くても比例電流Ｉ１／ＮだけでＡ級増幅動作が可能な電圧値に設定されることがよい。

スイッチ回路１７がオフされることによりアイドリング電流Ｉｉｄ１はなくなるから、検出電圧Ｖｄｅｔの大きさはアイドリング電流Ｉｉｄ１の分だけ小さくなる。比較器１８には、所定幅（Ｉｉｄ１の分より大きい）のヒステリシスを設けているから、その出力がハンチングする事はない。

なお、制御回路に供給される検出電圧Ｖｄｅｔにアイドリング電流Ｉｉｄ１が含まれているかどうか、即ちオフセット分が上乗せされているかどうかを制御回路で判定できるように、比較器１８の比較出力を制御回路に供給する。

スイッチ回路１７がオフされる段階での比例電流Ｉ１／Ｎは、アイドリング電流Ｉｉｄ１がオフされてもそのＡ級増幅動作に支障がない大きさになっているから、正確な検出電流を得る上で問題はない。また、このアイドリング電流Ｉｉｄ１をオフする事により、その分の消費電力を少なくすることが出来る。

図６は、本発明の第３実施例に係る電流検出回路を示している。図７は、図６の動作を説明するためのタイミング図である。この図６の電流検出回路においては、アイドリング電流Ｉｉｄ１を、負荷が駆動される最初の所定期間だけ供給するようにし、その時間経過後は供給を停止するようにしている。

図６において、図１と異なる点は、アイドリング用電源電圧Ｖｉｄと出力ノードＢ１との間に電流源１５と共にスイッチ回路１７を設けている点、及び動作指令信号Ｓ０を受けてアイドリング信号Ｓｉｄ及びスイッチ信号Ｓ１を発生するタイミング回路２０を設けている点である。なお、電流源１５が、アイドリング信号Ｓｉｄでオン、オフできる場合、例えば電流源１５がカレントミラー構成である場合には、アイドリング信号Ｓｉｄで電流源１５をオン、オフしてもよい。この場合には、スイッチ回路１７を削除することができる。

この第３実施例の動作を、図６、図７を参照して説明する。動作指令信号Ｓ０がタイミング回路２０に供給されるまでは、第１トランジスタ１１、電流検出用トランジスタ１２、スイッチ回路１７は全てオフしている。動作指令信号Ｓ０がタイミング回路２０に供給されると、タイミング回路２０はアイドリング信号Ｓｉｄを直ちに発生させてスイッチ回路１７をオンし、アイドリング電流Ｉｉｄ１が流される。この状態は、図１でスイッチ信号Ｓ１が供給される前と同じである。

タイミング回路２０は動作指令信号Ｓ０が供給されると同時に、その時点ｔ１からの経過時間を、例えばカウンタにより計測を開始する。時点ｔ１から期間Ｔ２だけ計測した時点ｔ２で、スイッチ信号Ｓ１（Ｌレベル）を発生させて、第１トランジスタ１１、電流検出用トランジスタ１２をオンさせる。第１トランジスタ１１、電流検出用トランジスタ１２をオンさせることにより、図１の場合と同様に、電流検出用トランジスタ１２からの比例電流Ｉ１／Ｎと電流源１５からのアイドリング電流Ｉｉｄ１とが合わさった検出電流Ｉ１２が出力される。

タイミング回路２０は、引き続いて経過時間を計測し、時点ｔ１から期間Ｔ１（Ｔ１＞Ｔ２）経過した時点ｔ３でアイドリング信号Ｓｉｄの供給を停止し、スイッチ回路１７をオフする。なお、時点ｔ４で、動作指令信号Ｓ０の供給が停止されると、スイッチ信号Ｓ１もなくなり（Ｈレベル）、電流検出回路の動作が停止する。この期間Ｔ１は、アイドリング電流Ｉｉｄ１が無くても、比例電流Ｉ１／Ｎの大きさが、バッファ回路１００をＡ級増幅動作させることが可能な電流値になる時間に設定されることがよい。

なお、制御回路に供給される検出電圧Ｖｄｅｔにアイドリング電流Ｉｉｄ１が含まれているかどうか、即ちオフセット分が上乗せされているかどうかを制御回路で判定できるように、アイドリング信号Ｓｉｄを制御回路に供給する。

スイッチ回路１７がオフされることによりアイドリング電流Ｉｉｄ１はなくなるから、検出電圧Ｖｄｅｔの大きさはアイドリング電流Ｉｉｄ１の分だけ小さくなる。しかし、スイッチ回路１７がオフされるＴ１時間後の段階での比例電流Ｉ１／Ｎは、アイドリング電流Ｉｉｄ１がオフされてもそのＡ級増幅動作に支障がない大きさになっているから、正確な検出電流を得る上で問題はない。また、図４と同様に、このアイドリング電流Ｉｉｄ１をオフする事により、その分の消費電力を少なくすることが出来る。

図８は、本発明の第４実施例に係る、ＨＤＤやＦＤＤのスピンドルモータ等の負荷を駆動する負荷駆動回路を示している。

この図８の負荷駆動回路は、第１電源電圧Ｖｃｃと負荷５０への出力ノードＡ１間に接続されスイッチ信号Ｓ１にしたがってスイッチされて負荷５０に電流を供給するための第１トランジスタ１１と、負荷５０への出力ノードＡ１と第２電源電圧点（グランド）間に接続されＰＷＭスイッチング信号Ｓ３によってオン・オフスイッチングされる第２トランジスタ３１との第１直列回路と、第１電源電圧Ｖｃｃと負荷５０への出力ノードＡ２間に接続されスイッチ信号Ｓ２にしたがってスイッチされて負荷５０に電流を供給するための第１トランジスタ２１と、負荷５０への出力ノードＡ２と第２電源電圧点（グランド）間に接続されＰＷＭスイッチング信号Ｓ４によってオン・オフスイッチングされる第２トランジスタ４１との第２直列回路とを有している。

この図８は、単相ブリッジ回路の例であるから、第１トランジスタと第２トランジスタとの直列回路の組数は２組である。本発明を、三相ブリッジ回路に適用する場合には、第１トランジスタと第２トランジスタとの直列回路の組数は３組である。さらに、多相の場合にも同様に適用可能である。

このように、前述の直列回路を２以上の組数分有して単相あるいは多相ブリッジ回路を形成し、単相あるいは多相負荷をＰＷＭ駆動する負荷駆動回路において、各第１トランジスタ１１、２１に対して、それを含むように図１におけると同様の電流検出回路を設けたものが、図８の負荷駆動回路である。

即ち、第１トランジスタ１１に印加されるスイッチ信号Ｓ１と同じスイッチ信号Ｓ１が印加される電流検出用トランジスタ１２を設ける。電流検出用トランジスタ１２は、第１トランジスタ１１に流れる負荷電流Ｉ１に比例した比例電流Ｉ１／Ｎを供給する。バッファ回路１００は、この電流検出用トランジスタ１２の出力ノードＢ１に所定のアイドリング電流Ｉｉｄ１を供給する電流源１５を有して、第１トランジスタ１１の出力ノードＡ１の電圧と電流検出用トランジスタ１２の出力ノードＢ１の電圧とを等しくするように動作するととともに、比例電流Ｉ１／Ｎとアイドリング電流Ｉｉｄ１とを加算した検出電流Ｉ１２を出力する。バッファ回路２００も、バッファ回路１００と同じ構成であり、ただ符号だけが異なっている（例えば、１２に対して２２）。

そして、複数組にそれぞれ設けられたバッファ回路１００、２００から出力される検出電流Ｉ１２、Ｉ２２を一括して検出電圧（出力信号）Ｖｄｅｔに変換する検出抵抗（変換回路）１９を設けている。また、速度やトルク或いは電流を指令する指令値Ｖｔａｒｇｅｔと検出電圧Ｖｄｅｔとが入力され、その２入力の差に基づく誤差信号を出力する誤差増幅器３０が設けられる。この誤差信号は、モータなどの負荷を制御する制御回路（図示を省略している）に供給される。

この図８の単相ブリッジ回路の負荷駆動回路について見ると、各第１トランジスタ１１、２１の負荷電流Ｉ１、Ｉ２を検出する動作は、図１等において説明したものと同様である。しかし、図８の第４実施例では、ＰＷＭ駆動される負荷駆動回路であるから、ＰＷＭ制御に伴う特有の電流検出作用について説明する。

図８では、第１トランジスタ１１がオンで、第２トランジスタ４１がＰＷＭスイッチング信号Ｓ４でオン／オフスイッチングされている場合と、第１トランジスタ２１がオンで、第２トランジスタ３１がＰＷＭスイッチング信号Ｓ３でオン／オフスイッチングされている場合とがある。

第１トランジスタ１１がオンで、第２トランジスタ４１がＰＷＭスイッチング信号Ｓ４でオン／オフスイッチングされている場合を考えると、第２トランジスタ４１がＰＷＭオンしているときには、負荷電流Ｉ１は、図中実線のように、第１電源電圧Ｖｃｃから第１トランジスタ１１−負荷５０−第２トランジスタ４１−グランドに流れる。一方、第２トランジスタ４１がＰＷＭオフしているときには、負荷電流Ｉ１は、図中破線のように、第１トランジスタ１１−負荷５０−第１トランジスタ２１の寄生ダイオード−第１トランジスタ１１の経路を流れる。

ＰＷＭオフしているときの負荷電流Ｉ１は、従来の抵抗による直接検出方式では、検出することは出来なかった。しかし、本発明では、負荷電流Ｉ１が第１トランジスタ１１を流れていれば、ＰＷＭオンの時はもちろんであるが、ＰＷＭオフの時にも比例電流Ｉ１／Ｎを連続して、計測することが出来る。逆の第１トランジスタ２１がオンで、第２トランジスタ３１がＰＷＭスイッチング信号Ｓ３でオン／オフスイッチングされている場合にも同様である。

図８の負荷駆動回路で、記憶装置の例えばスピンドルモータを速度制御する場合には、指令値Ｖｔａｒｇｅｔはトルク指令値である。このトルク指令値Ｖｔａｒｇｅｔは、スピンドルモータへの速度設定値とその速度実際値との差によって形成される。

このスピンドルモータを速度制御するに際しては、検出電流の変化、即ち検出電圧Ｖｄｅｔの変化が連続していることが安定な速度制御を行うために望ましい。したがって、一旦、スピンドルモータの速度制御を開始した後は、アイドリング電流Ｉｉｄ１、Ｉｉｄ２を、切ることなく、継続して流し続けることがよい。アイドリング電流Ｉｉｄ１、Ｉｉｄ２を流し続けても、それ自体は一定値であるから負荷電流Ｉ１、Ｉ２には影響を与えることはない。

このようにアイドリング電流を遮断することなく流し続けることで、モータの速度制御の安定度を高く維持することができる。

また、スピンドルモータを停止している場合にもアイドリング電流Ｉｉｄ１、Ｉｉｄ２が流されることで、検出電圧Ｖｄｅｔは一定のオフセット電圧を発生しており、一方、トルク指令値は零である。この場合、トルク指令値Ｖｔａｒｇｅｔは、検出電圧Ｖｄｅｔよりそのオフセット電圧分だけ低いから、停止時のモータの駆動力（トルク）を確実に無くすことができる。

このアイドリング電流Ｉｉｄ１、Ｉｉｄ２に基づくオフセット電圧を持たせていない状態では、ノイズなどの影響によってトルク指令値Ｖｔａｒｇｅｔ等が影響を受けてモータにトルクが発生する可能性がある。しかし、アイドリング電流を遮断することなく流し続けることでオフセット電圧が与えられるから、例えノイズ環境下でもモータが誤って回る誤作動を防止できる。この誤作動については、速度制御に限らず、他の制御（例えば、電流制御）の場合にも同様である。

さらに、図８の第４実施例では、アイドリング電流Ｉｉｄ１、Ｉｉｄ２は、第１トランジスタ１１または２１の内のオンさせるべきいずれか一方のみを、流すように制御する事もできる。この制御は、制御回路からのスイッチ信号Ｓ１、Ｓ２の発生と関連させて、アイドリング電流Ｉｉｄ１、Ｉｉｄ２を制御するための信号を出力させるようにすることによって達成できる。例えば、スイッチ信号Ｓ１、Ｓ２に関連して、電流源１５、２５をオン或いはオフさせることがよい。

また、図８の負荷駆動回路においても、図３の第２実施例のような、スイッチ回路１７と比較器１８を用いたアイドリング電流のオフ制御回路を付加することや、図６の第３実施例のような、スイッチ回路１７やタイミング回路２０を用いたアイドリング電流のタイミング制御回路を付加することもできる。これらの場合には、各相用駆動回路に設けられたスイッチ回路１７を、比較器１８からの比較出力で同時にオン或いはオフさせたり（図３のような場合）、タイミング回路２０からのアイドリング信号Ｓｉｄで同時にオン或いはオフさせたり（図６のような場合）することが良い。

このように、アイドリング電流Ｉｉｄ１、Ｉｉｄ２を第１、第２トランジスタ１１、２１のオン或いはオフに応じてオン或いはオフしたり、図３や図６のように検出電圧Ｖｄｅｔや経過時間に応じてオフ制御することは、例えばステッピングモータを電流制御で駆動する等の負荷電流Ｉ１、Ｉ２の検出を高い精度で行うことが必要な場合に、好適である。なお、この電流制御でモータを駆動するときには、指令値Ｖｔａｒｇｅｔは電流指令値となる。

なお、本発明の各実施例において、制御信号としてのスイッチ信号Ｓ１で第１トランジスタ１１、電流検出用トランジスタ１２をオンあるいはオフにすることとして説明したが、制御信号として、スイッチ信号Ｓ１に代えて、電圧値が制御出来る制御電圧とする事も出来る。制御信号を制御電圧とする場合には、第１トランジスタ１１、電流検出用トランジスタ１２はカレントミラー構成となる。これにより、印加される制御電圧値に応じて第１トランジスタ１１、電流検出用トランジスタ１２の導通度が制御され、負荷電流Ｉ１を調整することが出来る。この場合にも、比例電流Ｉ１／Ｎは負荷電流に比例することになる。

第１実施例の電流検出回路の構成を示す図 図１の電流検出回路の等価回路を示す図 第２実施例の電流検出回路の構成を示す図 図３の動作を説明するための特性図 図３の動作を説明するための他の特性図 第３実施例の電流検出回路の構成を示す図 図６の動作を説明するためのタイミング図 第４実施例の負荷駆動回路の構成を示す図

符号の説明

Ｖｃｃ 第１電源電圧
Ｖｉｄ アイドリング用電源電圧
１１ 第１トランジスタ（Ｐ型ＭＯＳトランジスタ）
１２ 電流検出用トランジスタ（Ｐ型ＭＯＳトランジスタ）
１３ オペアンプ
１４ Ｎ型ＭＯＳトランジスタ
１５ 電流源
１６ コンデンサ
１７ スイッチ回路
１８ 比較器
１９ 検出抵抗
２０ タイミング回路
３０ 誤差増幅器
５０ 負荷
１００、２００ バッファ回路
Ｓ０ 動作指令信号
Ｓ１、Ｓ２ スイッチ信号
Ｓ３、Ｓ４ ＰＷＭスイッチング信号
Ｓｉｄ アイドリング信号
Ｉ１、Ｉ２ 負荷電流
Ｉ１／Ｎ、Ｉ２／Ｎ 比例電流
Ｉｉｄ１、Ｉｉｄ２ アイドリング電流
Ｉ１２、Ｉ２２ 検出電流
Ｖｄｅｔ 検出電圧
Ｖｒｅｆ 基準電圧
Ｖｔａｒｇｅｔ 指令値
Ａ１、Ａ２ 出力ノード
Ｂ１、Ｂ２ 出力ノード

Claims (11)

1. 負荷に負荷電流を供給するための第１トランジスタと、
   該第１トランジスタの制御電極に印加される制御信号と同じ制御信号が制御電極に印加され、前記負荷電流に比例した比例電流を供給するための電流検出用トランジスタと、
   該電流検出用トランジスタの出力ノードに所定のアイドリング電流を供給する電流源を有して、前記第１トランジスタの出力電圧と前記電流検出用トランジスタの前記出力ノードの電圧とを等しくするように動作するととともに、前記比例電流と前記アイドリング電流とを加算した検出電流を出力するバッファ回路と、
   該バッファ回路から出力される前記検出電流を変換して出力信号とする変換回路とを備えることを特徴とする、電流検出回路。
2. 前記バッファ回路は、前記第１トランジスタの出力電圧と前記電流検出用トランジスタの出力ノードの電圧とが入力される増幅器と、前記電流検出用トランジスタの出力ノードと前記変換回路との間に設けられ、前記増幅器の出力で制御される第３トランジスタを有することを特徴とする、請求項１記載の電流検出回路。
3. 前記電流源へ供給されるアイドリング用電源電圧は、前記第１トランジスタ及び前記電流検出用トランジスタへ供給される第１電源電圧より高電圧または同電圧であることを特徴とする、請求項１記載の電流検出回路。
4. 前記電流源に設けられたスイッチ回路と、前記出力信号を基準値と比較し、前記出力信号が前記基準値を上回ったときに比較出力を発生する比較器とを有し、前記比較出力によって前記スイッチ回路をオフにすることを特徴とする、請求項１乃至３のいずれかに記載の電流検出回路。
5. 前記比較器は、所定幅のヒステリシス特性を有することを特徴とする、請求項４記載の電流検出回路。
6. 前記電流源に設けられ、アイドリング信号によってオンされるスイッチ回路と、制御指令信号の入力に応じて前記アイドリング信号を第１所定時間だけ出力するとともに、前記制御指令信号から前記第１所定時間より短い第２所定時間の経過後に前記制御信号を出力するタイミング回路を有することを特徴とする、請求項１乃至３のいずれかに記載の電流検出回路。
7. 第１電源電圧と負荷への出力点間に接続されスイッチ信号にしたがってスイッチされて負荷に電流を供給するための第１トランジスタと、前記負荷への出力点と第２電源電圧点間に接続されＰＷＭスイッチング信号によってオン・オフスイッチングされる第２トランジスタとの直列回路を、２以上の組数分有して単相あるいは多相ブリッジ回路を形成し、単相あるいは多相負荷をＰＷＭ駆動する負荷駆動回路において、
   前記第１トランジスタに印加されるスイッチ信号と同じスイッチ信号が印加され、前記負荷電流に比例した比例電流を供給するための電流検出用トランジスタと、該電流検出用トランジスタの出力ノードに所定のアイドリング電流を供給する電流源を有して、前記第１トランジスタの出力電圧と前記電流検出用トランジスタの前記出力ノードの電圧とを等しくするように動作するととともに、前記比例電流と前記アイドリング電流とを加算した検出電流を出力するバッファ回路とを、前記第１トランジスタのそれぞれに対応して前記組数分有し、
   前記組数分の各バッファ回路から出力される前記検出電流を一括して変換して出力信号とする変換回路とを備えることを特徴とする、負荷駆動回路。
8. 前記バッファ回路は、前記第１トランジスタの出力電圧と前記電流検出用トランジスタの出力ノードの電圧とが入力される増幅器と、前記電流検出用トランジスタの出力ノードと前記変換回路との間に設けられ、前記増幅器の出力で制御される第３トランジスタを有することを特徴とする、請求項７記載の負荷駆動回路。
9. 前記電流源に設けられたスイッチ回路と、前記出力信号を基準値と比較し、前記出力信号が前記基準値を上回ったときに比較出力を発生する比較器とを有し、前記比較出力によって前記スイッチ回路をオフにすることを特徴とする、請求項７または８に記載の負荷駆動回路。
10. 前記電流源に設けられ、アイドリング信号によってオンされるスイッチ回路と、制御指令信号の入力に応じて前記アイドリング信号を第１所定時間だけ出力するとともに、前記制御指令信号から前記第１所定時間より短い第２所定時間の経過後に前記スイッチ信号を出力するタイミング回路を有することを特徴とする、請求項７または８に記載の負荷駆動回路。
11. 請求項７乃至１０のいずれかに記載の負荷駆動回路と、該負荷駆動回路によって駆動されるモータを有することを特徴とする、記憶装置。

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