JPH07113826A - 負荷電流を無損失で検出する半導体集積回路装置 - Google Patents
負荷電流を無損失で検出する半導体集積回路装置Info
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- JPH07113826A JPH07113826A JP5281961A JP28196193A JPH07113826A JP H07113826 A JPH07113826 A JP H07113826A JP 5281961 A JP5281961 A JP 5281961A JP 28196193 A JP28196193 A JP 28196193A JP H07113826 A JPH07113826 A JP H07113826A
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Abstract
(57)【要約】
【目的】 負荷電流の経路上にセンス抵抗を介挿するこ
となく、無損失で精度よく負荷電流を検出することがで
きること。負荷電流を検出する際に負荷電流の大きさに
応じてゲインを容易に切り替えることができること。 【構成】 負荷電流制御用パワー・ＭＯＳ・ＦＥＴ（Ｍ
１）と、このＦＥＴ（Ｍ１）に流れる電流を一定の比率
で小電流にミラーする電流センス用パワー・ＭＯＳ・Ｆ
ＥＴ（Ｍ２）と、これら２つのＦＥＴ（Ｍ１、Ｍ２）の
端子電圧を一定にするためのフィードバック回路とを設
けて、ＦＥＴ（Ｍ２）により電流検出する。電流センス
用パワー・ＭＯＳ・ＦＥＴ（Ｍ２）に流れる電流をさら
に一定の比率で小電流にミラーする電流ミラー回路と、
当該比率を可変にするために電流ミラー回路の一部をオ
ン・オフするスイッチとを設けて、検出電流のゲインを
切り替え可能にする。
となく、無損失で精度よく負荷電流を検出することがで
きること。負荷電流を検出する際に負荷電流の大きさに
応じてゲインを容易に切り替えることができること。 【構成】 負荷電流制御用パワー・ＭＯＳ・ＦＥＴ（Ｍ
１）と、このＦＥＴ（Ｍ１）に流れる電流を一定の比率
で小電流にミラーする電流センス用パワー・ＭＯＳ・Ｆ
ＥＴ（Ｍ２）と、これら２つのＦＥＴ（Ｍ１、Ｍ２）の
端子電圧を一定にするためのフィードバック回路とを設
けて、ＦＥＴ（Ｍ２）により電流検出する。電流センス
用パワー・ＭＯＳ・ＦＥＴ（Ｍ２）に流れる電流をさら
に一定の比率で小電流にミラーする電流ミラー回路と、
当該比率を可変にするために電流ミラー回路の一部をオ
ン・オフするスイッチとを設けて、検出電流のゲインを
切り替え可能にする。
Description
【０００１】
【産業上の利用分野】本発明は、インテリジェント・パ
ワー・ＭＯＳ・ＩＣにおいて、負荷電流を無損失で検出
する半導体集積回路装置に関する。本発明の半導体集積
回路装置は、例えばハードディスクドライブ（ＨＤＤ）
用３相スピンドルモータドライバやボイスコイルモータ
ドライバ、その他パワー・ＭＯＳ・ＩＣの切替えにより
負荷を駆動するためのドライバＩＣ等に適用することが
できる。
ワー・ＭＯＳ・ＩＣにおいて、負荷電流を無損失で検出
する半導体集積回路装置に関する。本発明の半導体集積
回路装置は、例えばハードディスクドライブ（ＨＤＤ）
用３相スピンドルモータドライバやボイスコイルモータ
ドライバ、その他パワー・ＭＯＳ・ＩＣの切替えにより
負荷を駆動するためのドライバＩＣ等に適用することが
できる。
【０００２】
【従来の技術】例えばモータ等の負荷に流れる電流を検
出する手段としては、従来、図７や図８に示す装置が知
られている。図７の装置では、負荷（Ｌｏａｄ）に流れ
る負荷電流ＩLoadのアース側の経路上に精度の良いセン
ス抵抗Ｒs を介挿し、その両端の電圧ＶRSH 、ＶRSL を
取り出すことにより、ＩLoad＝（ＶRSH −ＶRSL ）／Ｒ
s の計算式に基づいて、負荷電流ＩLoadを検出してい
る。ＶDDは電源電圧である。
出する手段としては、従来、図７や図８に示す装置が知
られている。図７の装置では、負荷（Ｌｏａｄ）に流れ
る負荷電流ＩLoadのアース側の経路上に精度の良いセン
ス抵抗Ｒs を介挿し、その両端の電圧ＶRSH 、ＶRSL を
取り出すことにより、ＩLoad＝（ＶRSH −ＶRSL ）／Ｒ
s の計算式に基づいて、負荷電流ＩLoadを検出してい
る。ＶDDは電源電圧である。
【０００３】図８の装置は、センス抵抗Ｒs を電源電圧
ＶDD側の経路上に設けたほかは図７の装置と同様の構成
である。これらの図７及び図８において、Ｍ１はＮチャ
ネル・パワー・ＭＯＳ・ＦＥＴを示し、このパワー・Ｍ
ＯＳ・ＦＥＴ（Ｍ１）は、負荷（Ｌｏａｄ）に流れる電
流のオン／オフ又は大小を制御するためのインテリジェ
ント・パワー・ＭＯＳ・ＩＣに内蔵される。
ＶDD側の経路上に設けたほかは図７の装置と同様の構成
である。これらの図７及び図８において、Ｍ１はＮチャ
ネル・パワー・ＭＯＳ・ＦＥＴを示し、このパワー・Ｍ
ＯＳ・ＦＥＴ（Ｍ１）は、負荷（Ｌｏａｄ）に流れる電
流のオン／オフ又は大小を制御するためのインテリジェ
ント・パワー・ＭＯＳ・ＩＣに内蔵される。
【０００４】一方、負荷電流を無損失で検出する装置と
しては、図９に示す装置が知られている。この図９の装
置は、ＳＥＮＳＥＦＥＴ（モトローラ社の商品名）と称
されるものであり、パワー・ＭＯＳ・ＦＥＴ（Ｆ）がパ
ワー部Ｆ１とセンス部Ｆ２に分割され、センス部Ｆ２の
オン抵抗とパワー部Ｆ１のオン抵抗とが一定の比率で関
係づけられている。そのため、ＳＥＮＳＥＦＥＴ（Ｆ）
がターンオンすると、電流の流れはセンス部Ｆ２のオン
抵抗とパワー部Ｆ１のオン抵抗に反比例して分割され、
センス電流（ミラー電流）ＩM とソース電流ＩS の比率
となって現れる。ソース電流ＩS とセンス電流ＩM の比
は、電流ミラー比ｎで規定され、このｎは通常は１００
０対１のオーダーとされるため、負荷電流はほぼソース
電流ＩSに等しく、電流ミラー比ｎも負荷電流とセンス
電流ＩM の比率を反映したものとなる。
しては、図９に示す装置が知られている。この図９の装
置は、ＳＥＮＳＥＦＥＴ（モトローラ社の商品名）と称
されるものであり、パワー・ＭＯＳ・ＦＥＴ（Ｆ）がパ
ワー部Ｆ１とセンス部Ｆ２に分割され、センス部Ｆ２の
オン抵抗とパワー部Ｆ１のオン抵抗とが一定の比率で関
係づけられている。そのため、ＳＥＮＳＥＦＥＴ（Ｆ）
がターンオンすると、電流の流れはセンス部Ｆ２のオン
抵抗とパワー部Ｆ１のオン抵抗に反比例して分割され、
センス電流（ミラー電流）ＩM とソース電流ＩS の比率
となって現れる。ソース電流ＩS とセンス電流ＩM の比
は、電流ミラー比ｎで規定され、このｎは通常は１００
０対１のオーダーとされるため、負荷電流はほぼソース
電流ＩSに等しく、電流ミラー比ｎも負荷電流とセンス
電流ＩM の比率を反映したものとなる。
【０００５】従って、センス抵抗Ｒをミラー端子９１と
アース端子間に接続することにより、負荷電流の既知部
分は、図７や図８のようにパワー・センス抵抗ＲS を使
用するときのような大きな電圧損失を生ずることなく電
流検出することができる。このセンス抵抗Ｒがセンス部
Ｆ２のオン抵抗の１０％以下であれば検出される電流
は、ほぼ負荷電流÷電流ミラー比、即ちＩLoad／ｎとな
る。９２はソース端子である。
アース端子間に接続することにより、負荷電流の既知部
分は、図７や図８のようにパワー・センス抵抗ＲS を使
用するときのような大きな電圧損失を生ずることなく電
流検出することができる。このセンス抵抗Ｒがセンス部
Ｆ２のオン抵抗の１０％以下であれば検出される電流
は、ほぼ負荷電流÷電流ミラー比、即ちＩLoad／ｎとな
る。９２はソース端子である。
【０００６】
【発明が解決しようとする課題】しかし、図７や図８の
従来の装置では、負荷（Ｌｏａｄ）を高い効率で駆動す
るためには、その負荷の両端に十分な電圧を印加するこ
とが必要とされるが、パワー・センス抵抗ＲS における
電圧降下分の損失が生じ、負荷を駆動する効率が低下し
てしまうという問題がある。特に、電源電圧ＶDDが低電
圧である場合や負荷電流ＩLoadを大きくとりたい場合、
又はその両方である場合には、パワー・センス抵抗ＲS
での電圧損失の占める割合が大きくなるため、負荷駆動
効率の低下が顕著となり、負荷の性能によっては駆動が
不可能となる場合もある。
従来の装置では、負荷（Ｌｏａｄ）を高い効率で駆動す
るためには、その負荷の両端に十分な電圧を印加するこ
とが必要とされるが、パワー・センス抵抗ＲS における
電圧降下分の損失が生じ、負荷を駆動する効率が低下し
てしまうという問題がある。特に、電源電圧ＶDDが低電
圧である場合や負荷電流ＩLoadを大きくとりたい場合、
又はその両方である場合には、パワー・センス抵抗ＲS
での電圧損失の占める割合が大きくなるため、負荷駆動
効率の低下が顕著となり、負荷の性能によっては駆動が
不可能となる場合もある。
【０００７】一方、図９の装置では、電流ミラー比ｎを
正確にするためには、センス抵抗Ｒをセンス部Ｆ２のオ
ン抵抗の１０％以下と十分に小さくする必要があるが、
そのため取り出し可能なセンス電圧が小さくなり検出し
にくいという問題がある。逆に、十分に大きなセンス電
圧を取り出そうとすると、センス抵抗Ｒを大きくする必
要があるが、この場合は電流ミラー比ｎが不正確になる
問題がある。
正確にするためには、センス抵抗Ｒをセンス部Ｆ２のオ
ン抵抗の１０％以下と十分に小さくする必要があるが、
そのため取り出し可能なセンス電圧が小さくなり検出し
にくいという問題がある。逆に、十分に大きなセンス電
圧を取り出そうとすると、センス抵抗Ｒを大きくする必
要があるが、この場合は電流ミラー比ｎが不正確になる
問題がある。
【０００８】また、図７や図８の装置でモータをドライ
ブする場合には、回転起動時には定常回転時よりも大き
な負荷電流を流すため、負荷電流を電圧に変換して検出
する際に回転起動時と定常回転時のそれぞれに流れる負
荷電流の大きさに応じてゲインを変えたい場合に、パワ
ー・センス抵抗ＲS を切り替える必要が生じ、自由度が
低いという問題もある。図９の装置においても同様の問
題がある。
ブする場合には、回転起動時には定常回転時よりも大き
な負荷電流を流すため、負荷電流を電圧に変換して検出
する際に回転起動時と定常回転時のそれぞれに流れる負
荷電流の大きさに応じてゲインを変えたい場合に、パワ
ー・センス抵抗ＲS を切り替える必要が生じ、自由度が
低いという問題もある。図９の装置においても同様の問
題がある。
【０００９】そこで、本発明の第１の目的は、負荷電流
の経路上にセンス抵抗を介挿することなく、無損失で精
度よく負荷電流を検出することができる半導体集積回路
装置を提供することにある。本発明の第２の目的は、負
荷電流を検出する際に負荷電流の大きさに応じてゲイン
を容易に切り替えることができる半導体集積回路装置を
提供することにある。
の経路上にセンス抵抗を介挿することなく、無損失で精
度よく負荷電流を検出することができる半導体集積回路
装置を提供することにある。本発明の第２の目的は、負
荷電流を検出する際に負荷電流の大きさに応じてゲイン
を容易に切り替えることができる半導体集積回路装置を
提供することにある。
【００１０】
【課題を解決するための手段】請求項１の半導体集積回
路装置は、インテリジェント・パワー・ＭＯＳ・ＩＣに
おいて、負荷電流を制御するためのパワー・ＭＯＳ・Ｆ
ＥＴ（Ｍ１）と、このパワー・ＭＯＳ・ＦＥＴ（Ｍ１）
に流れる電流を一定の比率で小電流にミラーする電流セ
ンス用パワー・ＭＯＳ・ＦＥＴ（Ｍ２）と、これら２つ
のパワー・ＭＯＳ・ＦＥＴの端子電圧を一定にするため
のフィードバック回路とを備えたことを特徴とする。
路装置は、インテリジェント・パワー・ＭＯＳ・ＩＣに
おいて、負荷電流を制御するためのパワー・ＭＯＳ・Ｆ
ＥＴ（Ｍ１）と、このパワー・ＭＯＳ・ＦＥＴ（Ｍ１）
に流れる電流を一定の比率で小電流にミラーする電流セ
ンス用パワー・ＭＯＳ・ＦＥＴ（Ｍ２）と、これら２つ
のパワー・ＭＯＳ・ＦＥＴの端子電圧を一定にするため
のフィードバック回路とを備えたことを特徴とする。
【００１１】請求項２の半導体集積回路装置は、請求項
１において、電流センス用パワー・ＭＯＳ・ＦＥＴ（Ｍ
２）に流れる電流をさらに一定の比率で小電流にミラー
する電流ミラー回路と、当該比率を可変にするために前
記電流ミラー回路の一部をオン・オフするスイッチとを
設けたことを特徴とする。
１において、電流センス用パワー・ＭＯＳ・ＦＥＴ（Ｍ
２）に流れる電流をさらに一定の比率で小電流にミラー
する電流ミラー回路と、当該比率を可変にするために前
記電流ミラー回路の一部をオン・オフするスイッチとを
設けたことを特徴とする。
【００１２】
【作用】請求項１の装置では、フィードバック回路によ
り２つのパワー・ＭＯＳ・ＦＥＴ（Ｍ１、Ｍ２）の端子
電圧が一定化される。従って、負荷電流制御用パワー・
ＭＯＳ・ＦＥＴ（Ｍ１）から電流センス用パワー・ＭＯ
Ｓ・ＦＥＴ（Ｍ２）にミラーされる電流がＦＥＴ（Ｍ
１）とＦＥＴ（Ｍ２）のサイズ比（ｎ対１）で高精度で
決定され、ＦＥＴ（Ｍ２）には負荷電流ＩLoadの１／ｎ
の小電流が安定に流れる。そのため、このＦＥＴ（Ｍ
２）の電流経路に抵抗が十分で検出精度の高いパワー・
センス抵抗を介挿して電流を検出する際に、パワー・セ
ンス抵抗における電力損失を小さく抑制できる。また、
負荷電流制御用パワー・ＭＯＳ・ＦＥＴ（Ｍ１）にはパ
ワー・センス抵抗を介挿する必要がないので、負荷の両
端に印加される電圧の損失が小さい。
り２つのパワー・ＭＯＳ・ＦＥＴ（Ｍ１、Ｍ２）の端子
電圧が一定化される。従って、負荷電流制御用パワー・
ＭＯＳ・ＦＥＴ（Ｍ１）から電流センス用パワー・ＭＯ
Ｓ・ＦＥＴ（Ｍ２）にミラーされる電流がＦＥＴ（Ｍ
１）とＦＥＴ（Ｍ２）のサイズ比（ｎ対１）で高精度で
決定され、ＦＥＴ（Ｍ２）には負荷電流ＩLoadの１／ｎ
の小電流が安定に流れる。そのため、このＦＥＴ（Ｍ
２）の電流経路に抵抗が十分で検出精度の高いパワー・
センス抵抗を介挿して電流を検出する際に、パワー・セ
ンス抵抗における電力損失を小さく抑制できる。また、
負荷電流制御用パワー・ＭＯＳ・ＦＥＴ（Ｍ１）にはパ
ワー・センス抵抗を介挿する必要がないので、負荷の両
端に印加される電圧の損失が小さい。
【００１３】請求項２の装置では、スイッチにより電流
ミラー回路の一部をオン・オフすることにより、電流セ
ンス用パワー・ＭＯＳ・ＦＥＴ（Ｍ２）に流れる電流を
さらに異なる比率の小電流にミラーして電流検出を行う
ことができる。従って、例えばモータのように負荷の状
態に応じて負荷電流が大きく変化する場合に、変化した
負荷電流の大きさに対応したゲインで負荷電流を高精度
で検出することができる。
ミラー回路の一部をオン・オフすることにより、電流セ
ンス用パワー・ＭＯＳ・ＦＥＴ（Ｍ２）に流れる電流を
さらに異なる比率の小電流にミラーして電流検出を行う
ことができる。従って、例えばモータのように負荷の状
態に応じて負荷電流が大きく変化する場合に、変化した
負荷電流の大きさに対応したゲインで負荷電流を高精度
で検出することができる。
【００１４】
【実施例】図１は、請求項１に対応する本発明の実施例
を示し、インテリジェント・パワー・ＭＯＳ・ＩＣにお
いて、負荷電流を無損失で検出する半導体集積回路装置
の一例である。負荷（Ｌｏａｄ）のアース側に負荷電流
ＩLoadを制御するためのパワー・ＭＯＳ・ＦＥＴ（Ｍ
１）が介挿され、このＦＥＴ（Ｍ１）に流れる負荷電流
ＩLoadを一定の比率で小電流にミラーする電流センス用
パワー・ＭＯＳ・ＦＥＴ（Ｍ２）がコモンゲート接続さ
れている。この実施例のＦＥＴ（Ｍ１）とＦＥＴ（Ｍ
２）は、いずれもｎチャネルＭＯＳＦＥＴであって特性
が近似したものである。また、Ｍ１とＭ２のサイズ比は
ｎ対１であり、一例においては１０００対１である。
を示し、インテリジェント・パワー・ＭＯＳ・ＩＣにお
いて、負荷電流を無損失で検出する半導体集積回路装置
の一例である。負荷（Ｌｏａｄ）のアース側に負荷電流
ＩLoadを制御するためのパワー・ＭＯＳ・ＦＥＴ（Ｍ
１）が介挿され、このＦＥＴ（Ｍ１）に流れる負荷電流
ＩLoadを一定の比率で小電流にミラーする電流センス用
パワー・ＭＯＳ・ＦＥＴ（Ｍ２）がコモンゲート接続さ
れている。この実施例のＦＥＴ（Ｍ１）とＦＥＴ（Ｍ
２）は、いずれもｎチャネルＭＯＳＦＥＴであって特性
が近似したものである。また、Ｍ１とＭ２のサイズ比は
ｎ対１であり、一例においては１０００対１である。
【００１５】オペアンプＯＰ１とＭＯＳ・ＦＥＴ（Ｍ
３）とによりフィードバック回路１が構成され、このフ
ィードバック回路１により２つのＦＥＴ（Ｍ１、Ｍ２）
の端子電圧（ドレイン・ソース間電圧）が一定化され
る。即ち、オペアンプＯＰ１の非反転入力端子がＦＥＴ
（Ｍ１）のドレインに接続され、反転入力端子がＦＥＴ
（Ｍ２）のドレインに接続され、出力端子がＦＥＴ（Ｍ
３）のゲートに接続されている。このＦＥＴ（Ｍ３）の
ソースはＦＥＴ（Ｍ２）のドレインに接続され、ＦＥＴ
（Ｍ３）の電源電圧ＶDD側にパワー・センス抵抗ＲS が
介挿されている。このフィードバック回路１において
は、オペアンプＯＰ１の非反転入力端子の電圧と反転入
力端子の電圧が常に一定となるように制御される。
３）とによりフィードバック回路１が構成され、このフ
ィードバック回路１により２つのＦＥＴ（Ｍ１、Ｍ２）
の端子電圧（ドレイン・ソース間電圧）が一定化され
る。即ち、オペアンプＯＰ１の非反転入力端子がＦＥＴ
（Ｍ１）のドレインに接続され、反転入力端子がＦＥＴ
（Ｍ２）のドレインに接続され、出力端子がＦＥＴ（Ｍ
３）のゲートに接続されている。このＦＥＴ（Ｍ３）の
ソースはＦＥＴ（Ｍ２）のドレインに接続され、ＦＥＴ
（Ｍ３）の電源電圧ＶDD側にパワー・センス抵抗ＲS が
介挿されている。このフィードバック回路１において
は、オペアンプＯＰ１の非反転入力端子の電圧と反転入
力端子の電圧が常に一定となるように制御される。
【００１６】次に図１の装置の作用について説明する。
ＭＯＳＦＥＴの電流式は、一般に、リニア領域で動作す
る場合は下記数１、飽和領域で動作する場合は下記数２
で示される。
ＭＯＳＦＥＴの電流式は、一般に、リニア領域で動作す
る場合は下記数１、飽和領域で動作する場合は下記数２
で示される。
【００１７】
【数１】
【００１８】
【数２】 ここで、ＩDSはドレイン・ソース電流、βは構造係数で
あってμe ε／ｄ（μe は移動度、εは絶縁体の誘電
率、ｄは絶縁体の厚さを示す。）、Ｗはチャネルの幅、
Ｌはチャネルの長さ、ＶGSはゲート・ソース間電圧、Ｖ
thはしきい値電圧、ＶDSはドレイン・ソース間電圧を示
す。
あってμe ε／ｄ（μe は移動度、εは絶縁体の誘電
率、ｄは絶縁体の厚さを示す。）、Ｗはチャネルの幅、
Ｌはチャネルの長さ、ＶGSはゲート・ソース間電圧、Ｖ
thはしきい値電圧、ＶDSはドレイン・ソース間電圧を示
す。
【００１９】従来から知られているカレントミラー回路
を用いて、あるＭＯＳ・ＦＥＴに流れる電流を別のＭＯ
Ｓ・ＦＥＴにミラーする場合には、ＭＯＳ・ＦＥＴが飽
和領域で動作するため電流式は上記数２に従い、ＶDSの
影響を受けずに２つのＭＯＳ・ＦＥＴ間のＷ／Ｌの比で
電流がミラーされることはよく知られている。
を用いて、あるＭＯＳ・ＦＥＴに流れる電流を別のＭＯ
Ｓ・ＦＥＴにミラーする場合には、ＭＯＳ・ＦＥＴが飽
和領域で動作するため電流式は上記数２に従い、ＶDSの
影響を受けずに２つのＭＯＳ・ＦＥＴ間のＷ／Ｌの比で
電流がミラーされることはよく知られている。
【００２０】ところが、あるパワー・ＭＯＳ・ＦＥＴに
流れる電流を別のパワー・ＭＯＳ・ＦＥＴにミラーする
場合には、パワー・ＭＯＳ・ＦＥＴはオン抵抗が小さく
設計されるため、通常、ＶGSはＶDSよりもはるかに大き
く、リニア領域で動作することになり電流式は上記数１
に従っている。つまり、ＩDSはＶDSの影響を受けてしま
い、図１のＦＥＴ（Ｍ１）とＦＥＴ（Ｍ２）を流れる電
流の関係式は上記数１より、下記数３のようになる。
流れる電流を別のパワー・ＭＯＳ・ＦＥＴにミラーする
場合には、パワー・ＭＯＳ・ＦＥＴはオン抵抗が小さく
設計されるため、通常、ＶGSはＶDSよりもはるかに大き
く、リニア領域で動作することになり電流式は上記数１
に従っている。つまり、ＩDSはＶDSの影響を受けてしま
い、図１のＦＥＴ（Ｍ１）とＦＥＴ（Ｍ２）を流れる電
流の関係式は上記数１より、下記数３のようになる。
【００２１】
【数３】 この数３から、ＦＥＴ（Ｍ１）のＶDS（Ｍ１）とＦＥＴ
（Ｍ２）のＶDS（Ｍ２）とが等しくなるようにすれば
（ＶDS（Ｍ１）＝ＶDS（Ｍ２））、ＦＥＴ（Ｍ１）のＷ
／ＬとＦＥＴ（Ｍ２）のＷ／Ｌの比で電流をミラーする
ことができる。従って、オペアンプＯＰ１とＭＯＳＦＥ
Ｔ（Ｍ３）からなるフィードバック回路１によりフィー
ドバックをかけてＦＥＴ（Ｍ１）とＦＥＴ（Ｍ２）のＶ
DSを常に等しくすると、ＦＥＴ（Ｍ１）とＦＥＴ（Ｍ
２）のサイズ比がｎ対１であれば、ＦＥＴ（Ｍ２）側に
ＦＥＴ（Ｍ１）の負荷電流ＩLoadの１／ｎの電流が安定
に流れる。
（Ｍ２）のＶDS（Ｍ２）とが等しくなるようにすれば
（ＶDS（Ｍ１）＝ＶDS（Ｍ２））、ＦＥＴ（Ｍ１）のＷ
／ＬとＦＥＴ（Ｍ２）のＷ／Ｌの比で電流をミラーする
ことができる。従って、オペアンプＯＰ１とＭＯＳＦＥ
Ｔ（Ｍ３）からなるフィードバック回路１によりフィー
ドバックをかけてＦＥＴ（Ｍ１）とＦＥＴ（Ｍ２）のＶ
DSを常に等しくすると、ＦＥＴ（Ｍ１）とＦＥＴ（Ｍ
２）のサイズ比がｎ対１であれば、ＦＥＴ（Ｍ２）側に
ＦＥＴ（Ｍ１）の負荷電流ＩLoadの１／ｎの電流が安定
に流れる。
【００２２】以上のように図１に示した実施例によれ
ば、負荷（Ｌｏａｄ）の電流経路上にはパワー・センス
抵抗を介挿する必要がないため、負荷の両端に印加され
る電圧の損失を生ずることなく、電流センス用ＦＥＴ
（Ｍ２）により負荷電流ＩLoadを高精度で検出すること
ができる。しかも、ＦＥＴ（Ｍ２）の電流経路に検出精
度を高めるために十分な抵抗のパワー・センス抵抗ＲS
を介挿してもＦＥＴ（Ｍ２）に流れる電流が負荷電流の
１／ｎと小電流であるため、パワー・センス抵抗ＲS に
よる電力の損失も小さく抑制される。
ば、負荷（Ｌｏａｄ）の電流経路上にはパワー・センス
抵抗を介挿する必要がないため、負荷の両端に印加され
る電圧の損失を生ずることなく、電流センス用ＦＥＴ
（Ｍ２）により負荷電流ＩLoadを高精度で検出すること
ができる。しかも、ＦＥＴ（Ｍ２）の電流経路に検出精
度を高めるために十分な抵抗のパワー・センス抵抗ＲS
を介挿してもＦＥＴ（Ｍ２）に流れる電流が負荷電流の
１／ｎと小電流であるため、パワー・センス抵抗ＲS に
よる電力の損失も小さく抑制される。
【００２３】図２は、請求項１に対応する他の実施例を
示し、この例ではＦＥＴ（Ｍ１）とＦＥＴ（Ｍ２）を電
源電圧ＶDD側に介挿したほかは、図１の実施例と同等で
ある。このようにＦＥＴ（Ｍ１）とＦＥＴ（Ｍ２）を電
源電圧ＶDD側に介挿しても図１に示した実施例と同様の
作用効果が奏される。
示し、この例ではＦＥＴ（Ｍ１）とＦＥＴ（Ｍ２）を電
源電圧ＶDD側に介挿したほかは、図１の実施例と同等で
ある。このようにＦＥＴ（Ｍ１）とＦＥＴ（Ｍ２）を電
源電圧ＶDD側に介挿しても図１に示した実施例と同様の
作用効果が奏される。
【００２４】図３は、請求項２に対応する本発明の実施
例を示し、インテリジェント・パワー・ＭＯＳ・ＩＣに
おいて、負荷電流を無損失で検出する半導体集積回路装
置の一例である。この実施例は、図１の実施例におい
て、電流センス用パワー・ＭＯＳ・ＦＥＴ（Ｍ２）に流
れる電流をさらに一定の比率で小電流にミラーする電流
ミラー回路２と、当該比率を可変にするために電流ミラ
ー回路２の一部をオン・オフするスイッチ３とを付加し
たものである。
例を示し、インテリジェント・パワー・ＭＯＳ・ＩＣに
おいて、負荷電流を無損失で検出する半導体集積回路装
置の一例である。この実施例は、図１の実施例におい
て、電流センス用パワー・ＭＯＳ・ＦＥＴ（Ｍ２）に流
れる電流をさらに一定の比率で小電流にミラーする電流
ミラー回路２と、当該比率を可変にするために電流ミラ
ー回路２の一部をオン・オフするスイッチ３とを付加し
たものである。
【００２５】この実施例の電流ミラー回路２は、従来公
知のカレントミラー回路を利用して構成されている。即
ち、ｐチャネルＭＯＳ・ＦＥＴ（Ｍ４）が電流センス用
パワー・ＭＯＳ・ＦＥＴ（Ｍ２）の電流経路上に介挿さ
れ、このＦＥＴ（Ｍ４）に流れる電流をさらに一定の比
率で小電流にミラーするためのｐチャネルＭＯＳ・ＦＥ
Ｔ（Ｍ５）及びｐチャネルＭＯＳ・ＦＥＴ（Ｍ６）がそ
れぞれＦＥＴ（Ｍ４）にコモンゲート接続され、ＦＥＴ
（Ｍ５）とＦＥＴ（Ｍ６）とがコモンドレイン接続され
ている。そして、スイッチ３を構成するトランスファー
ゲートＴＧ１がＦＥＴ（Ｍ６）のドレイン電流経路上に
介挿されている。このトランスファーゲートＴＧ１はゲ
インコントロール信号によりＦＥＴ（Ｍ６）をオン・オ
フ制御するためのものである。なお、Ｇ１はゲートであ
る。また、パワー・センス抵抗ＲS はＦＥＴ（Ｍ５）の
ドレイン電流経路上に介挿されている。
知のカレントミラー回路を利用して構成されている。即
ち、ｐチャネルＭＯＳ・ＦＥＴ（Ｍ４）が電流センス用
パワー・ＭＯＳ・ＦＥＴ（Ｍ２）の電流経路上に介挿さ
れ、このＦＥＴ（Ｍ４）に流れる電流をさらに一定の比
率で小電流にミラーするためのｐチャネルＭＯＳ・ＦＥ
Ｔ（Ｍ５）及びｐチャネルＭＯＳ・ＦＥＴ（Ｍ６）がそ
れぞれＦＥＴ（Ｍ４）にコモンゲート接続され、ＦＥＴ
（Ｍ５）とＦＥＴ（Ｍ６）とがコモンドレイン接続され
ている。そして、スイッチ３を構成するトランスファー
ゲートＴＧ１がＦＥＴ（Ｍ６）のドレイン電流経路上に
介挿されている。このトランスファーゲートＴＧ１はゲ
インコントロール信号によりＦＥＴ（Ｍ６）をオン・オ
フ制御するためのものである。なお、Ｇ１はゲートであ
る。また、パワー・センス抵抗ＲS はＦＥＴ（Ｍ５）の
ドレイン電流経路上に介挿されている。
【００２６】この実施例においては、さらに一定の比率
で小電流にミラーする電流ミラー回路２と当該比率を可
変にするためのスイッチ３を付加しているため、ゲイン
コントロール信号によりスイッチ３をオン・オフ制御す
ることにより、電流ミラー比を切り替えることができ
る。従って、図１の実施例では、電流検出量の自由度が
制限されるが、この実施例では、電流検出量の自由度が
大きく、そのため、パワー・センス抵抗ＲS を取り替え
たり、切り替えたりすることをせずに、負荷電流が大き
く変化する場合に、変化した負荷電流の大きさに対応し
たゲインで負荷電流を高精度で検出することができる。
で小電流にミラーする電流ミラー回路２と当該比率を可
変にするためのスイッチ３を付加しているため、ゲイン
コントロール信号によりスイッチ３をオン・オフ制御す
ることにより、電流ミラー比を切り替えることができ
る。従って、図１の実施例では、電流検出量の自由度が
制限されるが、この実施例では、電流検出量の自由度が
大きく、そのため、パワー・センス抵抗ＲS を取り替え
たり、切り替えたりすることをせずに、負荷電流が大き
く変化する場合に、変化した負荷電流の大きさに対応し
たゲインで負荷電流を高精度で検出することができる。
【００２７】この実施例は、特に、ハードディスクドラ
イブ（ＨＤＤ）用スピンドルモータドライバやボイスコ
イルモータドライバに使用されるインテリジェント・パ
ワー・ＭＯＳ・ＩＣに適用する場合に顕著な効果を奏す
る。即ち、モータの回転起動時には大きな負荷電流を流
し、モータの定常回転時には小さな負荷電流を流すた
め、電流ミラー回路２によりモータの回転起動時には検
出電流を小さく切り替えて検出精度を高くすることがで
きる。
イブ（ＨＤＤ）用スピンドルモータドライバやボイスコ
イルモータドライバに使用されるインテリジェント・パ
ワー・ＭＯＳ・ＩＣに適用する場合に顕著な効果を奏す
る。即ち、モータの回転起動時には大きな負荷電流を流
し、モータの定常回転時には小さな負荷電流を流すた
め、電流ミラー回路２によりモータの回転起動時には検
出電流を小さく切り替えて検出精度を高くすることがで
きる。
【００２８】図４は、請求項２に対応する他の実施例を
示し、この例は、図２の実施例に対して図３の電流ミラ
ー回路２及びスイッチ３を付加したものである。即ち、
カレントミラー回路を構成するＦＥＴ（Ｍ４）を電流セ
ンス用パワー・ＭＯＳ・ＦＥＴ（Ｍ２）のアース側に接
続した例である。この図４の実施例においても図３の実
施例と同様の作用効果が奏される。
示し、この例は、図２の実施例に対して図３の電流ミラ
ー回路２及びスイッチ３を付加したものである。即ち、
カレントミラー回路を構成するＦＥＴ（Ｍ４）を電流セ
ンス用パワー・ＭＯＳ・ＦＥＴ（Ｍ２）のアース側に接
続した例である。この図４の実施例においても図３の実
施例と同様の作用効果が奏される。
【００２９】図５は、図３の実施例において電流ミラー
比を切り替える場所をゲート側に変更した場合の実施例
である。即ち、図３では電流ミラー比の切り替えはドレ
イン側で行っているが、この実施例では、２つのトラン
スファーゲート（ＴＧ１、ＴＧ２）とゲートＧ１を用い
て、ＦＥＴ（Ｍ５、Ｍ６）のゲート側で電流ミラー比を
切り替えるようにしている。この実施例においても図３
の実施例と同様の作用効果が奏される。
比を切り替える場所をゲート側に変更した場合の実施例
である。即ち、図３では電流ミラー比の切り替えはドレ
イン側で行っているが、この実施例では、２つのトラン
スファーゲート（ＴＧ１、ＴＧ２）とゲートＧ１を用い
て、ＦＥＴ（Ｍ５、Ｍ６）のゲート側で電流ミラー比を
切り替えるようにしている。この実施例においても図３
の実施例と同様の作用効果が奏される。
【００３０】図６は、図４の実施例において電流ミラー
比を切り替える場所をゲート側に変更した場合の実施例
である。この実施例においても図４の実施例と同様の作
用効果が奏される。
比を切り替える場所をゲート側に変更した場合の実施例
である。この実施例においても図４の実施例と同様の作
用効果が奏される。
【００３１】なお、図３から図６の実施例において、３
つのＦＥＴ（Ｍ４、Ｍ５、Ｍ６）からなるカレントミラ
ー回路に対してさらに同様のカレントミラー回路を多段
に接続すれば、ゲインの切り替え段数をさらに増加させ
ることができる。
つのＦＥＴ（Ｍ４、Ｍ５、Ｍ６）からなるカレントミラ
ー回路に対してさらに同様のカレントミラー回路を多段
に接続すれば、ゲインの切り替え段数をさらに増加させ
ることができる。
【００３２】以上、本発明の実施例について説明した
が、本発明においては、カレントミラー回路を用いて電
流ミラー回路を構成したが、電流ミラー回路は、カレン
トミラー回路を用いる場合に制限されず、他の代替手段
を用いることができる。
が、本発明においては、カレントミラー回路を用いて電
流ミラー回路を構成したが、電流ミラー回路は、カレン
トミラー回路を用いる場合に制限されず、他の代替手段
を用いることができる。
【００３３】
【発明の効果】本発明によれば、以下の効果が奏され
る。 （１）負荷電流制御用パワー・ＭＯＳ・ＦＥＴ（Ｍ１）
の電流経路上にはパワー・センス抵抗を介挿する必要が
ないので、負荷の両端に印加される電圧の損失が小さ
い。 （２）電流センス用パワー・ＭＯＳ・ＦＥＴ（Ｍ２）に
流れる電流が小さいので、この電流経路に抵抗が十分で
検出精度の高いパワー・センス抵抗を介挿して電流検出
する際のパワー・センス抵抗における電力損失が小さ
い。 （３）負荷電流の経路とは別の経路に負荷電流をミラー
して検出電流を取り出すため、検出電流を処理する自由
度が高い。 （４）さらに一定の比率で小電流にミラーする電流ミラ
ー回路と当該比率を可変にするためのスイッチを設け
て、電流センス用パワー・ＭＯＳ・ＦＥＴ（Ｍ２）に流
れる電流を異なる比率の小電流にミラーして電流検出を
行うので、負荷電流が大きく変化する場合に変化した負
荷電流の大きさに対応したゲインに切り替えて負荷電流
を高精度で検出することができる。 （５）負荷電流制御用パワー・ＭＯＳ・ＦＥＴ（Ｍ１）
のサイズを電流センス用パワー・ＭＯＳ・ＦＥＴ（Ｍ
２）のサイズよりもはるかに大きくできるので、電流セ
ンス用パワー・ＭＯＳ・ＦＥＴ（Ｍ２）における消費電
力は小さい。
る。 （１）負荷電流制御用パワー・ＭＯＳ・ＦＥＴ（Ｍ１）
の電流経路上にはパワー・センス抵抗を介挿する必要が
ないので、負荷の両端に印加される電圧の損失が小さ
い。 （２）電流センス用パワー・ＭＯＳ・ＦＥＴ（Ｍ２）に
流れる電流が小さいので、この電流経路に抵抗が十分で
検出精度の高いパワー・センス抵抗を介挿して電流検出
する際のパワー・センス抵抗における電力損失が小さ
い。 （３）負荷電流の経路とは別の経路に負荷電流をミラー
して検出電流を取り出すため、検出電流を処理する自由
度が高い。 （４）さらに一定の比率で小電流にミラーする電流ミラ
ー回路と当該比率を可変にするためのスイッチを設け
て、電流センス用パワー・ＭＯＳ・ＦＥＴ（Ｍ２）に流
れる電流を異なる比率の小電流にミラーして電流検出を
行うので、負荷電流が大きく変化する場合に変化した負
荷電流の大きさに対応したゲインに切り替えて負荷電流
を高精度で検出することができる。 （５）負荷電流制御用パワー・ＭＯＳ・ＦＥＴ（Ｍ１）
のサイズを電流センス用パワー・ＭＯＳ・ＦＥＴ（Ｍ
２）のサイズよりもはるかに大きくできるので、電流セ
ンス用パワー・ＭＯＳ・ＦＥＴ（Ｍ２）における消費電
力は小さい。
【図１】請求項１に対応する本発明の実施例の説明図で
ある。
ある。
【図２】請求項１に対応する本発明の他の実施例の説明
図である。
図である。
【図３】請求項２に対応する本発明の実施例の説明図で
ある。
ある。
【図４】請求項２に対応する本発明の他の実施例の説明
図である。
図である。
【図５】請求項２に対応する本発明のさらに他の実施例
の説明図である。
の説明図である。
【図６】請求項２に対応する本発明のさらに他の実施例
の説明図である。
の説明図である。
【図７】従来の電流検出装置の一例を示す説明図であ
る。
る。
【図８】従来の電流検出装置の他の例を示す説明図であ
る。
る。
【図９】従来の電流検出装置のさらに他の例を示す説明
図である。
図である。
Ｍ１ 負荷電流を制御するためのパワー・ＭＯＳ・
ＦＥＴ Ｍ２ 電流センス用パワー・ＭＯＳ・ＦＥＴ Ｍ３ ＭＯＳ・ＦＥＴ ＯＰ１ オペアンプ Ｌｏａｄ 負荷 １ フィードバック回路 ２ 電流ミラー回路 ３ スイッチ Ｍ４、Ｍ５、Ｍ６ ＭＯＳ・ＦＥＴ
ＦＥＴ Ｍ２ 電流センス用パワー・ＭＯＳ・ＦＥＴ Ｍ３ ＭＯＳ・ＦＥＴ ＯＰ１ オペアンプ Ｌｏａｄ 負荷 １ フィードバック回路 ２ 電流ミラー回路 ３ スイッチ Ｍ４、Ｍ５、Ｍ６ ＭＯＳ・ＦＥＴ
Claims (2)
- 【請求項１】 インテリジェント・パワー・ＭＯＳ・Ｉ
Ｃにおいて、負荷電流を制御するためのパワー・ＭＯＳ
・ＦＥＴ（Ｍ１）と、このパワー・ＭＯＳ・ＦＥＴ（Ｍ
１）に流れる電流を一定の比率で小電流にミラーする電
流センス用パワー・ＭＯＳ・ＦＥＴ（Ｍ２）と、これら
２つのパワー・ＭＯＳ・ＦＥＴの端子電圧を一定にする
ためのフィードバック回路とを備えたことを特徴とする
負荷電流を無損失で検出する半導体集積回路装置。 - 【請求項２】 請求項１の半導体集積回路装置におい
て、電流センス用パワー・ＭＯＳ・ＦＥＴ（Ｍ２）に流
れる電流をさらに一定の比率で小電流にミラーする電流
ミラー回路と、当該比率を可変にするために前記電流ミ
ラー回路の一部をオン・オフするスイッチとを設けたこ
とを特徴とする負荷電流を無損失で検出する半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05281961A JP3080823B2 (ja) | 1993-10-15 | 1993-10-15 | 半導体集積回路装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05281961A JP3080823B2 (ja) | 1993-10-15 | 1993-10-15 | 半導体集積回路装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH07113826A true JPH07113826A (ja) | 1995-05-02 |
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ID=17646318
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|---|---|---|
| DE19729904A1 (de) * | 1997-07-12 | 1999-02-11 | Kammerer Gmbh M | Schaltungsanordnung zur Überwachung von durch eine Last fließenden Strömen |
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| US11211905B2 (en) | 2019-02-19 | 2021-12-28 | Toshiba Memory Corporation | Semiconductor device and memory system |
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|---|---|---|---|---|
| US10753964B2 (en) | 2017-04-27 | 2020-08-25 | Microchip Technology Incorporated | Current sensing for integrated circuit devices |
-
1993
- 1993-10-15 JP JP05281961A patent/JP3080823B2/ja not_active Expired - Fee Related
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