JP2009296817A - 充電制御用半導体集積回路 - Google Patents

Abstract

【課題】電流制御用ＭＯＳトランジスタに流れる電流をカレントミラー方式で検出して制御する充電制御用ＩＣにおいて、トランジスタのサイズ比がばらついても電流検出精度を向上させることができるようにする。
【解決手段】カレントミラー方式の電流検出回路（１３）に、バイアス状態制御用トランジスタ（Ｑ３）と、電流制御用トランジスタ（Ｑ１）と電流検出用トランジスタのドレイン電圧を入力とする演算増幅回路（AMP1）とを設け、該演算増幅回路の出力に基づいて電流検出用ＭＯＳトランジスタのバイアス状態が、電流制御用ＭＯＳトランジスタのバイアス状態と同一になるように構成するとともに、電流制御用トランジスタと電流検出用トランジスタの各ドレイン電極から演算増幅回路の対応する入力点までの配線の寄生抵抗による電圧降下が同一となるように、電流検出用トランジスタのドレイン配線の長さを調整するようにした。
【選択図】図１

Description

本発明は、電流検出回路を備え検出電流に応じた制御を行なう電源制御用半導体集積回路に関し、例えば充電制御回路を搭載した充電制御用ＩＣ（半導体集積回路）に利用して有効な技術に関する。

二次電池の充電装置には、ＡＣアダプタなどからの直流電圧が入力される入力端子と二次電池が接続される出力端子との間に設けられたＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ；以下ＭＯＳトランジスタと称する）からなる電流制御用のトランジスタにより充電電流を制御する充電制御回路を搭載したＩＣが使用されている。

従来、このような充電制御用ＩＣにおいては、予備充電や急速充電の際に電流制御用のトランジスタに流れる電流を検出して、充電電流が一定になるように制御することが行なわれている。また、かかる定電流制御モードにおける充電電流の検出方式として、電流制御用トランジスタと直列に電流検出用のセンス抵抗を接続し、抵抗における電圧降下量から電流を検出する方式が知られている。この方式は、比較的精度の高い電流検出が可能であるが、センス抵抗に流れる電流が大きいため、センス抵抗における電力損失が大きく電力効率が低下するという課題がある。

そこで、電流制御用トランジスタと並列にこれよりもサイズの小さなトランジスタを設け、前記電流制御用トランジスタと同一のゲート電圧を印加してカレントミラー回路で充電電流に比例縮小した電流を生成しその電流をセンス抵抗に流して、抵抗における電圧降下量から電流を検出する方式が提案されている。この方式は、センス抵抗に流れる電流が小さいため電力効率が向上するという利点があるものの、負荷の変動などによって電流検出用のトランジスタのバイアス条件が電流制御用トランジスタと異なることにより、正確に比例縮小した電流を流すことができないため、検出精度が低下するという課題がある。

一方、パワートランジスタの駆動制御において、パワートランジスタとカレントミラー接続した電流検出用トランジスタおよびこれと直列のバイアス制御用のトランジスタを設けるとともに、上記パワートランジスタと電流検出用のトランジスタの各ドレイン電圧を入力とし出力端子がバイアス制御用のトランジスタのゲート端子に接続された差動アンプを設けて、該差動アンプのイマジナリーショート作用によって電流検出用のトランジスタのバイアス条件を出力用のトランジスタのそれと同一にすることにより、電流検出精度を向上させるようにした発明が提案されている（特許文献１）。
特開２００４−２５９９０２号公報

本発明者らは、オペアンプを使用したカレントミラー方式の電流検出技術を充電制御回路に適用することを検討した。その結果、マルチセル型のパワーＭＯＳＦＥＴの駆動制御において、複数のセルのうち１つを電流検出用に使用するような場合には、比較的に精度の高い電流検出が可能であるものの、本発明者ら適用を考えている電流制御用トランジスタとその制御回路を１つの半導体チップ上に形成してなる充電制御用半導体集積回路では、製造プロセスのばらつきで電流制御用トランジスタと電流検出用のトランジスタのサイズ比が所望の値からずれてしまい、電流検出精度が低下するという課題があることが明らかとなった。

この発明は上記のような課題に着目してなされたもので、その目的とするところは、電流制御用ＭＯＳトランジスタに流れる電流をカレントミラー方式で検出して制御する充電制御用ＩＣにおいて、トランジスタのサイズ比がばらついても、電流検出精度を向上させることができるようにすることにある。

本発明の他の目的は、電流制御用ＭＯＳトランジスタに流れる電流をカレントミラー方式で検出して制御する充電制御用ＩＣにおいて、電流検出精度を向上させるとともにトータルのシステムコストを低下させることができるようにすることにある。

上記目的を達成するため、この発明は、電圧入力端子と出力端子との間に接続され前記電圧入力端子から出力端子へ流す電流を制御する電流制御用ＭＯＳトランジスタと、ソース端子が前記電流制御用ＭＯＳトランジスタのソース端子に接続され１／Ｎのサイズを有し同一のゲート電圧がゲート端子に印加される電流検出用ＭＯＳトランジスタを有する電流検出回路と、前記電流検出回路により検出された電流値に応じて前記電流制御用ＭＯＳトランジスタのゲート電圧を制御するゲート電圧制御回路と、を備えた充電制御用半導体集積回路において、前記電流検出回路は、前記電流制御用ＭＯＳトランジスタのドレイン電圧と前記電流検出用ＭＯＳトランジスタのドレイン電圧を入力とする演算増幅回路を備え、該演算増幅回路の出力に基づいて前記電流検出用ＭＯＳトランジスタのバイアス状態が、前記電流制御用ＭＯＳトランジスタのバイアス状態と同一になるように構成し、前記電流制御用ＭＯＳトランジスタと前記電流検出用ＭＯＳトランジスタの各ドレイン電極から前記演算増幅回路の対応する入力点までの配線の寄生抵抗による電圧降下が同一となるように設定され、
前記電流検出回路は、前記電流検出用ＭＯＳトランジスタと接地点に接続された電流−電圧変換手段との間に接続されたバイアス状態制御用トランジスタを備え、前記演算増幅回路の出力が前記バイアス状態制御用トランジスタの制御端子に印加されることで、前記電流制御用ＭＯＳトランジスタと前記電流検出用ＭＯＳトランジスタのドレイン電圧が同電位となるように構成され、
前記電流検出用ＭＯＳトランジスタのドレイン電極から前記演算増幅回路の入力点までの配線は、チップ内部で冗長に引き回わされて寄生抵抗が所定値になるように構成する。

上記した手段によれば、電流制御用ＭＯＳトランジスタと電流検出用ＭＯＳトランジスタのバイアス条件が同一となり、高い精度の電流比の電流を流し電流検出精度を向上させることが可能になる。また、前記電流検出用ＭＯＳトランジスタのドレイン電極から前記演算増幅回路の入力点までの配線を、チップ内部で冗長に引き回わされて寄生抵抗が所定値になるように構成することにより、電流制御用ＭＯＳトランジスタと電流検出用ＭＯＳトランジスタの各ドレイン電極から演算増幅回路の各入力点までの配線の寄生抵抗による電圧降下を比較的容易に同一に設定することができる。

また、望ましくは、前記電流検出用ＭＯＳトランジスタは、半導体チップ上において前記電流制御用ＭＯＳトランジスタの形成領域のほぼ中央に位置するように配置する。これにより、マスクずれなどに起因する電流制御用ＭＯＳトランジスタの特性のずれを小さくすることができる。

さらに、望ましくは、前記電流検出用ＭＯＳトランジスタは、基本のドレイン電極と互いに分離された複数の予備ドレイン電極を有し、前記予備ドレイン電極をアルミ配線パターンにより選択的に前記基本のドレイン電極に接続することにより、実効ゲート幅を調整可能に構成する。これにより、電流制御用ＭＯＳトランジスタと電流検出用ＭＯＳトランジスタとのサイズ比の精度を高くすることができる。

さらに、望ましくは、前記電流検出回路は、所定の定電圧を分圧する分圧回路と、該分圧回路により分圧された電圧と、前記電流制御用ＭＯＳトランジスタに流れる電流を電圧に変換する電流−電圧変換手段により変換された電圧と、の電位差に応じた電圧を前記ゲート制御回路へ出力する増幅回路とを備え、前記分圧回路を構成するいずれかの抵抗はその抵抗値が調整可能に構成する。これにより、プロセスのばらつきで電流制御用ＭＯＳトランジスタと電流検出用ＭＯＳトランジスタの電流比がずれたとしても容易にずれを修正することができるようになる。

また、前記電流−電圧変換手段は半導体チップの外付け抵抗素子であり、該抵抗素子をチップ外部にて接続するための外部端子を設ける。オンチップの抵抗に比べて外付けの抵抗素子は精度が高いため、電流検出精度を高めることができる。

さらに、前記外付け抵抗素子は所定の抵抗値を有する汎用の抵抗素子とし、前記電流制御用ＭＯＳトランジスタと前記電流検出用ＭＯＳトランジスタのサイズ比Ｎは、前記汎用の抵抗素子の抵抗値に応じて決定する。これにより、安価な外付けの抵抗を使用することが可能となり、トータルのシステムコストを低減することができるようになる。

本発明によると、電流制御用ＭＯＳトランジスタに流れる電流をカレントミラー方式で検出して制御する充電制御用ＩＣにおいて、トランジスタのサイズ比がばらついても、電流検出精度を向上させることができる。また、安価で高精度の外付け抵抗を使用することができるため、電流検出精度を向上させるとともにトータルのシステムコストを低下させることができるという効果がある。

以下、本発明の好適な実施の形態を図面に基づいて説明する。

図１は、本発明を適用した二次電池の充電制御用ＩＣの一実施形態およびそれを用いた充電装置の概略構成を示す。

図１に示されているように、この実施形態の充電装置は、交流電圧ＡＣを例えば５Ｖのような直流電圧に変換するＡＣ−ＤＣコンバータ２０と、該ＡＣ−ＤＣコンバータ２０により変換された直流電圧ＶＤＤによってリチウムイオン電池のような二次電池３０を充電する充電制御用ＩＣ１０とを備えている。ＡＣ−ＤＣコンバータ２０は、整流用のダイオードブリッジ回路と、トランスを有し該トランスの一次側コイルに接続されたスイッチング素子をＰＷＭもしくはＰＦＭ方式でスイッチング駆動することにより所望の直流電圧を生成するＤＣ−ＤＣコンバータなどから構成されている。

充電制御用ＩＣ１０は、ＡＣ−ＤＣコンバータ２０からの直流電圧ＶＤＤが入力される電圧入力端子ＶＩＮと、充電対象の二次電池３０が接続される出力端子としてのバッテリ端子ＢＡＴと、前記電圧入力端子ＶＩＮとバッテリ端子ＢＡＴとの間に設けられたＰチャネルＭＯＳＦＥＴからなる電流制御用ＭＯＳトランジスタＱ１と、Ｑ１のゲート制御電圧を生成するゲート電圧制御回路１１とを備えている。

また、充電制御用ＩＣ１０は、定電圧制御を行うためバッテリ端子ＢＡＴの電圧ＶＢＡＴと参照電圧Ｖref1との電位差に応じた電圧を生成し前記ゲート電圧制御回路１１へ出力する誤差アンプなどからなる電圧検出回路１２と、ゲート幅が前記電流制御用ＭＯＳトランジスタＱ１の１／Ｎの大きさ（サイズ）を有しソース端子が前記電圧入力端子ＶＩＮに接続されＱ１と同一の電圧が制御端子（ゲート端子）に印加されることでＱ１と共にカレントミラー回路を構成する電流検出用ＭＯＳトランジスタＱ２および検出電流に応じた電圧を出力する誤差アンプＡＭＰ２を有する電流検出回路１３とを備えている。なお、この実施形態では、Ｑ１とＱ２のサイズ比Ｎは後述のように数１００〜数１０００程度の値とされるため、電流検出用ＭＯＳトランジスタＱ２に流れる電流は非常に小さなものとなり、後述の電流検出用の抵抗（Ｒｐ）における損失を低減することができる。

ゲート電圧制御回路１１は、特に限定されるものではないが、充電開始直後の予備充電モードおよびその後の急速充電モードでは、上記電流検出回路１３からの検出信号に応じて電流制御用ＭＯＳトランジスタＱ１にそれぞれ所定の定電流が流れるように制御する。また、ゲート電圧制御回路１１は、例えば急速充電によって二次電池が４．２Ｖ程度まで達した後にフル充電状態になるまでは、上記電圧検出回路１２からの検出信号に応じて電流制御用ＭＯＳトランジスタＱ１を定電圧制御で制御して電池を充電させる。

具体的には、予備充電モードでは、電流制御用ＭＯＳトランジスタＱ１が例えば７０ｍＡのような比較的小さな充電電流（定電流）を流すようにＱ１のゲート電圧を制御する。この予備充電は、リチウムイオン電池では、電池電圧を３Ｖ程度に回復させるために行なうもので、充電電流が大きいと電池が劣化しやすくなるため、電流を抑えて充電を行ない電池電圧が３Ｖ程度に回復した時点でこのモードを終了する。予備充電は、リチウムイオン電池では通常２０分程度行なわれる。従って、タイマを内蔵し、時間で制御することも可能である。また、急速充電モードでは、電流制御用ＭＯＳトランジスタＱ１が例えば７００ｍＡのような比較的大きな充電電流（定電流）を流すように、Ｑ１のゲート電圧を制御する。

さらに、この実施形態の充電制御用ＩＣ１０には、電流制御用ＭＯＳトランジスタＱ１のソースまたはドレインと基体（バックゲート）との間に接続されて、Ｑ１の基体に入力電圧ＶＤＤまたは出力電圧ＶＢＡＴを選択的に印加するためのスイッチＭＯＳトランジスタＭ１，Ｍ２と、入力電圧ＶＤＤとバッテリ端子ＢＡＴの電圧ＶＢＡＴとを比較していずれの電圧が高いか検出する電圧比較回路１４とが設けられている。

電圧比較回路１４の出力はゲート電圧制御回路１１へ供給されており、ゲート電圧制御回路１１は入力電圧ＶＤＤよりも出力電圧ＶＢＡＴの方が高くなったことを電圧比較回路１４が検出した場合に、電流制御用ＭＯＳトランジスタＱ１をオフ状態にして逆流を防止するように構成されている。また、トランジスタＭ１，Ｍ２は電圧比較回路１４の出力によって相補的にオンまたはオフ状態に制御される。

具体的には、電圧比較回路１４は入力電圧ＶＤＤと出力電圧ＶＢＡＴとを比較しており、通常はＶＤＤの方が高いため電圧比較回路１４の出力はハイレベルとなり、バックゲート切替え用スイッチＭＯＳトランジスタＭ１，Ｍ２はＭ１がオン、Ｍ２がオフされ、電流制御用ＭＯＳトランジスタＱ１のバックゲートにはＶＤＤが印加される。従って、Ｑ１の寄生ダイオードを通して入力端子ＶＩＮからバッテリ端子ＢＡＴへ向かって電流が流れるのが防止される。

また、仮に何らかの原因で入力電圧ＶＤＤが下がって出力電圧ＶＢＡＴを下回った場合には、電圧比較回路１４の出力はロウレベルとなり、バックゲート切替え用スイッチＭＯＳトランジスタＭ１，Ｍ２はＭ２がオン、Ｍ１がオフされ、Ｑ１のバックゲートにはＶＢＡＴが印加される。そのため、Ｑ１の寄生ダイオードを通してバッテリ端子ＢＡＴから入力端子ＶＩＮへ向かって電流が流れるのが防止される。

入力端子と出力端子との間の逆流を防止するには、Ｑ１と直列に逆流防止用のダイオードを接続する方法もあるが、そのようにするとダイオードに比較的大きな電流が流れるため、損失が大きくなるが、本実施形態のように電圧比較回路１４と基板電位切り替え用のＭＯＳトランジスタＭ１，Ｍ２を設けて、出力電圧の方が高いときにＱ１をオフして出力電圧をＱ１のバックゲートに印加することでダイオードを設けることなく逆流を防止することができ、損失を低減することができる。

さらに、本実施形態では、電流検出回路１３を工夫することによって、電流検出精度を高めるように構成されている。以下、この電流検出回路１３について詳しく説明する。

本実施形態における電流検出回路１３は、図１に示されているように、電流検出用ＭＯＳトランジスタＱ２のドレイン端子と外付け抵抗接続用の外部端子ＰＲＯＧとの間にバイアス状態制御用のＭＯＳトランジスタＱ３がＱ２と直列をなすように接続されている。また、電流制御用ＭＯＳトランジスタＱ１のドレイン電圧とＱ２のドレイン電圧を入力としＭＯＳトランジスタで構成されたオペアンプ（演算増幅回路）ＡＭＰ１が設けられ、オペアンプＡＭＰ１の出力がＭＯＳトランジスタＱ３のゲート端子に印加されている。

そのため、オペアンプＡＭＰ１のイマジナリーショート作用によってＱ１のドレイン電圧とＱ２のドレイン電圧とが同一になるようにフィードバックがかかり、これによってＱ１とＱ２のバイアス条件すなわち動作状態が同一にされ、Ｑ２にはＱ１とのサイズ比に正確に比例した縮小電流が流れるようにされる。この電流が外部端子ＰＲＯＧと接地点との間に接続された外付け抵抗Ｒｐに流されることによって電流検出精度を向上される。

上記抵抗Ｒｐによって電流−電圧変換された接続ノードＮ１の電位は、誤差アンプＡＭＰ２によって所定の参照電圧Ｖref2との電位差に比例した電圧に増幅されてゲート電圧制御回路１１に供給され、電流値が所定の値となるように電流制御用ＭＯＳトランジスタＱ１のゲート制御が行なわれるように構成されている。なお、誤差アンプＡＭＰ２に供給される参照電圧Ｖref2を予備充電時と急速充電時で切り換えることによって、予備充電の際の電流値と急速充電の際の電流値を変えるように構成することができる。

さらに、本実施形態では、電流制御用ＭＯＳトランジスタＱ１のドレイン端子（電極）から出力端子ＢＡＴまでの配線Ｌ１と、電流検出用ＭＯＳトランジスタＱ２のドレイン端子（電極）からオペアンプＡＭＰ１の反転入力端子が接続されたノードＮ２までの配線Ｌ２は、断面積が同一で長さの比を１：Ｎに設定することで、ドレイン配線の寄生抵抗による電圧降下がＱ１とＱ２とで同一になるようにしている。具体的には、図２に示すように、Ｑ２のドレイン配線Ｌ２を大きく迂回させてチップ内部を冗長に引き回すことで、配線Ｌ１の長さと配線Ｌ２の長さとの比が１：Ｎとなるようにしている。これにより、Ｑ１とＱ２のバイアス条件がさらに近似したものになり、よりカレントミラー比の精度を高めることができる。

なお、図２において、符号Ｑ１で示されているのは電流制御用ＭＯＳトランジスタＱ１が形成されている領域、符号Ｑ２で示されているのは電流検出用ＭＯＳトランジスタＱ２が形成されている領域、符号Ｍ１，Ｍ２で示されているのはＱ１の基体電位切替え用のスイッチＭＯＳトランジスタＭ１，Ｍ２が形成されている領域である。また、符号ＰＶＩＮが付されているのは金属層からなる電圧入力端子ＶＩＮとしてのパッド、符号ＰＢＡＴが付されているのは金属層からなる出力端子ＢＡＴとしてのパッドである。

図２に示されているように、電流制御用ＭＯＳトランジスタＱ１は左右に分割されて対称的に形成されており、その中央に電流検出用ＭＯＳトランジスタＱ２が形成されているとともに、左右両端に基体電位切替え用のスイッチＭＯＳトランジスタＭ１，Ｍ２が形成されたレイアウトとなっている。図２においては、Ｍ１，Ｍ２は２つに分割されて形成され、左右２つで１つのトランジスタとして動作するように配線が形成される。これは、プロセスばらつきを考慮した結果のレイアウトである。

製造プロセスでは、マスクずれやプロセス条件などによってチップ上に形成されるＭＯＳトランジスタの静特性が設計値からずれることがあるが、電流制御用ＭＯＳトランジスタＱ１と電流検出用ＭＯＳトランジスタＱ２のサイズ比（ゲート幅の比）は本実施形態では数１００〜数１０００程度にされるため、Ｑ１よりもＱ２の方がずれの影響が大きなものとなる。そこで、本実施形態では、図２に示すように、Ｑ２をＱ１の形成領域のほぼ中央に配置するとともに、一点鎖線Ｂで囲まれた部位でＱ２の実効ゲート幅をアルミ配線パターンの修正によって調整できるように構成されている。

具体的には、一点鎖線Ｂで囲まれた部位を拡大して示す図３のように、Ｑ２の端の部分でドレイン電極を、ＤＰ１，ＤＰ２，ＤＰ３……のように単位ゲート毎に分離形成した予備ドレイン電極を設けておく、そして、試作の結果、Ｑ２の特性のずれが検出された場合にそのずれ量に応じて予備のドレイン電極ＤＰ１，ＤＰ２，ＤＰ３……間をつなぐアルミ配線パターンを設けるか設けないかを、また設ける場合にはその数を決定することによって実効ゲート幅を調整するものである。なお、各ドレイン電極をＤＰ１，ＤＰ２，ＤＰ３……の下の基板表面に形成される拡散層からなるドレイン領域は分離されず、連続するように形成されたものであってもよい。図３において、符号ＳＰ１，ＳＰ２で示されているのはＱ２のソース電極、ＧＴ１，ＧＴ２で示されているのはＱ２のゲート電極である。

この調整は、回路的には図４に示すように、予めＱ２と並列にそれよりもサイズの小さな調整用トランジスタＱｔ１，Ｑｔ２，Ｑｔ３……を設けておいて、Ｑ２とＱｔ１，Ｑｔ２，Ｑｔ３……のドレイン端子間を破線Ｄのように適宜接続または切り離すことによって、Ｑ２のサイズ（ゲート幅）を調整ことに相当する。このような調整によって、Ｑ１とＱ２とのサイズ比すなわち電流比を正確にＮ：１に合わせ込むことが可能となる。

さらに、上記電流検出用ＭＯＳトランジスタＱ２のサイズの調整は段階的（離散的）であるため、デジタル的な調整に留まる。そこで、本実施形態では、さらなる微調整を可能にするため、図１に示すように、誤差アンプＡＭＰ２に供給される参照電圧Ｖref2を、定電圧Ｖｃを直列抵抗Ｒ１，Ｒｔで分圧して生成するとともに、抵抗Ｒｔの値をトリミングで変更することで調整できるように構成されている。抵抗Ｒｔのトリミングの仕方としては、例えば予め複数の抵抗を並列形態に設けておくとともに、各抵抗と直列にそれぞれポリシリコンなどのヒューズを設けて、ヒューズの溶断で調整する方法などがある。

上記のように、本実施形態では、電流検出用ＭＯＳトランジスタＱ２の予備ドレイン電極の選択的接続によるサイズの調整と、分圧抵抗Ｒｔのトリミングによる誤差アンプＡＭＰ２の参照電圧Ｖref2の調整とによって、Ｑ１とＱ２の電流比の高精度化が可能となっている。

さらに、本実施形態では、Ｑ１とＱ２のカレントミラー比を以下のように設計することによって、システムのトータルコストを低減できるように工夫している。具体的には、外部端子ＰＲＯＧに接続する外付け抵抗Ｒｐの抵抗値に応じて、次の表１に示すように、カレントミラー比を選択するというものである。

現在市場に提供されている高精度の汎用抵抗は、あらゆる抵抗値のものが用意されているわけではなく、表１に示すように、１．０ｋΩ、２．２ｋΩ、４．７ｋΩ、……のように飛び飛びの値であり、それらは比較的安価に手に入る一方、それ以外の抵抗値の抵抗素子は特注品となって単価が高くなる。そこで、本実施形態では、汎用抵抗の抵抗値である１．０ｋΩ、２．２ｋΩ、４．７ｋΩ、……に合わせて、カレントミラー比がそれぞれ３５０、７７０、１６４５となるように、Ｑ１とＱ２のサイズ比（ゲート幅の比）を決定することとした。これにより、外付けの抵抗Ｒｐとして安価な汎用抵抗を使用することができ、コストを低減することができる。

以上本発明の一実施形態について述べたが、本発明は上記実施形態に限定されることなく、本発明の技術的思想に基づいて各種の変更が可能である。例えば、図２の実施形態では、電流制御用ＭＯＳトランジスタＱ１のドレイン端子（電極）から出力端子ＢＡＴまでの配線Ｌ１と、電流検出用ＭＯＳトランジスタＱ２のドレイン端子（電極）からオペアンプＡＭＰ１の反転入力端子までの配線Ｌ２は、断面積が同一で長さの比を１：Ｎに設定しているが、配線Ｌ１の断面積と配線Ｌ２の断面積の比がＮ：１となるようにしてもよいし、配線Ｌ１，Ｌ２の長さと断面積の両方をそれぞれ調整してＱ１とＱ２でドレイン配線の寄生抵抗による電圧降下が同一になるように設定してもよい。

なお、前記実施形態では、電流制御用ＭＯＳトランジスタＱ１と電流検出用ＭＯＳトランジスタＱ２の共通接続側（入力端子ＶＩＮ側）をソース端子、それと反対側をドレイン端子と規定したが、Ｑ１とＱ２の共通接続側（入力端子ＶＩＮ側）をドレイン端子、それと反対側をソース端子とみることも可能であり、本発明はそのように規定した場合を含むものである。

また、図１の実施形態の電流検出回路１３においては、ＭＯＳトランジスタＱ３と直列に接続される電流―電圧変換用抵抗Ｒｐとして外付け抵抗を用いているが、チップ内に形成したオンチップの抵抗を用いるようにしてもよい。その場合には、Ｑ１とＱ２のカレントミラー比は表１のような対応に限定されず、任意の比を採用することができる。

さらに、前記実施形態では、バイアス状態制御用のトランジスタＱ３としてＭＯＳＦＥＴを使用したが、バイポーラ・トランジスタを使用するようにしてもよい。また、その場合に、使用するバイポーラ・トランジスタは、縦型のトランジスタでなく、ＣＭＯＳプロセスで形成可能な横型のトランジスタとすることができる。

以上の説明では、本発明を二次電池の充電制御用ＩＣに適用した例を説明したが、本発明にそれに限定されるものではなく、シリーズレギュレータのような直流電源回路の電源制御用ＩＣにも利用することができる。

本発明を適用した充電制御用ＩＣおよびそれを用いた充電装置の一例を示す概略構成図である。 実施形態の充電制御用ＩＣにおける電流制御用ＭＯＳトランジスタと電流検出用ＭＯＳトランジスタのレイアウトの一例を示すチップ平面図である。 電流検出用ＭＯＳトランジスタの調整部位の詳細を示す平面図である。 実施形態の充電制御用ＩＣにおける電流制御用ＭＯＳトランジスタとゲート幅調整可能な電流検出用ＭＯＳトランジスタの等価回路を示す回路図である。

符号の説明

１０ 充電制御用ＩＣ
１１ ゲート電圧制御回路
１２ 電圧検出回路
１３ 電流検出回路
１４ 電圧比較回路
２０ 直流電源
３０ 二次電池
Ｑ１ 電流制御用ＭＯＳトランジスタ
Ｑ２ 電流検出用ＭＯＳトランジスタ
Ｑ３ バイアス状態制御用トランジスタ
Ｍ１，Ｍ２ バックゲート電圧切替え用スイッチＭＯＳトランジスタ

Claims (6)

1. 電圧入力端子と出力端子との間に接続され前記電圧入力端子から出力端子へ流す電流を制御する電流制御用ＭＯＳトランジスタと、
   ソース端子が前記電流制御用ＭＯＳトランジスタのソース端子に接続され１／Ｎのサイズを有し同一のゲート電圧がゲート端子に印加される電流検出用ＭＯＳトランジスタを有する電流検出回路と、
   前記電流検出回路により検出された電流値に応じて前記電流制御用ＭＯＳトランジスタのゲート電圧を制御するゲート電圧制御回路と、を備えた充電制御用半導体集積回路であって、
   前記電流検出回路は、前記電流制御用ＭＯＳトランジスタのドレイン電圧と前記電流検出用ＭＯＳトランジスタのドレイン電圧を入力とする演算増幅回路を備え、該演算増幅回路の出力に基づいて前記電流検出用ＭＯＳトランジスタのバイアス状態が、前記電流制御用ＭＯＳトランジスタのバイアス状態と同一になるように構成され、
   前記電流制御用ＭＯＳトランジスタと前記電流検出用ＭＯＳトランジスタの各ドレイン電極から前記演算増幅回路の対応する入力点までの配線の寄生抵抗による電圧降下が同一となるように設定され、
   前記電流検出回路は、前記電流検出用ＭＯＳトランジスタと接地点に接続された電流−電圧変換手段との間に接続されたバイアス状態制御用トランジスタを備え、
   前記演算増幅回路の出力が前記バイアス状態制御用トランジスタの制御端子に印加されることで、前記電流制御用ＭＯＳトランジスタと前記電流検出用ＭＯＳトランジスタのドレイン電圧が同電位となるように構成され、
   前記電流検出用ＭＯＳトランジスタのドレイン電極から前記演算増幅回路の入力点までの配線は、チップ内部で冗長に引き回わされて寄生抵抗が所定値になるように形成されていることを特徴とする充電制御用半導体集積回路。
2. 前記電流検出用ＭＯＳトランジスタは、半導体チップ上において前記電流制御用ＭＯＳトランジスタの形成領域のほぼ中央に位置するように配置されていることを特徴とする請求項１に記載の充電制御用半導体集積回路。
3. 前記電流検出用ＭＯＳトランジスタは、基本のドレイン電極と互いに分離された複数の予備ドレイン電極を有し、前記予備ドレイン電極をアルミ配線パターンにより選択的に前記基本のドレイン電極に接続することにより、実効ゲート幅が調整可能に構成されていることを特徴とする請求項１または２に記載の充電制御用半導体集積回路。
4. 前記電流検出回路は、所定の定電圧を分圧する分圧回路と、該分圧回路により分圧された電圧と、前記電流制御用ＭＯＳトランジスタに流れる電流を電圧に変換する電流−電圧変換手段により変換された電圧と、の電位差に応じた電圧を前記ゲート制御回路へ出力する増幅回路とを備え、前記分圧回路を構成するいずれかの抵抗はその抵抗値が調整可能に構成されていることを特徴とする請求項１〜３のいずれかに記載の充電制御用半導体集積回路。
5. 前記電流−電圧変換手段は半導体チップの外付け抵抗素子であり、該抵抗素子を接続するための外部端子が設けられていることを特徴とする請求項１〜４のいずれかに記載の充電制御用半導体集積回路。
6. 前記外付け抵抗素子は所定の抵抗値を有する汎用の抵抗素子であり、前記電流制御用ＭＯＳトランジスタと前記電流検出用ＭＯＳトランジスタのサイズ比Ｎは、前記汎用の抵抗素子の抵抗値に応じて決定されていることを特徴とする請求項５に記載の充電制御用半導体集積回路。

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